JP2000163960A

JP2000163960A - 半導体集積回路装置

Info

Publication number: JP2000163960A
Application number: JP10333855A
Authority: JP
Inventors: Hidetoshi Miyauchi; 秀敏宮内; Hiroki Fujisawa; 宏樹藤澤
Original assignee: Hitachi Ltd; Hitachi ULSI Systems Co Ltd
Current assignee: Hitachi Ltd; Hitachi Solutions Technology Ltd
Priority date: 1998-11-25
Filing date: 1998-11-25
Publication date: 2000-06-16

Abstract

(57)【要約】【課題】降圧電圧と昇圧電圧とで動作する内部回路を
備えた半導体集積回路装置の高速化と低消費電力化を実
現する。【解決手段】外部端子から供給された第１の電圧で動
作する第１の回路、上記第１の電圧を降圧して第２の電
圧で動作する第２の回路、上記第１の電圧に対して昇圧
された第３の電圧で動作する第３の回路及び上記第２の
回路で形成された出力信号を第３の回路の入力信号にレ
ベル変換するレベル変換回路を備え、上記レベル変換回
路は、上記第２の電圧に対応した信号レベルを上記第１
の電圧又はそれ近傍した電圧に対応した信号レベルに変
換する第１のレベル変換回路と、上記第１のレベル変換
回路の出力信号レベル上記第３の電圧に対応した信号レ
ベルに変換する第２のレベル変換回路で構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、例えばアドレス選択回路等の周辺回路の動
作電圧を電源電圧を降圧したものを用い、ワード線の電
源電圧以上の昇圧電圧にしたダイナミック型ＲＡＭ（ラ
ンダム・アクセス・メモリ）におけるレベル変換回路に
利用して有効な技術に関するものである。

【０００２】

【従来の技術】低消費電力化や素子の微細化に伴うＭＯ
ＳＦＥＴのゲート酸化膜の薄膜化による電界強度の問題
を解消する等のために部端子から供給された電源電圧を
降圧して内部電圧を用いたダイナミック型ＲＡＭがあ
る。また、外部端子から供給される電源電圧も低電圧化
の傾向にある。

【０００３】

【発明が解決しようとする課題】上記のような動作電圧
は低下する傾向にあるが、情報保持特性を維持するため
にオフ状態でのリーク電流を低減すべくメモリセルのア
ドレス選択ＭＯＳＦＥＴのしきい値電圧は大きく設定さ
ており、ワード線の選択レベルはそれほど低下せず電源
電圧以上に高くされた昇圧電圧を必要とする。この結
果、デコーダ等で形成された選択信号とワード線の選択
レベルの電圧差が益々拡大する傾向にある。したがっ
て、レベル変換回路において、上記のような降圧電圧を
上記昇圧電圧まで昇圧するために、での速度遅延と貫通
電流が増大するという問題が生じる。

【０００４】この発明の目的は、降圧電圧と昇圧電圧と
で動作する内部回路を備えた半導体集積回路装置の高速
化と低消費電力化を実現することにある。この発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面から明らかになるであろう。

【０００５】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給された第
１の電圧で動作する第１の回路、上記第１の電圧を降圧
して第２の電圧で動作する第２の回路、上記第１の電圧
に対して昇圧された第３の電圧で動作する第３の回路及
び上記第２の回路で形成された出力信号を第３の回路の
入力信号にレベル変換するレベル変換回路を備え、上記
レベル変換回路は、上記第２の電圧に対応した信号レベ
ルを上記第１の電圧又はそれ近傍した電圧に対応した信
号レベルに変換する第１のレベル変換回路と、上記第１
のレベル変換回路の出力信号レベル上記第３の電圧に対
応した信号レベルに変換する第２のレベル変換回路で構
成する。

【０００６】

【発明の実施の形態】図１には、この発明が適用される
ダイナミック型ＲＡＭの一実施例の概略レイアウト図が
示されている。同図においては、この発明が適用される
ダイナミック型ＲＡＭを構成する各回路ブロックのう
ち、その主要部が判るように示されており、それが公知
の半導体集積回路の製造技術により、単結晶シリコンの
ような１個の半導体基板上において形成される。

【０００７】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に分けられて、中央部分１
４にアドレス入力回路、データ入出力回路及びボンディ
ングパッド列からなる入出力インターフェイス回路及び
昇圧回路や降圧回路を含む電源回路等が設けられる。こ
れら中央部分１４の両側のメモリアレイに接する部分に
は、カラムデコーダ領域１３が配置される。

【０００８】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域（メモリアレイ制御回
路）１１が設けられる。このメインロウデコーダの上下
には、メインワードドライバ領域１２が形成されて、上
記上下に分けられたメモリアレイのメインワード線を駆
動する駆動回路が設けられることの他、後述するような
サブワード選択線やセンスアンプを駆動するメモリアレ
イ制御回路が設けられる。

【０００９】上記メモリセルアレイ（以下、サブアレイ
と称する）１５は、その拡大図に示すように、センスア
ンプ領域１６、サブワードドライバ領域１７に囲まれて
形成される。上記センスアンプ領域１６と、上記サブワ
ードドライバ領域１７の交差部は、交差領域（クロスエ
リア）１８とされる。上記センスアンプ領域１６に設け
られるセンスアンプは、シェアードセンス方式により構
成され、上記メモリアレイの両端部に配置されるサブア
レイに対応したものを除いて、センスアンプを中心にし
て左右に相補ビット線が設けられ、左右いずれかのサブ
アレイ１５の相補ビット線に選択的に接続される。

【００１０】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
上記メインロウデコーダ領域１１とメインワードドライ
バ１２が配置される。メインワードドライバ１２は、上
記１つのメモリアレイを貫通するように延長されるメイ
ンワード線の選択信号を形成する。上記メインワードド
ライバ領域１２にサブワード選択用のサブワード選択線
のドライバも設けられ、後述するように上記メインワー
ド線と平行に延長されてサブワード選択線の選択信号を
形成する。そして、センスアンプを駆動する後述するス
イッチＭＯＳＦＥＴも設けられる。

【００１１】拡大図として示された１つのメモリセルア
レイ（サブアレイ）１５は、特に制限されないが、サブ
ワード線が２５６本と、それと直交する相補ビット線
（又はデータ線）が２５６対とされる。上記１つのメモ
リアレイにおいて、上記サブアレイ１５がビット線方向
に１６個設けられるからサブワード線が約４Ｋ分設けら
れ、ワード線方向に１６個設けられるから相補ビット線
が約４Ｋ分設けられる。このようなメモリアレイがメモ
リチップ１０の全体で４個設けられるから、メモリチッ
プ１０の全体での記憶容量は、４×４Ｋ×４Ｋ＝６４Ｍ
ビットのようにされる。

【００１２】上記１つのメモリアレイは、メインワード
線方向に対して１６個に分割される。かかる分割された
サブアレイ１５毎にサブワードドライバ（サブワード線
駆動回路）１７が設けられる。サブワードドライバ１７
は、メインワード線に対して１／１６の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に８本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して８本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される８
本のサブワード選択線の中から１つを選択する選択信号
を形成する。

【００１３】図２には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図１に示
されたメモリアレイの中の４つのサブアレイＳＢＡＲＹ
が代表として示されている。図２においては、サブアレ
イＳＢＡＲＹが形成される領域には斜線を付すことによ
って、その周辺に設けられサブワードドライバ領域、セ
ンスアンプ領域及びクロスエリアとを区別するものであ
る。

【００１４】サブアレイＳＢＡＲＹは、次のような４種
類に分けられる。つまり、ワード線の延長方向を水平方
向とすると、同図の右下に配置される第１のサブアレイ
ＳＢＡＲＹは、サブワード線ＳＷＬが２５６本配置さ
れ、相補ビット線対は２５６対から構成される。それ
故、上記２５６本のサブワード線ＳＷＬに対応した２５
６個のサブワードドライバＳＷＤは、かかるサブアレイ
の左右に１２８個ずつに分割して配置される。上記２５
６対の相補ビット線ＢＬに対応して設けられる２５６個
のセンスアンプＳＡは、前記のようなシェアードセンス
アンプ方式に加えて、さらに交互配置とし、かかるサブ
アレイの上下において１２８個ずつに分割して配置され
る。

【００１５】同図の右上配置される第２のサブアレイＳ
ＢＡＲＹは、特に制限されないが、正規のサブワード線
ＳＷＬが２５６本に加えて８本の予備（冗長）ワード線
が設けられ、相補ビット線対は２５６対から構成され
る。それ故、上記２５６＋８本のサブワード線ＳＷＬに
対応した２６４個のサブワードドライバＳＷＤは、かか
るサブアレイの左右に１３２個ずつに分割して配置され
る。センスアンプは、上記同様に１２８個ずつが上下に
配置される。すなわち、上記右側の上下に配置されるサ
ブアレイＳＢＡＲＹに形成される２５６対のうちの１２
８対の相補ビット線は、それに挟まれたセンスアンプＳ
Ａに対してシェアードスイッチＭＯＳＦＥＴを介して共
通に接続される。

【００１６】同図の左下配置される第３のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサ
ブワード線ＳＷＬが２５６本により構成される。上記同
様に１２８個のサブワードドライバが分割して配置され
る。上記下側左右に配置されたサブアレイＳＢＡＲＹの
２５６本のうちの１２８本のサブワード線ＳＷＬは、そ
れに挟まれた領域に形成された１２８個のサブワードド
ライバＳＷＤに対して共通に接続される。上記のように
左下配置されるサブアレイＳＢＡＲＹは、２５６対から
なる正規の相補ビット線ＢＬに加えて、４対の予備（冗
長）ビット線４ＲＥＤが設けられる。それ故、上記２６
０対からなる相補ビット線ＢＬに対応した２６０個のセ
ンスアンプＳＡは、かかるサブアレイの上下に１３０個
ずつに分割して配置される。

【００１７】同図の左上配置される第４のサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正
規のサブワード線ＳＷＬが２５６本に予備サブワード線
が８本設けられ、下隣接のサブアレイと同様に正規の相
補ビット線対の２５６対に加えて、予備のビット線が４
対設けられるので、サブワードドライバは、左右に１３
２個ずつ分割して配置され、センスアンプＳＡは上下に
１３０個ずつが分割して配置される。

【００１８】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように前記のような水平方
向に延長される。また、カラム選択線ＹＳは、その１つ
が代表として例示されるように縦方向に延長される。上
記メインワード線ＭＷＬと平行にサブワード線ＳＷＬが
配置され、上記カラム選択線ＹＳと平行に相補ビット線
ＢＬ（図示ぜす）が配置されるものである。この実施例
では、特に制限されないが、上記４つのサブアレイを基
本単位の１組として、図１のように１６ＭビットのＤＲ
ＡＭでは、ビット線方向には８組のサブアレイが形成さ
れ、ワード線方向には８組のサブアレイが構成される。
１つの組が４個のサブアレイで構成されるから、上記１
６Ｍビットのメモリアレイでは、８×８×４＝２５６個
のサブアレイが設けられる。上記２５６個のサブアレイ
を持つメモリアレイがチップ全体では４個設けられるか
ら、メモリチップ全体では２５６×４＝１０２４個もの
サブアレイが形成されるものである。

【００１９】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に８組（１６個）のサブアレイを貫
通するように延長される。そして、サブワード選択線Ｆ
Ｘ０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂ
からなる４本とが上下のサブアレイ上に分けて延長させ
るようにする。このように２つのサブアレイに対して１
組のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、
かつ、それらをサブアレイ上を延長させるようにする理
由は、メモリチップサイズの小型化を図るためである。

【００２０】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上の配線チャンネルに形成
した場合、図１のメモリアレイのように短辺方向の３２
個ものセンスアンプで、８×３２＝２５６本分もの配線
チャンネルが必要になるものである。これに対して、上
記の実施例では、配線そのものが上下２つのサブアレイ
に対して上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７
Ｂを共通に割り当て、しかも、それをサブアレイ上をメ
インワード線と平行に互いに混在させるように配置させ
ることにより、格別な配線専用領域を設けることなく形
成することができる。

【００２１】上記サブアレイ上には、８本のサブワード
線に対して１本のメインワード線が設けられるものであ
り、その８本の中の１本のサブワード線を選択するため
にサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが必要になるも
のである。メモリセルのピッチに合わせて形成されるサ
ブワード線ＳＷＬの８本分に１本の割り合いでメインワ
ード線ＭＷＬが形成されるものであるために、メインワ
ード線ＭＷＬの配線ピッチは緩やかになっている。した
がって、メインワード線ＭＷＬと同じ配線層を利用し
て、上記サブワード選択線をメインワード線の間に形成
することは配線ピッチの緩やかさを少し犠牲にするだけ
で比較的容易にできるものである。

【００２２】この実施例のサブワードドライバＳＷＤ
は、上記サブワード選択線ＦＸ０Ｂ等を通して供給され
る選択信号と、それを反転させた選択信号とを用いて１
つのサブワード線ＳＷＬを選択する構成を採る。そし
て、サブワードドライバＳＷＤは、それを中心として左
右に配置されるサブアレイのサブワード線ＳＷＬを同時
に選択するような構成を採るものである。そのため、上
記のようにＦＸ０Ｂ等を共有する２つのサブアレイに対
しては、１２８×２＝２５６個ものサブワードドライバ
に対して、上記４本のサブワード選択線を割り振って供
給する。つまり、サブワード選択線ＦＸ０Ｂに着目する
と、２つのサブアレイに対して２５６÷４＝６４個もの
サブワードドライバＳＷＤに選択信号を供給する必要が
ある。

【００２３】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード選択線ＦＸ０が設けられる。上記第１のサブ
ワード選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及び
サブワード線ＳＷＬと平行に延長されるのに対して上記
第２のサブワード選択線は、それと直交するカラム選択
線ＹＳ及び相補ビット線ＢＬと平行にサブワードドライ
バ領域上を延長される。上記８本の第１のサブワード選
択線ＦＸ０Ｂ〜ＦＸ７Ｂと同様に、上記第２のサブワー
ド選択線ＦＸ０〜ＦＸ７も、偶数ＦＸ０，２，４，６
と、奇数ＦＸ１，３，５，７とに分割されてサブアレイ
ＳＢＡＲＹの左右に設けられたサブワードドライバＳＷ
Ｄに振り分けられて配置される。

【００２４】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアの上側に配置されたサブワード選択線
駆動回路が上記第１のサブワード選択線ＦＸ６Ｂに対応
される。

【００２５】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアの上側に配置されたサ
ブワード選択線駆動回路が上記第１のサブワード選択線
ＦＸ７Ｂに対応される。そして、右上部のクロスエリア
では、下側に配置されたサブワード選択線駆動回路が上
記第１のサブワード選択線ＦＸ０Ｂに対応され、右中間
部のクロスエリアに設けられた２つのサブワード選択線
駆動回路ＦＸＤが、第１のサブワード選択線ＦＸ２Ｂ
と、ＦＸ４Ｂに対応され、右下部のクロスエリアの上側
に配置されたサブワード選択線駆動回路が上記第１のサ
ブワード選択線ＦＸ６Ｂに対応される。このようにメモ
リアレイの端部に設けられたサブワードドライバＳＷＤ
では、その右側にはサブアレイが存在しないから、左側
だけのサブワード線ＳＷＬのみを駆動する。

【００２６】この実施例のようにサブアレイ上のメイン
ワード線ＭＷＬのピッチの隙間にサブワード選択線ＦＸ
Ｂを配置する構成では、格別な配線チャンネルが不要に
できるから、１つのサブアレイに８本のサブワード選択
線を配置するようにしてもメモリチップが大きくなるこ
とはない。しかしながら、上記のようなサブワード選択
線駆動回路ＦＸＤを形成するためにクロス領域の面積が
増大し、高集積化を妨げることとなる。つまり、上記ク
ロスエリアには、同図において点線で示したようなメイ
ン入出力線（メインＩＯ線ともいう）ＭＩＯやローカル
入出力線（ローカルＩＯ線ともいう）ＬＩＯに対応して
設けられるＩＯスイッチ回路ＩＯＳＷや、センスアンプ
を駆動するパワーＭＯＳＦＥＴ、シェアードスイッチＭ
ＯＳＦＥＴを駆動するための駆動回路、プリチャージＭ
ＯＳＦＥＴを駆動する駆動回路等の周辺回路を形成する
必要があるために、その素子数は少なくする必要があ
る。図２の実施例では、上／下の２つのサブアレイでサ
ブワード選択線駆動回路ＦＸＤを共用して面積増加を抑
えている。

【００２７】上記クロスエリアのうち、第２のサブワー
ド選択線のうち偶数に対応したＦＸ０〜ＦＸ６の延長方
向Ａに配置されたものには、後述するようにセンスアン
プに対してオーバードライブ用の電源電圧ＶＤＤを供給
するＮチャンネル型のパワーＭＯＳＦＥＴＱ１６、内部
降圧電圧ＶＤＬを供給するＮチャンネル型のパワースイ
ッチＭＯＳＦＥＴＱ１５、及びセンスアンプに対して回
路の接地電位ＶＳＳを供給するためのＮチャンネル型の
パワーＭＯＳＦＥＴＱ１４が設けられる。

【００２８】上記クロスエリアのうち、第２のサブワー
ド選択線のうち奇数に対応したＦＸ１〜ＦＸ７の延長方
向Ｂに配置されたものには、ＩＯスイッチ回路（ローカ
ルＩＯ（ＬＩＯ）とメインＩＯ（ＭＩＯ）間のスイッ
チ）と、ビット線のプリチャージ及びイコライズ用ＭＯ
ＳＦＥＴをオフ状態にさせるインバータ回路と、特に制
限されないが、センスアンプに対して回路の接地電位Ｖ
ＳＳを供給するためのＮチャンネル型のパワーＭＯＳＦ
ＥＴとが設けられる。このＮチャンネル型のパワーＭＯ
ＳＦＥＴは、センスアンプ列の両側からセンスアンプを
構成するＮチャンネル型ＭＯＳＦＥＴの増幅ＭＯＳＦＥ
Ｔの共通ソース線（ＣＳＮ）に接地電位を供給するもの
である。つまり、センスアンプエリアに設けられる１２
８個又は１３０個のセンスアンプに対しては、上記Ａ側
のクロスエリアに設けられたＮチャンネル型のパワーＭ
ＯＳＦＥＴと、上記Ｂ側のクロスエリアに設けられたＮ
チャンネル型のパワーＭＯＳＦＥＴの両方により接地電
位が供給される。

【００２９】上記のようにサブワード線駆動回路ＳＷＤ
は、それを中心にして左右両側のサブアレイのサブワー
ド線を選択する。これに対して、上記選択された２つの
サブアレイのサブワード線に対応して左右２つのセンス
アンプが活性化される。つまり、サブワード線を選択状
態にすると、アドレス選択ＭＯＳＦＥＴがオン状態とな
り、記憶キャパシタの電荷がビット線電荷と合成されて
しまうので、センスアンプを活性化させてもとの電荷の
状態に戻すという再書き込み動作を行う必要があるから
である。このため、上記端部のサブアレイに対応したも
のを除いて、上記パワーＭＯＳＦＥＴは、それを挟んで
両側のセンスアンプを活性化させるために用いられる。
これに対して、サブアレイ群の端に設けられたサブアレ
イの右側又は左側に設けられたサブワード線駆動回路Ｓ
ＷＤでは、上記サブアレイのサブワード線しか選択しな
いから、上記パワーＭＯＳＦＥＴは、上記サブアレイに
対応した片側のセンスアンプ群のみを活性化するもので
ある。

【００３０】上記センスアンプは、シェアードセンス方
式とされ、それを挟んで両側に配置されるサブアレイの
うち、上記サブワード線が非選択された側の相補ビット
線に対応したシェアードスイッチＭＯＳＦＥＴがオフ状
態にされて切り離されることにより、上記選択されたサ
ブワード線に対応した相補ビット線の読み出し信号を増
幅し、メモリセルの記憶キャパシタをもとの電荷状態に
戻すという再書き込み動作を行う。この場合、上記オー
バードライブ用のＭＯＳＦＥＴにより増幅開始時には、
電源電圧ＶＤＤのような高い電圧が供給されるので、ハ
イレベルにされるべきビット線の変化を高速にでき、ビ
ット線の電位がＶＤＬに到達すると上記共通化されたパ
ワースイッチＭＯＳＦＥＴによりＶＤＬが与えられる。

【００３１】図３には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部を中心にして、アドレス入力か
らデータ出力までの簡略化された一実施例の回路図が示
されている。同図においては、２つのサブアレイ１５に
上下から挟まれるようにされたセンスアンプ１６と前記
交差エリア１８に設けられる回路が例示的に示され、他
はブロック図として示されている。また、点線で示され
た回路ブロックは、前記符号によりそれぞれが示されて
いる。

【００３２】ダイナミック型メモリセルは、上記１つの
サブアレイ１５に設けられたサブワード線ＳＷＬと、相
補ビット線ＢＬ，ＢＬＢのうちの一方のビット線ＢＬと
の間に設けられた１つが代表として例示的に示されてい
る。ダイナミック型メモリセルは、アドレス選択ＭＯＳ
ＦＥＴＱｍと記憶キャパシタＣｓから構成される。アド
レス選択ＭＯＳＦＥＴＱｍのゲートは、サブワード線Ｓ
ＷＬに接続され、このＭＯＳＦＥＴＱｍのドレインがビ
ット線ＢＬに接続され、ソースに記憶キャパシタＣｓが
接続される。記憶キャパシタＣｓの他方の電極は共通化
されてプレート電圧ＶＰＬＴが与えられる。上記ＭＯＳ
ＦＥＴＱｍの基板（チャンネル）には負のバックバイア
ス電圧ＶＢＢが印加される。特に制限されないが、上記
バックバイアス電圧ＶＢＢは、−１Ｖのような電圧に設
定される。上記サブワード線ＳＷＬの選択レベルは、上
記ビット線のハイレベルに対して上記アドレス選択ＭＯ
ＳＦＥＴＱｍのしきい値電圧分だけ高くされた高電圧Ｖ
ＰＰとされる。

【００３３】センスアンプを内部降圧電圧ＶＤＬで動作
させるようにした場合、センスアンプにより増幅されて
ビット線に与えられるハイレベルは、上記内部電圧ＶＤ
Ｌレベルにされる。したがって、上記ワード線の選択レ
ベルに対応した高電圧ＶＰＰはＶＤＬ＋Ｖth＋αにされ
る。センスアンプの左側に設けられたサブアレイの一対
の相補ビット線ＢＬとＢＬＢは、同図に示すように平行
に配置される。かかる相補ビット線ＢＬとＢＬＢは、シ
ェアードスイッチＭＯＳＦＥＴＱ１とＱ２によりセンス
アンプの単位回路の入出力ノードと接続される。

【００３４】センスアンプの単位回路は、ゲートとドレ
インとが交差接続されてラッチ形態にされたＮチャンネ
ル型の増幅ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型
の増幅ＭＯＳＦＥＴＭＯＳＦＥＴＱ７，Ｑ８からなるＣ
ＭＯＳラッチ回路で構成される。Ｎチャンネル型ＭＯＳ
ＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接
続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソ
ースは、共通ソース線ＣＳＰに接続される。上記共通ソ
ース線ＣＳＮとＣＳＰには、それぞれパワースイッチＭ
ＯＳＦＥＴが接続される。特に制限されないが、Ｎチャ
ンネル型の増幅ＭＯＳＦＥＴＱ５とＱ６のソースが接続
された共通ソース線ＣＳＮには、上記クロスエリア１８
に設けられたＮチャンネル型のパワースイッチＭＯＳＦ
ＥＴＱ１４により接地電位に対応した動作電圧が与えら
れる。

【００３５】特に制限されないが、上記Ｐチャンネル型
の増幅ＭＯＳＦＥＴＱ７とＱ８のソースが接続された共
通ソース線ＣＳＰには、上記クロスエリア１８に設けら
れたオーバードライブ用のＮチャンネル型のパワーＭＯ
ＳＦＥＴＱ１６と、上記内部電圧ＶＤＬを供給するＮチ
ャンネル型のパワーＭＯＳＦＥＴＱ１５が設けられる。
上記オーバードライブ用の電圧には、特に制限されない
が、外部端子から供給される電源電圧ＶＤＤが用いられ
る。あるいは、センスアンプ動作速度の電源電圧ＶＤＤ
依存性を軽減するために、ゲートにＶＰＰが印加され、
ドレインに電源電圧ＶＤＤが供給されたＮチャンネル型
ＭＯＳＦＥＴのソースから上記電圧を得るものとしてわ
ずかに降圧してもよい。

【００３６】上記Ｎチャンネル型のパワーＭＯＳＦＥＴ
Ｑ１６のゲートに供給されるセンスアンプオーバードラ
イブ用活性化信号ＳＡＰ１は、上記Ｎチャンネル型ＭＯ
ＳＦＥＴＱ１５のゲートに供給される活性化信号ＳＡＰ
２と同相の信号とされ、ＳＡＰ１とＳＡＰ２は時系列的
にハイレベルにされる。特に制限されないが、ＳＡＰ１
とＳＡＰ２のハイレベルは昇圧電圧ＶＰＰレベルの信号
とされる。つまり、昇圧電圧ＶＰＰは、約３．８Ｖであ
るので、上記Ｎチャンネル型ＭＯＳＦＥＴＱ１５、１６
を十分にオン状態にさせることができる。ＭＯＳＦＥＴ
Ｑ１６がオフ状態（信号ＳＡＰ１がロウレベル）の後に
はＭＯＳＦＥＴＱ１５のオン状態（信号ＳＡＰ２がハイ
レベル）によりソース側から内部電圧ＶＤＬに対応した
電圧を出力させることができる。

【００３７】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるイコライズＭＯＳＦ
ＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧
ＶＢＬＲを供給するスイッチＭＯＳＦＥＴＱ９とＱ１０
からなるプリチャージ（イコライズ）回路が設けられ
る。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共
通にプリチャージ信号ＰＣＢが供給される。このプリチ
ャージ信号ＰＣＢを形成するドライバ回路は、図示しな
いが、上記クロスエリアにインバータ回路を設けて、そ
の立ち上がりや立ち上がりを高速にする。つまり、メモ
リアクセスの開始時にワード線選択タイミングに先行し
て、各クロスエリアに分散して設けられたインバータ回
路を通して上記プリチャージ回路を構成するＭＯＳＦＥ
ＴＱ９〜Ｑ１１を高速に切り替えるようにするものであ
る。

【００３８】上記クロスエリア１８には、ＩＯスイッチ
回路ＩＯＳＷ（ローカルＩＯとメインＩＯを接続するス
イッチＭＯＳＦＥＴＱ１９，Ｑ２０）が置かれる。さら
に、図３に示した回路以外にも、必要に応じて、センス
アンプのコモンソース線ＣＳＰとＣＳＮのハーフプリチ
ャージ回路、ローカル入出力線ＬＩＯのハーフプリチャ
ージ回路、メイン入出力線のＶＤＬプリチャージ回路、
シェアード選択信号線ＳＨＲとＳＨＬの分散ドライバ回
路等も設けられる。なお、この回路図では同じクロスエ
リア１８内に、上記センスアンプに動作電圧を与えるＭ
ＯＳＦＥＴＱ１５、Ｑ１６と、ＩＯスイッチ回路ＩＯＳ
Ｗを構成するＭＯＳＦＥＴＱ１９，Ｑ２０が設けられる
ように示されているが、半導体基板上では前記図２の実
施例で説明した通りにＡ領域とＢ領域のように分散して
配置されるものである。

【００３９】センスアンプの単位回路は、シェアードス
イッチＭＯＳＦＥＴＱ３とＱ４を介して図下側のサブア
レイ１５の同様な相補ビット線ＢＬ，ＢＬＢに接続され
る。例えば、上側のサブアレイのサブワード線ＳＷＬが
選択されたときには、センスアンプの上側シェアードス
イッチＭＯＳＦＥＴＱ１とＱ２はオン状態に、下側シェ
アードスイッチＭＯＳＦＥＴＱ３とＱ４とがオフ状態に
される。スイッチＭＯＳＦＥＴＱ１２とＱ１３は、カラ
ム（Ｙ）スイッチ回路を構成するものであり、上記選択
信号ＹＳが選択レベル（ハイレベル）にされるとオン状
態となり、上記センスアンプの単位回路の入出力ノード
とローカル入出力線ＬＩＯ１とＬＩＯ１Ｂ、ＬＩＯ２，
ＬＩＯ２Ｂ等とを接続させる。

【００４０】これにより、センスアンプの入出力ノード
は、上記上側の相補ビット線ＢＬ，ＢＬＢに接続され
て、選択されたサブワード線ＳＷＬに接続されたメモリ
セルの微小信号を増幅し、上記カラムスイッチ回路（Ｑ
１２とＱ１３）を通してローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂに伝える。上記ローカル入出力線ＬＩＯ１，Ｌ
ＩＯ１Ｂは、上記センスアンプ列に沿って、つまり、同
図では横方向に延長される。上記ローカル入出力線ＬＩ
Ｏ１，ＬＩＯ１Ｂは、クロスエリア１８に設けられたＮ
チャンネル型ＭＯＳＦＥＴＱ１９とＱ２０からなるＩＯ
スイッチ回路を介してメインアンプ６１の入力端子が接
続されるメイン入出力線ＭＩＯ，ＭＩＯＢに接続され
る。上記ＩＯスイッチ回路は、Ｘ系のアドレス信号を解
読して形成された選択信号よりスイッチ制御され、動作
速度の高速化のために後述するようにその選択レベル
は、特に制限されないが、昇圧電圧ＶＰＰのような高い
電圧が用いられる。なお、後述するように上記Ｎチャン
ネル型ＭＯＳＦＥＴＱ１９とＱ２０のそれぞれにＰチャ
ンネル型ＭＯＳＦＥＴを並列に接続したＣＭＯＳスイッ
チ構成としてもよい。

【００４１】上記のようにカラム選択信号ＹＳにより、
２対の相補ビット線を選択する構成では、図２の実施例
で２本の点線で示されたローカル入出力線ＬＩＯとメイ
ン入出力線ＭＩＯは、上記二対の入出力線に対応するも
のである。シンクロナスＤＲＡＭのバーストモードで
は、上記カラム選択信号ＹＳがカウンタ動作により切り
換えられ、上記ローカル入出力線ＬＩＯ１，ＬＩＯ１Ｂ
及びＬＩＯ２，ＬＩＯ２Ｂとサブアレイの二対ずつの相
補ビット線ＢＬ，ＢＬＢとの接続が順次に切り換えられ
る。

【００４２】アドレス信号Ａｉは、アドレスバッファ５
１に供給される。このアドレスバッファは、時分割的に
動作してＸアドレス信号とＹアドレス信号を取り込む。
Ｘアドレス信号は、プリデコーダ５２に供給され、メイ
ンローデコーダ１１とメインワードドライバ１２を介し
てメインワード線ＭＷＬの選択信号が形成される。上記
アドレスバッファ５１は、外部端子から供給されるアド
レス信号Ａｉを受けるものであるので、外部端子から供
給される電源電圧ＶＤＤにより動作させられ、上記プリ
デコーダ５２は、降圧電圧ＶＰＥＲＩにより動作させら
れ、上記メインワードドライバ１２は、昇圧電圧ＶＰＰ
により動作させられる。このワードドライバ１２には、
レベル変換回路が含まれており、ＶＰＥＲＩレベルをＶ
ＰＰレベルにレベル変換する。この変換動作のために、
特に制限されないが、上記電源電圧ＶＤＤが用いられ
る。

【００４３】上記ワードドライバ１２と一体的に示され
たメインロウデコーダ１１は、同図では省略されている
が、上記降圧電圧ＶＰＥＲＩにより動作させられる。カ
ラムデコーダ（ドライバ）５３は、上記アドレスバフッ
ァ５１の時分割的な動作によって供給されるＹアドレス
信号を受けて、このカラムデコーダ５３は、降圧電圧Ｖ
ＰＥＲＩにより動作し、それに対応したカラムスイッチ
選択信号ＹＳを形成する。

【００４４】上記メインアンプ６１は、降圧電圧ＶＰＥ
ＲＩにより動作させられ、外部端子から供給される電源
電圧ＶＤＤで動作させられる出力バッファ６２を通して
外部端子Ｄout から出力される。外部端子Ｄinから入力
される書き込み信号は、入力バッファ６３を通して取り
込まれ、同図においてメインアンプ６１に含まれる後述
するようなライトアンプを通して上記メイン入出力線Ｍ
ＩＯとＭＩＯＢに書き込み信号を供給する。上記出力バ
ッファの入力部には、レベルシフト回路とその出力信号
を上記クロック信号に対応したタイミング信号に同期さ
せて出力させるための論理部が設けられる。

【００４５】特に制限されないが、上記外部端子から供
給される電源電圧ＶＤＤは、第１の形態では３．３Ｖに
され、内部回路に供給される降圧電圧ＶＰＥＲＩは１．
８Ｖに設定され、上記センスアンプの動作電圧ＶＤＬは
１．８Ｖとされる。そして、ワード線の選択信号（昇圧
電圧）は、３．６Ｖにされる。ビット線のプリチャージ
電圧ＶＢＬＲは、ＶＤＬ／２に対応した０．９Ｖにさ
れ、プレート電圧ＶＰＬＴも０．９Ｖにされる。そし
て、基板電圧ＶＢＢは−１．０Ｖにされる。上記外部端
子から供給される電源電圧ＶＤＤは、第２の形態では
２．６Ｖ又は２．５Ｖのような低電圧にされる。他の電
圧は上記第１の形態と同様である。

【００４６】図４には、この発明に係るレベル変換回路
の一実施例の回路図が示されている。図４（Ａ）のレベ
ル変換回路では、周辺回路ＬＯＧで形成された降圧電圧
ＶＰＥＲＩでの入力信号ＩＮ１を昇圧電圧ＶＰＰに対応
した出力信号ＯＵＴ２にレベル変換するものである。レ
ベル変換回路は、第１のレベル変換回路と第２のレベル
変換回路からなり、上記内部降圧電圧ＶＰＥＲＩで動作
させられるデコーダ等の論理回路ＬＯＧで形成された信
号ＩＮ１は、第１のレベル変換回路に入力される。

【００４７】第１のレベル変換回路において、上記入力
信号ＩＮ１はＮチャンネル型ＭＯＳＦＥＴＱ２３のソー
スとＱ２４のゲートに供給される。上記ＭＯＳＦＥＴＱ
２３のゲートには、上記降圧電圧ＶＰＥＲＩが供給さ
れ、ＭＯＳＦＥＴＱ２４のソースには回路の接地電位が
与えられている。上記Ｎチャンネル型ＭＯＳＦＥＴＱ２
３とＱ２４のドレインと電源電圧ＶＤＤとの間には、電
源電圧ＶＤＤにソースが接続され、ゲートとドレインと
が交差接続されてラッチ形態にされたＰチャンネル型Ｍ
ＯＳＦＥＴＱ２１とＱ２２が設けられる。上記ＭＯＳＦ
ＥＴＱ２２とＱ２４の共通化されたドレインから上記電
源電圧ＶＤＤにレベル変換された出力信号ＯＵＴ１が出
力され、それが入力信号ＩＮ２として、次のレベル変換
回路に供給される。

【００４８】第２のレベル変換回路において、上記入力
信号ＩＮ２はＮチャンネル型ＭＯＳＦＥＴＱ２７のソー
スとＱ２８のゲートに供給される。上記ＭＯＳＦＥＴＱ
２７のゲートには、上記電源電圧ＶＤＤが供給され、Ｍ
ＯＳＦＥＴＱ２８のソースには回路の接地電位が与えら
れている。上記Ｎチャンネル型ＭＯＳＦＥＴＱ２７とＱ
２８のドレインと昇圧電圧ＶＰＰとの間には、昇圧電圧
ＶＰＰにソースが接続され、ゲートとドレインとが交差
接続されてラッチ形態にされたＰチャンネル型ＭＯＳＦ
ＥＴＱ２５とＱ２６が設けられる。上記ＭＯＳＦＥＴＱ
２６とＱ２８の共通化されたドレインから上記昇圧電圧
ＶＰＰにレベル変換された出力信号ＯＵＴ２が出力さ
れ、例えば前記メインワード線ＭＷＬに伝えられる。

【００４９】上記第１のレベル変換回路の動作は次の通
りである。上記論理回路ＬＯＧの信号ＩＮ１がハイレベ
ル（ＶＰＥＲＩ）のときには、ＭＯＳＦＥＴＱ２３のゲ
ートとソースとが同電位となってオフ状態にされ、ＭＯ
ＳＦＥＴＱ２４がオン状態にされる。このＭＯＳＦＥＴ
Ｑ２４のオン状態によりＰチャンネル型ＭＯＳＦＥＴＱ
２１のゲートを回路の接地電位のようなロウレベルにす
るので、かかるＭＯＳＦＥＴＱ２１がオン状態にされ
る。上記ＭＯＳＦＥＴＱ２３がオフ状態であるので、Ｍ
ＯＳＦＥＴＱ２１のドレイン電位は、電源電圧ＶＤＤに
対応した高電圧となってＭＯＳＦＥＴＱ２２をオフ状態
にさせる。これにより、出力信号ＯＵＴ１（ＩＮ２）は
回路の接地電位のようなロウレベルとなる。

【００５０】上記論理回路ＬＯＧの信号ＩＮ１がロウレ
ベルのときには、ＭＯＳＦＥＴＱ２３のゲートとソース
間にＶＰＥＲＩが印加されてオン状態にされ、ＭＯＳＦ
ＥＴＱ２４がオフ状態にされる。このＭＯＳＦＥＴＱ２
３のオン状態によりＰチャンネル型ＭＯＳＦＥＴＱ２２
のゲートを回路の接地電位のようなロウレベルにするの
で、かかるＭＯＳＦＥＴＱ２２がオン状態にされる。上
記ＭＯＳＦＥＴＱ２４がオフ状態であるので、ＭＯＳＦ
ＥＴＱ２２のドレイン電位は、電源電圧ＶＤＤに対応し
た電圧となってＭＯＳＦＥＴＱ２１をオフ状態にさせ
る。これにより、出力信号ＯＵＴ１（ＩＮ２）は電源電
圧ＶＤＤのようなハイレベルにされる。同様にして、第
２のレベル変換回路でも、上記電源電圧ＶＤＤに対応し
た信号レベルの入力信号ＩＮ２を昇圧電圧ＶＰＰに対応
した信号レベルの出力信号ＯＵＴ２に変換する。この変
換された出力信号ＯＵＴ２は、図示しないがＣＭＯＳイ
ンバータ回路等からなる駆動回路を介して前記ワード線
の選択信号とされる。

【００５１】この実施例のように、レベル変換回路を２
段縦列接続し、降圧電圧ＶＰＥＲＩに対応した信号レベ
ルを電源電圧ＶＤＤに変換し、それを昇圧電圧ＶＰＰに
変換するという２段構成にすることにより、高速化と低
消費電力化とを図ることができる。つまり、１つのレベ
ル変換回路により、降圧電圧ＶＰＥＲＩに対応した１．
８Ｖのような低信号レベルを、３．６Ｖのような２倍も
の信号レベルに変換しようとすると、信号遅延と消費電
流が増大してしまうものである。

【００５２】このことを具体的に説明すると、次の通り
である。例えば、ＭＯＳＦＥＴＱ２１ないしＱ２４から
なる１つのレベル変換回路により、ＶＰＥＲＩレベルを
ＶＰＰレベルに変換する場合、入力信号がハイレベルの
ときにはＮチャンネル型ＭＯＳＦＥＴＱ２３がオフ状態
にＱ２４がオン状態になっており、これに対応してＰチ
ャンネル型ＭＯＳＦＥＴＱ２１がオン状態にＱ２２がオ
フ状態になっている。上記入力信号がロウレベルに変化
すると、Ｎチャンネル型ＭＯＳＦＥＴＱ２３はオン状態
にＱ２４はオフ状態に切り換わる。しかしながら、Ｐチ
ャンネル型ＭＯＳＦＥＴＱ２１は、そのゲート容量等の
入力容量に保持されたロウレベルによってオン状態を維
持している。

【００５３】したがって、上記オン状態にされたＮチャ
ンネル型ＭＯＳＦＥＴＱ２２と上記オン状態のＰチャン
ネル型ＭＯＳＦＥＴＱ２１とのオン抵抗比に対応した中
間レベルがＰチャンネル型ＭＯＳＦＥＴＱ２２のゲート
に供給されて、かかるＰチャンネル型ＭＯＳＦＥＴＱ２
２がオン状態となって上記ＭＯＳＦＥＴＱ２１のゲート
容量を昇圧電圧側に立ち上げる。この結果、ＭＯＳＦＥ
ＴＱ２１のオン抵抗が大きくなり、ＭＯＳＦＥＴＱ２２
のゲート電圧を低下させ、上記ＭＯＳＦＥＴＱ２１のゲ
ート電圧を上昇させるという正帰還ループの作用によっ
て最終的にはＰチャンネル型ＭＯＳＦＥＴＱ２１がオフ
状態にされる。このように緩やかに変化するＶＰＰレベ
ルの信号は、ＣＭＯＳインバータ回路等の駆動回路を通
して出力されるために、大きな駆動電流を流すように形
成された駆動回路での貫通電流も増大する。

【００５４】上記のようなＰチャンネル型ＭＯＳＦＥＴ
Ｑ２１とＱ２２の切り換え動作によって信号レベルが伝
えられるので、上記ＶＰＥＲＩとＶＰＰの電圧差が大き
いときにはそこでの信号遅延が増大し、その間にＭＯＳ
ＦＥＴＱ２１とＱ２３との間で直流電流が流れ続けて消
費電流を増大させる。上記昇圧電圧ＶＰＰは、チャージ
ポンプ回路で形成されるのであり、上記レベル変換回路
での電流消費に見合ったような電流供給能力を必要とす
るために昇圧電圧発生回路でも消費電流が増大する。つ
まり、昇圧電圧発生回路は、負荷に供給れる電流以上の
電流を消費するために電流供給能力を大きくするとそれ
以上に消費電流が増大してしまうからである。

【００５５】これに対して、この実施例のレベル変換回
路では、２つのレベル変換回路を用い、ＶＰＥＲＩレベ
ルの信号をＶＤＤレベルの信号に変換し、変換されたＶ
ＤＤレベルの信号をＶＰＰレベルに変換するという２段
変換動作を行うものであり、それぞれでの変換動作を高
速にでき、回路の２段分を考慮しても全体の信号伝達を
高速にできる。しかも、ＶＰＥＲＩレベルをＶＤＤレベ
ルに変換するレベル変換回路では、外部端子から供給さ
れる電源電圧ＶＤＤから電流供給が行われるから、昇圧
電圧ＶＰＰからみた負荷電流を大幅に低減させることが
できる。これにより、昇圧電圧ＶＰＰを形成するチャー
ジポンプ回路での消費電流も大幅に低減できるものとな
る。

【００５６】図４（Ｂ）の実施例では、第１のレベル変
換回路では電源電圧ＶＤＤと回路の接地電位との間にＰ
チャンネル型ＭＯＳＦＥＴＱ３１，Ｑ３２とＮチャンネ
ル型ＭＯＳＦＥＴＱ３５とＱ３６が直列接続されて第１
の回路が構成される。同様に電源電圧ＶＤＤと回路の接
地電位との間にＰチャンネル型ＭＯＳＦＥＴＱ３３，Ｑ
３４とＮチャンネル型ＭＯＳＦＥＴＱ３７とＱ３８が直
列接続されて第２の回路が構成される。上記第１の回路
のＰチャンネル型ＭＯＳＦＥＴＱ３２とＮチャンネル型
ＭＯＳＦＥＴＱ３６のゲートには、入力信号ＩＮ１が供
給される。この入力信号ＩＮ１が上記内部降圧電圧ＶＰ
ＥＲＩで動作させられるＣＭＯＳインバータ回路ＩＶ１
により反転させられ、上記第２の回路のＰチャンネル型
ＭＯＳＦＥＴＱ３４とＮチャンネル型ＭＯＳＦＥＴＱ３
８のゲートに供給される。

【００５７】上記Ｎチャンネル型ＭＯＳＦＥＴＱ３５と
Ｑ３７のゲートには、内部降圧電圧ＶＰＥＲＩが供給さ
れ、それぞれのドレインと上記Ｐチャンネル型ＭＯＳＦ
ＥＴＱ３１とＱ３３のゲートとが交差接続されてラッチ
形態とされる。上記ＭＯＳＦＥＴＱ３５とＱ３７は、上
記ＶＰＥＲＩによって電源電圧ＶＤＤを分割してオフ状
態のＮチャンネル型ＭＯＳＦＥＴＱ３６又はＱ３８のド
レイン，ソース間に印加される電圧をＶＰＲＥＩに制限
する。同様に、Ｐチャンネル型ＭＯＳＦＥＴＱ３２とＱ
３４は、上記入力信号ＩＮ１のハイレベル（ＶＰＥＲ
Ｉ）により、電源電圧ＶＤＤを分割してオフ状態のＰチ
ャンネル型ＭＯＳＦＥＴＱ３１又はＱ３２のドレイン，
ソース間に印加される電圧をＶＤＤ−ＶＰＲＥＩに制限
する。上記ＭＯＳＦＥＴＱ３２とＱ３５の共通化された
ドレインからレベル変換された出力信号ＯＵＴ１が出力
され、次のような第２のレベル変換回路に入力信号ＩＮ
２として供給される。

【００５８】第２のレベル変換回路では昇圧電圧ＶＰＰ
と回路の接地電位との間にＰチャンネル型ＭＯＳＦＥＴ
Ｑ４１，Ｑ４２とＮチャンネル型ＭＯＳＦＥＴＱ４５と
Ｑ４６が直列接続されて第１の回路が構成される。同様
に昇圧電圧ＶＰＰと回路の接地電位との間にＰチャンネ
ル型ＭＯＳＦＥＴＱ４３，Ｑ４４とＮチャンネル型ＭＯ
ＳＦＥＴＱ４７とＱ４８が直列接続されて第２の回路が
構成される。上記第１の回路のＰチャンネル型ＭＯＳＦ
ＥＴＱ４２とＮチャンネル型ＭＯＳＦＥＴＱ４６のゲー
トには、上記入力信号ＩＮ２が供給される。この入力信
号ＩＮ２が上記電源電圧ＶＤＤで動作させられるＣＭＯ
Ｓインバータ回路ＩＶ２により反転させられ、上記第２
の回路のＰチャンネル型ＭＯＳＦＥＴＱ４４とＮチャン
ネル型ＭＯＳＦＥＴＱ４８のゲートに供給される。

【００５９】上記Ｎチャンネル型ＭＯＳＦＥＴＱ４５と
Ｑ４７のゲートには、電源電圧ＶＤＤが供給され、それ
ぞれのドレインと上記Ｐチャンネル型ＭＯＳＦＥＴＱ４
１とＱ４３のゲートとが交差接続されてラッチ形態とさ
れる。上記ＭＯＳＦＥＴＱ４５とＱ４７は、上記電源電
圧ＶＤＤによって昇圧電圧ＶＰＰを分割してオフ状態の
Ｎチャンネル型ＭＯＳＦＥＴＱ４６又はＱ４８のドレイ
ン，ソース間に印加される電圧を電源電圧ＶＤＤに制限
する。同様に、Ｐチャンネル型ＭＯＳＦＥＴＱ３２とＱ
３４は、上記入力信号ＩＮ１のハイレベル（ＶＤＤ）に
より、昇圧電圧ＶＰＰを分割してオフ状態のＰチャンネ
ル型ＭＯＳＦＥＴＱ４１又はＱ４２のドレイン，ソース
間に印加される電圧をＶＰＰ−ＶＤＤに制限する。上記
ＭＯＳＦＥＴＱ４２とＱ４５の共通化されたドレインか
ら最終的にレベル変換された出力信号ＯＵＴ２が出力さ
れ、前記メインワード線ＭＷＬ等に伝えられる。

【００６０】上記実施例のレベル変換回路の動作は、基
本的には前記図４（Ａ）の回路と同様であり、入力信号
ＩＮ１（ＩＮ２）のハイレベル／ロウレベルに対応して
Ｎチャンネル型ＭＯＳＦＥＴＱ３６とＱ３８（Ｑ４６と
Ｑ４８）が相補的にオン／オフとなり、それに対応して
ラッチ形態のＰチャンネル型ＭＯＳＦＥＴがオン／オフ
となるものである。これにより、前記図４（Ａ）の回路
と同様に高速化と低消費電力化を図ることができる。

【００６１】図５には、この発明に係るダイナミック型
ＲＡＭの一実施例の全体概略ブロック図が示されてい
る。アドレス端子Ａｉから時分割的に入力されたアドレ
ス信号は、アドレスバッファ１０１に取り込まれる。ア
ドレスバッファ１０１は、Ｘアドレスバッファ（X ADDR
ESS BUFFER) とＹアドレスバッファ（Y ADDRESS BUFFE
R) から構成され、時分割的にアドレス端子Ａｉから入
力されたそれぞれのアドレス信号を取り込むようにす
る。上記Ｘアドレスバッファに取り込まれたＸアドレス
信号は、Ｘラッチ（XLATCH) とプリデコーダ(PRE-DEC)
１０２に伝えられる。上記Ｙアドレスバッファに取り込
まれたＹアドレス信号は、Ｙラッチ（YLATCH)とプリデ
コーダ(PRE-DEC) １０３を介してＹデコーダ(YDEC)１０
４に供給される。上記Ｙアドレスの一部の信号は、ワー
ド線選択回路１０５に含まれるマット制御回路(MAT CON
TROL) や、増幅回路（WA/MA)１１４、リードライト制御
回路(R/WCONTROL) １１０にも供給される。上記ワード
線選択回路１０５は、上記マット制御回路とＸデコーダ
(XDEC)から構成される。メモリ部は、メモリマット(MA
T)１０６と、センスアンプ(SA)１０７から構成される。

【００６２】上記メモリマット１０６は、ワード線とビ
ット線の交点にアドレス選択ＭＯＳＦＥＴと記憶キャパ
シタからなるダイナミック型メモリセルがマトリックス
配置されてなるものであり、例えば前記のような６４Ｍ
ビットや２５６Ｍビットのような大記憶容量を持つもの
では、メモリ部には多数のサブアレイに分けられる。ワ
ード線選択回路１０５に含まれるＸデコーダにより、多
数のメモリマットの中からアドレス信号により指定され
たメモリマットのワード線が選択され、Ｙデコーダ１０
４によりアドレス信号により上記指定されたメモリマッ
トの中のビット線が選択される。

【００６３】読み出し動作のときには、リードライト制
御回路１１０により増幅回路１１４のメインアンプＭＡ
が動作して、上記メモリ部からの読み出し信号を増幅し
て、データ出力回路(DOUT BUFFER) １１１を通してデー
タ端子ＤＱから出力させる。書き込み動作のときには、
リードライト制御回路１１０により増幅回路１１４のラ
イトアンプＷＡが動作して、データ端子ＤＱから入力さ
れた書き込み信号がデータ入力回路(DIN BUFFER)と上記
ライトアンプＷＡを通して上記メモリ部の選択されたメ
モリセルに書き込まれる。クロックバッファ(CLOCK BU
F) １０８は、ロウアドレスストローブ信号／ＲＡＳ、
カラムアドレスストローブ信号／ＣＡＳ、ライトイネー
ブル信号／ＷＥ及び出力イネーブル信号／ＯＥを受け
て、クロックコントロール回路（CLOCK CONTROL)１０９
に伝えて内部動作に必要な各種制御信号を形成する。

【００６４】この実施例では、メモリ回路の動作電圧を
形成する内部電圧発生回路１１３が設けられる。この内
部電圧発生回路１１３には、昇圧回路ＶＰＰ−ＧＥＮ、
降圧回路ＶＤＬ−ＧＥＮ、ＶＰＥＲＩ−ＧＥＮ及び負電
圧発生回路ＶＢＢ−ＧＥＮが含まれる。上記降圧回路Ｖ
ＤＬ−ＧＥＮは、低消費電力や微細化されたＭＯＳＦＥ
Ｔのゲート耐圧保護のため等に、電源電圧ＶＤＤを降圧
した内部電圧ＶＤＬを形成する。この内部電圧ＶＤＬ
は、特に制限されないが、センスアンプ７の動作電圧と
して用いられる。降圧回路ＶＰＥＲＩ−ＧＥＮは、同様
に低消費電力や微細化されたＭＯＳＦＥＴのゲート耐圧
保護のため等に、電源電圧ＶＤＤを降圧した内部電圧Ｖ
ＰＥＲＩを形成する。この内部電圧ＶＰＥＲＩは、上記
外部端子との間での信号を授受する回路以外の周辺回路
の動作電圧及び上記ワード線選択回路１０５に含まれる
レベル変換回路の動作に用いられる。

【００６５】メモリセルが接続されたワード線は、上記
ビット線のハイレベルに対応した内部降圧電圧ＶＤＬに
対して、アドレス選択ＭＯＳＦＥＴのしきい値電圧以上
に高くする必要がある。このような高電圧を形成するた
めに、チャージポンプ回路を利用した昇圧回路ＶＰＰ−
ＧＥＮが設けられる。上記昇圧回路ＶＰＰ−ＧＥＮは、
上記電源電圧ＶＤＤで動作する発振回路等で形成された
パルス信号を用いて、約３．６Ｖのような昇圧電圧を形
成する。上記メモリセルが形成される半導体領域又は基
板には、−１．０Ｖのような負電圧ＶＢＢが供給され
る。このような負電圧ＶＢＢの供給によって、上記アド
レス選択ＭＯＳＦＥＴのしきい値電圧が高くされて、オ
フ状態のときのリーク電流を低減して記憶キャパシタの
情報保持時間を長くできるものである。

【００６６】上記の実施例から得られる作用効果は、下
記の通りである。（１）外部端子から供給された第１の電圧で動作する
第１の回路、上記第１の電圧を降圧して第２の電圧で動
作する第２の回路、上記第１の電圧に対して昇圧された
第３の電圧で動作する第３の回路及び上記第２の回路で
形成された出力信号を第３の回路の入力信号にレベル変
換するレベル変換回路を備え、上記レベル変換回路は、
上記第２の電圧に対応した信号レベルを上記第１の電圧
又はそれ近傍した電圧に対応した信号レベルに変換する
第１のレベル変換回路と、上記第１のレベル変換回路の
出力信号レベル上記第３の電圧に対応した信号レベルに
変換する第２のレベル変換回路で構成することにより高
速化と低消費電力化を図ることができるという効果が得
られる。

【００６７】（２）上記第１と第２のレベル変換回路
として、ソースが変換すべき電圧レベルに対応した電圧
端子に接続され、ゲートとドレインとが交差接続された
第１と第２のＰチャンネル型ＭＯＳＦＥＴと、上記第１
と第２のＰチャンネル型ＭＯＳＦＥＴのドレインにドレ
インが接続され、ゲートが上記変換すべき電圧端子に接
続され、ソースに入力信号が供給された第１のＮチャン
ネル型ＭＯＳＦＥＴと、ソースが回路の接地電位に接続
され、ゲートに上記入力信号が供給された第２のＮチャ
ンネル型ＭＯＳＦＥＴとを用いることにより、少ない素
子数によりレベル変換動作を行わせることができるとい
う効果が得られる。

【００６８】（３）上記レベル変換回路を、ワード線
の複数、相補ビット線対の複数及びこれらの交点に設け
られた複数のダイナミック型メモリセルによりメモリア
レイが構成され、上記相補ビット線対は、上記メモリセ
ルからの読み出し信号を増幅するセンスアンプが設けら
れ、外部端子から供給された入力信号を受ける入力回路
及び外部端子から出力信号を送出させる出力回路の動作
電圧は、外部端子から供給された電源電圧とされ、上記
センスアンプの動作電圧は、外部端子から供給される電
源電圧を降圧した第１の内部降圧電圧とされ、上記ワー
ド線及び相補ビット線対の選択信号は、上記外部端子か
ら供給された電源電圧を降圧した第２の内部降圧電圧と
され、上記ワード線の選択レベルを上記電源電圧より高
くされた昇圧電圧とを用いるダイナミック型ＲＡＭに搭
載し、上記第２の内部降圧電圧に対応したワード線の選
択信号を上記昇圧電圧に対応した選択信号に変換するこ
とにより、高速化と低消費電力化を図ったダイナミック
型ＲＡＭを得ることができるという効果が得られる。

【００６９】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、電源
電圧ＶＤＤが３．３Ｖであって、降圧電圧ＶＰＥＲＩが
１．８Ｖのとき、電源電圧ＶＤＤを降圧して２．５Ｖ程
度の内部電圧ＶＤＤＡを形成し、それを用いて前記図４
の前段のレベル変換回路の動作電圧とするものであって
もよい。この構成では、電源電圧ＶＤＤを２．５Ｖを用
いた場合と同様に、２つのレベル変換回路でのレベル変
換をほぼ均等にでき、高速化と低消費電力化を効果的に
行うようにすることができる。

【００７０】上記図１に示したダイナミック型ＲＡＭに
おいてメモリアレイ、サブアレイ及びサブワードドライ
バの構成は、種々の実施形態を採ることができるし、ダ
イナミック型ＲＡＭの入出力インターフェイスは、シン
クロナス仕様やランバス仕様等に適合したもの等種々の
実施形態を採ることができるものである。この発明に係
るダイナミック型ＲＡＭは、１チップマイクロコンピュ
ータ等のようなディジタル集積回路に内蔵されるもので
あってもよい。

【００７１】レベル変換回路は、センスアンプと相補ビ
ット線とを接続させるシェアードスイッチ制御信号ＳＨ
Ｌ，ＳＨＲや前記センスアンプをオバードライブするた
めの制御信号ＳＡＰ１を形成するためにも用いるもので
あってもよい。この発明は、昇圧電圧や降圧電圧で動作
する内部回路を備え、上記降圧電圧で動作する内部回路
で形成された信号を昇圧電圧に対応した信号レベルにす
るレベル変換回路を必要とする各種半導体集積回路装置
に広く利用することができる。

【００７２】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、外部端子から供給された第
１の電圧で動作する第１の回路、上記第１の電圧を降圧
して第２の電圧で動作する第２の回路、上記第１の電圧
に対して昇圧された第３の電圧で動作する第３の回路及
び上記第２の回路で形成された出力信号を第３の回路の
入力信号にレベル変換するレベル変換回路を備え、上記
レベル変換回路は、上記第２の電圧に対応した信号レベ
ルを上記第１の電圧又はそれ近傍した電圧に対応した信
号レベルに変換する第１のレベル変換回路と、上記第１
のレベル変換回路の出力信号レベル上記第３の電圧に対
応した信号レベルに変換する第２のレベル変換回路で構
成することにより高速化と低消費電力化を図ることがで
きる。

【図面の簡単な説明】

【図１】この発明が適用されるダイナミック型ＲＡＭの
一実施例を示す概略レイアウト図である。

【図２】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。

【図３】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部を中心にして、アドレス入力からデータ出力ま
での簡略化された一実施例を示す回路図である。

【図４】この発明に係るダイナミック型ＲＡＭに用いら
れるレベル変換回路の一実施例を示す回路図である。

【図５】この発明に係るダイナミック型ＲＡＭの一実施
例を示す全体概略ブロック図である。

【符号の説明】

１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア）、５１…アドレスバッファ、５２
…プリデコーダ、５３…デコーダ、６１…メインアン
プ、６２…出力バッファ、６３…入力バッファ、ＳＢＡ
ＲＹ…サブアレイ、ＳＷＤ…サブワードドライバ、ＳＡ
…センスアンプ、ＩＯＳＷ…ＩＯスイッチ回路、ＭＡ…
メインアンプ、ＷＤ…ライトドライバ、ＩＶ１，ＩＶ２
…ＣＭＯＳインバータ回路、ＬＯＧ…論理回路、Ｑ１〜
Ｑ４８…ＭＯＳＦＥＴ。１０１…アドレスバッファ、１
０２…Ｘラッチプリデコーダ、１０３…Ｙラッチとプリ
デコーダ、１０４…Ｙデコーダ、１０５…ワード線選択
回路、１０６…メモリマット、１０７…センスアンプ、
１０８…クロックバッファ、１０９…クロックコントロ
ール回路、１１０…リードライト制御回路、１１１…デ
ータ出力回路、１１２…データ入力回路、１１３…内部
電圧発生回路、１１４…増幅回路、ＤＲＡＭ…メモリチ
ップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者藤澤宏樹東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5B024 AA01 AA15 BA10 BA13 BA15 BA27 CA07 CA16

Claims

【特許請求の範囲】

【請求項１】外部端子から供給された第１の電圧を動
作電圧とする第１の回路と、上記第１の電圧を降圧して形成された第２の電圧を動作
電圧とする第２の回路と、上記第１の電圧に対して昇圧された第３の電圧を動作電
圧とする第３の回路と、上記第２の回路で形成された出力信号を第３の回路の入
力信号にレベル変換回路とを備え、上記レベル変換回路は、上記第２の電圧に対応した信号
レベルを上記第１の電圧又はそれ近傍した電圧に対応し
た信号レベルに変換する第１のレベル変換回路と、上記
第１のレベル変換回路の出力信号レベル上記第３の電圧
に対応した信号レベルに変換する第２のレベル変換回路
からなることを特徴とする半導体集積回路装置。
【請求項２】請求項１において、上記第１と第２のレベル変換回路は、ソースが変換すべき電圧レベルに対応した電圧端子に接
続され、ゲートとドレインとが交差接続された第１と第
２のＰチャンネル型ＭＯＳＦＥＴと、上記第１と第２のＰチャンネル型ＭＯＳＦＥＴのドレイ
ンにドレインが接続され、ゲートが上記変換すべき電圧
端子に接続され、ソースに入力信号が供給された第１の
Ｎチャンネル型ＭＯＳＦＥＴと、ソースが回路の接地電
位に接続され、ゲートに上記入力信号が供給された第２
のＮチャンネル型ＭＯＳＦＥＴとからなることを特徴と
する半導体集積回路装置。
【請求項３】請求項１又は請求項２において、上記半導体集積回路装置は、ワード線の複数、相補ビット線対の複数及びこれらの交
点に設けられた複数のダイナミック型メモリセルにより
メモリアレイが構成され、上記相補ビット線対は、上記メモリセルからの読み出し
信号を増幅するセンスアンプが設けられ、外部端子から供給された入力信号を受ける入力回路及び
外部端子から出力信号を送出させる出力回路の動作電圧
は、外部端子から供給された電源電圧とされ、上記センスアンプの動作電圧は、外部端子から供給され
る電源電圧を降圧した第１の内部降圧電圧とされ、上記ワード線及び相補ビット線対の選択信号は、上記外
部端子から供給された電源電圧を降圧した第２の内部降
圧電圧とされ、上記ワード線の選択レベルは、上記電源電圧より高くさ
れた昇圧電圧とされるものであり、上記レベル変換回路は、上記第２の内部降圧電圧に対応
したワード線の選択信号を上記昇圧電圧に対応した選択
信号に変換するものであることを特徴とする半導体集積
回路装置。