KR100890671B1 - 반도체 장치 - Google Patents

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KR100890671B1
KR100890671B1 KR1020020048810A KR20020048810A KR100890671B1 KR 100890671 B1 KR100890671 B1 KR 100890671B1 KR 1020020048810 A KR1020020048810 A KR 1020020048810A KR 20020048810 A KR20020048810 A KR 20020048810A KR 100890671 B1 KR100890671 B1 KR 100890671B1
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미즈노히로유끼
야나기사와가즈마사
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가부시키가이샤 히타치세이사쿠쇼
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Abstract

레벨 변환의 진폭차가 큰 경우에도 고속으로 신호 레벨을 변환하는 회로를 제공하는 것을 목적으로 한다.
제1 신호를 수취하여, 그것보다도 큰 진폭의 제2 신호를 출력하는 차동형 레벨 변환 회로를 포함하는 반도체 장치에 있어서, 상기 차동형 레벨 변환 회로는, 상기 제1 신호를 수신하기 위한 제1 MISFET 쌍(MN1-2)과, 상기 제1 MISFET 쌍에 대한 내압 완화를 위한 제2 MISFET 쌍(MN3-4)과, 출력해야 할 상기 제2 신호를 래치하기 위한 것이며, 교차 결합된 게이트를 가지는 제3 MISFET 쌍(MP1-2)을 갖고, 상기 제2 및 제3 MISFET 쌍의 게이트 절연막의 막두께를 상기 제1 MISFET 쌍보다도 두껍게 하고, 상기 제2 및 제1 MISFET 쌍의 임계값 전압을 상기 제3 MISFET 쌍보다도 작게 한다. 레벨 변환의 진폭차가 4배 이상이나 큰 경우에도 고속 레벨 변환을 실행할 수 있다.
레벨 변환, MISFET, MOSFET(MOS), 게이트, 드레인, 소스

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 제1 실시예를 나타내는 도면.
도 2는 본 명세서에서 이용하는 MOSFET의 기호를 설명하는 도면.
도 3은 제1 실시예에서의 주요 노드의 동작 파형을 나타내는 도면.
도 4는 제2 실시예를 나타내는 도면.
도 5는 제2 실시예에서의 주요 노드의 동작 파형을 나타내는 도면.
도 6은 도 1의 레벨 천이 검출 회로의 동작 파형을 나타내는 도면.
도 7은 레벨 천이 검출 회로의 다른 실시예를 나타내는 도면.
도 8은 도 7의 레벨 천이 검출 회로의 주요 노드의 동작 파형도.
도 9는 제2 실시예의 주요부를 설명하는 도면.
도 10은 전원 VBGP와 전원 VSS 사이를 천이하는 신호를 전원 VBGP와 전원 VBGN 사이를 천이하는 신호로 변환하는 레벨 변환 회로의 일 실시예를 설명하는 도면.
도 11은 도 10의 레벨 변환 회로의 실시예에서의 주요 노드의 동작 파형을 나타내는 도면.
도 12는 전원 VBGP와 전원 VSS 사이를 천이하는 신호를 전원 VBGP와 전원 VBGN 사이를 천이하는 신호로 변환하는 레벨 변환 회로의 다른 실시예를 설명하는 도면.
도 13은 도 12의 레벨 변환 회로의 실시예에서의 주요 노드의 동작 파형을 나타내는 도면.
도 14는 전원 VBGP와 전원 VBGN 사이를 천이하는 신호를 전달하는 인버터의 일 실시예를 나타내는 도면.
도 15는 도 14의 레벨 변환 회로의 실시예에서의 주요 노드의 동작 파형을 나타내는 도면.
도 16은 전원 VDD와 전원 VSS 사이를 천이하는 신호를 전원 VBGP와 전원 VBGN 사이를 천이하는 신호로 변환하는 레벨 변환 회로의 일 실시예를 설명하는 도면.
도 17은 도 16의 레벨 변환 회로의 실시예에서의 주요 노드의 동작 파형을 나타내는 도면.
도 18은 전원 VBGP와 전원 VBGN 사이를 천이하는 신호를 전달하는 인버터의 다른 실시예를 나타내는 도면.
도 19는 도 18의 레벨 변환 회로의 실시예에서의 주요 노드의 동작 파형을 나타내는 도면.
도 20은 도 1의 레벨 변환 회로의 변형예를 나타내는 실시예의 도면.
<도면의 주요 부분에 대한 간단한 설명>
MP : P형 MOS 트랜지스터
MN: N형 MOS 트랜지스터
LSC : 레벨 변환부
TD : 천이 검출 회로
RSC : 리셋 회로
GBST : 게이트 부스트 회로
LKP : 리크 보증 회로
SL : 슬레이브 래치 회로
INV : 인버터
RSFF : RS 플립플롭 회로
ORND : 논리합과 논리 부정곱의 기능을 갖는 복합 게이트
ND : 논리 부정곱 회로
PD : 풀다운 회로
PU : 풀업 회로
본 발명은 반도체 장치 및 반도체 집적 회로 장치 내에서 신호의 진폭을 변환하는 레벨 변환 회로에 관한 것이다.
본 명세서에서 참조되는 문헌의 리스트는 이하와 같고, 문헌 참조는 문헌 번호로써 하는 것으로 한다. [문헌 1]:일본 특허 공개 평성 제6-283979, [문헌 2]:일본 특허 공개 제2000-163960, [문헌 3]:일본 특허 공개 평성 제9-139663
[문헌 1]의 도 4에는 드레인과 게이트가 교차 결합된 한 쌍의 P형 MOSFET(Q7, Q8)와 작은 진폭의 상보 신호를 게이트에 수신하는 한 쌍의 N형 MOSFET(Q11, Q12)를 포함하는 종래 형태의 레벨 변환 회로가 기재되어 있다. 또한 도 1에는 도 4의 회로를 개량하여 N형 MOSFET를 2단으로 쌓아서(Q1과 Q3, 또는 Q2와 Q4) N형 MOSFET의 내압을 확보하는 레벨 변환 회로가 기재된다.
[문헌 2]의 도 4(B)에는 2단으로 쌓은 P형 MOSFET(Q31와 Q32, 또는 Q33과 Q34)와, 2단으로 쌓은 N형 MOSFET(Q35와 Q36, 또는 Q37과 Q38)를 포함하는 레벨 변환 회로가 기재된다. Q35와 Q37의 게이트는 VPERI 전위에 의해 일정 전압으로 바이어스된다. 여기서 VPERI는 변환 전의 작은 진폭으로 동작하는 회로(도 4의 L0G)의 전원 전위이다. 이 Q35 또는 Q37에 의해, Q36 또는 Q38의 드레인-소스 사이에 인가되는 전압이 VPERI로 제한된다. 마찬가지로 Q32 또는 Q34에 의해, Q31 또는 Q33의 드레인-소스 사이에 인가되는 전압이 VDD-VPERI(VDD&amp;gt;VPERI)로 제한된다.
[문헌 3]의 도 1에도 [문헌 2]의 도 4(B)의 회로와 마찬가지의 레벨 변환 회로(MOSFET(14 내지 17, 및 19 내지 22))가 기재되어 있다.
본원 발명자 등은 본원에 앞서서 시스템 LSI에 대하여 검토를 했다. 즉, 최근의 시스템 LSI에서는 저소비 전력화의 요망으로 내부 동작 전압은 저하 일로를 걷고 있다. 그러나 한편으로, 외부 인터페이스의 전압은 여러 LSI와의 결합을 위해 종래부터 이용되고 있는 비교적 높은 표준 전압을 이용할 필요가 있기 때문에, 변환하는 신호 사이의 전원 전압차가 종래에 비교하여 대단히 커지게 되었다. 이러한 상황하에서는, 종래의 고진폭 신호의 전원 전압용으로 설계된 고내압 MOSFET만으로 구성된 레벨 변환 회로에서는 신호의 변환이 곤란하다는 것을 알았다. 본원에 앞서 발명자 등이 검토한 바, 종래 회로에서는 입력 신호가 예를 들면 VDD=0.75V라고 하는 1V 이하의 낮은 값으로 되면, 레벨 변환 회로의 동작이 곤란하게 된다는 것을 알았다. 가장 중요한 원인은, 레벨 변환 회로의 래치를 구동시키는 입력용 N형 MOSFET의 임계값 전압과 입력 신호의 전원 전압의 차이가 작아지기기 때문에, 이 입력용 N형 MOSFET의 동작이 곤란해지는 것이다.
또한, 시스템 LSI에서 가장 중요한 요망은 저소비 전력화이다. 이 요망을 충족시키기 위해서는 LSI 내부 회로의 저전압화가 중요하다. 그러나, LSI의 내부 회로의 동작 전압을 낮추면, 외부의 비교적 높은 표준 전압과의 사이에서 신호 수수가 어렵게 된다. 본 발명은 외부의 표준 전압을 낮추는 일없이, 내부의 전압을 1V 이하로 하고 또한 고속으로 신호 레벨을 변환하는 회로를 제공하는 것이다.
또한, 시스템 LSI의 저소비 전력화를 위해 MOS의 기판 전위를 제어하는 것이 널리 행해지고 있다. 그러나, 내부 제어 회로의 동작 전압이 낮아짐으로써 이 제어가 어렵게 된다. 본 발명은 내부 회로의 동작 전압이 낮아지더라도 기판 제어용의 대진폭 신호로 변환할 수 있는 레벨 변환 회로를 제공하는 것이다.
본 발명의 대표적인 수단의 일례를 나타내면 이하와 같다. 즉, 내압이 서로 다른 2종류의 산화막 두께(Tox)를 가지는 MOSFET를 레벨 변환 회로에 이용한다. 저진폭 신호의 입력용 MOSFET에는 낮은 내압의 상대적으로 얇은 게이트 절연막을 가지는 MOSFET를 사용하고, 내압 완화 MOSFET에는 높은 전압의 인가에 견딜 수 있는 상대적으로 두꺼운 게이트 절연막을 가지는 MOSFET를 사용하도록 한다. 여기서 내압 완화 MOSFET는 상대적으로 낮은 임계값 전압이 된다.
또한, 저진폭 신호가 1V 이하와 같은 낮은 값이 되더라도 동작하도록 내압 완화용 MOS의 게이트를 입력 신호에 의해 일시적으로 부스트하여, 변환을 원조하는 회로 GBST와, 내압 완화용 MOS와 입력용 박막 N형 MOS 사이의 노드를 입력용 박막 N형 MOS의 내압으로 억제하는 회로 LKP를 배치하면 좋다. 또한, 동작 전압의 범위가 넓어지면, 신호의 상승 지연 시간과 하강 지연 시간이 불균형이 된다. 이 불균형을 회피하기 위해서 천이 검출 회로를 장착하면 좋다.
이하, 본 발명의 실시예를 도면을 이용하여 상세히 설명한다. 실시예의 각 블럭을 구성하는 회로 소자는 특별히 제한되지 않지만, 공지의 CMOS(상보형 MOS 트랜지스터) 등의 집적 회로 기술에 의해서 단결정 실리콘과 같은 하나의 반도체 기판 상에 형성된다.
<실시예 1>
도 1은 본 발명의 구체적인 실시예를 도시하는 도면이다. 여기서 나타내는 레벨 변환 회로는, 신호 진폭이 예를 들면 0V에서 VDD(예를 들면 0.75V) 사이를 천이하는 저진폭의 신호를, 예를 들면 신호 진폭이 0V에서 VDDQ(예를 들면 3.3V) 사이를 천이하는 고진폭의 신호로 변환한다. 이 레벨 변환 회로는 크게 3개의 부분으로 구성된다. 신호 진폭 레벨을 변환하는 레벨 변환부(LSC)와 전원 투입 시의 출력 레벨을 확정시키는 리셋부(RSC), 변환 후의 차동 출력 중 빠르게 변환한 신호에 맞추는 레벨 천이 검출 회로(TD)이다.
본 도면에 도시한 MOSFET는 도 2에 도시한 바돠 같이, 게이트 산화막의 두께(Tox)와 MOS 트랜지스터의 임계값에 의해서 3종류(도전형의 차이를 포함하면 6종류)로 구별되어 있다. 본원이 대상으로 삼는 FET(전계 효과형 트랜지스터)의 게이트 절연막은 산화막(SiO2 2산화 실리콘)으로 한정되는 것은 아니므로 일반적으로는 MISFET(Metal Insulator Semiconductor Field Effect Transistor)가 포함되지만, 가장 대표적인 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 예로 들어 설명하기 때문에 이하 MOS로 약칭하여 부르기로 한다.
도 2에 있어서, 게이트의 기호가 가는 선으로 그려져 있는 MOS는 게이트 산화막이 얇은 MOS이고, 게이트가 사각으로 기술되어 있는 MOS는 산화막 두께(게이트 절연막 막두께)가 두꺼운 MOS이다. 게이트의 산화막 두께가 얇은 MOS는 게이트 용량이 크고 임계값 전압이 작기 때문에 소형 또한 저전압에서 고속 동작이 가능한 MOS이고, 게이트 산화막 두께가 두꺼운 MOS는 높은 전원 전압에서도 사용할 수 있는 고내압 MOS이다. 또한, 게이트 아래의 채널 부분을 검은 사각으로 그린 것은 임계값이 작은 MOS(이후, 저임계값 MOS라고 부름)이고, 게이트 아래의 채널 부분이 검지 않은 것은 표준 임계값을 가진 MOS(이후 표준 임계값 MOS라고 부름)이다. 고내압 MOS의 임계값 전압은 예를 들면 P형과 N형 각각에 대하여 VTH1=0.75V이고, 고내압의 저임계값 MOS의 임계값 전압은 P형과 N형 각각에 대하여 VTH2=0.35V이고, 박막 MOS의 임계값 전압은 예를 들면 P형과 N형 각각에 대하여 VTH3=0.35V로 설정된다. P형 MOS와 N형 MOS의 임계값 전압은 현실 소자로서는 소정의 작성 편차를 가져 그 값이 서로 다르지만, 설계값으로서는 동일하다고 가정하고 있다. 여기서, 고내압 MOS 및 고내압의 저임계값 MOS는 P형 MOS 및 N형 MOS의 양쪽이 동일 공정에서 그 산화막이 형성된다. 따라서 이들은 같은 막두께의 상대적으로 두꺼운 산화막을 가지게 된다. 고내압의 저임계값 MOS는 그 채널부에 이온 주입(채널 주입)에 의해 소정 종류에서 소정 농도의 불순물이 도입되는 것에 의해 그 임계값 전압이 낮게 된다. 채널 주입은 P형 MOS와 N형 MOS 각각에 대하여 독립적으로 행하여진다. 고내압 MOS에 대해서도 P형 MOS와 N형 MOS 각각에 대하여 소망하는 임계값 전압을 설정하기 위해서 통상은 채널 주입이 행하여진다. 한편, 박막 MOS는 후막 MOS와는 별도의 공정에서 그 산화막이 형성된다. 박막 MOS에 대해서도 소망하는 임계값 전압을 설정하기 위해서 통상은 채널 주입이 행하여진다.
도 1로 돌아가 레벨 변환부 LSG에 대하여 설명한다. 본 발명의 레벨 변환부 LSG는, 고전압의 인가에 견디는 산화막 두께가 두꺼운 MOS와, 저전압에서도 고속 동작이 가능한 산화막 두께가 얇은 MOS를 구분지어 사용하여 구성하는 것을 특징으로 하고 있다. P형 MOS(MP1 내지 MP8) 및 N형 MOS(MN3 내지 MN7)가 산화막 두께가 두꺼운 MOS로 구성되고, P형 MOS(MP9, MP10) 및 N형 MOS(MN1, MN2)가 산화막 두께가 얇은 MOS로 구성된다. 레벨 변환부는, 부하를 형성하는 P형 MOS(MP1, MP2)와, 신호 레벨을 변환할 때의 전류 제어용인 P형 MOS(MP3, MP4)와, 저진폭의 입력 신호를 수신하는 입력용 N형 MOS(MN1, MN2)와, MN1, MN2로의 최대 인가 전압을 낮게 억 제하기 위해서 마련된 내압 완화용 N형 MOS(MN3, MN4)로 기본적인 래치 구조를 형성한다. 본 발명에서는 이 내압 완화 MOS에 저임계값 MOS를 사용하는 것이 제1 특징이다. 그리고 또한, 입력 신호의 전원 전압이 낮은 경우에도 신호 진폭의 레벨 변환이 가능해지도록, 그 내압 완화용 N형 MOS(MN3, MN4)의 게이트를 입력 신호로 승압 제어하는 회로(GBST)를 갖는 것을 제2 특징으로 하고 있다. 이에 의해, 입력 신호의 전원 전압이 낮아지더라도 온 저항을 충분히 낮게 할 수 있다. 또한, 내압 완화용 N형 MOS(MN3, MN4)의 리크 전류에 의해 입력용 N형 MOS(MN1, MN2)의 드레인 전압 레벨이 고전압측으로 상승하는 것을 억제하기 위해서, 레벨 유지 회로(LKP), 확정 레벨 유지 회로(SL)를 갖고 구성되어 있다. 이 레벨 변환부는 신호 진폭이 예를 들면 1V 이하의 저진폭 입력 신호의 천이를 수취하여, 래치되어 있는 고진폭 신호를 반전시키는 기능을 갖는다. 또, 인버터 INV1을 이용하지 않고 구성할 수도 있는데, 그 경우에는 MP11의 드레인을 o2에 접속하면 된다. 이 경우, 레벨 변환부의 상보 출력 o1, o2와 입력 IN의 논리가 상술한 실시예와 다른 것 이외에는 기본적인 동작은 마찬가지이다.
GBST는 자세한 것은 후술하지만, 입력 신호가 VDD 레벨로 되는 것을 수취하여, 미리 VDD 레벨에 있던 노드(nd1)를 VDD+VD로 승압하는 기능을 갖는다. 승압 전압 VD는 기본적으로는 내압 완화의 MOS를 충분히 온할 수 있는 값이 변환 시의 소정 기간에 얻어지면 된다. LKP는 박막 P형 MOS(MP9, MP10)로 구성되고, 그 게이트는 상시 VDD가 인가되고 있기 때문에 통상은 오프하고 있다. 이것은 내압 완화용 MOS(MN3, MN4)에서 발생하는 리크 전류의 영향 때문에 노드(nd1, nd2)가 입력용 N형 MOS(MN1, MN2)의 내압을 초과하여 높아지는 것을 막고 있다. 이 때문에 노드(nd3, nd4)는 P형 MOS의 임계값을 VTH라고 하면, 기껏해야 VDD+VTH 정도밖에 안된다.
여기서, GBST 회로의 일 실시예의 상세를 설명한다. GBST1은 용량 소자 C1과 풀업용 P형 MOS(MP6)와 입력 신호에 접속된 P형 MOS(MP5)로 구성되어 있다. 이 용량 소자는 N형 MOS 등으로 형성되어도 좋은데, 그 경우, 저임계값 N형 MOS를 사용하는 것이 바람직하다. 여기서, P형 MOS(MP5)는 게이트가 입력 신호에 의해 드라이브되기 때문에, 입력 신호가 VSS 레벨(0V)에서 VDD 레벨로 변화되면, MP5는 오프 상태로 되어, 노드 nd1의 승압 레벨이 저하하는 것을 막는다. MP6은 게이트가 항상 VSS 레벨이기 때문에, 항상 온 상태로 쓰이다. MP6은 전원 투입 시나 입력 신호가 오랫동안 변화하지 않을 때에, nd1을 VDD 레벨로 유지하는 역할을 한다. 따라서, MP6은 필수적이지만 MP5는 부가함으로써 보다 높은 승압 전압이 얻어지는 부가적인 효과를 가져오는 것이다. MP6, MP5를 이용하는 경우, MP6의 게이트 폭 W를 MP5에 비교하여 작게 하면 효과적이다.
도 3은 레벨 변환부의 주요 노드의 파형도이다. 이 동작 파형의 기간 동안에 있어서, 도 1의 /RES는 하이 레벨(VDDQ=3.3V)로 유지되어 있는 것으로 한다. 우선, 입력 신호가 VSS 레벨(0V)에 있는 경우부터 설명한다. 이 때 MP6은 게이트가 항상 VSS(0V)이기 때문에 온 상태에 있고 노드 nd1은 VDD 레벨을 유지한다. 시간 T1에서 입력 IN이 VSS 레벨(0V)에서 하이 레벨(VDD 예를 들면 1V)로 변화되면, 입력용 N형 MOS(MN1)가 온함과 함께, 미리 VDD 레벨로 프리차지되어 있는 내압 완 화용 N형 MOS(MN3)의 게이트(nd1)는 VDD+DV로 승압된다. 여기서 DV는 용량 소자 C1의 용량과 C1에 접속되는 MOS의 기생 용량 등에 의해 결정된다. 내압 완화용 MOS의 게이트가 VDD+DV로 승압되면 내압 완화용 MOS가 보다 강하게 온하기 때문에, 출력 노드 o1이 VSS 레벨로 낮추어진다. 동시에, 내압 완화용 N형 MOS(MN3)와 입력용 N형 MOS(MN1) 사이의 노드 nd3은 VDD+VTH의 레벨에서 0V로 이끌려 내려간다. 이 일련의 동작과 병행하여, 다른 쪽의 차동 입력 쌍에서는 입력 진폭이 VDD 레벨에서 VSS 레벨(0V)로 변화되어 입력용 N형 MOS(MN2)가 오프한다. 이 변화를 받아 내압 완화용 N형 MOS(MN4)의 게이트는 VDD 레벨로 돌아간다. 이 때, 용량 결합에 의해 내압 완화용 N형 MOS(MN4)의 게이트는, 한순간 VDD 레벨보다 낮아져 내압 완화용 N형 MOS(MN4)를 보다 강하게 오프함과 함께, 입력용 N형 MOS(MN2)가 오프한다. 내압 완화용 N형 MOS(MN4)와 입력용 N형 MOS(MN2)가 각각 오프로 되면, 노드(nd4)는 고저항 상태가 된다. 이 때, 내압 완화용 MOS의 임계값이 작기 때문에 오프 시의 리크 전류가 많고, 노드 nd4가 서서히 VDDQ 레벨로 상승할 우려가 있다. 그러나, 레벨 유지 회로(LKP)의 PMOS에 의해서 최종적으로 VDD+VTH의 레벨을 유지하기 때문에, 입력용의 박막 N형 MOS로의 최대 인가 전압은 기껏해야 VDD+VTH 정도로 억제된다. 따라서, 입력용 N형 MOS(MN2)가 오프하고, 차동 입력 쌍측의 N형 MOS(MN1)가 온함으로써, 출력 노드 o2는 서서히 고전압(VDDQ 예를 들면 3.3V) 레벨로 된다.
다음에, 입력이 VDD 레벨에서 VSS 레벨(0V)로 되는 경우를 설명한다. 이 때 MP6은 게이트가 항상 VDD이기 때문에 온 상태에 있고 노드 nd1은 VSS 레벨을 유지 한다. 시간 T1에서 입력이 VDD 레벨에서 VSS 레벨로 변화되면, 입력용 N형 MOS(MN2)가 온 상태로 됨과 함께, 미리 VDD 레벨로 프리차지되어 있는 내압 완화용 N형 MOS(MN4)의 게이트(nd2)는 VDD+DV로 승압된다. 여기서 DV는 용량 소자 C2의 용량과 C2에 접속되는 MOS의 기생 용량 등에 의해 결정된다. 내압 완화용 MOS의 게이트가 VDD+DV로 승압되면 내압 완화용 MOS가 보다 강하게 온하기 때문에, 출력 노드 o2가 VSS 레벨로 내려간다. 동시에, 내압 완화용 N형 MOS(MN4)와 입력용 N형 MOS(MN2) 사이의 노드 nd4는 VDD+VTH의 레벨에서 0V로 내려간다. 이 일련의 동작과 병행하여 다른 쪽의 차동 입력 쌍에서는 입력 진폭이 VDD 레벨에서 VSS 레벨(0V)로 변화되어 입력용 N형 MOS(MN1)가 오프한다. 이 변화를 수취하여, 내압 완화용 N형 MOS(MN3)의 게이트는 VDD 레벨로 돌아간다. 이 때, 용량 결합에 의해 내압 완화용 N형 MOS(MN3)의 게이트는 한 순간 VDD 레벨보다 낮아져 내압 완화용 N형 MOS(MN3)를 보다 강하게 오프함과 함께, 입력용 N형 MOS(MN1)가 오프한다. 내압 완화용 N형 MOS(MN3)와 입력용 N형 MOS(MN1)가 각각 오프로 되면, 노드(nd3)는 고저항 상태가 된다. 이 때, 내압 완화용 MOS의 임계값이 작기 때문에 오프 시의 리크 전류가 많아, 노드 nd3이 서서히 VDDQ 레벨로 상승할 우려가 있다. 그러나, 레벨 유지 회로(LKP)의 PMOS에 의해서 최종적으로 VDD+VTH의 레벨을 유지하기 때문에, 입력용의 박막 N형 MOS로의 최대 인가 전압은 기껏해야 VDD+VTH 정도로 억제된다. 따라서, 입력용 N형 MOS(MN1)가 오프하고, 차동 입력 쌍측의 N형 MOS(MN1)가 온함으로써, 출력 노드 o1은 서서히 고전압(VDDQ 예를 들면 3.3V) 레벨로 된다.
본 실시예에서는 용량 소자 C1 및 C2에 의해서 내압 완화용 MOS(MN3, MN4)의 게이트를 부스트하는 것을 특징으로 하고 있다. 그 때문에, VDD 전원이 예를 들면 0.75V와 같이 극단적으로 낮은 경우에는, 입력 파형의 경사가 완만해지면 충분한 승압 효과가 얻어지지 않을 우려가 있다. 이 문제는 입력 신호 논리 합성 시에 입력 신호의 최대 경사를 고려하면서 설계한다든가, 혹은 입력단에 인버터를 1단 혹은 여러 단 조립하여 입력 신호의 변화를 급준하게 함으로써 용이하게 회피할 수 있다.
이와 같이, 본 실시예에서는 내압 완화용 MOS에 저임계값 MOS를 이용함으로써 VDD 전원의 전압이 1V 이하라는 낮은 값으로 설정되더라도 고속으로 변환할 수 있는 효과가 있다. 이 저임계값 MOS는 시스템 LSI에 있어서 아날로그 회로를 실현하기 위해서 필수가 되는 MOS에 의해 대용할 수 있기 때문에, 레벨 변환 회로 전용의 MOS로서 특별히 제조할 필요가 없다. 그 때문에, 아날로그 회로를 포함하는 시스템 LSI에서는 특별히 레벨 변환 회로를 위해서만 필요한 MOS를 도입할 필요가 없으므로, 프로세스 비용을 억제하는 효과도 있다.
본 실시예에 있어서, 용량 C1 및 C2를 N형 MOS로 구성하는 경우, 게이트 산화막을 고유전율 재료(이후 High-k 재료)로 구성하면, 동일 용량을 작은 면적으로 구성할 수 있는 효과가 있다. High-k 재료로서는 알루미나(Al2O3), 2산화 지르코늄(Zr02), 2산화 하프늄(HfO2) 등을 들 수 있다. 또한, High-k 재료를 이용한 게이트 절연막의 두께는 동일 용량을 실현하는 SiO2의 산화막 두께보다 두껍게 할 수 있다. 그 때문에, 게이트 전극으로의 터널 리크 전류를 억제하는 효과가 있 다. 또한, 입력용 N형 MOS(MN1, MN2)의 게이트 산화막을 High-k 재료에 의해 치환하는 것도 효과적이다. 왜냐하면, 입력 신호의 전압 진폭이 낮고 또한 출력 신호의 전압 진폭이 높은 경우에는, MN1 및 MN2를 MP1 및 MP2에 비하여 상대적으로 크게 할 필요가 있기 때문에, 게이트 산화막 두께가 어느 정도 얇아지면 게이트 리크 전류가 현저해지기 때문이다.
그런데, 상기 실시예에서는 내압 완화 MOS에 저임계값 MOS를 이용하고 있는 것이 특징이었다. 그러나, 입력 신호의 전원 전압이, 예를 들면 VDD=1.2V와 같이 그다지 작지 않은 경우에는, 표준 임계값 MOS로 내압 완화 MOS를 구성하는 것도 가능하다. 이 경우에는 새롭게 저임계값 MOS를 도입하지 않아도 되기 때문에, 프로세스 비용을 상승시키지 않는 효과가 있다.
본원은 입력 신호의 전원 VDD의 전압이 예를 들면 0.75V와 같이 1V 이하의 대단히 작은 값이고, 출력 전원 VDDQ의 전압이 예를 들면 3.3V라는 큰 값이라고 하는 바와 같이, 입력 신호의 전원 전압과 출력 신호의 전원 전압의 차이가 4배 이상이나 되는 경우에도 동작시키는 것을 목적으로 하고 있다. 이를 위해서는 부하를 구성하는 P형 MOS의 크기를 작게 하고, 입력용 N형 MOS를 크게 하는 것이 효과적이다. 그러나, 이와 같이 부하를 형성하는 P형 MOS와 입력용 N형 MOS의 크기에 불균형이 있으면, 입력 신호 전압과 출력 신호 전압의 조건에 따라서는, 레벨 변환부에서의 상보 출력(o1, o2)의 출력 파형이 도 3에 도시하는 바와 같이 상승과 하강에서 크게 달라지는 경우가 있다. 따라서, 이 상태에서는 사용 전압 범위가 넓어지더라도 느린 상승 파형으로 동작 속도가 제어되어, 회로 전체의 동작이 지연될 우 려가 있다. 그러므로, 도 1에 도시한 바와 같이, 본원에서는 출력 파형을 변환이 빠른 파형에 추종시키기 위한 레벨 천이 검출 회로 TD를, 레벨 변환부의 차동 출력 쌍(o1, o2)에 부가하고 있는 것을 또 다른 특징으로 한다.
이 레벨 천이 검출 회로 TD는 NOR 회로 NR1, NR2로 구성되는 플립플롭(RSFF)과 인버터(INV3)와 복합 게이트(ORND1)로 구성된다. 이들 회로는 입력부를 굵은 선으로 그린 기호를 이용하고 있지만, 이것은 각각의 회로를 구성하는 MOS가 모두 고내압 MOS로 구성되어 있음을 나타내고 있다. 또, 이 회로의 전원은 VDDQ(예를 들면 3.3V)와 VDDQ에 대응한 접지 전위 VSS 전원에 접속되어 있다.
각 소자의 접속을 도 1을 이용하여 설명한다. RSFF의 리셋 단자는 레벨 변환부의 출력 o1에 접속되고, 세트 단자는 레벨 변환부의 출력 o2에 접속된다. 이 o1은 또한 인버터 INV3에 입력된다. RSFF의 출력 fo2는 o2와 함께 복합 게이트의 논리합부에 입력되고, INV3의 출력/o1과 복합 게이트의 논리합의 출력이 부정 논리곱부에 입력된다.
도 6은 TD의 동작을 설명하는 동작 파형도이다. 전술한 바와 같이, 본원 레벨 변환부의 차동 출력 쌍 o1, o2는 변환 전압 범위를 넓게 설정할 때에, 상승이 느리고 하강이 빨라지는 경우가 있다. 이 TD 회로의 기본적인 기능은 빠르게 변환되는 신호, 즉 이 경우에는 하강 신호를 검지하여 후단에 전하는 특징을 갖는다. 차동 출력 쌍 o1, o2는 하강이 빠르고 상승이 느리기 때문에, 동시에 VDDQ 레벨로 되지 않는다. 그 때문에 o1, o2를 RS 플립플롭(RSFF)에 입력하면, 레벨 변환되었음을 기억하는 메모리로서 동작하게 된다. 이 RSFF 메모리는 동작하는 것이 중요 하며 그 동작 속도는 느리게 설정하여도 좋다. 우선, o1이 VSS 레벨(0V)에서 VDDQ 레벨로 천이하고, o2가 VDDQ 레벨에서 VSS 레벨(0V)로 천이하는 경우를 설명한다. 출력 o2가 VSSQ 레벨(0V)로 천이한 상태에서는 RSFF의 출력은 변화되지 않고, fo1은 VSS 레벨(0V) 그대로이고, fo2는 VSS 레벨(0V) 그대로이다. 여기서, RSFF의 출력(fo2)과 차동 입력 쌍의 한쪽(o2)의 논리합을 취하면, o2가 VSS 레벨(0V)로 변화되었음을 알 수 있다. 또한, 차동 입력 쌍의 다른 쪽(o1)측의 반전 출력 /o1과의 부정 논리곱을 취하면, 출력은 RSFF의 출력 fo2와 o2의 논리합이 반영되어 VDDQ 레벨이 된다. 그 후, o1이 VDDQ 레벨로 되면 RSFF의 출력이 변화되어, fo2와 o2의 논리곱은 VDDQ 레벨이 된다. 그러나 fo2와 o2의 논리합과 /o1의 부정 논리곱은 불변이다. 다음으로 o1이 VDDQ 레벨에서 VSS 레벨로, o2가 VSS 레벨에서 VDDQ 레벨로 천이하는 경우를 설명한다. 출력 o1이 VSS 레벨로 변화되면, 반점 출력 /o1은 VDDQ 레벨로 되고, fo2와 o2의 논리합과의 부정 논리합은 VSS 레벨로 된다. 그 후, o2가 VDDQ 레벨로 되면 FF의 출력이 변화하지만, fo2와 o2의 논리합 및 출력은 변화하지 않는다. 따라서, o2의 상승과 /o1의 상승에 의해 변환 시간은 결정되는 것이다. 이와 같이, 파형 정형부 TD는 레벨 변환 회로의 차동 출력 중 빠르게 VSS 레벨로 되는 신호를 검지하여, 후단에 논리가 변환되었음을 전달할 수 있기 때문에, 신호의 고속 전달이 가능해지는 효과가 있다.
또, 레벨 변환부 LSC로부터 천이 검출 회로 TD로의 입력에 있어서는, LSC의 상보 출력 중 o1을 NR1 및 INV3에, o2를 NR2 및 복합 게이트에 입력하고 있는 예에 대하여 상술했다. 그러나, LSC의 상보 출력 중 o2를 NR1 및 INV3에, o1을 NR2 및 복합 게이트에 입력하는 것도 가능하다. 이 경우, 출력값이 상기 실시예와 다른 것 이외에는 기본적인 동작은 같다.
도 7은 도 1의 레벨 천이 검출 회로 TD의 변형예를 나타내는 도면이다. 이 회로는 논리 부정합 회로(NR3, NR4)로 구성되는 RS 플립플롭(RSFF)과, 인버터 INV4, INV5와, 논리 부정곱(ND1)과, 클럭 트리거형 D-FF(DFF1)로 구성된다. 레벨 변환부에서의 차동 출력 쌍 o1, o2는 RSFF에 입력됨과 함께 인버터 INV4, INV5에 입력된다. INV4, INV5의 출력은 모두 ND1에 입력된다. 즉 1의 출력을 DFF1의 클럭 단자에 입력한다. 한편, RS 플립플롭의 출력은 DFF1의 D 단자에 입력된다. 이 회로는 레벨 변환부의 차동 출력 쌍의 변화로 DFF1의 트리거를 생성하고, RSFF에 기억된 값을 출력하는 것을 특징으로 한다.
도 8은 도 7에 도시한 레벨 천이 검출 회로 TD의 동작 파형도이다. 우선, o1이 VSS 레벨에서 VDDQ 레벨로 천이하고, 02가 VDDQ 레벨에서 VSS 레벨로 천이하는 경우를 설명한다. 레벨 변환부의 차동 출력 o1과 o2 중, o2는 천이 시간이 짧고, 그 결과 o1, o2 모두 VSS 레벨이 된다. 이 때 RSFF는 원래의 값, fo3은 VSS 레벨, fo4는 VDDQ 레벨을 계속 유지한다. 그 후, o1이 VSS 레벨에서 VDDQ 레벨로 천이하기 때문에, 이 천이를 받아 RSFF의 출력은, fo3은 VDDQ 레벨, fo4는 VSS 레벨로 변화된다. 이 때, 차동 출력 o1, o2의 반전 논리가 부정 논리곱 ND1에 입력되면 ND1의 출력 ndo1은 o1과 o2가 모두 VSS 레벨로 되는 경우에만 VSS 레벨로 되기 때문에, 이 신호의 하강 에지는 레벨 변환부에서 레벨이 변환되었음을 나타내는 트리거 신호로서 사용할 수 있다. 따라서, 이 신호를 DFF1의 클럭 단자에 입력하 고, RSFF의 출력을 DFF1의 D 단자에 입력하면, DFF1의 출력은 RSFF에서 기억되고 있던 상태, 이 경우에는 VDDQ 레벨을 출력한다.
한편, o1이 VDDQ 레벨에서 VSS 레벨로 천이하고, o2가 VSS 레벨에서 VDDQ 레벨로 천이하는 경우를 설명한다. 이 때, 레벨 변환부의 차동 출력 o1과 o2 중, o1은 천이 시간이 짧고, 그 결과 o1, o2 모두 VSS 레벨로 된다. 이 때 RSFF는 원래의 값, fo3은 VDDQ 레벨, fo4는 VSS 레벨을 계속 유지한다. 그 후, o2가 VSS 레벨에서 VDDQ 레벨로 천이하기 때문에, 이 천이를 받아 RSFF의 출력은, fo3은 VSS 레벨, fo4는 VDDQ 레벨로 변화된다. 차동 출력 o1, o2의 반전 논리가 부정 논리곱 ND1에 입력되면 ND1의 출력 ndo1은, o1과 o2가 모두 VSS 레벨로 되는 경우에만 VSS 레벨로 되기 때문에, 이 신호의 하강 에지는 레벨 변환부에서 레벨이 변환되었음을 나타내는 트리거 신호로서 사용할 수 있다. 따라서, 이 신호를 DFF1의 클럭 단자에 입력하고, RSFF의 출력을 DFF1의 D단자에 입력하면, DFF1의 출력은 RSFF에서 기억되고 있던 상태, 이 경우에는 VSS 레벨을 출력한다.
또, 레벨 변환부 LSC로부터 천이 검출 회로 TD로의 입력에 있어서는, LSC의 상보 출력 중 o1을 NR3 및 INV4에, o2를 NR4 및 INV5에 입력하고 있는 예에 대하여 상술했다. 그러나, LSC의 상보 출력 중 o2를 NR3 및 INV4에, o1을 NR4 및 INV5에 입력하는 것도 가능하다. 이 경우, 출력값이 상기 실시예와 다른 것 이외에는 기본적인 동작은 같다.
본원의 레벨 변환 회로는 또한, 전원 투입 시의 레벨 유지 기능을 레벨 유지부 RSC에서 실현한다. 전원 전압 VDD가 VDDQ보다 먼저 투입되는 경우에는, 레벨 변환부의 입력이 확정된 상태에서 레벨 시프트부에 전원이 인가되기 때문에, 전원투입 시에 우려되는 정상적인 관통 전류는 발생하지 않는다. 한편, VDDQ가 VDD보다 먼저 인가되는 경우에는, 레벨 시프트부의 입력이 부정 상태인 채 래치 전원이 인가되게 되어, VDD가 인가될 때까지 정상적인 관통 전류가 발생할 우려가 있다. 이 상태를 피하기 위해서, 레벨 변환부 LSG에는 슬레이브 래치(SL), 입력부에는 리셋 회로(RSC)를 마련하여 관통 전류를 방지한다.
우선 슬레이브 래치 SL에 대하여 서술한다. 도 1에 기재한 바와 같이, 레벨 시프트부에 부가한 슬레이브 래치 SL은 후막의 N형 MOS(MN6, MN7, MN5)로 구성된다. N형 MOS(MN5)는 슬레이브 래치의 전류를 조절할 목적으로 설치된다. 우선, 이들 MOS의 결선에 대하여 설명한다. MN5의 게이트는 VDDQ 전원에 접속되고, MN5의 드레인은 MN6과 MN7의 소스에 접속되고, MN5의 소스는 VSS 전원에 접속된다. MN6의 게이트는 MP1의 게이트와 MN7의 드레인에 접속되고, MN7의 게이트가 MP2의 게이트와 MN6의 드레인에 접속된다. MN6, MN7의 소스는 모두 MN5의 드레인에 접속된다.
계속해서, 리셋부(RSC)에 대하여 설명한다. 리셋부는 리셋 신호 /RES에 의해 레벨 변환부로의 입력을 고정함과 동시에, 레벨 변환부의 래치를 그 입력 고정값에 맞추어 고정하는 기능을 가진다. RSC는 레벨 변환부로의 입력 신호를 리셋 신호로 고정하기 위한 P형 MOS(MP12, MP13)와 N형 MOS(MN8, MN9)로 구성되는 NAND 회로와, 이 입력값에 따라서 노드 o1을 VDDQ 레벨로 하기 위한 P형 MOS(MP11)로 구성된다. 리셋 신호는 레벨 변환부를 제어하기 위해서 VDDQ 진폭의 신호가 필수적 이다. 이것은 VDD 진폭의 신호에서는, MP11의 게이트의 온/오프를 제어하기 위해서 VDDQ 레벨로 레벨 업할 필요가 있기 때문이다. 따라서, 리셋 신호(/RES)가 입력되는 MOS는 고내압 MOS로 구성될 필요가 있다. MP12는 VDS가 VDD로 낮기 때문에, 여기에 제시한 바와 같이 저임계값 MOS를 이용하면 효과적이다.
리셋 신호 /RES는 레벨 변환 회로를 동작시키지 않는 경우에는 VSS 레벨(0V)이고, 레벨 변환 회로를 동작시키는 경우에는 VDDQ 레벨로 된다. /RES가 VSS 레벨(0V)이면, P형 MOS(MP12, MP13)와 N형 MOS(MN8, MN9)로 구성되는 NAND의 출력은, IN이 어떠한 값을 취하여도 VDD 레벨로 된다. 이 때, i1 및 /i1은 각각 VSS 레벨(0V), VDD 레벨로 되고, 레벨 변환부의 출력 노드는 o1이 VDDQ 레벨, o2가 VSS 레벨로 된다. 이 때, o1이 하이 레벨로 되도록 P형 MOS(MP11)에서 o1 노드를 VDDQ 레벨로 한다.
또한, 슬레이브 래치를 형성하는 N형 MOS의 쌍(MN6, MN7)은, 게이트 폭 W의 크기를 불균형으로 하여 출력값이 반드시 결정되도록 하는 것도 효과적이다. 리셋기간에는 MP11이 온하여 MN6의 드레인은 VDDQ 레벨로 되기 때문에, MN6의 W를 MN7의 W에 비교하여 작게 하면 효과적이다.
이와 같이, 본 실시예에 의해서 전원 투입 시에 부정값이 발생하여 대량의 소비 전류가 발생하는 것을 방지할 수 있는 효과가 있다. 또한, 본 회로를 이용함 으로써 전원 VDD와 전원 VDDQ의 투입 순서에 제한을 두는 일이 없다고 하는 효과도 있다.
<실시예 2>
도 4는 레벨 변환 회로의 다른 실시예를 도시하는 도면이다. 이 도는 레벨 변환부 LSC만이 도 1과 다르다. 본 실시예의 레벨 변환부는 도 1과 비교하여 내압 완화용 MOS의 게이트 부스트 회로가 없는 것이 특징이다. 또한, 입력용 N형 MOS의 내압을 보증하는 회로 LKP는, 상보의 입력 신호가 각각 P형 MOS의 게이트에 접속되어 구성되어 있는 것을 또한 특징으로 한다.
이 레벨 변환부의 동작을 도 5의 동작 파형도를 이용하여 설명한다. 이 도면은 레벨 변환부의 주요 노드의 파형도이다. 우선, 입력 신호가 VSS 레벨에 있는 경우부터 설명한다. 시간 T1에서 입력이 VSS 레벨(0V)에서 VDD 레벨(예를 들면 1V)로 변화된 것을 수취하여, 내압 완화용 MOS(MN3)와 입력용 MOS(MN1)가 온하고 출력 노드 o1이 VSS 레벨(0V)로 이끌려 내려간다. 이 때, 내압 완화용 MOS(MN3)와 입력용 MOS(MN1) 사이의 노드 nd5는, P형 MOS(MP14)로 구성되는 레벨 유지 회로가 오프하기 때문에 VSS 레벨(0V)로 내려간다. 이 일련의 동작과 병행하여, 다른 쪽의 차동 입력 쌍에서는 입력 진폭이 VDD 레벨에서 VSS 레벨(0V)로 변화된다. 이 변화를 수취하여, 내압 완화용 N형 MOS(MN4)와 입력용 N형 MOS(MN2)가 오프한다. 입력용 N형 MOS(MN2)가 오프함으로써, 내압 완화용 N형 MOS(MN4)와 입력용 N형 MOS(MN2) 사이의 노드(nd6)는, P형 MOS(MP15)로 구성되는 레벨 유지 회로가 온하기 때문에 VDD 레벨을 유지한다. 그 때, 입력용 N형 MOS(MN2)가 오프하고, 차동 입력의 쌍측의 N형 MOS(MN1)가 온함으로써, 출력 노드 o2는 서서히 고전압 VDDQ 레벨(예를 들면 3.3V)로 된다. 이 때, 내압 완화용 N형 MOS(MN4)의 게이트가 VSS 레벨(0V), 소스가 VDD 레벨로 되기 때문에 내압 완화용 N형 MOS(MN4)의 임계값이 낮더라도 임계미만 리크 전류를 적게 억제할 수 있다.
다음에, 시간 T2에서 입력이 VDD 레벨에서 VSS 레벨(예를 들면 1V)로 변화되었음을 수취하여, 내압 완화용 MOS(MN4)와 입력용 MOS(MN2)가 온하고, 출력 노드 o2가 VSS 레벨(0V)로 이끌려 내려간다. 이 때, 내압 완화용 MOS(MN4)와 입력용 MOS(MN2) 사이의 노드 nd6은, P형 MOS(MP15)로 구성되는 레벨 유지 회로가 오프하기 때문에 VSS 레벨(0V)로 끌려간다. 이 일련의 동작과 병행하여 다른 쪽의 차동 입력 쌍에서는 입력 진폭이 VDD 레벨에서 VSS 레벨(0V)로 변화된다. 이 변화를 받아, 내압 완화용 N형 MOS(MN3)와 입력용 N형 MOS(MN1)가 오프한다. 입력용 N형 MOS(MN1)가 오프함으로써, 내압 완화용 N형 MOS(MN3)와 입력용 N형 MOS(MN1) 사이의 노드(nd5)는, P형 MOS(MP14)로 구성되는 레벨 유지 회로가 온하기 때문에 VDD 레벨을 유지한다. 그 때, 입력용 N형 MOS(MN1)가 오프하고, 차동 입력 쌍측의 N형 MOS(MN2)가 온함으로써, 출력 노드 o1은 서서히 고전압 VDDQ 레벨로 된다. 이 때, 내압 완화용 N형 MOS(MN4)의 게이트가 VSS 레벨(0V), 소스가 VDD 레벨로 되기 때문에 내압 완화용 N형 MOS(MN4)의 임계값이 낮더라도 임계미만 리크 전류를 적게 억제할 수 있다.
이와 같이, 본 실시예의 레벨 변환부는 입력용 N형 MOS가 오프 상태일 때, 내압 완화용 MOS도 충분히 오프할 수 있기 때문에, 대기 시의 리크 전류가 낮게 억제되는 효과가 있다.
또한, 제1 실시예에서는 게이트 부스트 회로에 의해 후막 저임계값 MOS를 이용한 내압 완화 MOS의 게이트를 부스트하는 것이 특징이었다. 이 부스트 전압 DV( 약 0.3V 정도)가 얻어지면 충분하므로, 제2 실시예에서 제1의 실시예와 동일한 정도의 입력 신호 전압으로 동작시키기 위해서는, 임계값을 DV(약 0.3V)만큼 더 내리면 된다. 즉, 입력 신호를 수신하는 제1 MISFET 쌍(MN1과 MN2)을 중간 정도의 임계값 전압으로 설정하고, 상기 제1 MISFET에 대한 내압 완화를 위한 제2 MISFET 쌍(MN3과 MN4)의 임계값 전압은 MN1과 MN2보다도 작게 하고, 출력해야 할 상기 제2 신호를 래치하기 위한 것이며, 교차 결합된 게이트를 가지는 제3 MISFET 쌍(MP1과 MP2)의 임계값 전압은 MN1과 MN2보다도 크게 한다. 본 실시예에서는, 제2 실시예는 제1 실시예와는 달리 용량 소자의 구동을 수반하는 다이나믹 동작을 필요로 하지 않기 때문에, 입력 신호가 VDD 레벨에서 VSS 레벨로 혹은 그 반대로, 천천히 천이하는 경우에도 반드시 변환할 수 있다고 하는 효과가 있다.
본 실시예에 있어서, 입력용 N형 MOS(MN1, MN2)의 게이트 산화막을 High-k 재료에 의해 치환하는 것도 효과적이다. High-k 재료로서는 A12O3, Zr02, HfO2 등을 들 수 있다. 이것은 제1 실시예와 마찬가지로 MP1 및 MP2와 비교하여 상대적으로 크게 할 필요가 있기 때문이다. MN1, MN2의 게이트 산화막을 High-k 재료로 치환하는 것에 의해, 게이트 산화막 두께를 극단적으로 얇게 하지 않고 해결되므로, 게이트 리크의 문제를 회피할 수 있다.
그런데, 상기 실시예에서도 내압 완화 MOS에 저임계값 MOS를 이용하고 있는 것이 특징이었다. 그러나, 입력 신호의 전원 전압이 예를 들면 VDD=1.2V와 같이 그다지 작지 않은 경우에는, 표준 임계값 MOS로 내압 완화 MOS를 구성하는 것도 가 능하다. 이 경우에는 새롭게 저임계값 MOS를 도입하지 않아도 되기 때문에, 프로세스 비용을 상승시키지 않는 효과가 있다.
도 9는 도 4에 도시한 제2 실시예의 가장 기본적인 구성을 나타낸 것이다. 본 실시예는 부하를 형성하는 P형 MOS(MP21, MP22)와 입력용 N형 MOS(MN21, MN22)와, 내압 완화용 N형 MOS(MN23, MN24)와, 내압 보증용의 P형 MOS(MP23, MP24)로 구성된다. MP21의 소스는 VDDQ에 접속되고, MP21의 드레인은 MN23의 드레인에, MP21의 게이트는 MN24의 드레인과 MP22의 드레인에 접속되어 있다. MP22의 소스는 VDDQ에 접속되고, MP22의 드레인은 MN24의 드레인에, MP22의 게이트는 MN23의 드레인과 MP21의 드레인에 접속되어 있다. MN23의 게이트는 MN21의 게이트 및 MP23의 게이트에 접속되고, MN23의 소스는 MN21의 드레인과 MP23의 드레인에 접속된다. MN24의 게이트는 MN22의 게이트 및 MP24의 게이트에 접속되고, MN24의 소스는 MN22의 드레인과 MP24의 드레인에 접속된다. MP23, MP24의 소스는 VDD 전원에 접속되고, MN21, MN22의 소스는 VSS(0V) 전원에 접속된다.
이상의 도 1, 도 4, 도 9에 도시한 레벨 변환부 LSG에 공통적인 구성을 정리하면 이하와 같다. 제1 신호를 수취하여, 상기 제1 신호보다도 큰 진폭의 제2 신호를 출력하는 차동형 레벨 변환 회로를 포함하는 반도체 장치에 있어서, 상기 차동형 레벨 변환 회로는, 상기 제1 신호를 수신하기 위한 제1 MISFET 쌍(도 1의 MN1과 MN2, 도 9의 MN21과 MN22)과, 상기 제1 MISFET에 대한 내압 완화를 위한 제2 MISFET 쌍(도 1의 MN3과 MN4, 도 9의 MN23과 MN24)과, 출력해야 할 상기 제2 신호를 래치하기 위한 것이며, 교차 결합된 게이트를 가지는 제3 MISFET 쌍(도 1의 MP1 과 MP2, 도 9의 MP21과 MP22)을 갖고, 상기 제2 MISFET 쌍의 게이트 절연막의 막두께는 상기 제1 MISFET 쌍의 게이트 절연막의 막두께보다도 두껍고, 상기 제3 MISFET 쌍의 게이트 절연막의 막두께는 상기 제1 MISFET 쌍의 게이트 절연막의 막두께보다도 두껍고, 상기 제2 MISFET 쌍의 임계값 전압은 상기 래치용 MISFET 쌍의 임계값 전압보다도 작으며, 상기 제1 MISFET 쌍의 임계값 전압은 상기 제3 MISFET 쌍의 임계값 전압보다도 작게 한다. 여기서 게이트 절연막의 막두께의 관계는 내압의 관계로 바꿔 말하면, 제2 MISFET 쌍과 제3 MISFET 쌍은 제1 MISFET 쌍보다도 내압이 크다는 것이 된다.
그런데, 상기 실시예에서도 내압 완화 MOS에 저임계값 MOS를 이용하고 있는 것이 특징이었다. 그러나, 입력 신호의 전원 전압이 예를 들면 VDD=1.2V와 같이 그다지 작지 않은 경우에는, 표준 임계값 MOS로 내압 완화 MOS를 구성하는 것도 가능하다. 즉 도 9의 MP21, MP22, MN23, MN24를 후막의 산화막을 이용하여 동일한 임계값 전압이 되도록 작성하고, MN23과 MN24에 대하여 임계값을 작게 하기 위한 이온 주입을 생략한다. 단, MN21, MN22, MP14, MP15는 박막의 산화막을 이용하여 작성한다. 이 경우에는 MN23과 MN24에 대하여 새롭게 저임계값 MOS를 도입하지 않아도 되기 때문에, 프로세스 비용을 상승시키지 않는 효과가 있다.
이상, VSS(0V)와 VDD(예를 들면 1V) 사이를 천이하는 소신호 진폭을 VSS(0V)와 VDDQ(예를 들면 3.3V) 사이를 천이하는 대신호 진폭으로 변환하는 레벨 변환 회로에 대하여 설명했다. 이하에서는 VSS(0V)와 VDD(예를 들면 1.2V) 사이를 천이하는 소진폭 신호를 VBGN(예를 들면 -1.2V)에서 VBGP(예를 들면 2.4V)로 변환하는 레 벨 변환 회로에 대하여 설명한다.
시스템 LSI에서는 대기 시의 소비 전류를 억제하기 위해서, 트랜지스터의 기판 전압을 N형 MOS측은 VSS(0V) 레벨보다 낮은 VBGN 전위로 하고, P형 MOS측은 VDD 레벨보다 높은 VBGP 전위로 하는, 소위 기판 제어 기술을 이용하고 있다. 이 기술을 이용할 때에, 기판 전압을 N형 MOS측은 VSS(0V) 레벨과 VBGN 레벨로 전환하고, P형 MOS측은 VDD 레벨과 VBGP 레벨로 전환하는 제어가 필요하게 된다. 시스템 LSI의 중추 제어는 VSS(0V)와 VDD 사이를 천이하는 소진폭 신호이기 때문에, 이 소진폭 신호에 의해 이 전환을 제어해야 한다. 그러나, 이 소진폭 신호는 전원 전압보다 작은 신호이기 때문에, MOS 트랜지스터를 이용하여 전환 제어를 하는 경우, 제어용 MOS를 완전히 온/오프할 수 없다. 그러므로 신호 진폭을 변환하는 레벨 변환 회로가 필수가 된다.
이 때, 소진폭 신호가 저전압화하면, 이 소진폭 신호를 바로 VBGP-VBGN 사이를 천이하는 신호로 변환하기는 어렵게 된다. 그래서, 이 소진폭 신호를 일단 VBGP-VSS 사이를 천이하는 대진폭 신호로 변환한 후에 VBGP-VBGN 사이를 천이하는 최종적인 출력 신호로 변환하면, 이 문제를 회피할 수 있다.
<실시예 3>
도 10은 VSS(0V) 레벨과 VBGP 레벨 사이를 천이하는 신호로 변환한 신호를, VBGN 레벨과 VBGP 레벨 사이를 천이하는 신호로 변환하는 레벨 변환 회로이다. 따라서, VSS(0V) 레벨과 VDD 레벨 사이를 천이하는 소진폭 입력 신호는, 상술한 도 1또는 도 4 등에 개시한 레벨 변환 회로 또는 종래의 레벨 변환 회로를 이용하여, VSS(0V) 레벨과 VBGP 레벨 사이를 천이하는 대진폭 신호로 변환하고 나서 본 레벨 변환 회로에 입력시키면 된다.
본 회로의 구성을 먼저 설명한다. 입력용 P형 MOS(MP31, MP32)와, 내압 완화용 P형 MOS(MP33, MP34)와, 내압 완화용 N형 MOS(MN35, MN36)와, 부하용 N형 MOS(MN31, MN32)와, 전류 제어용 N형 MOS(MN33, 34)와 내압 보증용 N형 MOS(MN39, MN40)와 내압 보증용 P형 MOS(MP37, MP38)와, 후막 MOS로 구성되는 인버터 INV6과, P형 MOS만 저임계값 MOS로 구성되는 인버터 INV7, INV8로 구성된다.
여기서 내압 완화 MOS를 도입하는 이유에 대하여 서술한다. VBGP 레벨로서 2VDD(VDD 레벨의 2배값) 레벨로 하고, VBGN 레벨로서 -VDD 레벨과 사양을 정한 경우에, VDD 전압의 상한값을 예를 들면 1.4V로 설정하면, VBGP와 VBGN의 전압차는 4.2V로 높아져 후막 MOS의 내압(예를 들면 3.6V로 가정함)을 초과하여 버린다. 본 회로는 이러한 상황에서도 사용할 수 있도록, 사용하는 MOS의 내압을 초과하지 않게 내압 완화 회로를 마련하고 있는 것이 특징이다.
여기서 각 MOS의 결선에 대하여 설명한다. MP31은 소스가 VBGP에 접속되고, MP31의 드레인이 MN39의 드레인과 MP33의 드레인에 접속되고, MP31의 게이트가 입력 노드와 MN39의 게이트에 접속된다. MP32는 소스가 VBGP에 접속되고, MP32의 드레인이 MP34의 드레인과 MN40의 드레인에 접속되고, MP32의 게이트는 인버터 INV6의 출력과 MN40의 게이트에 접속된다. MP33은 소스가 MP31의 드레인과 MN39의 드레인에 접속되고, MP33의 드레인이 MN35의 드레인에 접속되고, MP33의 게이트는 VDD 전원에 접속된다. MP34는 소스가 MP32의 드레인과 MN40의 드레인에 접속되고, MP34의 드레인이 MN36의 드레인에 접속되고, MP34의 게이트는 VDD 전원에 접속된다. MN35의 소스는 MP37의 드레인과 MN33의 드레인과 MN32의 소스에 접속되고, MN35의 드레인은 MP33의 드레인에 접속되고, MN35의 게이트는 VSS에 접속된다. MN36의 소스는 MP38의 드레인과 MN34의 드레인과 MN31의 소스에 접속되고, MN36의 드레인은 MP34의 드레인에 접속되고, MN36의 게이트는 VSS에 접속된다. MN33의 소스는 MN31의 드레인에 접속되고, MN33의 드레인은 MP37의 드레인과 MN35의 소스와 MN32의 게이트에 접속되고, MN33의 게이트는 INV7의 출력에 접속된다. MN34의 소스는 MN32의 드레인에 접속되고, MN34의 드레인은 MP38의 드레인과 MN36의 소스와 MN31의 게이트에 접속되고, MN34의 게이트는 INV8의 출력에 접속된다. MN31의 소스는 VBGN에 접속되고, MN31의 드레인은 MN33에 접속되고, MN31의 게이트는 MN34의 드레인과 MN36의 소스와 MP38의 드레인에 접속된다. MN32의 소스는 VBGN에 접속되고, MN32의 드레인은 MN34에 접속되고, MN32의 게이트는 MN33의 드레인과 MN35의 소스와 MP37의 드레인에 접속된다. MP37의 소스는 VDD에 접속되고, MP37의 드레인은 MN33의 드레인과 MN35의 드레인과 MN32의 게이트에 접속되고, MN37의 게이트는 VSS 전원에 접속된다. MP38의 소스는 VDD에 접속되고, MP38의 드레인은 MN34의 드레인과 MN36의 드레인과 MN31의 게이트에 접속되고, MN38의 게이트는 VSS 전원에 접속된다. 인버터 INV7은 P형 MOS(MP35)와 N형 MOS(MN37)로 구성되고, MP35의 소스는 VDD에 접속되고, MP35의 드레인은 MN37의 드레인과 MP37의 게이트와 MN33의 게이트에 접속되고, MP35의 게이트는 INV6의 출력에 접속되어 있다. 인버터 INV8은 P형 MOS(MP36)와 N형 MOS(MN38)로 구성되고, MP36의 소스는 VDD에 접속되고, MP36의 드레인은 MN38의 드레인과 MP38의 게이트와 MN34의 게이트에 접속되고, MP36의 게이트는 입력에 접속되어 있다.
MP31, MP32와 INV6의 P형 MOS의 기판 전위는 VBGP이고, MP35, MP36, MP37, MP38의 기판 전위는 VDD이고, MN37, MN38, MN39, MN40의 기판 전위는 VSS이며, MN31, MN32, MN33, MN34의 기판 전위는 VBGN이다. 또한, MP33의 기판 전위는 MP33의 소스의 전위와 같고, MP34의 기판 전위는 MP34의 소스 전위와 같고, MN35의 기판 전위는 MN35의 소스 전위와 같고, MN36의 기판 전위는 MN36의 소스 전위와 같다. MN35, MN36, MP33, MP34의 기판 전위는 각각 접속처의 소스 전위가 변화되면변화된다. 도 11을 이용하여 주된 노드의 동작 파형을 나타낸다. 시간 T1에서 입력 IN이 VSS 레벨(0V)에서 VBGP 레벨로 변화되는 경우의 동작에 대하여 설명한다. 입력 IN이 VBGP 레벨로 되면 MP31이 오프하고 MN39가 온한다. 입력 IN을 수신하는 인버터 INV6의 출력은 VBGP 레벨에서 VSS 레벨로 변화되기 때문에, MP32가 온하고 MN40이 오프가 된다. 그 때문에 nd31은 VBGP 레벨에서 VSS 레벨(0V)로 변화되고, nd32는 VSS 레벨에서 VBGP 레벨로 변화된다. 한편, INV6의 출력을 수신하는 인버터 INV7의 출력 노드 nd33은 VSS 레벨(0V)에서 VDD 레벨로 변화된다. 또한, 입력 IN을 수신하는 인버터 INV8의 출력 노드 nd34는 VDD 레벨에서 VSS 레벨로 변화된다. 이 때, 노드 nd34가 VDD 레벨에서 VSS 레벨로 변화되면, MP38이 온함과 함께 MN34가 오프하기 때문에, 노드 nd36은 VDD 레벨로 된다. 노드 nd36이 VDD 레벨로 되면, MN31이 온하여 노드 nd37이 VBGN 레벨로 된다. 노드 nd36이 VBGN 레벨에서 VDD 레벨로 변화되면, MN36의 게이트 전위가 VSS이므로 MN36은 강하게 오프한다. 여기서, 노드 nd32가 VBGP 레벨이고 MP34의 게이트 전위가 VDD 레벨이기 때문에, MP34는 온 상태로 되어 노드 nd39는 VBGP 레벨이 된다. 또한, 노드 nd33이 VSS 레벨에서 VDD 레벨로 변화되면, MP37이 오프함과 함께 MN33이 온하고, 노드 nd35는 VBGN 레벨로 변화된다. 노드 nd35가 VDD 레벨에서 VBGN 레벨로 되면, MN35의 게이트가 VSS이기 때문에 MN35는 온 상태가 되므로, 출력 노드 OUT는 VBGN 레벨이 된다. 출력 노드 OUT가 VBGN 레벨로 되면, MP33의 게이트가 VDD이고, 노드 nd31이 VSS이기 때문에 MP33은 강하게 오프한다.
다음에 시간 T2에서 입력 IN이 VBGP 레벨에서 VSS 레벨로 변화되는 경우의 동작에 대하여 설명한다. 입력 IN이 VSS 레벨로 되면 MP31이 온하고, MN39가 오프한다. 입력 IN을 수신하는 인버터 INV6의 출력은 VSS 레벨에서 VBGP 레벨로 변화되기 때문에, MP32가 오프하고 MN40이 온 상태로 된다. 그 때문에 nd31은 VSS 레벨에서 VBGP 레벨로 변화되고, nd32는 VBGP 레벨에서 VSS 레벨로 변화된다. 한편, INV6의 출력을 수신하는 인버터 INV7의 출력 노드 nd33은 VDD 레벨에서 VSS 레벨로 변화된다. 또한, 입력 IN을 수신하는 인버터 INV8의 출력 노드 nd34는 VSS 레벨에서 VDD 레벨로 변화된다. 이 때, 노드 nd33이 VDD 레벨에서 VSS 레벨로 변화되면, MP37이 온함과 함께 MN34가 오프하기 때문에, 노드 nd35는 VDD 레벨이 된다. 노드 nd35가 VDD 레벨로 되면, MN32가 온하여 노드 nd38이 VBGN 레벨이 된다. 노드 nd35가 VBGN 레벨에서 VDD 레벨로 변화되면, MN35의 게이트 전위가 VSS이기 때문에 MN35는 강하게 오프한다. 여기서, 노드 nd31이 VBGP 레벨에 있고 MP33의 게이트 전위가 VDD 레벨이기 때문에, MP33은 온 상태가 되고, 출력 노드 OUT는 VBGP 레벨 이 된다. 또한, 노드 nd34가 VSS 레벨에서 VDD 레벨로 변화되면, MP38이 오프함과 함께 MN34가 온하고, 노드 nd36은 VBGN 레벨로 변화된다. 노드 nd36이 VDD 레벨에서 VBGN 레벨로 되면, MN36의 게이트가 VSS이기 때문에 MN36은 온 상태가 되기 때문에, 노드 nd39는 VBGN 레벨이 된다. 노드 nd39가 VBGN 레벨로 되면, MP34의 게이트가 VDD이고, 노드 nd32가 VSS이기 때문에 MP34는 강하게 오프한다.
본 실시예는 입력 신호 진폭이 저전압화에 의해 낮게 되었을 때에, 이 소진폭 신호를 대진폭 신호로 일단 변환한 후, 최종적인 출력 신호로 변환하기 때문에 확실하게 변환할 수 있는 효과가 있다. 또한, 출력 신호가 레벨 변환 회로를 구성하는 MOS의 내압보다 높은 값이 되는 경우에도 사용할 수 있도록 내압 완화 MOS를 효과적으로 이용하고 있는 것을 특징으로 하고 있다. 그 때문에, 이러한 상황에서도, 새롭게 고내압 MOS를 이용할 필요가 없으므로, 제조 비용이 억제되는 효과가 있다.
<실시예 4>
도 12는 0V와 VBGP 사이를 천이하는 신호로 변환한 신호를, VBGN과 VBGP 사이를 천이하는 신호로 변환하는 레벨 변환 회로의 다른 실시예를 도시하는 도면이다. 본 실시예에서도 0V와 VDD 사이를 천이하는 소진폭 신호를 입력 신호로서 이용하는 경우에는, 상술한 도 1 또는 도 4 등의 레벨 변환 회로 또는 종래의 레벨 변환 회로에서, 0V와 VBGP 사이를 천이하는 신호로 변환하고 나서 본 레벨 변환 회로에 입력시키면 된다. 본 실시예에서도 도 10의 실시예에 설명한 바와 같이, 후막 MOS의 내압(예를 들면 3.6V)을 초과할 우려가 있다. 그러므로 본 회로는 이러 한 상황에서도 사용하는 MOS의 내압을 초과하지 않도록 내압 완화 회로를 마련하고 있는 것이 특징이다.
본 회로의 구성을 우선 설명한다. 입력용 P형 MOS(MP41, MP42)와, 내압 완화용 P형 MOS(MP43, MP44)와, 내압 완화용 N형 MOS(MN45, MN46)와, 부하용 N형 MOS(MN41, MN42)와, 전류 제어용 N형 MOS(MN43, 44)와 내압 보증용 P형 MOS(MP45, MP46), 내압 보증용 N형 MOS(MN49)와, 후막 MOS로 구성되는 인버터 INV19, INV10과, P형 MOS만 저임계값 MOS로 구성되는 인버터 INV11, INV12로 구성된다. 또, MN45, MN46, MN43, MN44도 저임계값 MOS로 구성하면, 보다 저전압 하에서의 동작이 가능하게 되는 효과가 있다. 또한, 여기서는 도시하지 않고 있지만, MP43, MP44도 저임계값 MOS를 이용함으로써, 더욱 저전압 하에서의 동작이 가능해진다.
다음에 각 MOS의 결선에 대하여 설명한다. MP41은 소스가 VBGP에 접속되고, 드레인이 MP43의 드레인과 MN49의 소스(혹은 드레인)에 접속되고, 게이트가 입력 노드에 접속된다. MP42는 소스가 VBGP에 접속되고, 드레인이 MP44의 드레인과 MN49의 드레인(소스)에 접속되고, 게이트는 입력 반전에 접속된다. MP43은 소스가 MP41의 드레인과 MN49의 소스(드레인)에 접속되고, 드레인이 MN43의 드레인과 MN45의 드레인에 접속된다. MP44는 소스가 MP42의 드레인과 MN49의 드레인(소스)에 접속되고, 드레인이 NR44의 드레인과 MN46의 드레인에 접속된다. MN45의 소스는 MP43의 드레인과 MN43의 드레인과 출력(OUT)에 접속되고, 드레인은 MP46의 드레인(소스)와 MP42의 게이트에 접속되고, 게이트는 vdd에 접속된다. MN46의 소스는 MP44의 드레인과 MN44의 드레인에 접속되고, 드레인은 MP46의 드레인(소스)와 MP41 의 게이트에 접속되고, 게이트는 vdd에 접속된다. MN43의 소스는 MN41의 드레인에 접속되고, 드레인은 MN45의 소스와 MP43의 드레인에 접속되고, 게이트는 INV11의 출력에 접속된다. MN44의 소스는 MN42의 드레인에 접속되고, 드레인은 MN46의 소스와 MP44의 드레인에 접속되고, 게이트는 INV12의 출력에 접속된다. MN41의 소스는 VBGN에 접속되고, 드레인은 MN43과 MP45의 드레인(소스)에 접속되고, 게이트는 MN46의 드레인과 MP46의 소스(드레인)에 접속된다. MN42의 소스는 VBGN에 접속되고, 드레인은 MN44와 MP45의 소스(드레인)에 접속되고, 게이트는 MN45의 드레인과 MP46의 드레인(소스)에 접속된다. 인버터 INV11은 P형 MOS(MP47)와 N형 MOS(MN47)로 구성되고, MP47의 소스는 VDD에 접속되고, 드레인은 MN47의 드레인과 MN43의 게이트에 접속되고, 게이트는 입력(IN)에 접속되어 있다. 여기서 MP47은 저임계값 MOS이다. 인버터 INV12는 P형 MOS(MP48)와 N형 MOS(MN48)로 구성되고, MP48의 소스는 VDD에 접속되고, 드레인은 MN48의 드레인과 MN44의 게이트에 접속되고, 게이트는 인버터 INV9의 출력에 접속되어 있다. 여기서 MP48은 저임계값 MOS이다. 여기서, 각 MOS의 기판 전위에 대하여 서술한다. MP41, MP42와 INV9, INV10의 P형 MOS의 기판 전위는 VBGP이고, MP45, MP46의 기판 전위는 VDD이고, MN47, MN48, MN49의 기판 전위는 VSS이며, MN41, MN42의 기판 전위는 VBGN이다. 또한, MP43의 기판 전위는 MP43의 소스 전위와 같고, MP44의 기판 전위는 MP44의 소스 전위와 같고, MN43과 MN45의 기판 전위는 MN43의 소스 전위와 같고, MN44와 MN46의 기판 전위는 MN44의 소스 전위와 같다. MN43, MN44, MN45, MN46, MP43, MP44의 기판 전위는 각각 접속처의 소스 전위가 변화되면 변화된다.
또, MP45, MP46, MN49의 기능에 대하여 서술한다. MP45는 nd47과 nd48이 VDD 레벨을 초과하여 상승하는 것을 억제할 목적으로 이용되고 있다. 그 때문에, 만일 nd47 및 nd48이 VDD 레벨을 초과하려고 하면 MP45의 기판측으로 전류가 흐르기 때문에, nd47, nd48이 VDD 레벨을 초과하는 일은 없다. MP46은 nd45와 nd46이 VDD 레벨을 초과하여 상승하는 것을 억제할 목적으로 이용되고 있다. 그 때문에, 만일 nd45 및 nd46이 VDD 레벨을 초과하려고 하면 MP46의 기판측으로 전류가 흐르기 때문에, nd45, nd46이 VDD 레벨을 초과하는 일이 없다. MN49는 nd41과 nd42가 VSS 레벨을 초과하여 저하되는 것을 억제할 목적으로 이용되고 있다. 그 때문에, 만일 nd41 및 nd42가 VSS 레벨을 초과하여 저하하려고 하면 MN49의 기판측으로부터 전류가 흐르기 때문에, nd41, nd42가 VSS 레벨을 초과하는 일은 없다.
도 13은 도 12에 도시한 실시예의 동작 파형도이다. 시간 T1에서 입력 IN이 VSS 레벨(0V)로 변화되는 경우의 동작에 대하여 설명한다. 입력 IN이 VSS 레벨로 변화되면, INV9의 출력은 VBGP 레벨로 변화되고, INV10의 출력은 VSS 레벨로 변화된다. 그 때문에, MP41은 오프하고 MP42는 온 상태로 된다. 따라서, 노드 nd41은 VBGP 전원으로의 경로가 차단되어 고저항 상태가 되고, 노드 nd42는 VBGP 레벨이 된다. 이 때, MP44는 게이트 전위가 VSS이기 때문에 온 상태가 되어, 노드 nd42와 노드 nd44는 도통하고, 노드 nd49가 VBGP 레벨로 된다. 노드 nd49가 VBGP 레벨로 되면, MN46의 게이트 전위가 VDD이기 때문에, MN46은 내압 완화 MOS로서 기능하고, 노드 nd45가 VDD 레벨로 된다. 노드 nd45가 VDD 레벨로 되면 MN41은 온한다. 한편, 시간 T1에서 인버터 INV11의 출력 노드 nd43은 VSS 레벨에서 VDD 레벨로 변화 되고, 인버터 INV12의 출력 노드 nd44는 VDD 레벨에서 VSS 레벨로 변화된다. 그 때문에, MN43이 온하고 MN44가 오프한다. 따라서, MN43이 온함으로써 노드 nd47과 출력 노드 OUT는 도통하고, 출력 노드 OUT는 VBGN 레벨로 된다. 출력 노드 OUT가 VBGN 레벨로 되면, MN45의 게이트가 VDD이므로 MN45는 온하기 때문에, 노드 nd46과 출력 노드 OUT는 도통하고, 노드 nd46은 VBGN 레벨로 된다. 노드 nd46이 VBGN 레벨로 되면, MN42가 오프한다. 이 때, MN44는 내압 완화 MOS의 기능을 하기 때문에, nd48은 VSS 레벨이 된다. nd47 및 OUT는 VBGN 레벨로 되면, MP43이 내압 완화 MOS의 기능을 하기 때문에 nd41은 VSS 레벨이 된다.
또, MN42가 오프하는 경우, 노드 nd49가 VBGP 레벨이기 때문에, MN44의 오프 시의 리크 전류에 의해 nd48의 전위가 VBGP측으로 상승할 우려가 있다. 그러나, MP45의 기판 전위가 VDD이기 때문에, nd48이 VDD 레벨을 초과하면 기판측으로 전류가 흐르므로, nd48의 전위가 VDD를 초과하여 상승하는 것을 방지할 수 있다. 마찬가지로, 노드 nd49가 VBGP 레벨이기 때문에, MN46의 오프 시의 리크 전류에 의해 nd45의 전위가 VBGP 측으로 상승할 우려가 있다. 그러나, MP46의 기판 전위가 VDD이기 때문에, nd45가 VDD 레벨을 초과하면 기판측으로 전류가 흐르므로, nd45의 전위가 VDD를 초과하여 상승하는 것을 방지할 수 있다.
이와 같이, 본 실시예를 구성하는 MOS의 소스-드레인간, 드레인-게이트간, 게이트-소스간의 최대 인가 전압은 VBGP-VSS 또는 VDD-VBGN이다. 이 때, VBGP=2VDD, VBGN=-VDD인 경우에는 각 MOS의 최대 인가 전압은 2VDD 정도가 된다. 따라서, VDD=1.2V로 설계하는 경우, MOS의 내압을 3.6V로 하는 경우에는 최대 인가 전압을 내압보다 낮게 할 수 있다.
다음에, 시간 T2에서 입력 IN이 VBGP 레벨로 변화되는 경우의 동작에 대하여 설명한다. 입력 IN이 VBGP 레벨로 변화되면, INV9의 출력은 VSS 레벨로 변화되고, INV10의 출력은 VBGP 레벨로 변화된다. 그 때문에, MP41은 온하고 MP42는 오프 상태가 된다.
따라서, 노드 nd42는 VBGP 전원으로의 경로가 차단되어 고저항 상태로 되고, 노드 nd41은 VBGP 레벨이 된다. 이 때, MP43은 게이트 전위가 VSS이기 때문에 온 상태로 되고, 노드 nd41와 노드 nd43은 도통하고, 출력 노드 OUT가 VBGP 레벨이 된다. 출력 노드 OUT가 VBGP 레벨로 되면, MN45의 게이트 전위가 VDD이기 때문에, MN45는 내압 완화 MOS로서 기능하고, 노드 nd46이 VDD 레벨이 된다. 노드 nd46이 VDD 레벨로 되면 MN42는 온한다. 한편, 시간 T2에서 인버터 INV11의 출력 노드 nd43은 VDD 레벨에서 VSS 레벨로 변화되고, 인버터 INV12의 출력 노드 nd44는 VSS 레벨에서 VDD 레벨로 변화된다. 그 때문에, MN43이 오프하고 MN44가 온한다. 따라서, MN44가 온함으로써 노드 nd48과 노드 nd49는 도통하고, 노드 nd49는 VBGN 레벨로 된다. 노드 nd49가 VBGN 레벨로 되면, MN46의 게이트가 VDD이기 때문에 MN46은 온하기 때문에, 노드 nd45와 노드 nd49는 도통하고, 노드 nd45는 VBGN 레벨로 된다. 노드 nd45가 VBGN 레벨로 되면, MN41이 오프한다. 이 때, MN43은 내압 완화 MOS의 기능을 하기 때문에, nd47은 VSS 레벨로 된다. nd48 및 nd49는 VBGN 레벨로 되면, MP44가 내압 완화 MOS의 기능을 하기 때문에 nd42는 VSS 레벨이 된다.
또, MN41이 오프하는 경우, 출력 노드 OUT가 VBGP 레벨이기 때문에, MN43의 오프 시의 리크 전류에 의해 nd47의 전위가 VBGP 측으로 상승할 우려가 있다. 그러나, MP45의 기판 전위가 VDD이기 때문에, nd47이 VDD 레벨을 초과하면 기판측으로 전류가 흐르므로, nd47의 전위가 VDD를 초과하여 상승하는 것을 방지할 수 있다. 마찬가지로, 출력 노드 OUT가 VBGP 레벨이기 때문에, MN45의 오프 시의 리크 전류에 의해 nd46의 전위가 VBGP 측으로 상승할 우려가 있다. 그러나, MP45의 기판 전위가 VDD이기 때문에, nd46이 VDD 레벨을 초과하면 기판측으로 전류가 흐르므로, nd46의 전위가 VDD를 초과하여 상승하는 것을 방지할 수 있다.
이와 같이, 본 실시예를 구성하는 MOS의 소스-드레인간, 드레인-게이트간, 게이트-소스간의 최대 인가 전압은 VBGP-VSS 또는 VDD-VBGN이다. 이 때, VBGP=2VDD, VBGN=-VDD라고 한 경우에는, 각 MOS의 최대 인가 전압은 2VDD 정도가 된다. 따라서, MOS의 내압을 3.6V로 하고 VDD=1.2V로 설계하는 경우에는 최대 인가 전압을 내압보다 낮게 할 수 있다.
본 실시예는 출력 신호 진폭이 레벨 변환부를 구성하는 MOS의 내압보다 높아지는 경우에도, 각 MOS에 이러한 인가 전압을 내압 이하로 억제할 수 있다. 그 때문에, 새로운 고내압 MOS를 이용하지 않고 레벨 변환 회로를 구성할 수 있기 때문에, 제조 비용이 낮게 억제되는 효과가 있다.
<실시예 5>
도 14는 전원 VBGN과 전원 VBGP 사이의 진폭 신호를 전달하는 인버터의 일 실시예이다. 여기서 VBGN<VSS(=OV)<VDD<VBGP이다. 상술한 바와 같이, VBGN 전위와 VBGP 전위의 차이는 후막 MOS의 내압을 초과하는 경우가 있다. 여기서는, VBGN 전위와 VDD 전위의 차이 전위, 및 0V와 VBGP 전위의 차이 전위는 후막 MOS의 내압을 충족시키지만, VBGN 전위와 VBGP 전위의 차이 전위는 후막 MOS의 내압을 충족시키지 않는 전압 관계에 있는 경우에 이용되는 인버터에 대하여 개시한다.
우선 결선 상황을 설명한다. P형 MOS(MP51)는 게이트와 소스가 결선되고, P형 MOS(MP52)의 소스와 P형 MOS(MP54)의 게이트에 접속된다. MP51의 드레인은 VSS에 접속된다. MP52는 게이트가 VSS에 접속되고, 드레인에 입력이 접속되고, 소스는 MP51의 소스와 게이트와 MP54의 게이트에 접속된다. MP54는 P형 MOS(MP53)의 게이트와 소스가 드레인에 접속되고, 소스에 VBGP 전원이 접속되고, 게이트에 MP51의 게이트와 소스와 MP52의 소스에 접속된다. MP53은 게이트와 소스가 결선되고, MP54의 드레인과 P형 MOS(MP55)의 소스에 접속됨과 함께, 드레인에 VSS가 접속된다. MP55는 소스에 MP54의 드레인과 MP53의 소스와 드레인이 접속되고, 드레인에 출력과 N형 MOS(MN55)의 드레인이 접속된다. MP55의 게이트는 VSS가 접속된다. N형 MOS(MN51)는 소스와 드레인이 결선되고, N형 MOS(MN52)의 소스와 N형 MOS(MN54)의 게이트에 접속됨과 함께, MN51의 드레인은 VDD 전원과 MN52의 게이트에 접속된다. MN52는 드레인에 입력과 MP52의 드레인이 접속되고, 게이트는 MN51의 드레인과 함께 VDD 전원에 접속된다. MN52의 소스는 MN51의 게이트와 소스에 접속됨과 함께, MN54의 게이트에 접속된다. N형 MOS(MN53)의 소스는 MN54의 게이트에 접속됨과 함께, MN54의 드레인과 MN55의 소스에 접속된다. MN54의 드레인은 MN55의 게이트에 접속됨과 동시에 VDD 전원에 접속된다. MN54는 소스에 VBGN 전원이 접속되고, 게이트에 MN51의 소스와 게이트 및 MN52의 소스가 접속된다. MN54의 드레인은 MN53의 소스와 드레인 및 MN55의 소스가 접속된다. MN55의 게이트는 MN53의 드레인에 접속됨과 동시에 VDD 전원에 접속된다. MN55의 소스는 MN53의 게이트와 소스에 접속됨과 동시에 MN54의 드레인에 접속된다. MN55의 드레인은 출력에 접속됨과 동시에 MP55의 드레인에 접속된다.
각 MOS의 기판 전위에 대하여 서술한다. MP51과 MP52의 기판 전위는 MP51의 소스 전위와 같고, MP53과 MP55의 기판 전위는 MP53의 기판 전위와 같다. MP54의 기판 전위는 VBGP이다. 또한, MN51과 MN52의 기판 전위는 MN51의 소스 전위와 같고, MN53과 MN55의 기판 전위는 MN53의 소스 전위와 같다. MN54의 기판 전위는 VBGN 전위이다.
도 15는 도 14에 나타낸 인버터의 각 노드의 동작 파형도이다. 입력 신호 IN은 VBGP와 VBGN 사이를 천이하는 대진폭 신호이다. 우선, 시간 T1에서 입력 신호 IN이 VBGN 레벨에서 VBGP 레벨로 변화되는 경우에 대하여 설명한다. 이 때, MP52는 온 상태로 되기 때문에, nd51은 VBGP 레벨이 된다. 노드 nd51이 VBGP 레벨로 되면, MP54가 오프한다. 한편, MN52는 내압 완화 MOS로서 기능하고, 노드 nd52는 VDD 레벨로 된다. MN51은 nd52가 VDD 레벨을 초과하여 높아지는 것을 방지할 목적으로 다이오드로서 사용된다. 노드 nd52가 VDD 레벨로 되면 MN54가 온하고, 노드 nd54가 VBGN 레벨이 된다. 노드 nd54가 VBGN 레벨로 되면, MN55의 게이트 전위가 VDD이기 때문에 MN55가 온한다. 그 결과, 출력 노드 OUT는 VBGN 레벨이 된다. 출력 노드 OUT가 VBGN 레벨로 되면, MP55가 내압 완화 MOS로서 기능하고, nd53이 VSS 레벨이 된다. MP53은 nd53이 VSS 레벨을 초과하여 낮아지는 것을 방지 할 목적으로 이용되고 있다.
이와 같이, 본 실시예를 구성하는 MOS의 소스-드레인간, 드레인-게이트간, 게이트-소스간의 최대 인가 전압은 VBGP-VSS 또는 VDD-VBGN이다. 이 때, VBGP=2VDD, VBGN=-VDD라고 한 경우에는 각 MOS의 최대 인가 전압은 2VDD 정도가 된다. 따라서, VDD=1.2V로 설계할 경우, MOS의 내압을 3.6V로 하는 경우에는 최대 인가 전압을 내압보다 낮게 할 수 있다.
다음에, 시간 T2에서 입력 신호 IN이 VBGP 레벨에서 VBGN 레벨로 변화되는 경우에 대하여 설명한다. 이 때, MN52는 온 상태로 되기 때문에, nd52는 VBGN 레벨이 된다. 노드 nd52가 VBGN 레벨로 되면, MN54가 오프한다. 한편, MP52는 내압 완화 MOS로서 기능하고, 노드 nd51은 VSS 레벨로 된다. MP51은 nd51이 VSS 레벨을 초과하여 낮아지는 것을 방지할 목적으로, 다이오드로서 사용된다. 노드 nd51이 VSS 레벨로 되면 MP54가 온하고, 노드 nd53이 VBGP 레벨로 된다. 노드 nd53이 VBGP 레벨로 되면, MP55의 게이트가 VSS이기 때문에 MP55가 온한다. 그 결과, 출력 노드 OUT는 VBGP 레벨이 된다. 출력 노드 OUT가 VBGP 레벨로 되면, MN55가 내압 완화 MOS로서 기능하고, nd54가 VDD 레벨이 된다. MN53은 nd54가 VDD 레벨을 초과하여 높아는 것을 방지할 목적으로 이용되고 있다.
이와 같이, 본 실시예를 구성하는 MOS의 소스-드레인간, 드레인-게이트간, 게이트-소스간의 최대 인가 전압은 VBGP-VSS 또는 VDD-VBGN이다. 이 때, VBGP=2VDD, VBGN=-VDD라고 한 경우에는 각 MOS의 최대 인가 전압은 2VDD 정도가 된다. 따라서, VDD=1.2V로 설계하는 경우, MOS의 내압을 3.6V로 하는 경우에는 최대 인가 전압을 내압보다 낮게 할 수 있다. 따라서, 본 실시예를 이용하면, 새로운 고내압 MOS를 이용하지 않고서 사용 MOS의 내압보다 높은 신호 진폭 레벨의 전달이 가능하게 된다. 이 때문에 제조 비용이 낮게 억제되는 효과가 있다.
<실시예 6>
도 16은 VSS 전원과 VDD 전원간 진폭의 신호를 VBGN 전원과 VBGP 전원간 진폭의 신호로 변환하는 레벨 변환 회로의 실시예를 나타내고 있다. 본 회로는 모두 내압이 VDD인 박막 MOS로 구성되어 있고, 또한 N형 MOS 및 P형 MOS에 대하여 대칭 회로 구성인 것을 특징으로 하고 있다. 그 때문에, 본 실시예는 VBGP 전원 전압이 2배의 VDD 전압 이하이고, 또한 VBGN 전원 전압은 -VDD 전압 이상인 경우에 이용할 수 있다. 본 회로는 VSS 레벨로의 풀다운 회로(PD61, PD62)와 VDD 레벨로의 풀업 회로(PU61, PU61), P형 MOS(MP63, MP64)로 구성되는 래치와 N형 MOS(MN63, MN64)로 구성되는 래치와, P형 MOS(MP61, MP62, MP65, MP66)로 구성되는 내압 완화 MOS와 N형 MOS(MN61, MN62, MN65, MN66)로 구성되는 내압 완화 MOS와, P형 MOS(MP73, MP74) 및 N형 MOS(MN73, MN74)로 구성되는 내압 보증용 MOS와, 인버터(INV13, INV14, INV15)로 구성된다.
각 MOS의 결선 상황을 우선 설명한다. 풀다운 회로(PD61)는 입력 신호 레벨에 의해 노드 nd61을 VSS 레벨로 낮춘다든지 혹은 고저항 상태로 하는 회로이다. 이 PD61은 P형 MOS(MP67)와 N형 MOS(MN69, MN70)로 구성된다. MP67의 소스는 VDD 전원에 접속되고, MP67의 게이트는 입력에 접속되고, MP67의 드레인은 MN69의 소스와 MN70의 드레인에 접속된다. MN70의 소스는 VSS 전원에 접속되고, MN70의 게이 트는 입력에 접속되고, MN70의 드레인은 MP67의 드레인과 MN69의 소스에 접속된다. MN69의 소스는 MN70의 드레인과 MP67의 드레인에 접속되고, MN69의 게이트는 VDD 전원에 접속되고, MN69의 드레인은 P형 MOS(MP73)의 게이트와 P형 MOS(MP65)의 드레인과 P형 MOS(MP61)의 소스에 접속된다. 풀다운 회로(PD62)는 입력 신호 레벨에 의해 노드 nd62를 VSS 레벨로 낮춘다든지 혹은 고저항 상태로 하는 회로이다. 이 PD62는 P형 MOS(MP68)와 N형 MOS(MN71, MN72)로 구성된다. MP68의 소스는 VDD 전원에 접속되고, MP68의 게이트는 인버터 INV13의 출력에 접속되고, MP68의 드레인은 MN71의 소스와 MN72의 드레인에 접속된다. MN70의 소스는 VSS 전원에 접속되고, MN72의 게이트는 인버터 INV13의 출력에 접속되고, MN72의 드레인은 MP68의 드레인과 MN71의 소스에 접속된다. MN71의 소스는 MN72의 드레인과 MP68의 드레인에 접속되고, MN71의 게이트는 VDD 전원에 접속되고, MN71의 드레인은 P형 MOS(MP74)의 게이트와 P형 MOS(MP66)의 드레인과 P형 MOS(MP62)의 소스에 접속된다. 풀업 회로(PU61)는 입력 신호 레벨에 의해 노드 nd63을 VDD 레벨로 높인다든지 혹은 고저항 상태로 하는 회로이다. 이 PU61은 N형 MOS(MN67)와 P형 MOS(MP69, MP70)로 구성된다. MN67의 소스는 VSS 전원에 접속되고, MN67의 게이트는 입력에 접속되고, MN67의 드레인은 MP69의 소스와 MP70의 드레인에 접속된다. MP70의 소스는 VDD 전원에 접속되고, MP70의 게이트는 입력에 접속되고, MP70의 드레인은 MN67의 드레인과 MP69의 소스에 접속된다. MP69의 소스는 MP70의 드레인과 MN67의 드레인에 접속되고, MP69의 게이트는 VSS 전원에 접속되고, MP69의 드레인은 N형 MOS(MN73)의 게이트와 N형 MOS(MN65)의 드레인과 N형 MOS(MN61)의 소스에 접속된 다. 풀업 회로(PU62)는 입력 신호 레벨에 의해 노드 nd64를 VDD 레벨로 올린다든지 혹은 고저항 상태로 하는 회로이다. 이 PU62는 N형 MOS(MN68)와 P형 MOS(MP71, MP72)로 구성된다. MN68의 소스는 VSS 전원에 접속되고, MN68의 게이트는 인버터 INV13의 출력에 접속되고, MN68의 드레인은 MP71의 소스와 MP72의 드레인에 접속된다. MN72의 소스는 VDD 전원에 접속되고, MP72의 게이트는 인버터 INV13의 출력에 접속되고, MP72의 드레인은 MN68의 드레인과 MP71의 소스에 접속된다. MP71의 소스는 MP72의 드레인과 MN68의 드레인에 접속되고, MP71의 게이트는 VSS 전원에 접속되고, MP71의 드레인은 P형 MOS(MN74)의 게이트와 N형 MOS(MN66)의 드레인과 N형 MOS(MN62)의 소스에 접속된다.
N형 MOS(MN63)의 소스는 VBGN에 접속되고, MN63의 게이트는 N형 MOS(MN64)의 드레인과 N형 MOS(MN66)의 소스에 접속되고, MN63의 드레인은 MN73의 소스와 N형 MOS(MN65)의 소스와 MN64의 게이트에 접속되어 있다. MN64의 소스는 VBGN에 접속되고, MN64의 게이트는 MN63의 드레인과 MN65의 소스에 접속되고, MN64의 드레인은 MN74의 소스와 MN66의 소스와 MN63의 게이트에 접속되어 있다. MN73의 드레인은 VSS에 접속되고, MN73의 게이트는 MP69의 드레인과 MN65의 드레인에 접속되고, MN73의 소스는 MN63의 드레인과 MN65의 소스에 접속되어 있다. MN74의 드레인은 VSS에 접속되고, MN74의 게이트는 MP71의 드레인과 MN66의 드레인에 접속되고, MN74의 소스는 MN64의 드레인과 MN66의 소스에 접속되어 있다. MN65의 게이트는 VSS에 접속되고, MN65의 소스는 MN63의 드레인과 MN64의 게이트에 접속되고, MN65의 드레인은 MP69의 드레인과 MN73의 게이트와 N형 MOS(MN61)의 소스에 접속되어 있다. MN66의 게이트는 VSS에 접속되고, MN66의 소스는 MN64의 드레인과 MN63의 게이트에 접속되고, MN66의 드레인은 MP71의 드레인과 MN74의 게이트와 N형 MOS(MN62)의 소스에 접속되어 있다. MN61의 게이트는 인버터 INV14의 출력과 P형 MOS(MP61)의 게이트에 접속되고, MN61의 소스는 MN65의 드레인과 MP69의 드레인과 MN73의 게이트에 접속되고, MN61의 드레인은 MP61의 드레인과 출력에 접속되어 있다. MN62의 게이트는 인버터 INV15의 출력과 P형 MOS(MP62)의 게이트에 접속되고, MN62의 소스는 MN66의 드레인과 MP71의 드레인과 MN74의 게이트에 접속되고, MN62의 드레인은 MP62의 드레인에 접속되어 있다. P형 MOS(MP63)의 소스는 VBGP에 접속되고, MP63의 게이트는 P형 MOS(MP64)의 드레인과 P형 MOS(MP66)의 소스에 접속되고, MP63의 드레인은 MP73의 소스와 P형 MOS(MP65)의 소스와 MP64의 게이트에 접속되어 있다. MP64의 소스는 VBGP에 접속되고, MP64의 게이트는 MP63의 드레인과 MP65의 소스에 접속되고, MP64의 드레인은 MP74의 소스와 MP66의 소스와 MP63의 게이트에 접속되어 있다. MP73의 드레인은 VDD 전원에 접속되고, MP73의 게이트는 MN69의 드레인과 MP65의 드레인에 접속되고, MP73의 소스는 MP63의 드레인과 MP65의 소스에 접속되어 있다. MP74의 드레인은 VDD 전원에 접속되고, MP74의 게이트는 MN71의 드레인과 MP66의 드레인에 접속되고, MP74의 소스는 MP64의 드레인과 MP66의 소스에 접속되어 있다. MP65의 게이트는 VDD 전원에 접속되고, MP65의 소스는 MP63의 드레인과 MP64의 게이트에 접속되고, MP65의 드레인은 MN69의 드레인과 MP73의 게이트와 MP61의 소스에 접속되어 있다. MP66의 게이트는 VDD 전원에 접속되고, MP66의 소스는 MP64의 드레인과 MP63의 게이트에 접속되고, MP66의 드레 인은 MN71의 드레인과 MP74의 게이트와 MP62의 소스에 접속되어 있다. MP61의 게이트는 인버터 INV14의 출력과 MN61의 게이트에 접속되고, MP61의 소스는 MP65의 드레인과 MN69의 드레인과 MP73의 게이트에 접속되고, MP61의 드레인은 MN61의 드레인과 출력에 접속되어 있다. MP62의 게이트는 인버터 INV15의 출력과 MN62의 게이트에 접속되고, MP62의 소스는 MP66의 드레인과 MN71의 드레인과 MP74의 게이트에 접속되고, MP62의 드레인은 MN62의 드레인에 접속되어 있다. INV15는 인버터 INV13의 출력에 접속되고, INV13의 입력은 입력 IN에 접속되어 있다.
여기서 각 MOS의 기판 전위에 대하여 설명한다. MP63, MP64의 기판 전위는 VBGP이다. MP67, MP68, MP73, MP74, MP70, MP72의 기판 전위는 VDD이다. MN63, MN64의 기판 전위는 VBGN이다. MN67, MN68, MN73, MN74, MN70, MN72의 기판 전위는 VSS이다. MP61의 기판 전위는 MP61의 소스 전위와 같고, MP62의 기판 전위는 MP62의 소스 전위와 같고, MP65의 기판 전위는 MP65의 소스 전위와 같고, MP66의 기판 전위는 MP66의 소스 전위와 같고, MP69의 기판 전위는 MP69의 소스 전위와 같고, MP71의 기판 전위는 MP71의 소스 전위와 같다. MN61의 기판 전위는 MN61의 소스 전위와 같고, MN62의 기판 전위는 MN62의 소스 전위와 같고, MN65의 기판 전위는 MN65의 소스 전위와 같고, MN66의 기판 전위는 MN66의 소스 전위와 같고, MN69의 기판 전위는 MN69의 소스 전위와 같고, MN71의 기판 전위는 MN71의 소스 전위와 같다.
또한, MP61, MP62, MP56, MP66, MN51, MN62, MN65, MN66은 표준 임계값 MOS로 구성하여도 좋지만, 저임계값 MOS로 구성하는 것이 저전압 동작의 관점에서 바 람직하다. 또한, MP61, MN61, MP62, MN62만 저임계값화하더라도 효과적이다. 여기서, 표준 임계값 MOS의 임계값 전압은 예를 들면 0.35V이고, 저임계값 MOS의 임계값 전압은 예를 들면 0.25V이다. 또한, 상기 저임계값 MOS의 대용으로서 상기 표준 임계값 MOS의 게이트 길이와 비교하여 상대적으로 짧은 게이트 길이의 표준 임계값 MOS를 이용하는 것도 효과가 있다. 이것은 게이트 길이가 짧아짐으로써 실효적으로 임계값 전압이 작아지는 것을 이용하고 있다. 이 경우, 사용하는 MOS가 표준 임계값 MOS만으로 되기 때문에, 제조 비용이 낮게 억제되는 효과가 있다.
도 17은 도 16에 도시한 실시예의 각 노드에서의 동작 파형을 나타낸 도면이다. 우선, 입력 IN이 VSS 레벨에서 VDD 레벨로 변화되는 경우에 대하여 설명한다. 이 때, MP67과 MP70이 오프하고, MN67과 MN70이 온하기 때문에, 노드 nd69와 nd71은 VSS 레벨이 된다. 입력 IN을 수신하는 인버터 INV13의 출력은 VSS 레벨로 되기 때문에, MN68과 MN72가 오프하고 MP68과 MP71이 온으로 된다. 그 때문에, 노드 nd70과 nd72는 VDD 레벨이 된다. 노드 nd72가 VDD 레벨로 되면, MP72가 온 상태가 되기 때문에 nd64는 VDD 레벨이 된다. 노드 nd64가 VDD 레벨로 되면, MN66이 오프함과 함께 MN74가 온하고, 노드 nd68이 VSS 레벨로 된다. 노드 nd68이 VSS 레벨로 되면 MN63이 온하고, 노드 nd67이 VBGN 레벨로 된다. 노드 nd67이 VBGN 레벨이 되면 MN64가 오프하여 nd68은 VSS 레벨이 확정된다. 또한, 노드 nd67이 VBGN 레벨로 되면 MN65가 온 상태에 있으므로, 노드 nd63이 VBGN 레벨이 된다. 이 때, MP69는 소스와 게이트 전위가 모두 VSS이고, 드레인이 VBGN 레벨에 있기 때문에 오프 상태로 되고, MN73도 소스와 게이트가 VBGN 레벨로 되고, 드레인 전위가 VSS이기 때문 에 오프한다. 한편, PD61 중의 노드 nd69가 VSS 레벨로 되면, MN69가 온 상태로 되어 노드 nd61이 VSS 레벨이 된다. 노드 nd61이 VSS 레벨로 되면 MP73이 온하기 때문에 nd65는 VDD 레벨이 된다. 노드 nd65가 VDD 레벨로 되면, MP64가 온하고 nd66이 VBGP 레벨이 된다. 이 때, PD62 중의 노드 nd70은 VDD 레벨로 되어 있으므로 MN71이 오프 상태로 됨과 함께, 온 상태의 MP66을 통하여 노드 nd62는 VBGP 레벨로 되고 MP74는 오프가 된다. 따라서, nd66의 VBGP 레벨은 확정된다. 노드 nd61이 VSS 레벨로, 노드 nd62가 VBGP 레벨로, 노드 nd63이 VBGN 레벨로, 노드 nd64가 VDD 레벨이 될 때에는, 인버터 INV14의 출력 노드 nd73은 VSS 레벨로, 인버터 INV15의 출력 노드 nd74는 VDD 레벨로 되어 있다. 그 때문에, MP61과 MN62가 오프하고, MP62와 MN61이 온하기 때문에, 출력값은 VBGN 레벨이 된다. 이 때, 각 MOS의 소스-드레인간, 소스-게이트간, 게이트-드레인간의 인가 전압은, VBGP가 2VDD, VBGN이 -VDD인 것을 생각하면 VDD이다. 그 때문에, 박막 MOS의 내압은 보증된다.
다음에, 입력 IN이 VDD 레벨에서 VSS 레벨로 변화되는 경우에 대하여 설명한다. 이 때, MP67과 MP70이 온하고, MN67과 MN70이 오프하기 때문에, 노드 nd69와 nd71은 VDD 레벨이 된다. 입력 IN을 수신하는 인버터 INV13의 출력은 VDD 레벨 때문에, MN68과 MN72가 온하고 MP68과 MP71이 오프로 된다. 그 때문에, 노드 nd70과 nd72는 VSS 레벨이 된다. 노드 nd71이 VDD 레벨로 되면, MP69가 온 상태로 되기 때문에 nd63은 VDD 레벨이 된다. 노드 nd63이 VDD 레벨로 되면, MN65가 오프함과 함께 MN73이 온하고, 노드 nd67이 VSS 레벨이 된다. 노드 nd67이 VSS 레벨로 되면 MN64가 온하여 노드 nd68이 VBGN 레벨이 된다. 노드 nd68이 VBGN 레벨로 되면 MN63이 오프하여 nd67은 VSS 레벨이 확정된다. 노드 nd68이 VBGN 레벨로 되면 MN66이 온 상태에 있으므로, 노드 nd64가 VBGN 레벨이 된다. 이 때, MP72는 소스와 드레인이 VSS 레벨에 있기 때문에 오프 상태로 된다. 노드 nd68과 노드 nd64가 모두 VBGN 레벨로 되면 MN74가 오프한다. 한편, PD62 중의 노드 nd70이 VSS 레벨로 되면, MN71이 온 상태에 있기 때문에, 노드 nd62는 VSS 레벨이 된다. 노드 nd62가 VSS 레벨로 되면 MP66의 게이트가 VDD이므로 MP66은 오프함과 함께 MP74가 온하기 때문에, nd66은 VDD 레벨이 된다. 노드 nd66이 VDD 레벨로 되면, MP63이 온하여 nd65가 VBGP 레벨이 된다. 이 때, PD61 중의 노드 nd69가 VDD 레벨로 되어 있으므로 MN69가 오프 상태로 됨과 동시에, 온 상태의 MP65를 통하여 노드 nd61은 VBGP 레벨이 된다. 그 결과 MP73은 오프로 된다. 따라서, nd65의 VBGP 레벨은 확정된다. 노드 nd66이 VDD 레벨로 되면 MN66은 오프하기 때문에 nd62의 VSS 레벨은 확정된다. 노드 nd61이 VBGP 레벨로, 노드 nd62가 VSS 레벨로, 노드 nd63이 VDD 레벨로, 노드 nd64가 VBGN 레벨이 될 때에는, 인버터 INV14의 출력 노드 nd73은 VDD 레벨로, 인버터 INV15의 출력 노드 nd74는 VSS 레벨로 되어 있다. 그 때문에, MP61과 MN62가 온하고, MP62와 MN61이 오프하기 때문에, 출력값은 VBGP 레벨이 된다. 이 때 각 MOS의 게이트-소스간 및 게이트-드레인간 및 소스-드레인간의 인가 전압값은, VBGP가 2VDD, VBGN이 -VDD인 것을 생각하면 VDD이다. 그 때문에, 박막 MOS의 내압은 보증된다.
본 실시예는 고진폭 신호로의 레벨 변환에, 낮은 내압의 박막 MOS만으로 구 성된 회로를 이용하고 있는 것이 특징이다. 그 때문에, 테크놀러지가 진보한 경우에, 동일한 회로 구성이면 되기 때문에, 새롭게 다시 설계할 필요가 없어 설계 기간의 단축을 도모할 수 있다고 하는 효과가 있다.
<실시예 7>
도 18은 도 14에 도시한 바와 같은 전압 상황 하에서 이용되는 인버터의 기능을 지닌 회로를 나타내는 다른 실시예를 나타내고 있다. 본 실시예는 모두 박막 MOS로 구성되어 있는 것이 특징이다. 그 때문에, 본 실시예는 VBGP 전원 전압이 2배의 VDD 전압 이하이고, 또한 VBGN 전원 전압은 -VDD 전압 이상인 경우에 이용할 수 있다. 본 실시예의 기본 구성은 도 14에 나타낸 실시예를 박막화한 것인데, 박막으로 함에 있어서 내압을 VDD로 보증하지 않으면 안되어, 그 보증을 위해 풀다운 회로(PD81, PD82)와 풀업 회로(PU81, PU82), 및 저진폭 신호의 인버터(INV16, INV17)를 마련하고 있다.
각 MOS의 결선 상황을 설명한다. 풀다운 회로(PD81)는 P형 MOS(MP88)와 N형 MOS(MN90, MN91)로 구성된다. MP88의 소스는 VDD 전원에 접속되고, MP88의 게이트는 소진폭 신호의 입력 in에 접속되고, MP88의 드레인은 MN91의 소스와 MN90의 드레인에 접속된다. MN90의 소스는 VSS 전원에 접속되고, MN90의 게이트는 소진폭 신호의 입력 in에 접속되고, MN90의 드레인은 MP88의 드레인과 MN91의 소스에 접속된다. MN91의 소스는 MN90의 드레인과 MP88의 드레인에 접속되고, MN91의 게이트는 VDD 전원에 접속되고, MN91의 드레인은 P형 MOS(MP83)의 드레인과 P형 MOS(MP81)의 소스에 접속된다. 풀다운 회로(PD82)는 P형 MOS(MP89)과 N형 MOS(MN92, MN93)로 구성된다. MP89의 소스는 VDD 전원에 접속되고, MP89의 게이트는 소진폭 신호를 수신하는 인버터 INV16의 출력에 접속되고, MP89의 드레인은 MN93의 소스와 MN92의 드레인에 접속된다. MN92의 소스는 VSS 전원에 접속되고, MN92의 게이트는 소진폭 신호를 수신하는 인버터 INV16의 출력에 접속되고, MN92의 드레인은 MP89의 드레인과 MN93의 소스에 접속된다. MN93의 소스는 MN92의 드레인과 MP89의 드레인에 접속되고, MN93의 게이트는 VDD 전원에 접속되고, MN93의 드레인은 P형 MOS(MP86)의 드레인과 P형 MOS(MP87)의 소스에 접속된다. 풀업 회로(PU81)는 N형 MOS(MN88)와 P형 MOS(MP90, MP91)로 구성된다. MN88의 소스는 VSS 전원에 접속되고, MN88의 게이트는 소진폭 신호의 입력 in에 접속되고, MN88의 드레인은 MP91의 소스와 MP90의 드레인에 접속된다. MP90의 소스는 VDD 전원에 접속되고, MP90의 게이트는 소진폭 신호의 입력 in에 접속되고, MP90의 드레인은 MN88의 드레인과 MP91의 소스에 접속된다. MP91의 소스는 MP90의 드레인과 MN88의 드레인에 접속되고, MP91의 게이트는 VSS 전원에 접속되고, MP91의 드레인은 N형 MOS(MN82)의 드레인과 N형 MOS(MN81)의 소스에 접속된다. 풀업 회로(PU82)는 N형 MOS(MN89)와 P형 MOS(MP92, MP93)로 구성된다. MN89의 소스는 VSS 전원에 접속되고, MN89의 게이트는 소진폭 신호를 수신하는 인버터 INV16의 출력에 접속되고, MN89의 드레인은 MP93의 소스와 MP92의 드레인에 접속된다. MP92의 소스는 VDD 전원에 접속되고, MP92의 게이트는 소진폭 신호를 수신하는 인버터 INV16의 출력에 접속되고, MP92의 드레인은 MN89의 드레인과 MP93의 소스에 접속된다. MP93의 소스는 MP92의 드레인과 MN89의 드레인에 접속되고, MP93의 게이트는 VSS 전원에 접 속되고, MP93의 드레인은 N형 MOS(MN86)의 드레인과 N형 MOS(MN87)의 소스에 접속된다.
P형 MOS(MP82)는 게이트와 소스가 결선되어 P형 MOS(MP83)의 소스와 P형 MOS(MP84)의 게이트에 접속된다. MP82의 드레인은 MP83의 게이트와 함께 VDD 전원에 접속된다. MP83의 게이트는 MP82의 드레인과 함께 VDD 전원에 접속되고, MP83의 소스는 MP82의 게이트와 소스 및 MP84의 게이트에 접속된다. MP83드레인은 MN91의 드레인과 P형 MOS(MP81)의 소스에 접속된다. MP81의 게이트는 MN81의 게이트와 함께 INV16의 출력에 접속된다. MP81의 드레인은 MN81의 드레인과 함께 대진폭 신호 IN에 접속된다. MP84의 소스는 VBGP 전원에 접속되고, MP84의 게이트는 MP82의 게이트와 소스 및 MP83의 소스에 접속된다. MP84의 드레인은 P형 MOS(MP85)의 소스와 게이트에 접속됨과 함께 P형 MOS(MP86)의 소스에 접속된다. MP85의 게이트와 소스는 결선되어, MP84의 드레인 및 MP86의 소스에 접속된다. MP86의 소스는 MP84의 드레인 및 MP85의 게이트와 소스에 접속된다. MP86의 게이트는 MP85의 드레인과 접속됨과 함께 VDD 전원에 접속된다. MP86의 드레인은 MN93의 드레인 및 MP87의 소스에 접속된다. MP87의 게이트는 MN87의 게이트와 함께 INV17의 출력에 접속되고, MP87의 드레인은 MN87의 드레인과 함께 출력 OUT에 접속된다. MP87의 소스는 MN93의 드레인 및 MP86의 드레인에 접속된다.
N형 MOS(MN82)는 게이트와 소스가 결선되어 N형 MOS(MN83)의 소스와 N형 MOS(MN84)의 게이트에 접속된다. MN82의 드레인은 MN83의 게이트와 함께 VSS 전원에 접속된다. MN83의 게이트는 MN82의 드레인과 함께 VSS 전원에 접속되고, MN83 의 소스는 MN82의 게이트와 소스 및 MN84의 게이트에 접속된다. MN83의 드레인은 MP91의 드레인과 MN81의 소스에 접속된다. MN81의 게이트는 MP81의 게이트와 함께 INV16의 출력에 접속된다. MN81의 드레인은 MP81의 드레인과 함께 대진폭 신호 IN에 접속된다. MN84의 소스는 VBGN 전원에 접속되고, MN84의 게이트는 MN82의 게이트와 소스 및 MN83의 소스에 접속된다. MN84의 드레인은 N형 MOS(MN85)의 소스와 게이트에 접속됨과 함께 N형 MOS(MP86)의 소스에 접속된다. MN85의 게이트와 소스는 결선되고, MN84의 드레인 및 MN86의 소스에 접속된다. MN86의 소스는 MN84의 드레인 및 MN85의 게이트와 소스에 접속된다. MN86의 게이트는 MN85의 드레인과 접속됨과 함께 VSS 전원에 접속된다. MN86의 드레인은 MP93의 드레인 및 MN87의 소스에 접속된다. MN87의 게이트는 MP87의 게이트와 함께 INV17의 출력에 접속되고, MN87의 드레인은 MP87의 드레인과 함께 출력 OUT에 접속된다. MN87의 소스는 MP93의 드레인 및 MN86의 드레인에 접속된다.
여기서 각 MOS의 기판 전위에 대하여 서술한다. MP81의 기판 전위는 MP81의 소스와 같고, MP83과 MP82의 기판 전위는 MP82의 소스와 같고, MP84의 기판 전위는 VBGP 전위와 같고, MP85과 MP86의 기판 전위는 MP85의 소스 전위와 같고, MP87의 기판 전위는 MP87의 소스 전위와 같고, MP91의 기판 전위는 MP91의 소스 전위와 같고, MP93의 기판 전위는 MP93의 소스 전위와 같고, MP88, MP89, MP90, MP92의 기판 전위는 VDD 전위와 같다.
MN81의 기판 전위는 MN81의 소스와 같고, MN83과 MN82의 기판 전위는 MN82의 소스와 같고, MN84의 기판 전위는 VBGN 전위와 같고, MN85와 MN86의 기판 전위는 MN85의 소스 전위와 같고, MN87의 기판 전위는 MN87의 소스 전위와 같고, MN91의 기판 전위는 MN91의 소스 전위와 같고, MN93의 기판 전위는 MN93의 소스 전위와 같고, MN88, MN89, MN90, MN92의 기판 전위는 VSS 전위와 같다.
또한, MP81, MP83, MP86, MP87, MN81, MN83, MN86, MN87은 표준 임계값 MOS로 구성하여도 좋지만, 저전압 동작의 관점에서 저임계값 MOS로 구성하는 것이 효과적이다. 또한, MP81, MN81, MP87, MN87만 저임계값화하더라도 효과가 있다. 여기서도, 표준 임계값 MOS의 임계값 전압은 예를 들면 0.35V이고, 저임계값 MOS의 임계값 전압은 예를 들면 0.25V이다. 또한, 상기 저임계값 MOS의 대용으로서 상기 표준 임계값 MOS의 게이트 길이와 비교하여 상대적으로 짧은 게이트 길이의 표준 임계값 MOS를 이용하는 것도 효과가 있다. 이것은 게이트 길이가 짧아짐으로써 실효적으로 임계값 전압이 작아지는 것을 이용하고 있다. 이 경우, 사용하는 MOS가 표준 임계값 MOS만으로 좋기 때문에, 제조 비용이 낮게 억제되는 효과가 있다.
도 19는 도 18에 도시한 실시예의 각 노드에서의 동작 파형을 나타낸 도면이다. 이 회로에서는 대진폭 입력 신호 IN과 소진폭 입력 신호 in의 하이 레벨 및 로우 레벨의 조합에 제한이 있다. 이것은 도 18에 기재된 실시예에 있어서, 구성하는 박막 MOS의 최대 인가 전압을 VDD로 억제하기 위해서 필수적이다. 우선, 소진폭 입력 신호 in이 VSS 레벨이고, 대진폭 입력 신호 IN이 VBGP 레벨에 있는 경우에 대하여 설명한다. 이 때 PD81에 있어서, MP88이 온하고 MN90이 오프하기 때문에 노드 nd89는 VDD 레벨이 된다. 이와 동시에, PU81에서는 MN88이 오프하고 MP90이 온하기 때문에, 노드 nd90은 VDD 레벨이 된다. 노드 nd90이 VDD 레벨로 되면, MP91이 온하고 있기 때문에 노드 nd82는 VDD 레벨이 된다. 이 때, INV16의 출력 노드 nd93은 VDD 레벨에 있고, 대진폭 입력 신호 IN이 VBGP 레벨에 있기 때문에, MN81은 오프하고 MP81은 온한다. 그 결과, 노드 nd81은 VBGP 레벨이 된다. 이 때 MP83도 게이트 전압이 VDD이기 때문에 온 상태로 되고, 노드 nd85도 VBGP 레벨이 된다. 노드 nd85가 VBGP 레벨로 되면, MP84가 오프한다. 한편, 노드 nd82가 VDD 레벨로 되면, MN82는 오프로 되고 노드 nd88은 MN83에 의해서 VSS 레벨이 된다. 노드 nd88이 VSS 레벨로 되면 MN84가 온하여 노드 nd87이 VBGN 레벨이 된다. 노드 nd87이 VBGN 레벨로 되면 MN86이 온하여 노드 nd84가 VBGN 레벨이 된다. 또한, PD82에서는 INV16의 출력 노드 nd93이 VDD 레벨로 되어 있기 때문에, MP89가 오프하고 MN92가 온한다. 그 때문에, 노드 nd91은 VSS 레벨이 된다. 노드 nd91이 VSS 레벨로 되면 MN93이 온하기 때문에, 노드 nd83은 VSS 레벨이 된다. 이와 동시에, PU82에서는 INV16의 출력 노드 nd93이 VDD 레벨로 되어 있기 때문에, MP92가 오프하고 MN89가 온한다. 그 결과, 노드 nd92는 VSS 레벨이 된다. 노드 nd92가 VSS 레벨로 되면 MP93이 오프한다. 노드 nd83이 VSS 레벨로 되어 있기 때문에, MP86은 오프 상태에 있고, MP85에 의해서 노드 nd86은 VDD 레벨이 된다. 이 때 INV17의 출력 노드 nd94는 VSS 레벨이기 때문에, MN87은 온하여 출력 노드 OUT는 VBGN 레벨로 되고, MP87은 오프한다.
다음에, 소진폭 입력 신호 in이 VDD 레벨이고, 대진폭 입력 신호 IN이 VBGN 레벨에 있는 경우에 대하여 설명한다. 이 때 PD81에 있어서, MP88이 오프하고 MN90이 온하기 때문에 노드 nd89는 VSS 레벨이 된다. 노드 nd89가 VSS 레벨로 되 면, MN91이 온하고 있기 때문에 노드 nd81은 VSS 레벨이 된다. 이와 동시에, PU81에서는, MN88이 온하고 MP90이 오프하기 때문에, 노드 nd90은 VSS 레벨이 된다. 또한, PD82에서는 INV16의 출력 노드 nd93이 VSS 레벨로 되어 있기 때문에, MP89가 온하고 MN92가 오프한다. 그 때문에, 노드 nd91은 VDD 레벨이 된다. 이와 동시에, PU82에서는 노드 nd93이 VSS 레벨로 되어 있기 때문에, MP92가 온하고 MN89가 오프한다. 그 때문에, 노드 nd92는 VDD 레벨이 된다. 노드 nd92가 VDD 레벨로 되면 MN93이 온하기 때문에, 노드 nd84는 VDD 레벨이 된다. 이 때, INV16의 출력 노드 nd93은 VSS 레벨에 있고, 대진폭 입력 신호 IN이 VBGN 레벨에 있기 때문에, MN81은 온하고 MP81은 오프한다. 그 결과, 노드 nd82는 VBGN 레벨이 된다. 이 때 MN83도 온 상태이기 때문에, 노드 nd88도 VBGN 레벨이 된다. 노드 nd88이 VBGN 레벨로 되면, MN84가 오프한다. 노드 nd84가 VSS 레벨로 되어 있기 때문에, MN86은 오프 상태에 있고, MN85에 의해서 노드 nd87은 VSS 레벨이 된다. 한편, 노드 nd81이 VSS 레벨로 되면, MP83은 오프로 되고 노드 nd85는 MP82에 의해서 VDD 레벨이 된다. 노드 nd85가 VDD 레벨로 되면 MP84가 온하여 노드 nd86이 VBGP 레벨이 된다. 노드 nd86이 VBGP 레벨로 되면 MP86이 온하여 노드 nd83이 VBGP 레벨이 된다. 이 때 INV17의 출력 노드 nd94는 VDD 레벨이기 때문에, MP87은 온하여 출력 노드 OUT는 VBGP 레벨로 되고, MN87은 오프한다.
본 실시예에서는 모든 MOS에 대하여 소스-드레인, 드레인-게이트, 게이트-소스간의 각 전압은 최대 VDD가 된다. 따라서, 고진폭 신호를 취급함에도 불구하고, 구성하는 MOS는 전부 내압이 낮은 박막의 MOS로 구성하는 것이 가능해진다. 박막 MOS는 저전압에서도 고속으로 동작하기 때문에, 본 실시예는 저전압 하에서도 동작할 수 있는 효과가 있다. 그 때문에 본 실시예는 고진폭 신호로의 레벨 변환에, 낮은 내압의 박막 MOS만으로 구성된 회로를 이용하고 있는 것이 특징이다. 따라서, 테크놀러지가 진보한 경우에, 동일한 회로 구성이면 되기 때문에, 새롭게 다시 설계할 필요가 없어 설계 기간의 단축을 도모할 수 있다고 하는 효과가 있다.
<실시예 8>
도 20은 도 1에 도시한 레벨 변환 회로의 변형예이다. 이 회로는 입력측의 전원 차단시에 부정 신호가 입력함에 따른 관통 전류를 피하기 위한 제어 방법으로서, 레벨 변환부와 천이 검출 회로에 스위치를 마련하고 있는 것이 특징이다. 도 1과 다른 점은 리셋 회로 RSC를 구성하는 PMOS MP11과 입력부의 NAND 대신에, 레벨 변환부 LSC에 PMOS MP1O1에 의한 스위치와, 천이 검출 회로 TD에 MNOS MN101을 각각 마련하고, 리셋 시의 레벨 확정용에 PMOS MP102를 마련하여 구성되어 있는 점이다. 또, 본 실시예에는 VDD 전원을 더 저전압화하는 데 유효한 대책으로서, 인버터 INV25와 인버터 INV27에서 각각 독립적으로 i1, /i1에 접속하고 있다. 이에 의해 용량 소자를 효율 좋게 구동하는 효과가 있다. 이 방법은 본 실시예만에 적용할 수 있는 것이 아니라, 상기 도 1의 실시예에도 적용 가능하다.
또한, 접지 레벨(VSS, VSSQ)의 접속 방법이 다르며, 천이 검출 회로 TD보다 후단에서 접지 레벨은 VDDQ에 대한 접지 레벨 VSSQ로 되어 있다. 이것은 비교적 노이즈량이 많은 VSSQ와 내부 회로의 접지 레벨 VSS를 레벨 변환부의 상보 출력부에서 레벨을 정합하는 구성이다. 이에 의해 레벨 변환 회로의 노이즈내성이 높아 지는 효과가 있다. 이 방법도 본 실시예에만 적용할 수 있는 것이 아니라, 상기 도 1의 실시예, 도 4의 실시예에도 적용할 수 있다. 그 밖의 레벨 변환부 LSC의 구성과 천이 검출 회로 TD의 구성은 도 1의 실시예와 동일하다.
여기서는 리셋 신호의 제어에 대해서만 설명한다. 리셋 신호 /RES가 하이(HI)인 경우, MP101, MN101은 모두 온이고, MP102는 오프이기 때문에, 레벨 변환부 LSC 및 천이 검출 회로 TD는 도 1의 실시예에서의 /RES가 하이인 경우와 동일한 동작을 한다. 한편, 리셋 신호 /RES가 로우로 되면, MP1O1, MN101은 모두 오프가 되고, MP102는 온하기 때문에, 출력은 로우로 고정된다. 이 때, 레벨 변환부 LC 및 천이 검출 회로 TD는 스위치 MOS에서 오프로 되어 있기 때문에, VDD측이 차단됨으로써 입력 신호가 중간값을 취하더라도, 레벨 변환부 및 천이 검출 회로에 관통 전류가 흐를 우려는 없다.
여기서, 레벨 변환부에 PMOS의 스위치를 구비하는 이점을 설명한다. PMOS의 스위치를 구비하는 이점은 MN0S의 스위치보다도 구성 면적을 작게 할 수 있다는 것이다. 레벨 변환부는 MNOS 사이즈를 PMOS 사이즈에 비교하여 크게 할 필요가 있으며, MNOS 스위치를 설치하는 경우에는 대단히 큰 면적을 필요로 하기 때문이다. 또한, MOS 스위치를 마련하면, 전원 차단 시에 레벨 변환부의 내부 노드는 리크 전류에 의해 VDDQ측으로 부상할 것이 예상된다. 그 때문에, 박막 MOS를 일부 사용하고 있는 본 레벨 변환 회로는, 전원 차단 시에 박막 MOS의 내압을 초과할 우려가 있다. PMOS 스위치로 하면, 내부의 노드가 전원 차단 시에 플로팅 상태로 되더라도 VDDQ를 초과하여 상승하는 것은 생각되지 않고, 통상 동작으로 내압이 보증되어 있으면, 전원 차단 시의 내압도 보증할 수 있기 때문이다.
천이 검출 회로 TD는 MOS 스위치를 마련하고 있는데, 이것은 리셋 신호에 의해 출력을 로우 레벨로 고정하기 위해서이다. 리셋 신호에 의해 하이 레벨로 고정하는 것이면, PMOS 스위치로 하고, MP102가 접속되어 있는 노드에 MNOS로 풀다운 하여도 좋다.
본 실시예에서는 레벨 변환부를 2종의 산화막 두께의 MOS로 구성하고, 내압이 낮은 박막 MOS로의 인가 전압을 완화하기 위한 내압 완화용 MOS에 저임계값 MOS를 이용함으로써, 입력 신호의 전원 전압이 1V 이하라는 낮은 값으로 설정되더라도 고속으로 변환할 수 있는 효과가 있다. 또한, 내압 완화용 MOS의 게이트를 변환 시에 승압하는 회로를 마련함으로써, 입력 신호가 더욱 저전압화한 경우라도 고속으로 변환할 수 있는 효과가 있다. 또한, 파형 정형부 TD는 레벨 변환 회로의 차동 출력 중 빠르게 천이하는 신호를 검지하여, 후단에 논리가 변환하였음을 전달할 수 있기 때문에, 신호의 고속 전달이 가능해지는 효과가 있다.

Claims (21)

  1. 제1 신호를 수취하고, 상기 제1 신호보다도 큰 진폭의 제2 신호를 출력하는 차동형 레벨 변환 회로를 포함하는 반도체 장치로서,
    상기 차동형 레벨 변환 회로는,
    상기 제1 신호를 수신하기 위한 제1 MISFET 쌍과,
    상기 제1 MISFET 쌍에 대한 내압 완화를 위한 제2 MISFET 쌍과,
    출력해야 할 상기 제2 신호를 래치하기 위한 것이며, 교차 결합된 게이트를 가지는 제3 MISFET 쌍을 포함하고,
    상기 제2 MISFET 쌍의 게이트 절연막의 막두께는 상기 제1 MISFET 쌍의 게이트 절연막의 막두께보다도 두껍고,
    상기 제3 MISFET 쌍의 게이트 절연막의 막두께는 상기 제1 MISFET 쌍의 게이트 절연막의 막두께보다도 두껍고,
    상기 제2 MISFET 쌍의 임계값 전압의 절대값은 상기 제3 MISFET 쌍의 임계값 전압의 절대값보다도 작으며,
    상기 제1 MISFET 쌍의 임계값 전압의 절대값은 상기 제3 MISFET 쌍의 임계값 전압의 절대값보다도 작은 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 MISFET 쌍의 절연막 및 상기 제3 MISFET 쌍의 절연막은 동일한 제1공정에 의해 형성되고, 상기 제1 MISFET 쌍의 절연막은 다른 제2 공정에 의해 형성되는 반도체 장치.
  3. 제1항에 있어서,
    상기 제1 신호는 제1 전위를 로우 레벨로 하고 제2 전위를 하이 레벨로 하는 신호이고,
    상기 차동형 레벨 변환 회로는,
    상기 제1 신호를 수취하고, 상기 제2 전위보다도 높은 전위의 제3 신호를 형성하여 상기 제2 MISFET 쌍의 한쪽 MISFET의 게이트에 공급하는 제1 승압 회로와,
    상기 제1 신호를 반전한 위상을 가진 상보 제1 신호를 수취하고, 상기 제2 전위보다도 높은 전위의 제4 신호를 형성하여 상기 제2 MISFET 쌍의 다른 쪽 MISFET의 게이트에 공급하는 제2 승압 회로를 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 제2 MISFET 쌍은 상기 제1 MISFET 쌍과 상기 제3 MISFET 쌍 사이에 삽입되어 있는 반도체 장치.
  5. 제1항에 있어서,
    상기 제1 MISFET 쌍의 게이트 절연막은 2산화 실리콘보다도 유전율이 높은 고유전율 절연막인 반도체 장치.
  6. 제1항에 있어서,
    상기 차동형 레벨 변환 회로는 제1 차동 출력 및 제2 차동 출력으로부터 상기 제2 신호를 출력하고,
    상기 반도체 장치는 상기 제1 및 제2 차동 출력 중 빠르게 천이한 쪽의 신호를 출력하는 레벨 천이 검출 회로를 더 포함하는 반도체 장치.
  7. 제6항에 있어서,
    상기 레벨 천이 검출 회로는, RS 플립플롭 회로와 인버터와 OR 게이트와 NAND 게이트를 포함하고,
    상기 제1 차동 출력이 상기 RS 플립플롭의 제1 입력 노드와 상기 인버터에 입력되고,
    상기 제2 차동 출력이 상기 RS 플립플롭의 제2 입력 노드와 상기 OR 게이트의 제1 입력 노드에 입력되고,
    상기 RS 플립플롭의 출력이 상기 OR 게이트의 제2 입력 노드에 입력되고,
    상기 OR 게이트의 출력과 상기 인버터의 출력이 상기 NAND 게이트에 입력되는 반도체 장치.
  8. 제6항에 있어서,
    상기 레벨 천이 검출 회로는 RS 플립플롭 회로와 NAND 게이트와 D 플립플롭 을 포함하고,
    상기 제1 차동 출력이 상기 RS 플립플롭의 제1 입력 노드에 입력되고,
    상기 제2 차동 출력이 상기 RS 플립플롭의 제2 입력 노드에 입력되고,
    상기 제1 차동 출력을 반전한 신호가 상기 NAND 게이트의 제1 입력 노드에 입력되고,
    상기 제2 차동 출력을 반전한 신호가 상기 NAND 게이트의 제2 입력 노드에 입력되고,
    상기 NAND 게이트의 출력이 클럭으로서 상기 D 플립플롭에 입력되고,
    상기 RS 플립플롭의 출력이 데이터로서 상기 D 플립플롭에 입력되는 반도체 장치.
  9. 제1항에 있어서,
    상기 제1 신호는 제1 전위를 로우 레벨로 하고 제2 전위를 하이 레벨로 하는 신호이고,
    상기 제2 신호는 상기 제1 전위를 로우 레벨로 하고 제3 전위를 하이 레벨로 하는 신호이며,
    상기 차동형 레벨 변환 회로는, 제1 차동 출력 및 제2 차동 출력으로부터 상기 제2 신호 및 상기 제2 신호를 반전한 위상을 가지는 상보 제2 신호를 각각 출력하고,
    상기 반도체 장치는, 상기 제1 및 제2 차동 출력을 수취하고 상기 제1 전위보다도 전위가 낮은 제4 전위와 상기 제3 전위의 사이에 진폭을 가지는 제3 신호를 출력하기 위한 제2 레벨 변환 회로를 더 포함하는 반도체 장치.
  10. 제1항에 있어서,
    상기 제1 MISFET 쌍과 상기 제2 MISFET 쌍은 N형 MISFET이고, 상기 제3 MISFET 쌍은 P형 MISFET인 반도체 장치.
  11. 제1 신호를 수취하고, 상기 제1 신호보다도 큰 진폭을 갖는 제2 신호를 출력하는 차동형 레벨 변환 회로를 포함하는 반도체 장치로서,
    상기 차동형 레벨 변환 회로는,
    상기 제1 신호를 수신하기 위한 제1 MISFET 쌍과,
    상기 차동 MISFET 쌍에 대한 내압 완화를 위한 제2 MISFET 쌍과,
    출력해야 할 상기 제2 신호를 래치하기 위한 것이며, 교차 결합된 게이트를 가지는 제3 MISFET 쌍을 포함하고,
    상기 제2 MISFET 쌍 및 상기 제3 MISFET 쌍은 상기 제1 MISFET 쌍보다도 내압이 크고,
    상기 제2 MISFET 쌍의 임계값 전압의 절대값은 상기 제3 MISFET 쌍의 임계값 전압의 절대값보다도 작으며,
    상기 제1 MISFET 쌍의 임계값 전압의 절대값은 상기 제3 MISFET 쌍의 임계값 전압의 절대값보다도 작은 반도체 장치.
  12. 제1 전위와 제2 전위 사이의 진폭을 가지는 제1 신호를 수취하고, 상기 제1 전위와 제3 전위 사이의 진폭을 가지는, 상기 제1 신호보다도 큰 진폭을 갖는 제2 신호를 출력하는 레벨 변환 회로를 포함하는 반도체 장치로서,
    상기 레벨 변환 회로는, 상기 제1 전위와 상기 제3 전위 사이에 직렬로 소스 드레인 경로가 접속된 제1 MISFET, 제2 MISFET, 제3 MISFET, 및 제4 MISFET와, 상기 제1 전위와 상기 제3 전위 사이에 직렬로 소스 드레인 경로가 접속된 제5 MISFET, 제6 MISFET, 제7 MISFET, 및 제8 MISFET를 포함하고,
    상기 제1 및 제3 MISFET의 게이트에는 상기 제1 신호가 공급되고,
    상기 제5 및 제7 MISFET의 게이트에는 상기 제1 신호를 반전한 위상을 가지는 상보 제1 신호가 공급되고,
    상기 제4 MISFET의 게이트는 상기 제7 MISFET의 드레인에 결합되고,
    상기 제8 MISFET의 게이트는 상기 제3 MISFET의 드레인에 결합되고,
    상기 제3 MISFET의 드레인은 상기 제2 신호를 출력하는 제1 차동 출력이고,
    상기 제7 MISFET의 드레인은 상기 제2 신호를 반전한 위상을 가지는 상보 제2 신호를 출력하는 제2 차동 출력이고,
    상기 제1 및 제5 MISFET의 각각은 제1 도전형이며 제1 막두께의 게이트 절연막을 갖고,
    상기 제3, 제4, 제7, 및 제8 MISFET의 각각은 제2 도전형이며 상기 제1 막두께보다도 두꺼운 막두께의 게이트 절연막을 갖고,
    상기 제2 및 제6 MISFET의 각각은 상기 제1 막두께보다도 두꺼운 막두께의 게이트 절연막을 갖고, 또한 상기 제3, 제4, 제7, 및 제8 MISFET의 임계값 전압의 절대값보다도 작은 임계값 전압의 절대값을 갖는 반도체 장치.
  13. 제12항에 있어서,
    상기 제2 및 제6 MISFET의 각각은 제1 도전형인 반도체 장치.
  14. 제12항에 있어서,
    상기 제1 및 제5 MISFET의 게이트 절연막은 제1 작성 공정에 의해 형성되고, 상기 제2 내지 제4, 및 제6 내지 제8 MISFET의 게이트 절연막은 상기 제1 작성 공정과는 다른 제2 작성 공정에 의해 형성되는 반도체 장치.
  15. 제12항에 있어서,
    상기 레벨 변환 회로는, 게이트에 상기 제1 신호가 공급되고 소스에 상기 제2 전위가 공급되고 그 드레인이 상기 제1 MISFET의 드레인에 접속된 제9 MISFET와, 게이트에 상기 상보 제1 신호가 공급되고 소스에 상기 제2 전위가 공급되고 그 드레인이 상기 제5 MISFET의 드레인에 접속된 제10 MISFET를 포함하고,
    상기 제2 MISFET의 게이트에는 상기 제1 신호가 공급되고,
    상기 제6 MISFET의 게이트에는 상기 상보 제1 신호가 공급되는 반도체 장치.
  16. 제12항에 있어서,
    상기 레벨 변환 회로는, 상기 제3 MISFET의 드레인 및 상기 제7 MISFET의 드레인의 전위를 확정하기 위한 슬레이브 래치 회로를 더 포함하는 반도체 장치.
  17. 제12항에 있어서,
    상기 반도체 장치는 상기 레벨 변환 회로의 전단에 설치된 리셋 회로를 포함하고,
    상기 리셋 회로는, 상기 제1 신호의 바탕이 되는 신호와 제어 신호의 논리 부정곱을 취한 신호를 상기 제1 신호로서 상기 레벨 변환 회로에 공급하고,
    상기 제어 신호에 의해서 그 게이트가 제어되고, 상기 제어 신호가 리셋 상태를 나타내는 경우에 상기 레벨 변환 회로의 상기 제1 차동 출력을 소정의 상기 제3 전위로 고정하기 위한 제11 MISFET를 포함하는 반도체 장치.
  18. 제12항에 있어서,
    상기 반도체 장치는, 상기 제1 MISFET 및 상기 제5 MISFET의 드레인 노드의 전위를 상기 제2 전위보다도 낮은 전위로 유지하기 위한 레벨 유지 회로를 포함하는 반도체 장치.
  19. 제12항에 있어서,
    상기 반도체 장치는, 상기 제1 MISFET의 드레인과 상기 제2 전위 사이에 소스 드레인 경로가 접속되고 그 게이트가 상기 제2 전위에 접속된 제11 MISFET와, 상기 제5 MISFET의 드레인과 상기 제2 전위 사이에 소스 드레인 경로가 접속되고 그 게이트가 상기 제2 전위에 접속된 제12 MISFET를 포함하는 레벨 유지 회로를 포함하는 반도체 장치.
  20. 제13항에 있어서,
    상기 제1 도전형은 N형이고, 상기 제2 도전형은 P형인 반도체 장치.
  21. 제12항에 있어서,
    상기 반도체 장치는, 상기 레벨 변환 회로 내에 전원 차단용의 제1 스위치와, 상기 레벨 천이 검출 회로의 출력을 소정의 전위로 고정하기 위한 제2 스위치를 포함하는 리셋 회로를 포함하고,
    제어 신호가 리셋 상태를 나타내는 경우에, 상기 제1 및 제2 스위치가 제어되어, 상기 레벨 변환 회로와 상기 레벨 천이 검출 회로의 전원이 차단됨과 함께, 상기 레벨 천이 검출 회로의 출력이 소정의 전위로 고정되는 것을 특징으로 하는 반도체 장치.
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