WO2012063382A1 - レベルシフト回路 - Google Patents

レベルシフト回路 Download PDF

Info

Publication number
WO2012063382A1
WO2012063382A1 PCT/JP2011/004016 JP2011004016W WO2012063382A1 WO 2012063382 A1 WO2012063382 A1 WO 2012063382A1 JP 2011004016 W JP2011004016 W JP 2011004016W WO 2012063382 A1 WO2012063382 A1 WO 2012063382A1
Authority
WO
WIPO (PCT)
Prior art keywords
circuit
node
level
output
level shift
Prior art date
Application number
PCT/JP2011/004016
Other languages
English (en)
French (fr)
Inventor
祇園　雅弘
Original Assignee
パナソニック株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by パナソニック株式会社 filed Critical パナソニック株式会社
Publication of WO2012063382A1 publication Critical patent/WO2012063382A1/ja
Priority to US13/659,307 priority Critical patent/US8502592B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356165—Bistable circuits using complementary field-effect transistors using additional transistors in the feedback circuit

Definitions

  • the present invention relates to a level shift circuit for converting a voltage level of a signal, and particularly to a circuit having a configuration that operates at a low voltage.
  • FIG. 5 is a circuit diagram showing a conventional level shift circuit.
  • the level shift circuit shown in the figure includes two N-type transistors N51 and N52, two cross-coupled P-type transistors P51 and P52 whose gates are connected to both drains, and a first inverter INV50. It has.
  • the first inverter INV50 inverts the input signal of the input terminal IN and operates with a low voltage source VDD such as 1.5V.
  • the elements other than the first inverter INV50 are elements on the high voltage side that operate with a high voltage source VDD3 such as 3.3V.
  • the two N-type transistors N51 and N52 have their sources grounded. , Receive signals complementary to each other, that is, a signal at the input terminal IN and an inverted signal of the input signal from the first inverter INV50.
  • the two P-type transistors P51 and P52 have their sources connected to the high voltage source VDD3, their gates cross-coupled to each other's drains, and their drains connected to the drains of the N-type transistors N51 and N52, respectively.
  • a connection point between one P-type transistor P51 and the N-type transistor N51 is a node W51, and a connection point between the other P-type transistor P52 and the N-type transistor N52 is a node W52. Further, the output terminal OUT is connected to the node W52.
  • the N-type transistor N51 is ON, the N-type transistor 52 is OFF, the P-type transistor P51 is OFF, P The type transistor P52 is in the ON state.
  • the node W51 which is one node, is at the L (VSS) level, and the node W52, which is the other node, is at the H (VDD3) level. Since the N-type transistor N51 and the P-type transistor P51 and the N-type transistor N52 and the P-type transistor P52 are in a complementary relationship, no current flows in this steady state.
  • the N-type transistor N51 is turned OFF and the N-type transistor N52 is turned ON. Accordingly, a through current flows from the high voltage source VDD3 to the ground through the P-type transistor P52 and the N-type transistor N52 that are in the ON state, and the potential of the node W52 starts to decrease from the H (VDD3) level.
  • Vtp is the threshold voltage of the P-type transistor P52
  • the P-type transistor P51 starts to turn on, and the potential of the node W51 (the potential of the gate of the P-type transistor P52) increases.
  • the drain current of the P-type transistor P52 is reduced, and the potential of the node W52 is further lowered.
  • the potential of the node W51 becomes the H (VDD3) level
  • the potential of the node W52 becomes the L (VSS) level
  • the through current stops flowing the output logic is inverted, and the next input signal waiting to be changed Become.
  • H level and L level signals can be converted by the level conversion circuit, and H level and L level signals having different voltage levels can be generated.
  • the low voltage source VDD is set to a low voltage near the threshold voltage of the N-type transistors N51 and N52 (for example, 0.7 V).
  • the drain current of the transistor is proportional to the square of the difference between the gate voltage and the threshold voltage
  • the drain currents of the N-type transistors N51 and N52 exponentially with the voltage drop setting of the low voltage source VDD. Decrease.
  • the input signal changes from the H level (VDD) to the L level (VSS)
  • the drain current of the N-type transistor N52 decreases, while the drain current of the P-type transistor P52 does not decrease.
  • the delay time of the output signal OUT from the H level (VDD3) to the L level (VSS) increases abruptly.
  • Another possible measure is to reduce the gate width so as to reduce the drain current when the P-type transistors P51 and P52 are turned on.
  • this method makes it possible to lower the potential of the node W52 more quickly, and from the H level (VDD3) of the output signal OUT.
  • An increase in the delay time to the L level (VSS) can be suppressed.
  • the delay time of the output signal OUT from the L level (VSS) to the H level (VDD3) increases.
  • the conventional level shift circuit cannot improve both the rise time and fall time of the node W52 at the same time. Since the signal delay of the output terminal OUT depends on both the rise time and fall time of the potential of the node W52, this circuit configuration suppresses an increase in the delay time when the low voltage source is set to a low voltage. It was difficult to do.
  • the proposed level shift circuit is shown in FIG.
  • the level shift circuit has a configuration in which precharge control is performed on the node W51 and the node W52, and is characterized by detecting a potential change from the H level (VDD3) to the L level (VSS) of the node W51 and the node W52. .
  • N-type transistors N53 and N54 are connected between the N-type transistors N51 and N52 and the ground (VSS), respectively, with respect to the level shift circuit of FIG.
  • the gate of the N-type transistor N53 and the gate of the P-type transistor P51 are connected, and the gate of the N-type transistor N54 and the gate of the P-type transistor P52 Are connected to each other to perform a precharge operation on the nodes W51 and W52.
  • NAND circuits Nand51 and Nand52 and inverters INV51 and 52 are arranged.
  • the NAND circuit Nand51 receives the output signals of the node W51 and the NAND circuit Nand52
  • the NAND circuit Nand52 receives the output signals of the node W52 and the NAND circuit Nand51.
  • the inverter INV51 receives the output signal of the NAND circuit Nand51, and its output is connected to the gate of the P-type transistor P51 and the gate of the N-type transistor N53.
  • the inverter INV52 receives the output signal of the NAND circuit Nand52, and The output is connected to the gate of the P-type transistor P52 and the gate of the N-type transistor N54.
  • a pull-up resistor R54 having a large resistance value is connected between the node W51 and the node W52.
  • the output terminal OUT is connected to the output of the NAND circuit Nand52 through an output circuit constituted by the inverter INV53.
  • the precharge control function for example, when the input signal is at the H level (VDD), the nodes W51 and W52 are both at the H level (VDD3), and the output of the NAND circuit Nand51 is H.
  • the output of the level (VDD3) and the NAND circuit Nand52 is at the L level (VSS), and the latch circuit constituted by the NAND circuits Nand51 and Nand52 is in a state where the output logic is held.
  • the output of the inverter INV51 is at L level (VSS)
  • the output of the inverter INV52 is at H level (VDD3)
  • the P-type transistor P51 is in the ON state and is connected to the high voltage source VDD3
  • the N-type transistor N53 Is in the OFF state and the node W51 is precharged to the same potential as the high voltage source VDD3 by disconnecting the ground (VSS).
  • the P-type transistor P52 is in the OFF state and disconnects from the high voltage source VDD3, while the N-type transistor N54 is in the ON state and connects the N-type transistor N52 and the ground, and the node W52 is The high voltage source VDD3 is pulled up to a high potential by the P-type transistor P51 in the ON state, the pull-up resistor R54, and the N-type transistor N52 in the OFF state.
  • the N-type transistor N51 is turned off, and the node W52 is turned on by the ON operation of the N-type transistor N52. Connected to ground through transistor N54, the potential drops.
  • the output of the NAND circuit Nand52 is inverted to H level (VDD3)
  • the output of the NAND circuit Nand51 is further inverted to L level (VSS)
  • the output of the output terminal OUT The logic is inverted from the H level (VDD3) to the L level (VSS).
  • the output logic of the inverter INV51 is inverted to H level (VDD3), and the output logic of the inverter INV52 is inverted to L level (VSS), so that the N-type transistor N54 is turned off and the connection between the node W52 and the ground is established.
  • VDD3 H level
  • VSS L level
  • the P-type transistor P52 is turned on and connected to the high voltage source VDD3
  • the node W52 is precharged to the same potential as the high voltage source VDD3.
  • the P-type transistor P51 is turned off, the N-type transistor N53 is turned on, and the node W51 that has been in the precharge state is the ON-state P-type transistor P52, the pull-up resistor R54, and the OFF-state N-type.
  • the transistor N51 is pulled up to the high voltage source VDD3 and waits for the next input signal to change.
  • H level and L level signals can be converted by the level conversion circuit, and H level and L level signals having different voltage levels can be generated.
  • the delay of the output terminal OUT is determined by the change from the H level (VDD3) to the L level (VSS) in both the node W51 and the node W52. It does not depend on the change of the node W52 from the L level (VSS) to the H level (VDD3). Therefore, by setting the resistance value of the pull-up resistor R54 to be large, the change from the H level (VDD3) to the L level (VSS) of the node W51 and the node W52 can be made faster. It is possible to effectively suppress an increase in the delay time when the source is set to a low voltage.
  • the proposed level shift circuit of FIG. 6 can be used even when the voltage value of the low voltage source (VDD) is set to a low voltage near the threshold voltage of the N-type transistors N51 and N52. Although it can operate faster than the conventional level shift circuit of FIG. 5, the voltage value of the low voltage source (VDD) is larger than the threshold voltage of the N-type transistors N51 and N52 (hereinafter referred to as normal voltage).
  • VDD low voltage source
  • normal voltage the voltage value of the low voltage source
  • the time delay from the state transition of the input signal to the state transition of the output signal is large. The cause is also due to the configuration with a large number of logic stages. However, since the number of transistors connected to the node W53 and the node W54 in FIG.
  • the level shift circuit shown in FIG. 7 is between a high voltage source (VDD3) driving circuit arranged in the subsequent stage and a low voltage source (VDD) driving circuit arranged in the preceding stage.
  • VDD high voltage source
  • VDD3 low voltage source
  • VDD3 low voltage source
  • VDD3 high voltage source
  • the level shift circuit shown in FIG. 7 differs from FIG. 6 in that the inverters INV51 and INV52 in FIG. 6 are the NOR circuits Nor51 and Nor52 in FIG. 7, respectively, and the two-input NAND circuit in FIG. In FIG. 7, Nand 51 and Nand 52 are three-input NAND circuits Nand 53 and Nand 54, respectively, and in FIG. 7, three control signals C51, C52, and C53 are newly added.
  • the N-type transistor N51 and the N-type transistor The gate potential of N52 becomes indefinite. If this potential is an intermediate potential, one of the N-type transistor N53 and the N-type transistor N54 is always in an ON state, causing a problem that a through current always flows. In addition, when a through current flows in this way, the potential of the node W51 or W52 may also become an intermediate potential, and an indefinite potential propagates and a through current flows, such that the next stage also becomes an intermediate potential. The problem is that the output is not fixed.
  • the control signal C53 is set to the H level (VDD3). Since the outputs of the NOR circuits Nor51 and Nor52 become L level (VSS) and both the N-type transistors N53 and N54 that receive this output are turned off, the through current can be prevented. Further, by setting the control signal C51 to the H level (VDD3) and the control signal C52 to the L level (VSS), the signal of the output terminal OUT can be determined to the H level (VDD3), while the control signal C51 is set to the L level (VDD3).
  • the signal of the output terminal OUT can be determined to the L level (VSS).
  • the control signal C51 is at the H level (VDD3)
  • the control signal C52 is at the H level (VDD3)
  • the control signal C53 is By setting the L level (VSS), it becomes equivalent to the level shift circuit of FIG. 6, and a normal level shift operation can be performed.
  • the level shift circuit shown in FIG. 7 is effective when the operation of the preceding circuit is stopped by cutting off the low voltage source (VDD) for the recent low power consumption.
  • VDD low voltage source
  • An object of the present invention is to provide an output corresponding to a change in an input signal even when the voltage of a low voltage source (VDD) is set to a low voltage close to a threshold voltage of a transistor receiving an input signal and its inverted signal.
  • VDD low voltage source
  • An object of the present invention is to provide an output corresponding to a change in an input signal even when the voltage of a low voltage source (VDD) is set to a low voltage close to a threshold voltage of a transistor receiving an input signal and its inverted signal.
  • VDD low voltage source
  • a node where rise and fall delays are increased is bypassed in the output stage. Then, a configuration is adopted in which a signal path for changing the signal at the output terminal is newly added.
  • the level shift circuit according to claim 1 has an input terminal and an output terminal, and an input signal having a first voltage amplitude input to the input terminal has a second voltage amplitude.
  • a level shift circuit that converts an output signal and outputs the output signal to the output terminal comprising: a precharge circuit; a first node and a second node that are precharged to a high level by the precharge circuit; A first discharge circuit that discharges the first node to a low level when the input signal changes from a low level to a high level; and a second discharge circuit that changes the second signal when the input signal changes from a high level to a low level.
  • the output is reset to the low level by the change to the level, the output is set to the high level by the change to the low level of the second node, the latch circuit for controlling the precharge circuit, and the output of the latch circuit as the input
  • An output circuit that receives the first node signal and the inverted signal of the second node, or the inverted signal of the first node; The signal of the second node is used as an input.
  • the node that receives the inverted signal of the first or second node is based on the load capacitance of the output node of the latch circuit. Is characterized by having a small load capacity.
  • the node that receives the inverted signal of the first or second node is the number of transistors connected to the output node of the latch circuit. Only a smaller number of transistors are connected.
  • the output circuit starts an inverting operation in response to both the first and second node signals, and then outputs the latch circuit. And the inversion operation is held.
  • the latch circuit includes a precharge control circuit that controls a precharge operation of the precharge circuit according to a latch operation. To do.
  • the other node when one of the first and second nodes is precharged by the precharge circuit, the other node is set to a high level. And a pull-up element for pulling up.
  • the first and second discharge circuits are composed of transistors, and the voltage source that generates the voltage having the first voltage amplitude is The generated voltage is set equal to the voltage in the vicinity of the threshold voltage of the transistor.
  • the first and second discharge circuits are composed of transistors, and the voltage source that generates the voltage having the first voltage amplitude is the level shift circuit.
  • the generated voltage is higher than the voltage in the vicinity of the threshold voltage of the transistor.
  • the precharge control circuit outputs a control signal when the voltage supply from the voltage source that generates the voltage having the first voltage amplitude is stopped. In response, the precharge circuit is controlled to forcibly precharge.
  • the latch circuit outputs another control signal when the voltage supply from the voltage source that generates the voltage having the first voltage amplitude is stopped. In response, the output signal of the output terminal is fixed at a high or low level.
  • the precharged first or second node changes from H level to L level, and the signal of the output terminal is changed accordingly. Does not depend on a change from the L level to the H level of the first or second node. Therefore, even when the low voltage source is set to a low voltage, it is possible to effectively suppress an increase in the delay time of the signal change at the output terminal.
  • the potential change of the first or second node is propagated to the output circuit bypassing the latch circuit, and this output circuit is early in the stage before the change of the output of the latch circuit. Since the output change starts, the signal change at the output terminal is accelerated, and the delay time of the signal change at the output terminal is reduced.
  • the delay of the signal change at the output terminal is determined by the change from the H level to the L level of the first and second nodes. Since it does not depend on the change from the L level to the H level, the delay time of the signal change at the output terminal when the low voltage source is set to a low voltage is effectively suppressed, and the normal voltage of the low voltage source is set. Even when a low voltage is set, the delay time of signal change at the output terminal can be effectively reduced.
  • FIG. 1 is a diagram showing a configuration of a level shift circuit according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a modification of the level shift circuit.
  • FIG. 3 is a diagram showing the configuration of the level shift circuit according to the second embodiment of the present invention.
  • FIG. 4 is a diagram showing a modification of the level shift circuit.
  • FIG. 5 is a diagram showing a configuration of a conventional level shift circuit.
  • FIG. 6 is a diagram showing a configuration of a conventional level shift circuit obtained by improving the conventional level shift circuit.
  • FIG. 7 is a diagram showing a modification of the improved level shift circuit.
  • FIG. 8 is a diagram showing a specific configuration of the main part of the improved level shift circuit.
  • FIG. 1 shows a configuration of a level shift circuit according to the first embodiment of the present invention.
  • IN is an input terminal to which a signal whose first voltage amplitude is a low voltage of a low voltage source (VDD) is input
  • INV0 is an inverter that inverts a signal input to the input terminal IN, It operates with the low voltage source (VDD).
  • VDD low voltage source
  • all elements other than the inverter INV0 operate with a high voltage source (VDD3).
  • N1 and N3 are arranged in series between the node W1 and the ground, and two N-type transistors N2 and N4 are arranged in series between the node W2 and the ground. Is done.
  • the N-type transistors N1 and N2 are a pair of N-type transistors that receive complementary signals, and one N-type transistor N1 (first discharge circuit) receives the signal of the input terminal IN at the gate, The other N-type transistor N2 (second discharge circuit) receives an inverted signal from the inverter INV0 at its gate.
  • the voltage value of the low voltage source is equal to a generated voltage (for example, 0. 0) that is equal to a voltage near the threshold voltage of the pair of N-type transistors N1 and N2 that receive the complementary signal. 7V), or a generated voltage (for example, 1.5V) higher than the threshold voltage.
  • the high voltage of the high voltage source (VDD3) is set to 3.3 V, for example.
  • a P-type transistor P1 is disposed between the node W1 and the high voltage source VDD3, and a P-type transistor P2 is disposed between the node W2 and the high voltage source VDD3.
  • the gate of the N-type transistor N3 and the gate of the P-type transistor P1 are connected, and the gate of the N-type transistor N4 and the gate of the P-type transistor P2 are connected.
  • the pair of P-type transistors P1 and P2 supply charges to the node W1 and the node W2, and the pair of N-type transistors N3 and N4 disconnects the node W1 and the node W2 from the ground.
  • a precharge circuit PC is configured to precharge the node W1 (first node) and the node W2 (second node) to the high voltage of the high voltage source VDD3.
  • the NAND circuit Nand1 receives output signals from the node W1 and the NAND circuit Nand2, and the NAND circuit Nand2 receives output signals from the node W2 and the NAND circuit Nand1.
  • the inverter INV1 receives the output signal of the NAND circuit Nand1, and its output is connected to the gate of the P-type transistor P1 and the gate of the N-type transistor N3.
  • the inverter INV2 receives the output signal of the NAND circuit Nand2. The output is connected to the gate of the P-type transistor P2 and the gate of the N-type transistor N4.
  • the latch circuit LA is configured to detect a decrease in the potential of the nodes W1 and W2 to perform a latch operation and to control the operations of the four transistors P1, P2, N1, and N2 of the precharge circuit PC.
  • the two inverters INV1 and INV2 constitute a precharge control circuit PCC for controlling the precharge operation of the precharge circuit PC.
  • a pull-up resistor having a large resistance value is set between the node W1 and the node W2.
  • (Pull-up element) R4 is arranged.
  • the element constituting the resistor R4 is not limited to a kind, and may be constituted by, for example, a P-type transistor element having a gate connected to the ground (VSS) and fixed at a zero potential.
  • two P-type transistors P3 and P4 are arranged in series between the output terminal OUT and the high voltage source VDD3, and a P-type transistor P5 is arranged in parallel therewith.
  • two N-type transistors N5 and N6 are arranged in series between the output terminal OUT and the ground (VSS), and an N-type transistor N7 is arranged in parallel therewith.
  • an inverter INV3 having the node W2 as an input is arranged.
  • the output point of the NAND circuit Nand2 (the output node W4 of the latch circuit LA) is connected to the gates of the P-type transistor P3 and the N-type transistor N5.
  • the signal of the first node W1 is input to the gates of the P-type transistor P5 and the N-type transistor N6, and the signal of the second node W2 is input to the gates of the P-type transistor P4 and the N-type transistor N7. Inverted by INV3 and input.
  • the output circuit OC is configured, and the output circuit OC outputs an output signal having the second voltage amplitude of the high voltage of the high voltage source (VDD3) from the output terminal OUT.
  • the level shift circuit shown in FIG. 1 for example, when the input signal is at the H level (VDD), the nodes W1 and W2 are both at the H level (VDD3), and the output of the NAND circuit Nand1 is at the H level (VDD3).
  • the output of the NAND circuit Nand2 is at the L level (VSS), and the latch circuit LA including the NAND circuits Nand1 and Nand2 is in a state where the output logic is held.
  • the output of the inverter INV1 is at L level (VSS)
  • the output of the inverter INV2 is at H level (VDD3)
  • the P-type transistor P1 is in the ON state and is connected to the high voltage source VDD3, while the N-type transistor N3 Is off and the connection to the ground is disconnected, so that the node W1 is precharged to the same potential as the high voltage source VDD3.
  • the P-type transistor P2 is in the OFF state and disconnects from the high voltage source VDD3, while the N-type transistor N4 is in the ON state and connects the N-type transistor N2 and the ground, and the node W2 is
  • the high voltage source VDD3 is pulled up by the ON state P-type transistor P1, the pull-up resistor R4 having a large resistance value, and the OFF state N-type transistor N2.
  • the output of the NAND circuit Nand2 is at the L level (VSS)
  • the output of the inverter INV3 is at the L level (VSS)
  • the output circuit OC The P-type transistors P3 and P4 and the N-type transistor N6 therein are in the ON state, and the P-type transistor P5 and the N-type transistors N5 and N7 are in the OFF state. For this reason, the output terminal OUT becomes H level (VDD3), and a signal in which the voltage level of the input signal is converted is output.
  • the N-type transistor N1 is turned off and the N-type transistor N2 (second discharge circuit) is turned on so that the pull-up is performed until then.
  • the node W2 which has been pulled up to the high voltage (VDD3) by the resistor R4, is connected to the ground through the N-type transistor N4 in the ON state, and the potential drops to discharge to the L level. Due to the potential drop of the node W2, the NAND circuit Nand2 and the inverter INV3 start raising the respective output nodes W4 and W5 to the H level (VDD3).
  • the node W5 includes two transistors N7 and P4 of the output circuit OC and two transistors constituting the inverter INV3 (for example, refer to the inverter INV53 in FIG. 8 for the internal configuration of the inverter). That is, the total number of connected transistors is four, which is less than half the number of transistors connected to the node W4 (output node of the NAND circuit Nand2) (10 (see FIG. 8)). Therefore, the load capacity of the node W5 is smaller than that of the node W4, and the node W5 reaches the H level (VDD3) earlier than the node W4.
  • VDD3 H level
  • the N-type transistor N7 is turned on, the P-type transistor P4 is turned off, and the output terminal OUT is connected to the high voltage source.
  • the connection to (VDD3) is disconnected and the connection to the ground (VSS) is started, and the output terminal OUT is inverted to the L level (VSS) earlier than the proposed level shift circuit of FIG.
  • the output node W4 of the latch circuit LA also reaches the H level (VDD3) with a delay, the P-type transistor P3 is turned off, the N-type transistor N5 is turned on, and the output terminal OUT is connected to the N-type transistor.
  • the L level (VSS) is held by N7 and the N-type transistors N5 and N6 in the ON state connected in series.
  • the output of the NAND circuit Nand1 is inverted to the L level (VSS)
  • the output logic of the inverter INV1 is inverted to the H level (VDD3)
  • the output logic of the inverter INV2 is inverted to the L level (VSS).
  • N4 is turned off to disconnect node W2 from ground, while P-type transistor P2 is turned on to connect node W2 to high voltage source VDD3, so that node W2 is the same as high voltage source VDD3. Precharged to potential. Since the node W2 becomes H level (VDD3), the output of the inverter INV3 is inverted, the P-type transistor P4 is turned on, and the N-type transistor N7 is turned off, but the N-type transistors N5 and N6 connected in series Thus, the output terminal OUT is held at the L level (VSS).
  • the P-type transistor P1 is turned off, while the N-type transistor N3 is turned on to connect the N-type transistor N1 and the ground, and the node W1 is turned on.
  • the transistor P2, the pull-up resistor R4, and the N-type transistor N1 in the OFF state are pulled up to the high voltage VDD3 and wait for a change in the next input signal.
  • H level and L level signals can be converted by the level shift circuit of FIG. 1 to generate H level and L level signals having different voltage levels.
  • the node W2 in addition to the signal path from the node W2 through the latch circuit LA having a large load capacity to the output circuit OC, the node W2 bypasses the latch circuit LA and reaches the output circuit OC. Since a signal path with a small load capacity is added, a signal change of the node W2 propagates early to the output circuit OC through the node W5 with a small load capacity, and the output circuit OC starts to operate quickly accordingly. Compared with the conventional level shift circuit of FIG. 6, the delay until the state of the output signal at the output terminal OUT changes can be shortened.
  • the output of the NAND circuit Nand2 is supplied to the gates of the P-type transistor P3 and the N-type transistor N5, and the gate of the P-type transistor P5 and the N-type transistor N6 is supplied to the gate.
  • the node W1 and the inverted output of the node W2 are connected to the gates of the P-type transistor P4 and the N-type transistor N7.
  • the present invention is not particularly limited to this, and the latch circuit LA is not limited thereto.
  • the present invention can be applied to any circuit configuration in which the output circuit OC starts to operate with a signal that changes faster than the change in the output signal of the NAND circuit Nand1 or Nand2. For example, as shown in FIG.
  • the output of the NAND circuit Nand1 is at the gates of the P-type transistor P3 and N-type transistor N5 of the output circuit OC, and the node W2 is at the gates of the P-type transistor P5 and N-type transistor N6. Even if the inverted output of the node W1 is connected to the gates of the P-type transistor P4 and the N-type transistor N7, a level shift circuit having a short delay time for changing the output signal of the output terminal OUT is similarly configured. It is possible.
  • FIG. 3 shows the configuration of the level shift circuit according to the second embodiment of the present invention.
  • the inverters INV1 and INV2 of FIG. 1 are respectively NOR circuits Nor1 and Nor2 in FIG.
  • FIG. 3 only one NAND circuit Nand1, Nand2 is a three-input NAND circuit Nand3, Nand4 in FIG. 3, and only three control signals C1, C2, C3 are added in FIG. .
  • the difference between the operation of the level shift circuit in FIG. 3 and the operation of the level shift circuit in FIG. 1 is that only the high voltage source VDD3 is applied to the level shift circuit in FIG. It has a function that can cope with the situation.
  • the input signal becomes indefinite, and a through current is passed through the subsequent circuit.
  • the level shift circuit of FIG. 3 by setting the control signal C3 to the H level (VDD3), the outputs of the two NOR circuits Nor1 and Nor2 constituting the precharge control circuit PCC are at the L level. (VSS), the precharge circuit PC is forcibly placed in a precharge state, and the N-type transistors N3 and N4 are turned off, so that a through current can be prevented.
  • the other control signal C1 is set to the H level (VDD3) and the other control signal C2 is set to the L level (VSS), so that the output terminal OUT is set to the H level (
  • the output terminal OUT can be determined to L level (VSS).
  • the control signal C1 is at the H level (VDD3)
  • the control signal C2 is at the H level (VDD3)
  • the control signal C3 is By setting it to L level (VSS), it becomes equivalent to the level shift circuit of FIG. 1, and a normal level shift operation can be performed.
  • the number of transistors connected to the node W3 and the node W4 is larger than that of the level shift circuit of FIG. 1, and the load capacitance is further increased.
  • the rise and fall delay times are extremely large. Particularly, since the fall delay time is driven by a three-stage series N-type transistor including this high load node in the NAND circuits Nand1 and Nand2 of the latch circuit LA, the delay time of this node becomes longer.
  • the node W4 output node of the latch circuit LA
  • the node W2 input node of the latch circuit LA
  • the output of the NAND circuit Nand4 is at the gates of the P-type transistor P3 and N-type transistor N5 of the output circuit OC, and the node W1 is at the gates of the P-type transistor P5 and N-type transistor N6.
  • the inverted output of the node W2 is connected to the gates of the P-type transistor P4 and the N-type transistor N7, the present invention is not particularly limited to this.
  • the present invention can be applied to any circuit configuration in which the output circuit OC starts to operate with a signal that changes faster than the state of the output signal of the NAND circuit Nand3 or Nand4. For example, as shown in FIG.
  • the output of the NAND circuit Nand3 is at the gates of the P-type transistor P3 and N-type transistor N5 of the output circuit OC, and the node W2 is at the gates of the P-type transistor P5 and N-type transistor N6. Even when the inverted output of the node W1 is connected to the gates of the P-type transistor P4 and the N-type transistor N7, a level shift circuit having a short delay time for changing the output signal of the output terminal OUT is similarly formed. Is possible.
  • the present invention can effectively suppress an increase in delay time even when a low voltage source is set to a low voltage, and at the normal voltage setting and low voltage setting when the voltage of the low voltage source is set to a normal voltage.

Landscapes

  • Logic Circuits (AREA)

Abstract

　低電圧源の低電圧設定時にも遅延時間が短い良好な動作が可能なレベルシフト回路において、例えば入力信号ＩＮがＨ（ＶＤＤ）レベルからＬレベルに状態遷移する時、Ｈ（ＶＤＤ３）レベルにプリチャージされたノードＷ２はディスチャージ回路Ｎ２により接地（ＶＳＳ）にディスチャージされて電位低下し、その電位低下がラッチ回路ＬＡに伝播され、前記ラッチ回路ＬＡの出力が出力回路ＯＣに伝播する。更に、前記出力回路ＯＣには、ノードＷ２の反転信号が前記ラッチ回路ＬＡをバイパスして入力される。従って、出力回路ＯＣは前記ラッチ回路ＬＡの出力に基づく動作に先立って、動作を早期に開始する。よって、前記低電圧源の電圧が通常電圧に設定された通常電圧設定時にも、出力信号の遅延時間が削減された良好なレベルシフトが行われる。

Description

レベルシフト回路
　本発明は、信号の電圧レベルを変換するレベルシフト回路に関し、特に、低電圧動作する構成を持つものに関する。
　図５は、従来のレベルシフト回路を示す回路図である。
　同図のレベルシフト回路は、２個のＮ型トランジスタＮ５１、Ｎ５２と、ゲートが互いに双方のドレインに接続されるクロスカップル型の２個のＰ型トランジスタＰ５１、Ｐ５２と、第１のインバータＩＮＶ５０とを備えている。
　前記第１のインバータＩＮＶ５０は入力端子ＩＮの入力信号を反転し、例えば１．５Ｖ等の低電圧源ＶＤＤで動作する。前記第１のインバータＩＮＶ５０以外の素子は、例えば３．３Ｖ等の高電圧源ＶＤＤ３で動作する高電圧側の素子であって、２個のＮ型トランジスタＮ５１、Ｎ５２は、ソースが接地されると共に、互いに相補の信号、すなわち、入力端子ＩＮの信号及び第１のインバータＩＮＶ５０からの入力信号の反転信号を受ける。前記２個のＰ型トランジスタＰ５１、Ｐ５２は、ソースが高電圧源ＶＤＤ３に接続され、ゲートは互いに相手方のドレインにクロスカップル接続され、ドレインが各々Ｎ型トランジスタＮ５１、Ｎ５２のドレインに接続されており、一方のＰ型トランジスタＰ５１とＮ型トランジスタＮ５１との接続点をノードＷ５１とし、他方のＰ型トランジスタＰ５２とＮ型トランジスタＮ５２との接続点をノードＷ５２とする。更に、出力端子ＯＵＴは、ノードＷ５２に接続される。
　次に、前記従来のレベルシフト回路の動作を説明する。定常時では、例えば入力信号がＨ（ＶＤＤ）レベル、その反転信号がＬ（ＶＳＳ＝０Ｖ）レベルの時、Ｎ型トランジスタＮ５１はＯＮ、Ｎ型トランジスタ５２はＯＦＦ、Ｐ型トランジスタＰ５１はＯＦＦ、Ｐ型トランジスタＰ５２はＯＮ状態にある。また、一方のノードであるノードＷ５１はＬ（ＶＳＳ）レベル、他方のノードであるノードＷ５２はＨ（ＶＤＤ３）レベルにある。Ｎ型トランジスタＮ５１とＰ型トランジスタＰ５１、Ｎ型トランジスタＮ５２とＰ型トランジスタＰ５２は、各々、相補的な関係にあるので、この定常時では電流は流れない。
　その後、入力信号がＬ（ＶＳＳ）レベルに変化し、状態遷移時になると、Ｎ型トランジスタＮ５１がＯＦＦ、Ｎ型トランジスタＮ５２はＯＮする。従って、高電圧源ＶＤＤ３からＯＮ状態のＰ型トランジスタＰ５２及びＮ型トランジスタＮ５２を経て接地へ貫通電流が流れ、ノードＷ５２の電位はＨ（ＶＤＤ３）レベルから低下し始める。ノードＷ５２の電位がＶＤＤ３－Ｖｔｐ（ＶｔｐはＰ型トランジスタＰ５２の閾値電圧）以下に低下すると、Ｐ型トランジスタＰ５１がＯＮし始め、ノードＷ５１の電位（Ｐ型トランジスタＰ５２のゲートの電位）は上昇して、Ｐ型トランジスタＰ５２のドレイン電流は少なくなり、ノードＷ５２の電位は一層低くなる。
　最終的に、ノードＷ５１の電位はＨ（ＶＤＤ３）レベル、ノードＷ５２の電位はＬ（ＶＳＳ）レベルになり、貫通電流は流れなくなって、出力論理が反転し、次の入力信号の変化待ち状態となる。以上、入力信号がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化した場合について説明したが、その逆の場合も同様である。このようにして、Ｈレベル及びＬレベルの信号を前記レベル変換回路で変換し、電圧レベルの異なったＨレベル及びＬレベルの信号を生成することができる。
　ここで、低電圧源ＶＤＤが、Ｎ型トランジスタＮ５１、Ｎ５２の閾値電圧近辺（例えば０．７Ｖ）まで低電圧に設定された場合を考える。
　一般に、トランジスタのドレイン電流は、ゲート電圧と閾値電圧との差分の２乗に比例するため、Ｎ型トランジスタＮ５１、Ｎ５２のドレイン電流は、低電圧源ＶＤＤの電圧低下設定に伴って指数関数的に減少する。入力信号がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化した場合で考えると、Ｎ型トランジスタＮ５２のドレイン電流が減少する一方、Ｐ型トランジスタＰ５２のドレイン電流は減少しないため、ノードＷ５２の電位の低下が極めて遅くなり、最終的に出力信号ＯＵＴのＨレベル（ＶＤＤ３）からＬレベル（ＶＳＳ）への遅延時間が急激に増加することとなる。
　この対策として、Ｎ型トランジスタＮ５１、Ｎ５２のＯＮ動作時のドレイン電流を大きくするようゲート幅を大きくすることが考えられるが、先にも述べたように、低電圧源ＶＤＤの電圧低下設定に伴ってトランジスタのドレイン電流は指数関数的に減少するため、これを補うには、ゲート幅を極めて大きくする必要がある。これは素子面積の著しい増大を引き起こすため、現実的ではない。
　もう一つの対策として、Ｐ型トランジスタＰ５１、Ｐ５２のＯＮ動作時のドレイン電流を小さくするようゲート幅を縮小するということが考えられる。入力信号がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化した場合で考えると、この方法により、ノードＷ５２の電位をより速く低下させることが可能となり、出力信号ＯＵＴのＨレベル（ＶＤＤ３）からＬレベル（ＶＳＳ）への遅延時間の増加を抑制できる。しかし、入力信号がＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ）に変化した場合で考えると、Ｐ型トランジスタＰ５２のドレイン電流の減少により、ノードＷ５２の電位をＨレベル（ＶＤＤ３）にする時間が増加するため、出力信号ＯＵＴのＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ３）への遅延時間が増加してしまう欠点が生じる。
　このように、前記従来のレベルシフト回路では、ノードＷ５２の立上り時間と立下り時間の両方を同時に改善することができなかった。そして、出力端子ＯＵＴの信号遅延は、ノードＷ５２の電位の立上り時間と立下り時間との両方に依存するため、この回路構成では、低電圧源の低電圧設定時での遅延時間の増加を抑制することが困難であった。
　そこで、この低電圧源の低電圧設定時の問題を解決するために、従来、例えば特許文献１に開示されるレベルシフト回路が提案されている。
　前記提案のレベルシフト回路を図６に示す。同レベルシフト回路は、ノードＷ５１、ノードＷ５２をプリチャージ制御する構成を持ち、前記ノードＷ５１、ノードＷ５２のＨレベル（ＶＤＤ３）からＬレベル（ＶＳＳ）への電位変化を検出する点が特徴である。
　具体的に、同図のレベルシフト回路は、前記図５のレベルシフト回路に対して、Ｎ型トランジスタＮ５１、Ｎ５２と接地（ＶＳＳ）との間に、各々Ｎ型トランジスタＮ５３、Ｎ５４が接続され、Ｐ型トランジスタＰ５１、Ｐ５２のゲート同士がクロスカップル接続される代わりに、Ｎ型トランジスタＮ５３のゲートとＰ型トランジスタＰ５１のゲートとを接続し、Ｎ型トランジスタＮ５４のゲートとＰ型トランジスタＰ５２のゲートとを接続することにより、ノードＷ５１、Ｗ５２に対して各々プリチャージ動作を行う。
　更に、ＮＡＮＤ回路Ｎａｎｄ５１、Ｎａｎｄ５２、及びインバータＩＮＶ５１、５２が配置される。前記ＮＡＮＤ回路Ｎａｎｄ５１は、ノードＷ５１とＮＡＮＤ回路Ｎａｎｄ５２の出力信号を受け、ＮＡＮＤ回路Ｎａｎｄ５２は、ノードＷ５２とＮＡＮＤ回路Ｎａｎｄ５１の出力信号を受ける。インバータＩＮＶ５１は、ＮＡＮＤ回路Ｎａｎｄ５１の出力信号を受けると共に、その出力はＰ型トランジスタＰ５１のゲートとＮ型トランジスタＮ５３のゲートとに接続され、インバータＩＮＶ５２は、ＮＡＮＤ回路Ｎａｎｄ５２の出力信号を受けると共に、その出力はＰ型トランジスタＰ５２のゲートとＮ型トランジスタＮ５４のゲートとに接続される。これにより、ノードＷ５１、Ｗ５２の電位の低下の検出と、それ等ノードＷ５１、Ｗ５２のプリチャージ動作を制御する。
　更に、ノードＷ５１、Ｗ５２がフローティング状態とならないようにするために、ノードＷ５１とノードＷ５２との間には、抵抗値が大きく設定されたプルアップ用の抵抗Ｒ５４が接続される。また、出力端子ＯＵＴは、インバータＩＮＶ５３で構成される出力回路を介して、ＮＡＮＤ回路Ｎａｎｄ５２の出力に接続される。
　前記従来のプリチャージ制御機能を持つレベルシフト回路では、例えば入力信号がＨレベル（ＶＤＤ）の場合には、ノードＷ５１、Ｗ５２は共にＨレベル（ＶＤＤ３）にあって、ＮＡＮＤ回路Ｎａｎｄ５１の出力はＨレベル（ＶＤＤ３）、ＮＡＮＤ回路Ｎａｎｄ５２の出力はＬレベル（ＶＳＳ）にあって、ＮＡＮＤ回路Ｎａｎｄ５１、Ｎａｎｄ５２によって構成されたラッチ回路は、出力論理が保持された状態にある。更に、インバータＩＮＶ５１の出力はＬレベル（ＶＳＳ）、インバータＩＮＶ５２の出力はＨレベル（ＶＤＤ３）にあって、Ｐ型トランジスタＰ５１はＯＮ状態にあって高電圧源ＶＤＤ３と接続する一方、Ｎ型トランジスタＮ５３がＯＦＦ状態にあって接地（ＶＳＳ）との接続を絶つことにより、ノードＷ５１を高電圧源ＶＤＤ３と同電位までプリチャージしている。一方、Ｐ型トランジスタＰ５２はＯＦＦ状態にあって高電圧源ＶＤＤ３との接続を絶つ一方、Ｎ型トランジスタＮ５４はＯＮ状態にあってＮ型トランジスタＮ５２と接地とを接続しており、ノードＷ５２は、ＯＮ状態のＰ型トランジスタＰ５１及びプルアップ用の抵抗Ｒ５４並びにＯＦＦ状態のＮ型トランジスタＮ５２によって、高電圧源ＶＤＤ３の高電位にプルアップされている。
　この状態から入力信号がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化した状態遷移時には、Ｎ型トランジスタＮ５１がＯＦＦ動作すると共に、Ｎ型トランジスタＮ５２のＯＮ動作によってノードＷ５２はＯＮ状態のＮ型トランジスタＮ５４を介して接地と接続され、電位が低下する。ノードＷ５２の電位がＮＡＮＤ回路Ｎａｎｄ５２のスイッチングレベルよりも低くなると、ＮＡＮＤ回路Ｎａｎｄ５２の出力はＨレベル（ＶＤＤ３）に、更にＮＡＮＤ回路Ｎａｎｄ５１の出力はＬレベル（ＶＳＳ）に反転し、出力端子ＯＵＴの出力論理がＨレベル（ＶＤＤ３）からＬレベル（ＶＳＳ）に反転する。更に、インバータＩＮＶ５１の出力論理はＨレベル（ＶＤＤ３）に、インバータＩＮＶ５２の出力論理はＬレベル（ＶＳＳ）に反転することにより、Ｎ型トランジスタＮ５４がＯＦＦ状態となってノードＷ５２と接地との接続を絶つ一方、Ｐ型トランジスタＰ５２がＯＮ状態となって高電圧源ＶＤＤ３とを接続することにより、ノードＷ５２は高電圧源ＶＤＤ３と同電位にプリチャージされる。更に、Ｐ型トランジスタＰ５１がＯＦＦ状態となる一方、Ｎ型トランジスタＮ５３がＯＮ状態となり、プリチャージ状態であったノードＷ５１はＯＮ状態のＰ型トランジスタＰ５２及びプルアップ用抵抗Ｒ５４並びにＯＦＦ状態のＮ型トランジスタＮ５１によって高電圧源ＶＤＤ３にプルアップされ、次の入力信号の変化待ち状態となる。
　以上、入力信号がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化した場合について説明したが、その逆の場合も同様である。このようにして、Ｈレベル及びＬレベルの信号を前記レベル変換回路で変換し、電圧レベルの異なったＨレベル及びＬレベルの信号を生成することができる。
　以上説明したように、図６のレベルシフト回路では、出力端子ＯＵＴの遅延が、ノードＷ５１及びノードＷ５２の何れでもＨレベル（ＶＤＤ３）からＬレベル（ＶＳＳ）への変化によって決定され、ノードＷ５１及びノードＷ５２のＬレベル（ＶＳＳ）からＨレベル（ＶＤＤ３）への変化に依存しない。このため、プルアップ用抵抗Ｒ５４の抵抗値を大きく設定することによって、ノードＷ５１及びノードＷ５２のＨレベル（ＶＤＤ３）からＬレベル（ＶＳＳ）への変化をより速くすることが可能であり、低電圧源の低電圧設定時の遅延時間の増加を有効に抑制することができる。
特開２００１－２９８３５６号公報
　しかしながら、前記提案された図６のレベルシフト回路は、既述の通り、低電圧源（ＶＤＤ）の電圧値がＮ型トランジスタＮ５１、Ｎ５２の閾値電圧近辺まで低電圧に設定された場合にも、従来の図５のレベルシフト回路よりも高速に動作することができるのだが、低電圧源（ＶＤＤ）の電圧値がＮ型トランジスタＮ５１、Ｎ５２の閾値電圧よりも大値の電圧（以下、通常電圧という）に設定した場合には、入力信号の状態遷移から出力信号の状態遷移までの時間遅延が大きいという課題がある。その原因は、論理段数が多い構成も一因であるが、図６のノードＷ５３及びノードＷ５４につながるトランジスタ数が多く、それ等ノードの負荷容量が大きくなるため、このノードＷ５４（ラッチ回路の出力ノード）の立上り及び立下り遅延が増大するというのが大きな要因であることが判った。前記ノードＷ５３及びノードＷ５４につながるトランジスタ数が更に多くなる応用回路例も一般的に採用されており、この場合には更に遅延が増大する。その例を図７に示す。
　前記図７に示したレベルシフト回路は、図示しないが、その後段に配置される高電圧源（ＶＤＤ３）駆動の回路と、その前段に配置される低電圧源（ＶＤＤ）駆動の回路との間に位置するが、昨今の低消費電力化を目的として、漏れ電流の大きい低電圧源（ＶＤＤ）駆動の回路に対して低電圧源（ＶＤＤ）からの電源供給を停止遮断し、高電圧源ＶＤＤ３の電圧のみを後段の回路に印加供給する場合に、対処可能な機能を持つ回路である。この機能によって、図６のレベルシフト回路では、以下に説明するような不具合が起り得るのだが、図７のレベルシフト回路では、その不具合を回避することができる。以下、具体的に説明すると、次の通りである。
　図７に示したレベルシフト回路において、図６との相違点は、図６のインバータＩＮＶ５１、ＩＮＶ５２が図７ではそれぞれＮＯＲ回路Ｎｏｒ５１、Ｎｏｒ５２となっている点と、図６の２入力のＮＡＮＤ回路Ｎａｎｄ５１、Ｎａｎｄ５２が図７ではそれぞれ３入力のＮＡＮＤ回路Ｎａｎｄ５３、Ｎａｎｄ５４となっている点と、図７では新たに３つの制御信号Ｃ５１、Ｃ５２、Ｃ５３が追加されている点である。
　図６のレベルシフト回路は、高電圧源ＶＤＤ３のみが印加され、低電圧源ＶＤＤが遮断されている場合には、入力信号及びその反転信号が不定となるため、Ｎ型トランジスタＮ５１及びＮ型トランジスタＮ５２のゲート電位が不定となる。仮にこの電位が中間電位になっていると、Ｎ型トランジスタＮ５３とＮ型トランジスタＮ５４との何れか一方は必ずＯＮ状態となっているので、貫通電流が常時流れるという不具合を引き起こす。また、このように貫通電流が流れると、ノードＷ５１又はＷ５２の電位も中間電位となる可能性があり、更に次段も中間電位になるというように、不定電位が伝播し、貫通電流が流れ、出力が確定しないという問題が生じる。
　これに対し、図７に示したレベルシフト回路は、高電圧源ＶＤＤ３のみが印加され、低電圧源ＶＤＤが遮断されている場合には、制御信号Ｃ５３をＨレベル（ＶＤＤ３）とすることにより、ＮＯＲ回路Ｎｏｒ５１、Ｎｏｒ５２の出力がＬレベル（ＶＳＳ）となり、この出力を受けるＮ型トランジスタＮ５３、Ｎ５４が双方共にＯＦＦ状態となるので、貫通電流を阻止することができる。また、制御信号Ｃ５１をＨレベル（ＶＤＤ３）、制御信号Ｃ５２をＬレベル（ＶＳＳ）にすることにより、出力端子ＯＵＴの信号をＨレベル（ＶＤＤ３）に確定でき、一方、制御信号Ｃ５１をＬレベル（ＶＳＳ）、制御信号Ｃ５２をＨレベル（ＶＤＤ３）にすることにより、出力端子ＯＵＴの信号をＬレベル（ＶＳＳ）に確定できる。尚、通常動作時、つまり高電圧源ＶＤＤ３と低電圧源ＶＤＤとが共に印加されている場合は、制御信号Ｃ５１をＨレベル（ＶＤＤ３）、制御信号Ｃ５２をＨレベル（ＶＤＤ３）、制御信号Ｃ５３をＬレベル（ＶＳＳ）とすることにより、図６のレベルシフト回路と等価となり、通常のレベルシフト動作を行うことが可能である。
　以上のように、図７に示したレベルシフト回路は、昨今の低消費電力化のために低電圧源（ＶＤＤ）を遮断して前段の回路の動作を停止させた場合に有効であり、このような低消費電力化に対処した構成のレベルシフト回路は今後重要である。
　しかしながら、前記図７に示したレベルシフト回路では、図８に内部構成を詳示したＮＯＲ回路Ｎｏｒ５１、Ｎｏｒ５２、ＮＡＮＤ回路Ｎａｎｄ５３、Ｎａｎｄ５４及びインバータＩＮＶ５３の具体的構成から判るように、ノードＷ５３には８個ものトランジスタＴｒ１～Ｔｒ８がつながり、ノードＷ５４には１０個ものトランジスタＴｒ６～Ｔｒ１５がつながる。このため、これ等のノードＷ５３、Ｗ５４の負荷容量が他のノードと比較してかなり大きくなり、そのため、ノードＷ５３、Ｗ５４の立上り及び立下りの遅延時間が極めて大きくなる。特に、立下りの遅延時間は、この高負荷ノードＷ５３、Ｗ５４を各ＮＡＮＤ回路Ｎａｎｄ５３、Ｎａｎｄ５４の３段直列のＮ型トランジスタにより駆動することとなるため、遅延時間がより一層大きくなる。
　本発明の目的は、低電圧源（ＶＤＤ）の電圧を、入力信号及びその反転信号を受けるトランジスタの閾値電圧近傍にまで低電圧に設定した低電圧設定時にも、入力信号の変化に応じた出力信号の変化までの遅延時間を短縮可能としたレベルシフト回路において、低電圧源（ＶＤＤ）の電圧を通常電圧に設定した通常電圧設定時にも、出力信号の変化までの遅延時間を削減することが可能なレベルシフト回路を提供することにある。
　前記目的を達成するために、本発明では、低電圧源の低電圧設定時での遅延時間を短縮可能としたレベルシフト回路において、その出力段に、立上り及び立下がり遅延が大きくなるノードをバイパスして出力端子の信号を変化させる信号経路を新たに追加する構成を採用する。
　具体的に、請求項１記載の発明のレベルシフト回路は、入力端子及び出力端子を有し、前記入力端子に入力される第１の電圧振幅を持つ入力信号を、第２の電圧振幅を持つ出力信号に変換して前記出力端子に出力するレベルシフト回路であって、プリチャージ回路と、前記プリチャージ回路により、定常時、ハイレベルにプリチャージされる第１のノード及び第２のノードと、前記入力信号がロウレベルからハイレベルへ変化する際に、前記第１のノードをロウレベルにディスチャージする第１のディスチャージ回路と、前記入力信号がハイレベルからロウレベルへ変化する際に、前記第２のノードをロウレベルにディスチャージする第２のディスチャージ回路と、前記第１のノードと前記第２のノードに接続され、前記第１のノードのロウレベルへの変化により出力がロウレベルにリセットされ、前記第２のノードのロウレベルへの変化により出力がハイレベルにセットされ、前記プリチャージ回路を制御するラッチ回路と、前記ラッチ回路の出力を入力とする出力回路とを備え、前記出力回路は、更に、前記第１のノードの信号と、前記第２のノードの反転信号とを入力とするか、又は、前記第１のノードの反転信号と、前記第２のノードの信号とを入力とすることを特徴とする。
　請求項２記載の発明は、前記請求項１記載のレベルシフト回路において、前記出力回路において、前記第１又は第２のノードの反転信号を受けるノードは、前記ラッチ回路の出力ノードの負荷容量よりも小さい負荷容量を持つことを特徴とする。
　請求項３記載の発明は、前記請求項１記載のレベルシフト回路において、前記出力回路において、前記第１又は第２のノードの反転信号を受けるノードは、前記ラッチ回路の出力ノードに繋がるトランジスタ数よりも少ない個数のトランジスタのみが接続されていることを特徴とする。
　請求項４記載の発明は、前記請求項１記載のレベルシフト回路において、前記出力回路は、前記第１及び第２のノードの両信号を受けて反転動作し始め、その後、前記ラッチ回路の出力を受けてその反転動作を保持することを特徴とする。
　請求項５記載の発明は、前記請求項１記載のレベルシフト回路において、前記ラッチ回路は、ラッチ動作に応じて前記プリチャージ回路のプリチャージ動作を制御するプリチャージ制御回路を有することを特徴とする。
　請求項６記載の発明は、前記請求項１記載のレベルシフト回路において、前記第１及び第２のノードの何れか一方が前記プリチャージ回路によりプリチャージされているとき、他方のノードをハイレベルにプルアップするプルアップ用素子を備えることを特徴とする。
　請求項７記載の発明は、前記請求項１記載のレベルシフト回路において、前記第１及び第２のディスチャージ回路はトランジスタで構成され、前記第１の電圧振幅の電圧を生成する電圧源は、前記トランジスタの閾値電圧近傍の電圧に等しい生成電圧に設定されることを特徴とする。
　請求項８記載の発明は、前記請求項１記載のレベルシフト回路において、前記第１及び第２のディスチャージ回路はトランジスタで構成され、前記第１の電圧振幅の電圧を生成する電圧源は、前記トランジスタの閾値電圧近傍の電圧よりも高い生成電圧に設定されることを特徴とする。
　請求項９記載の発明は、前記請求項５記載のレベルシフト回路において、前記プリチャージ制御回路は、前記第１の電圧振幅の電圧を生成する電圧源からの電圧供給の停止時に、制御信号を受けて、強制的にプリチャージするように前記プリチャージ回路を制御することを特徴とする。
　請求項１０記載の発明は、前記請求項９記載のレベルシフト回路において、前記ラッチ回路は、前記第１の電圧振幅の電圧を生成する電圧源からの電圧供給の停止時に、他の制御信号を受けて、前記出力端子の出力信号をハイ又はローレベルに確定することを特徴とする。
　以上により、請求項１～１０記載のレベルシフト回路では、入力信号の変化時には、プリチャージされた第１又は第２のノードがＨレベルからＬレベルに変化し、これに応じて出力端子の信号が変化するので、第１又は第２のノードのＬレベルからＨレベルへの変化に依存しない。従って、低電圧源の低電圧設定時にも、出力端子での信号変化の遅延時間の増加を有効に抑制することが可能である。
　更に、低電圧源の通常電圧設定時には、第１又は第２のノードの電位変化がラッチ回路をバイパスして出力回路に伝播し、この出力回路はラッチ回路の出力の変化の前の段階で早期に出力変化を始めるので、出力端子の信号変化が早くなり、出力端子での信号変化の遅延時間が削減される。
　また、低電圧源の低電圧設定時にも、第１又は第２のノードの電位変化がラッチ回路をバイパスして出力回路に伝播するので、前記低電圧源の通常電圧設定時と同様に、出力端子での信号変化の遅延時間が削減される。
　以上の構成説明したように、請求項１～１０記載のレベルシフト回路によれば、出力端子での信号変化の遅延が第１及び第２のノードのＨレベルからＬレベルへの変化によって決定され、ＬレベルからＨレベルへの変化に依存しないので、低電圧源の低電圧設定時での出力端子での信号変化の遅延時間の増加を有効に抑制しつつ、低電圧源の通常電圧設定時及び低電圧設定時にも、出力端子での信号変化の遅延時間を効果的に削減できる効果を奏する。
図１は本発明の実施形態１のレベルシフト回路の構成を示す図である。 図２は同レベルシフト回路の変形例を示す図である。 図３は本発明の実施形態２のレベルシフト回路の構成を示す図である。 図４は同レベルシフト回路の変形例を示す図である。 図５は従来のレベルシフト回路の構成を示す図である。 図６は同従来のレベルシフト回路を改良した従来のレベルシフト回路の構成を示す図である。 図７は同改良レベルシフト回路の変形例を示す図である。 図８は同改良レベルシフト回路の要部の具体的構成を示す図である。
　以下、図面を参照して、本発明の実施形態のレベルシフト回路について説明する。
　（実施形態１）
　図１は本発明の実施形態１のレベルシフト回路の構成を示す。
　同図において、ＩＮは低電圧源（ＶＤＤ）の低電圧を第１の電圧振幅とする信号が入力される入力端子、ＩＮＶ０は前記入力端子ＩＮに入力される信号を反転するインバータであって、前記低電圧源（ＶＤＤ）で動作する。図１のレベルシフト回路において、前記インバータＩＮＶ０以外の素子は全て高電圧源（ＶＤＤ３）で動作する。
　ノードＷ１と接地との間には、直列に２個のＮ型トランジスタＮ１、Ｎ３が配置されると共に、ノードＷ２と接地との間にも、直列に２個のＮ型トランジスタＮ２、Ｎ４が配置される。前記Ｎ型トランジスタＮ１、Ｎ２は、相互に相補信号を受ける１対のＮ型トランジスタであって、一方のＮ型トランジスタＮ１（第１のディスチャージ回路）はゲートに前記入力端子ＩＮの信号を受け、他方のＮ型トランジスタＮ２（第２のディスチャージ回路）はゲートに前記インバータＩＮＶ０からの反転信号を受ける。
　ここで、前記低電圧源（ＶＤＤ）の電圧値に言及すると、その電圧値は、前記相補信号を受ける１対のＮ型トランジスタＮ１、Ｎ２の閾値電圧近傍の電圧に等しい生成電圧（例えば０．７Ｖ）に設定されても良いし、その閾値電圧よりも高い生成電圧（例えば１．５Ｖ）に設定されても良い。高電圧源（ＶＤＤ３）の高電圧は例えば３．３Ｖに設定される。
　前記ノードＷ１と高電圧源ＶＤＤ３との間にはＰ型トランジスタＰ１が配置され、ノードＷ２と高電圧源ＶＤＤ３との間にはＰ型トランジスタＰ２が配置される。Ｎ型トランジスタＮ３のゲートと前記Ｐ型トランジスタＰ１のゲートとが接続され、Ｎ型トランジスタＮ４のゲートと前記Ｐ型トランジスタＰ２のゲートとが接続される。これ等の構成により、１対のＰ型トランジスタＰ１、Ｐ２はノードＷ１とノードＷ２への電荷供給を行い、１対のＮ型トランジスタＮ３、Ｎ４はノードＷ１とノードＷ２とを接地から切り離して、ノードＷ１（第１のノード）とノードＷ２（第２のノード）とを各々高電圧源ＶＤＤ３の高電圧にプリチャージするプリチャージ回路ＰＣが構成される。
　また、図１のレベルシフト回路では、２個のＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２及び２個のインバータＩＮＶ１、ＩＮＶ２が配置される。前記ＮＡＮＤ回路Ｎａｎｄ１は、ノードＷ１とＮＡＮＤ回路Ｎａｎｄ２の出力信号を受け、ＮＡＮＤ回路Ｎａｎｄ２は、ノードＷ２とＮＡＮＤ回路Ｎａｎｄ１の出力信号を受ける。また、前記インバータＩＮＶ１は、ＮＡＮＤ回路Ｎａｎｄ１の出力信号を受けると共に、その出力はＰ型トランジスタＰ１のゲートとＮ型トランジスタＮ３のゲートとに接続され、インバータＩＮＶ２は、ＮＡＮＤ回路Ｎａｎｄ２の出力信号を受けると共に、その出力はＰ型トランジスタＰ２のゲートとＮ型トランジスタＮ４のゲートとに接続される。以上の構成により、ノードＷ１、Ｗ２の電位の低下の検出を行ってラッチ動作を行うと共にプリチャージ回路ＰＣの４個のトランジスタＰ１、Ｐ２、Ｎ１、Ｎ２の動作を制御するラッチ回路ＬＡを構成する。更に、前記２個のインバータＩＮＶ１、ＩＮＶ２により、プリチャージ回路ＰＣのプリチャージ動作を制御するプリチャージ制御回路ＰＣＣを構成する。
　尚、図１のレベルシフト回路には、ノードＷ１及びノードＷ２がフローティング状態とならないようにするために、ノードＷ１とノードＷ２との間には、抵抗値が大きく設定されたプルアップ用の抵抗（プルアップ用素子）Ｒ４が配置される。この抵抗Ｒ４を構成する素子は種類を問わず、例えば、ゲートを接地（ＶＳＳ）に接続して零電位に固定したＰ型トランジスタ素子で構成しても良い。
　更に、出力端子ＯＵＴと高電圧源ＶＤＤ３との間には、直列に２個のＰ型トランジスタＰ３、Ｐ４が配置され、それと並列にＰ型トランジスタＰ５が配置される。一方、出力端子ＯＵＴと接地（ＶＳＳ）との間には、直列に２個のＮ型トランジスタＮ５、Ｎ６が配置され、それと並列にＮ型トランジスタＮ７が配置される。また、ノードＷ２を入力とするインバータＩＮＶ３が配置される。Ｐ型トランジスタＰ３及びＮ型トランジスタＮ５のゲートにはＮＡＮＤ回路Ｎａｎｄ２の出力点（ラッチ回路ＬＡの出力ノードＷ４）が接続される。また、Ｐ型トランジスタＰ５及びＮ型トランジスタＮ６のゲートには第１のノードＷ１の信号が入力され、Ｐ型トランジスタＰ４及びＮ型トランジスタＮ７のゲートには、前記第２のノードＷ２の信号がインバータＩＮＶ３で反転されて入力される。以上の構成により、出力回路ＯＣを構成しており、前記出力回路ＯＣにより、高電圧源（ＶＤＤ３）の高電圧を第２の電圧振幅とする出力信号を出力端子ＯＵＴから出力する構成である。
　以上のように構成されたレベルシフト回路について、以下、その動作を説明する。
　図１に示すレベルシフト回路では、例えば入力信号がＨレベル（ＶＤＤ）の場合には、ノードＷ１、Ｗ２は共にＨレベル（ＶＤＤ３）にあって、ＮＡＮＤ回路Ｎａｎｄ１の出力はＨレベル（ＶＤＤ３）、ＮＡＮＤ回路Ｎａｎｄ２の出力はＬレベル（ＶＳＳ）にあって、ＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２を含むラッチ回路ＬＡは、出力論理が保持された状態にある。更に、インバータＩＮＶ１の出力はＬレベル（ＶＳＳ）、インバータＩＮＶ２の出力はＨレベル（ＶＤＤ３）にあって、Ｐ型トランジスタＰ１はＯＮ状態にあって高電圧源ＶＤＤ３と接続する一方、Ｎ型トランジスタＮ３がＯＦＦ状態にあって接地との接続を絶つことにより、ノードＷ１を高電圧源ＶＤＤ３と同電位までプリチャージしている。一方、Ｐ型トランジスタＰ２はＯＦＦ状態にあって高電圧源ＶＤＤ３との接続を絶つ一方、Ｎ型トランジスタＮ４はＯＮ状態にあってＮ型トランジスタＮ２と接地とを接続しており、ノードＷ２は、ＯＮ状態Ｐ型トランジスタＰ１及び抵抗値が大きく設定されたプルアップ用の抵抗Ｒ４並びにＯＦＦ状態のＮ型トランジスタＮ２によって、高電圧源ＶＤＤ３にプルアップされている。このように、ノードＷ１、Ｗ２は共にＨレベル（ＶＤＤ３）であり、ＮＡＮＤ回路Ｎａｎｄ２の出力はＬレベル（ＶＳＳ）であり、インバータＩＮＶ３の出力はＬレベル（ＶＳＳ）であるので、出力回路ＯＣでは、その内部のＰ型トランジスタＰ３、Ｐ４、Ｎ型トランジスタＮ６はＯＮ状態、Ｐ型トランジスタＰ５、Ｎ型トランジスタＮ５、Ｎ７はＯＦＦ状態にある。このため、出力端子ＯＵＴはＨレベル（ＶＤＤ３）となり、入力信号の電圧レベルが変換された信号が出力されている。
　この状態から、入力信号がＬレベル（ＶＳＳ）に変化した状態遷移時には、Ｎ型トランジスタＮ１がＯＦＦ動作すると共に、Ｎ型トランジスタＮ２（第２のディスチャージ回路）のＯＮ動作によって、それまでプルアップ用の抵抗Ｒ４で高電圧（ＶＤＤ３）にプルアップされていたノードＷ２はＯＮ状態のＮ型トランジスタＮ４を通じて接地と接続され、電位が低下して、Ｌレベルへとディスチャージする。ノードＷ２の電位の低下により、ＮＡＮＤ回路Ｎａｎｄ２とインバータＩＮＶ３は、それぞれの出力ノードＷ４、Ｗ５をＨレベル（ＶＤＤ３）へと引き上げ始める。ここで、ノードＷ５は、その接続されるトランジスタが、出力回路ＯＣの２個のトランジスタＮ７、Ｐ４と、インバータＩＮＶ３を構成する２個のトランジスタ（インバータの内部構成は例えば図８のインバータＩＮＶ５３参照）とであって、その接続トランジスタ数が合計４個であり、ノードＷ４（ＮＡＮＤ回路Ｎａｎｄ２の出力ノード）に繋がるトランジスタ数（１０個（図８参照））に比べて半分以下である。このため、ノードＷ５の負荷容量はノードＷ４の負荷容量よりも小さく、ノードＷ４に比べてノードＷ５の方がＨレベル（ＶＤＤ３）に早く到達する。
　これにより、出力回路ＯＣでは、ラッチ回路ＬＡの出力ノードＷ４の信号変化に先立って、Ｎ型トランジスタＮ７がＯＮ状態になり、Ｐ型トランジスタＰ４がＯＦＦ状態となって、出力端子ＯＵＴは高電圧源（ＶＤＤ３）との接続を断たれると共に接地（ＶＳＳ）に接続され始めて、出力端子ＯＵＴが図６の提案レベルシフト回路よりも早くＬレベル（ＶＳＳ）に反転する。
　その後、ラッチ回路ＬＡの出力ノードＷ４も遅れてＨレベル（ＶＤＤ３）に到達し、Ｐ型トランジスタＰ３がＯＦＦ状態になり、Ｎ型トランジスタＮ５がＯＮ状態となって、出力端子ＯＵＴは、Ｎ型トランジスタＮ７と、直列接続されたＯＮ状態のＮ型トランジスタＮ５、Ｎ６とにより、Ｌレベル（ＶＳＳ）を保持する。更に、ＮＡＮＤ回路Ｎａｎｄ１の出力はＬレベル（ＶＳＳ）に反転し、インバータＩＮＶ１の出力論理はＨレベル（ＶＤＤ３）に、インバータＩＮＶ２の出力論理はＬレベル（ＶＳＳ）に反転することにより、Ｎ型トランジスタＮ４がＯＦＦ状態となってノードＷ２と接地との接続を絶つ一方、Ｐ型トランジスタＰ２がＯＮ状態となってノードＷ２を高電圧源ＶＤＤ３に接続することにより、ノードＷ２は高電圧源ＶＤＤ３と同電位にプリチャージされる。ノードＷ２がＨレベル（ＶＤＤ３）になるので、インバータＩＮＶ３の出力が反転し、Ｐ型トランジスタＰ４がＯＮ状態となり、Ｎ型トランジスタＮ７がＯＦＦ状態となるが、直列接続されたＮ型トランジスタＮ５、Ｎ６によって出力端子ＯＵＴはＬレベル（ＶＳＳ）に保持される。プリチャージ状態であったノードＷ１は、Ｐ型トランジスタＰ１がＯＦＦ状態となる一方、Ｎ型トランジスタＮ３がＯＮ状態となってＮ型トランジスタＮ１と接地とを接続し、ノードＷ１はＯＮ状態のＰ型トランジスタＰ２及びプルアップ用の抵抗Ｒ４並びにＯＦＦ状態のＮ型トランジスタＮ１によって高電圧ＶＤＤ３にプルアップされ、次の入力信号の変化待ち状態となる。
　以上、入力信号がＨレベル（ＶＤＤ）からＬレベル（ＶＳＳ）に変化した場合について説明したが、その逆の場合も同様である。このようにして、Ｈレベル及びＬレベルの信号を前記図１のレベルシフト回路で変換し、電圧レベルの異なったＨレベル及びＬレベルの信号を生成することができる。
　以上説明したように、本実施形態では、ノードＷ２から負荷容量の大きいラッチ回路ＬＡを経て出力回路ＯＣに至る信号経路に加えて、前記ノードＷ２からラッチ回路ＬＡをバイパスして出力回路ＯＣに至る負荷容量の小さい信号経路を追加し、これにより、ノードＷ２の信号変化が負荷容量の小さなノードＷ５を通って出力回路ＯＣに早期に伝播して、それに応じて出力回路ＯＣが素早く動作し始めるので、従来提案の図６のレベルシフト回路に比べて、出力端子ＯＵＴの出力信号の状態変化までの遅延を短縮することができる。
　尚、図１に示したレベルシフト回路では、出力回路ＯＣにおいて、Ｐ型トランジスタＰ３及びＮ型トランジスタＮ５のゲートにはＮＡＮＤ回路Ｎａｎｄ２の出力が、Ｐ型トランジスタＰ５及びＮ型トランジスタＮ６のゲートにはノードＷ１が、そして、Ｐ型トランジスタＰ４及びＮ型トランジスタＮ７のゲートにはノードＷ２の反転出力が接続される構成を示したが、本発明は特にこれに限定されるものではなく、ラッチ回路ＬＡのＮＡＮＤ回路Ｎａｎｄ１又はＮａｎｄ２の出力信号の変化よりも早く変化する信号で出力回路ＯＣが動き始めるような回路構成であれば、本発明への適用が可能である。例えば、図２に示すように、出力回路ＯＣのＰ型トランジスタＰ３及びＮ型トランジスタＮ５のゲートにはＮＡＮＤ回路Ｎａｎｄ１の出力が、Ｐ型トランジスタＰ５及びＮ型トランジスタＮ６のゲートにはノードＷ２が、そして、Ｐ型トランジスタＰ４及びＮ型トランジスタＮ７のゲートには、ノードＷ１の反転出力が接続される構成としても、同様に出力端子ＯＵＴの出力信号の変化の遅延時間が短いレベルシフト回路を構成することが可能である。
　（実施形態２）
　次に、本発明の第２の実施形態を説明する。
　図３は本発明の実施形態２のレベルシフト回路の構成を示す。
　図３に示したレベルシフト回路の構成と図１のレベルシフト回路の構成との相違点は、図１のインバータＩＮＶ１、ＩＮＶ２が図３ではそれぞれＮＯＲ回路Ｎｏｒ１、Ｎｏｒ２となっている点と、図１のＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２が図３ではそれぞれ３入力のＮＡＮＤ回路Ｎａｎｄ３、Ｎａｎｄ４となっている点と、図３では新たに３つの制御信号Ｃ１、Ｃ２、Ｃ３が追加されている点のみである。
　図３のレベルシフト回路の動作と図１のレベルシフト回路の動作との相違点は、図３のレベルシフト回路が、高電圧源ＶＤＤ３のみが印加されて低電圧源ＶＤＤが遮断されているという状況に対処可能な機能を有している点にある。
　すなわち、図１のレベルシフト回路では、既述の通り、高電圧源ＶＤＤ３のみが印加され、低電圧源ＶＤＤが遮断されている場合には、入力信号が不定となり、後続の回路に貫通電流が流れる可能性があるが、図３のレベルシフト回路では、制御信号Ｃ３をＨレベル（ＶＤＤ３）とすることにより、プリチャージ制御回路ＰＣＣを構成する２個のＮＯＲ回路Ｎｏｒ１、Ｎｏｒ２の出力がＬレベル（ＶＳＳ）となり、プリチャージ回路ＰＣが強制的にプリチャージ状態となって、Ｎ型トランジスタＮ３、Ｎ４がＯＦＦ状態となるので、貫通電流を阻止することができる。
　また、低電圧源ＶＤＤが遮断されている場合には、他の制御信号Ｃ１をＨレベル（ＶＤＤ３）、他の制御信号Ｃ２をＬレベル（ＶＳＳ）にすることにより、出力端子ＯＵＴをＨレベル（ＶＤＤ３）に確定でき、一方、他の制御信号Ｃ１をＬレベル（ＶＳＳ）、他の制御信号Ｃ２をＨレベル（ＶＤＤ３）にすることにより、出力端子ＯＵＴをＬレベル（ＶＳＳ）に確定できる。尚、通常動作時、つまり高電圧源ＶＤＤ３と低電圧源ＶＤＤとが共に印加されている場合は、制御信号Ｃ１をＨレベル（ＶＤＤ３）、制御信号Ｃ２をＨレベル（ＶＤＤ３）、制御信号Ｃ３をＬレベル（ＶＳＳ）とすることにより、図１のレベルシフト回路と等価となり、通常のレベルシフト動作を行うことができる。
　図３のレベルシフト回路では、ノードＷ３及びノードＷ４につながるトランジスタ数が、図１のレベルシフト回路よりも増加しており、負荷容量が更に大きくなっているため、これ等のノードＷ３、Ｗ４の立上り及び立下りの遅延時間が極めて大きくなっている。特に、立下り遅延時間は、この高負荷ノードをラッチ回路ＬＡのＮＡＮＤ回路Ｎａｎｄ１、Ｎａｎｄ２に含む３段直列のＮ型トランジスタにより駆動することとなるため、このノードの遅延時間がより大きくなる。しかし、本実施形態では、図１のレベルシフト回路と同様に、この負荷容量が大きくなったノードＷ４（ラッチ回路ＬＡの出力ノード）をバイパスして、ノードＷ２（ラッチ回路ＬＡの入力ノード）の電位変化を直接にインバータＩＮＶ３を介した信号経路を通って出力回路ＯＣに伝播させて、出力回路ＯＣを素早く動作させ始めるようにしたので、本実施形態のように機能追加された場合でも、それに起因する遅延増加を抑制することができる。
　尚、図３のレベルシフト回路では、出力回路ＯＣのＰ型トランジスタＰ３及びＮ型トランジスタＮ５のゲートにはＮＡＮＤ回路Ｎａｎｄ４の出力が、Ｐ型トランジスタＰ５及びＮ型トランジスタＮ６のゲートにはノードＷ１が、そして、Ｐ型トランジスタＰ４及びＮ型トランジスタＮ７のゲートにはノードＷ２の反転出力が接続される構成を示したが、本発明は特にこれに限定されるものではなく、要は、ラッチ回路ＬＡのＮＡＮＤ回路Ｎａｎｄ３又はＮａｎｄ４の出力信号の状態変化よりも早く変化する信号でもって出力回路ＯＣが動き始めるような回路構成であれば、本発明への適用が可能である。例えば、図４に示すように、出力回路ＯＣのＰ型トランジスタＰ３及びＮ型トランジスタＮ５のゲートにはＮＡＮＤ回路Ｎａｎｄ３の出力が、Ｐ型トランジスタＰ５及びＮ型トランジスタＮ６のゲートにはノードＷ２が、そして、Ｐ型トランジスタＰ４及びＮ型トランジスタＮ７のゲートにはノードＷ１の反転出力が接続される構成としても、同様に出力端子ＯＵＴの出力信号の変化の遅延時間が短いレベルシフト回路を構成することが可能である。
　以上説明したように、本発明は、低電圧源の低電圧設定時にも遅延時間の増加を有効に抑制できると共に、低電圧源の電圧が通常電圧に設定された通常電圧設定時及び低電圧設定時にも動作が速いレベルシフト回路として有用であり、低電圧源の遮断時の対応機能などを追加しても、遅延が増大することがなく、広くレベルシフト回路として適用可能である。
Ｐ１～Ｐ５　　　　　　　Ｐ型トランジスタ
Ｎ１　　　　　　　　　　Ｎ型トランジスタ（第１のディスチャージ回路）
Ｎ２　　　　　　　　　　Ｎ型トランジスタ（第２のディスチャージ回路）
Ｎ３～Ｎ７　　　　　　　Ｎ型トランジスタ
Ｒ４　　　　　　　　　　プルアップ用抵抗（プルアップ用素子）
Ｗ１　　　　　　　　　　第１のノード
Ｗ２　　　　　　　　　　第２のノード
Ｗ３～Ｗ５　　　　　　　ノード
ＶＤＤ３　　　　　　　　高電圧源
ＶＤＤ 　　　　　　　　 低電圧源
ＶＳＳ 　　　　　　　　 接地
ＩＮ　　　　　　　　　　入力端子
ＯＵＴ 　　　　　　　　 出力端子
ＩＮＶ０～ＩＮＶ３　　　インバータ
Ｎａｎｄ１～Ｎａｎｄ４　ＮＡＮＤ回路
Ｎｏｒ１～Ｎｏｒ２　　　ＮＯＲ回路
Ｃ３　　　　　　　　　　制御信号
Ｃ１、Ｃ２　　　　　　　他の制御信号
ＰＣ　　　　　　　　　　プリチャージ回路
ＬＡ　　　　　　　　　　ラッチ回路
ＯＣ　　　　　　　　　　出力回路
ＰＣＣ　　　　　　　　　プリチャージ制御回路

Claims (10)

  1. 　入力端子及び出力端子を有し、
    　前記入力端子に入力される第１の電圧振幅を持つ入力信号を、第２の電圧振幅を持つ出力信号に変換して前記出力端子に出力するレベルシフト回路であって、
    　プリチャージ回路と、
    　前記プリチャージ回路により、定常時、ハイレベルにプリチャージされる第１のノード及び第２のノードと、
    　前記入力信号がロウレベルからハイレベルへ変化する際に、前記第１のノードをロウレベルにディスチャージする第１のディスチャージ回路と、
    　前記入力信号がハイレベルからロウレベルへ変化する際に、前記第２のノードをロウレベルにディスチャージする第２のディスチャージ回路と、
    　前記第１のノードと前記第２のノードに接続され、前記第１のノードのロウレベルへの変化により出力がロウレベルにリセットされ、前記第２のノードのロウレベルへの変化により出力がハイレベルにセットされ、前記プリチャージ回路を制御するラッチ回路と、
    　前記ラッチ回路の出力を入力とする出力回路とを備え、
    　前記出力回路は、更に、前記第１のノードの信号と、前記第２のノードの反転信号とを入力とするか、又は、前記第１のノードの反転信号と、前記第２のノードの信号とを入力とする
    　ことを特徴とするレベルシフト回路。
  2. 　前記請求項１記載のレベルシフト回路において、
    　前記出力回路において、
    　前記第１又は第２のノードの反転信号を受けるノードは、前記ラッチ回路の出力ノードの負荷容量よりも小さい負荷容量を持つ
    　ことを特徴とするレベルシフト回路。
  3. 　前記請求項１記載のレベルシフト回路において、
    　前記出力回路において、
    　前記第１又は第２のノードの反転信号を受けるノードは、前記ラッチ回路の出力ノードに繋がるトランジスタ数よりも少ない個数のトランジスタのみが接続されている
    　ことを特徴とするレベルシフト回路。
  4. 　前記請求項１記載のレベルシフト回路において、
    　前記出力回路は、
    　前記第１及び第２のノードの両信号を受けて反転動作し始め、その後、前記ラッチ回路の出力を受けてその反転動作を保持する
    　ことを特徴とするレベルシフト回路。
  5. 　前記請求項１記載のレベルシフト回路において、
    　前記ラッチ回路は、
    　ラッチ動作に応じて前記プリチャージ回路のプリチャージ動作を制御するプリチャージ制御回路を有する
    　ことを特徴とするレベルシフト回路。
  6. 　前記請求項１記載のレベルシフト回路において、
    　前記第１及び第２のノードの何れか一方が前記プリチャージ回路によりプリチャージされているとき、他方のノードをハイレベルにプルアップするプルアップ用素子を備える
    　ことを特徴とするレベルシフト回路。
  7. 　前記請求項１記載のレベルシフト回路において、
    　前記第１及び第２のディスチャージ回路はトランジスタで構成され、
    　前記第１の電圧振幅の電圧を生成する電圧源は、前記トランジスタの閾値電圧近傍の電圧に等しい生成電圧に設定される
    　ことを特徴とするレベルシフト回路。
  8. 　前記請求項１記載のレベルシフト回路において、
    　前記第１及び第２のディスチャージ回路はトランジスタで構成され、
    　前記第１の電圧振幅の電圧を生成する電圧源は、前記トランジスタの閾値電圧近傍の電圧よりも高い生成電圧に設定される
    　ことを特徴とするレベルシフト回路。
  9. 　前記請求項５記載のレベルシフト回路において、
    　前記プリチャージ制御回路は、
    　前記第１の電圧振幅の電圧を生成する電圧源からの電圧供給の停止時に、制御信号を受けて、強制的にプリチャージするように前記プリチャージ回路を制御する
    　ことを特徴とするレベルシフト回路。
  10. 　前記請求項９記載のレベルシフト回路において、
    　前記ラッチ回路は、
    　前記第１の電圧振幅の電圧を生成する電圧源からの電圧供給の停止時に、他の制御信号を受けて、前記出力端子の出力信号をハイ又はローレベルに確定する
    　ことを特徴とするレベルシフト回路。
PCT/JP2011/004016 2010-11-12 2011-07-13 レベルシフト回路 WO2012063382A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US13/659,307 US8502592B2 (en) 2010-11-12 2012-10-24 Level shift circuit

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2010-254163 2010-11-12
JP2010254163 2010-11-12

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US13/659,307 Continuation US8502592B2 (en) 2010-11-12 2012-10-24 Level shift circuit

Publications (1)

Publication Number Publication Date
WO2012063382A1 true WO2012063382A1 (ja) 2012-05-18

Family

ID=46050557

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2011/004016 WO2012063382A1 (ja) 2010-11-12 2011-07-13 レベルシフト回路

Country Status (2)

Country Link
US (1) US8502592B2 (ja)
WO (1) WO2012063382A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9553584B2 (en) 2014-12-23 2017-01-24 International Business Machines Corporation Level-shifting latch
US10771045B1 (en) 2019-03-28 2020-09-08 Samsung Electronics Co., Ltd. Apparatus and method for reducing output skew and transition delay of level shifter

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152096A (ja) * 2001-08-31 2003-05-23 Hitachi Ltd 半導体装置
JP2004064632A (ja) * 2002-07-31 2004-02-26 Sony Corp レベルシフト回路

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3477448B2 (ja) 2000-02-10 2003-12-10 松下電器産業株式会社 レベルシフト回路
US6445210B2 (en) 2000-02-10 2002-09-03 Matsushita Electric Industrial Co., Ltd. Level shifter
US7215188B2 (en) * 2005-02-25 2007-05-08 Freescale Semiconductor, Inc. Integrated circuit having a low power mode and method therefor
US7808294B1 (en) 2007-10-15 2010-10-05 Netlogic Microsystems, Inc. Level shifter with balanced rise and fall times

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003152096A (ja) * 2001-08-31 2003-05-23 Hitachi Ltd 半導体装置
JP2004064632A (ja) * 2002-07-31 2004-02-26 Sony Corp レベルシフト回路

Also Published As

Publication number Publication date
US20130043926A1 (en) 2013-02-21
US8502592B2 (en) 2013-08-06

Similar Documents

Publication Publication Date Title
JP4610381B2 (ja) レベルシフト回路及びレベルシフト装置
US6445210B2 (en) Level shifter
US7248076B2 (en) Dual-voltage three-state buffer circuit with simplified tri-state level shifter
EP1592133B1 (en) N-domino output latch with accelerated evaluate path
US20070146034A1 (en) True single phase clock flip-flop
KR20050034758A (ko) 전력 소모 감소를 위한 이벤트 구동의 동적 논리 회로
US8063673B2 (en) Transit state element
US5532625A (en) Wave propagation logic
US6876232B2 (en) Methods and arrangements for enhancing domino logic
JP2001298356A (ja) レベルシフト回路
US20150303921A1 (en) Wide-range level-shifter
US8362806B2 (en) Keeper circuit
JP2006325210A (ja) 低電力ルーティングマルチプレクサ
CN110495099B (zh) 高速电平移位器
US7348806B2 (en) Accelerated N-channel dynamic register
US8035425B2 (en) Active echo on-die repeater circuit
WO2012063382A1 (ja) レベルシフト回路
US6437602B1 (en) Fully dynamic logic network circuits
US7382161B2 (en) Accelerated P-channel dynamic register
US7880513B2 (en) Repeater circuit with staged output
US8004307B2 (en) Static-dynamic-dynamic repeater circuit
US8030960B2 (en) Converting dynamic repeaters to conventional repeaters
JP4263963B2 (ja) レベルシフト回路
US6373292B1 (en) Low voltage differential logic
US7511551B2 (en) Voltage converter and method of performing the same

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 11840303

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 11840303

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP