KR20050034758A - 전력 소모 감소를 위한 이벤트 구동의 동적 논리 회로 - Google Patents

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Abstract

입력, 중간 노드, 출력 및 이러한 것들의 조합에서와 같이, 디지털 논리 회로 내에서 클록 신호가 소망의 상태 변화를 일으키지 않는 경우 상기 디지털 논리 회로로의 상기 클록 신호 천이의 통과를 차단함으로써 상기 디지털 논리 회로 내의 전력을 감소시키기 위한 방법 및 회로에 대해 개시한다. 예를 들어, 클록 신호 천이가 수신되면 인입 클록이 차단되지 않지만, 소정 세트의 논리 회로가 출력 상태의 변화를 일으키면 인입 클록이 차단된다. 다른 예를 들면, 입력 신호가 출력 신호와 일치하여, 클록 천이의 수신이 래치된 출력에서 소망하는 상태 변화를 일으키지 않으면 인입 클록이 데이터 플립-플롭에서 차단된다. 본 발명에 따르면, 조합 및/또는 순차 논리 회로단의 전력을 감소하여 게이트 용량의 무효한 충방전을 축소한다.

Description

전력 소모 감소를 위한 이벤트 구동의 동적 논리 회로 {EVENT DRIVEN DYNAMIC LOGIC FOR REDUCING POWER CONSUMPTION}
본 출원은 2002년 9월 3일에 출원된 미국 가특허출원 제60/408,407호의 우선권을 주장하는 바이며, 상기 문헌에 본 명세서에 원용된다.
연방정부의 지원에 따른 조사 또는 개발에 관한 서명
적용하지 않음
콤팩트 디스크로 제출한 참조문헌의 원용
적용하지 않음
본 발명은 일반적으로 디지털 논리 회로에 관한 것이며, 특히 참 논리 동작이 수행된 후 회로 내에서만 클록 신호가 전파되는 이벤트 구동 논리를 사용하여 전력 소모를 감소시키는 것에 관한 것이다.
종래의 논리 회로는 흔히 회로 내에서 상태 변화를 동기화하기 위한 회로 내에 다양한 게이팅 레벨로 수신되는 클록 신호를 사용하여 여러 조건 및 다른 유사한 문제를 제거한다. 그 결과, 각각의 논리 블록이나 섹션 내에 다수의 게이트를 적용한다. 클록 활동에 뒤이어 충방전을 반복하는 게이트마다 소정의 게이트 용량이 존재한다. 결과적으로, 순수한 회로 활동 결과가 아닐 때에도 반복적인 충방전에 의해 회로 전력 소모가 증가한다. 또한, 클록 신호 부하가 상당히 증가한다.
예를 들어, 도 1은 데이터 입력(12) 및 데이터 출력(14)을 갖는 CMOS 정적 논리에서 수행되는 4 입력 AND 게이트(10)를 도시한다. 노드 A에서의 전압이 트랜지스터(16a, 18a, 20a, 22a)를 통해 Vss(논리 상태 = "low")로 방전될 수 있도록 하기 위해서는 모든 4 입력(12)(IN1 - IN4)이 "high"를 유지해야만 한다. 노드 A가 인버터(24)에서low로 구동되면, 신호 출력 OUT(14)는 VDD(논리 상태 = "high")로 천이된다. CMOS 정적 논리는 극히 안정적으로 구성되고 종래의 회로 설계, 특히 집적회로 내에서 폭넓게 사용된다는 것을 이해하여야 한다. 이러한 정적 기술의 한 가지 단점은 각각의 입력 신호가 PMOS 및 NMOS 트랜지스터 모두에 게이트되고, 이에 의해 입력들이 큰 게이트 부하 용량 및 그 관련 충전 지연을 겪게 된다는 것이다.
CMOS 정적 논리의 속도를 향상시키기 위해, 다양한 종류의 동적 논리가 제안되어 왔다. 이렇게 제안된 설계의 목적은 게이트 부하를 최소화하고 클록 신호에 응답하여 회로 동작을 제어하기 위한 것이다. 동적 논리 회로 역시 디지털 논리부 또는 장치 내에서 다양한 논리단들 사이의 신호 상태 변화를 동기화하는 준비된 수단을 제공한다.
도 2는 흔히 "도미노" 논리라 하는 동적 논리로 실행되는 종래의 4 입력 AND 게이트(30)를 도시한다. 입력(32)(IN1 - IN4)은 트랜지스터(36, 38, 40, 42)에 각각 접속된다. 키퍼 회로(keeper circuit)(52)를 구비한 출력 인버터(50)는 출력 신호 OUT(34)를 구동한다. CLK가 low로 진행하는 것에 응답하여, 노드 A 및 출력 신호 OUT(34)는 VDD(high) 및 VSS(low) 레벨에서 각각 사전 충전된다. 트랜지스터(48)는 사전 충전 동안 비활성 상태를 유지하고 입력 상태는 노드 A의 사전 충전에 영향을 주지 않는다는 것에 유념하라.
상기 사전 충전은, 도시된 회로에서 발생하지만 클록이 low 상태로 유지되는 "사전 충전 단계"라 하는 클록 단계 동안 수행된다. 그렇지만, 사전 충전 클록 단계는 회로 수행에 따라 극성으로 구성될 수 있거나 다른 조건들을 겪게 될 수 있다는 것에 유념하라.
회로 소자(52)는 노드 A의 전압을 유지하는 "키퍼" 회로로서 수행된다. 도시된 "키퍼"는 소형의 트랜지스터(52)를 사용하여 양호하게 수행되며, 상기 트랜지스터(52)는 노드 A를 구동하는 다른 트랜지스터들보다 높은 온-상태 저항을 나타내며 이에 의해 그 상태가 번복될 수 있다.
클록 신호 CLK(44)가 high 상태로 천이하면, 입력의 상태가 데이터 출력(34)에서 쉽게 반영되는 평가 단계로 진입한다. 상기 평가 단계로 진입할 때 모든 입력(32)이 high로 유지되는 AND 논리 구성을 만족시키는 경우를 상정해 본다. 노드 A는 트랜지스터(36 - 42, 48)를 통해 low로 방전되며, 그래서 출력 신호 OUT(34) high로 스위칭 된다. 평가 단계가 시작함에 따라 임의의 입력(32)이 low로 유지되면, 노드 A는 high로 유지되어 출력 신호 OUT(34)가 low로 유지된다.
각각의 입력은 단일의 NMOS 트랜지스터로 게이트 되며, 결과적인 게이트 부하 용량은 도 1에 도시된 바와 같이 종래의 CMOS 정적 논리에 의해 제공되는 것보다 작다. 전자 이동도는 통상적으로 2배 이상으로 정공 이동도보다 빠르기 때문에 NMOS 트랜지스터의 크기 역시 대응하는 PMOS 트랜지스터의 크기의 1/2 이하이다. 그러므로 동적 논리의 효과적인 게이트 부하 용량은 정적 논리에 의해 나타내어지는 대략 1/3이 될 수 있다. 게이트 부하 용량을 감소시키는 결과로서, 동적 논리는 유사한 CMOS 정적 논리보다 상당히 높은 클록 속도로 동작한다. 통상적인 동적 회로는 거의 동등한 정적 회로보다 약 삼십 퍼센트(30%) 빨리 동작할 수 있다. 그렇지만, 동적 논리 회로는 전력 소모 레벨이 높다.
도 2의 동적 회로(30)의 동작을 고려하면, 클록 신호 CLK(44)의 하강 엣지에서 트랜지스터(46)의 게이트는 클록 신호 CLK(44)에 의해 방전되며, 이에 의해 노드 A를 사전 충전시키는 트랜지스터(46)를 활성화시킨다는 것에 유념하라. 마찬가지로, 트랜지스터(48)의 게이트는 트랜지스터(48)를 활성해제하도록 방전되며, 충전 전류는 출력 OUT(34)의 상태에 관계없이 노드 A로 구동된다. 평가 단계(즉, CLK가 high) 동안, 입력 IN1, IN2 및 IN3이 high로 유지되는 반면 입력 IN4는 low로 유지되는 경우를 상정해 본다. 오프 상태에서 유지되는 트랜지스터(42)의 결과로서, 만족되지 않는 AND 조건이 존재하며, 노드 A의 전압이 방전되지 않고 사전 충전 레벨 VDD(high)에서 유지된다. 그렇지만, 클록 신호 CLK(44)가 low로 천이하면, 트랜지스터(46)는 스위치 온되어 노드 A를 VDD로 충전시키는 반면 트랜지스터(48)의 게이트 용량은 방전된다. 이 회로는 회로 활동이 없어도, 트랜지스터(46 및 48)와 관련된 용량이 클록 입력 CLK(44)이 low나 high로 천이할 때 충방전된다는 것을 나타낸다.
그러므로 종래의 동적 논리 회로에서는, 전술한 바와 같이 클록 신호(CLK)가 논리 회로의 상태가 변화되는지의 여부에 따라 일련의 게이트 용량을 반복적으로 충방전시킨다는 것을 이해할 수 있다. 결과적으로, 활성 클록의 수신을 겪는 동적 논리단 내에서 전력은 항상 소모된다. 도 2에 도시된 4 입력 AND 게이트와 관련해서, 출력 신호의 변화에서 일어날 수 있는 회로 활동의 가능성이 16 가지 중 하나이다(동등한 입력 가능성의 가정 하에). 결과적으로, 16가지의 가능한 입력 조합 중 15가지에 대한 회로 동작 없이도 클록에 의해 전력이 불필요하게 소모된다. 이러한 "비활성" 모드 전력 소모는 4 입력 AND 게이트의 예보다 크거나 작을 수 ㅇ 있고 회로 구성(즉, 입력의 수, 게이팅, 부가적인 조합 회로 및 순차 회로의 사용 등) 및 소정의 응용에서의 신호 활동에 좌우된다는 것을 이해할 수 있다.
도 3은 클록 신호와 관련한 손실이 순차 논리 회로 내에서의 공통적인 문제임을 나타내는 순차 논리 회로(70)를 예시한다. 종래의 플립-플롭 장치(70)(D-FF)는 데이터 입력 D(72) 및 클록 신호 입력 CLK(74)를 갖는 동시에, 상보 출력 Q(76) 및 Q-바(78)가 제공되는 특징으로 도시되어 있다.
플립-플롭 동작 동안, 클록 신호 CLK(74)가 low로 진행하는 동안, 노드 X는 트랜지스터(80)를 통해 VDD(high)로 사전 충전된다. 역변환된 클록 신호 역시 홀수 개의 인버터(82, 84, 86)를 통해 전파하는 클록 신호 CLK(74)로부터 발생된다. 트랜지스터(80, 88, 90)의 OR 결합 그룹화는 노드 X를 위해 제공될 수 있는 반면, 트랜지스터(92, 94 및 96)의 AND 결합 직렬은 노드 X의 방전을 제어하도록 동작할 수 있다. 래칭부는 클록 신호 CLK(74) 및 노드 X의 충전 상태에 응답하여 인버터(106, 108)를 갖는 출력단을 구동하는 4 트랜지스터(98, 100, 102, 104)를 포함하는 것으로 도시되어 있다.
클록 신호 CLK(74)가 low로 천이한 후, 역변환된 클록 신호 CLKD-바는 인버터 전파 지연 후 high로 천이하고, 그래서 트랜지스터(96) 및 트랜지스터(104)는 온 상태로 스위치된다. 출력 데이터는 "키퍼"로서 양호하게 실행되는 인버터(106 및 108)와 결합하여 트랜지스터(98)에 의해 구동된다.
먼저, 노드 Q에서 래치된 데이터가 이전 사이클에서 설정된 바와 같이 low이고 입력 신호 D는 high를 유지하는 상황을 상정해 본다. 이에 따라, 트랜지스터(94)가 온 상태에서 유지되고 그래서, 클록 신호 CLK(74)가 평가 단계로 진입하는 high로 천이하고, 트랜지스터(92) 및 트랜지스터(100)는 스위치 온되며, 인버터(82, 84, 86)와 관련된 전파 지연 후 트랜지스터(96)가 스위치 오프될 때까지 노드 X는 트랜지스터(92, 94 및 96)를 통해 VSS(low) 쪽으로 방전된다. 노드 X가 방전될 때, 트랜지스터(98)가 스위치 온되고 노드 Q(76) 및 Q-바(78)가 각각 high 및 low로 천이된다. 데이터 입력(72)이 low로 유지되면서 상기 래치된 데이터 출력이 high를 유지할 때, 트랜지스터(88)는 스위치 온되고 트랜지스터(94)는 스위치 오프되기 때문에 노드 X는 사전 충전된 high 레벨(VDD)에서 유지된다. 클록 신호 CLK(74)가 high로 천이될 때, 노드 Q(76)은 인버터 전파가 지연된 후 CLKD-바가 low로 천이될 때까지 트랜지스터(100, 102, 104)를 통해 VSS(low)로 방전된다. 결론적으로, 노드 Q(76)에서 상기 래치된 데이터는 high에서 low로 천이하고 Q-바는 high로 천이한다.
이러한 플립-플롭은 고주파수 파이프라인 아키텍처의 실행을 허용하기 위해에 충분히 고주파수로 동작될 수 있다. 불행히도, 반복적인 충방전에 의해 동적 논리 회로 내에서 일어나는 상당한 전력 소모로 인해 회로는 이러한 응용에 바람직하지 않게 된다.
클록 신호 CLK가 high(평가 단계)로 천이하는 경우, 상기 래치된 데이터가 high이고 데이터 입력 D 역시 high일 때, 노드 X는 VSS(low)로 방전되고 노드 Q는 트랜지스터(98)를 통해 VDD(high)에 접속된다는 것을 이해하여야 한다. 그렇지만, 상기 래치된 데이터가 이미 high일 때는, 순수한 회로 활동이 트랜지스터(98)의 동작의 결과로서 발생하지 않으며 클록 신호 CLK(74)는 여전히 트랜지스터(92, 100)의 게이트 용량을 충전해야 한다. 또한, 클록 신호 CLK(74)가 low로 천이할 때는, 트랜지스터(92) 및 트랜지스터(100)의 게이트 용량은 방전되고 지연 펄스 회로가 활성화되어 트랜지스터(96, 104)의 게이트 용량을 충전한다. 이러한 동작들은 클록 신호 CLK(74)가 운용되는 동안 출력 데이터가 불변(high) 상태일 때에도 반복된다. 그 결과, 소망하는 상태 변화가 일어나지 않을 때조차도 부하가 가해지는, 클록 신호 CLK(74)의 비생산적인 활동에 의해 동작 전력의 상당한 백분율이 불필요하게 소모된다.
조합 및 순차 논리 회로는 유사하게 클록 신호의 용량성 부하에 겪게 되고 회로 전력은 순수(생산적인) 회로 활동이 발생하지 않을 때조차도 소모된다는 것을 알 수 있다.
그러므로 동적 논리 신호의 활동에 응답하여 게이트 용량 손실이 낮고 전체적인 회로 동작 전력이 감소되는 논리 회로가 요망된다. 본 발명은 이러한 요망을 충족할 뿐만 아니라, 다른 것도 충족시키면서 이전에 개발된 동적 클록 방법 및 회로의 결함을 극복할 수 있다.
도 1은 정적 CMOS 논리에서 실행되는 종래 4 입력 AND 게이트의 개략도.
도 2는 동적 논리에서 실행되는 종래 4 입력 AND 게이트의 개략도.
도 3은 동적 논리에서 실행되는 종래 플립-플롭 구조(D-FF)의 개략도.
도 4는 본 발명의 실시예에 따라 게이트 용량의 충방전과 연관된 손실을 감소시키도록 클록 경로 제어 회로를 활용하는 것을 도시하는 단일 입력 논리 회로단의 개략도.
도 5는 본 발명의 다른 실시예에 따라 클록 신호 진폭을 제어하는 부가적인 회로를 구비하는 도 4에 도시된 바와 같은 클록 경로 제어 회로를 활용하는 것을 도시하는 단일 입력 논리 회로단의 개략도.
도 6은 본 발명의 실시예에 따라 게이트 용량의 충방전과 연관된 손실을 감소시키도록 클록 경로 제어 회로를 활용하는 것을 도시하는 4 입력 AND 게이트의 개략도.
도 7은 게이트 용량의 충방전과 연관된 손실을 감소시키도록 클록 경로 제어 회로를 활용하는 것을 도시하는 본 발명에 따른 이벤트 구동의 플립-플롭 회로의 개략도.
도 8은 도 7에 도시된 플립-플롭 회로를 위한 시간선도.
도 9는 게이트 용량의 충방전과 연관된 손실을 감소시키도록 대안의 클록 경로 제어 회로를 활용하는 것을 도시하는 본 발명에 따른 이벤트 구동의 플립-플롭 회로의 개략도.
본 발명은 조합 및/또는 순차 동적 회로에서 사용되는 디지털 논리 회로 내에서 전력 소모를 감소시키는 방법 및 장치를 포함한다. 예를 들어, 비록 이 예에 제한되는 것은 아니지만, 디지털 논리 회로의 클록 입력에 인가되는 것과 같은 클록 입력 신호의 상대적 활동을 감소시킴으로써, 용량성 부하가 이에 의해 전력 소모의 용장성 감소에 따라 감소된다. 본 발명은 논리 회로가 통상적으로 적은 개수의 소정의 입력에 대한 출력 조건들과 클록 신호 천이가 수신될 수 있는 중간 조건들을 변화시키기만 한다는 것을 인식한다.
일련의 이전의 회로(예를 들어 동적 조합 회로)는 클록 신호의 수신을 사용하여 게이트 부하 및 데이터 입력마다 관련 전파 지연을 감소시킨다는 것을 이해해야 한다. 대조적으로, 본 발명은 클록 신호가 클록에 의해 구동되는 중간 회로 소자 및 입력에 의해 부가된 부하가 가해질 때를 변조한다. 클록 신호 유용성은 클록 경로 제어 회로를 통해 논리 회로로 클록 신호를 전달함으로써 소망하는 (생산적인) 상태 변화를 일으키는지에 기초하여 클록 경로 제어 회로에 의해 변조된다. 특히, 디지털 논리 회로 내의 상태의 참 논리 평가가 소망하는 상태 변화, 예를 들어 출력 상태 변화를 일으키지 않는다는 것을 나타낼 때, 또는 순차 논리 회로(즉, 복수단 카운터)의 내부 상태를 진보시킬 때, 상기 클록 경로 제어 회로에 의해 클록 신호가 차단된다.
본 명세서에서 정의하는 디지털 논리 회로는 적어도 하나의 출력이 발생되는 조합 및/또는 순차 소자를 포함하는 중간 회로에 접속된 적어도 하나의 입력을 포함한다. 상기 참 논리 평가는 입력, 중간부, 및 출력을 포함하는 회로의 노드 및 현재의 상태에 대한 논리 평가를 포함한다. 상기 논리 평가는 그 현재의 상태에 응답하여 클록 신호를 전달하는 것이 디지털 논리 회로에 대한 소망하는 상태 변화를 일으킬 수 있는지를 결정한다.
구체적으로, 조합 디지털 논리 회로의 예를 고려하면, 입력 상태의 현재의 조합이 클록 천이의 수신 하에 현재의 출력 상태를 변경하지 않는 경우 클록 신호는 예를 들어 통과 트랜지스터에 의해 차단된다. 순차 논리 회로와 관련해서는, 클록 신호의 수신이 그 현재의 입력의 중간 상태로부터 새로운 출력 상태로의 순차 회로의 상태의 진보에 기여할 수 없는 경우 클록 신호가 차단된다. 본 명세서에서 사용되는 "새로운 출력 상태 쪽으로"라는 말은 데이터 출력 상태가 반드시 변화되는 것은 아니지만 내부 상태 변화가 이후에 새로운 출력 상태로 유도되는 것이 일어날 수도 있음을 나타낸다. 본 발명에 따라 이벤트 구동 논리와 함께 실행되는 단순한 데이터 플립-플롭의 경우를 고려하면, 클록 신호는 데이터 입력이 래치된 출력과 다를 때 클록 경로 제어 회로로부터 플립-플롭 회로로 전달될 뿐이다.
회로 내에서의 평가는 본 발명에 따라 다양한 방식으로 수행될 수 있으며 약간의 회로 비용으로 빈번하게 수행될 수 있다. 또한, 클록 신호의 수신이 비생산적인 것으로 증명되는 회로 상태의 일부에 대해서만 클록이 차단되고 이에 의해 소망하는 회로 상태의 변화가 일어나지 않을지라도 전력 감소가 효과적으로 달성됨은 물론이다.
본 발명의 일 관점에 따르면, 예를 들어 회로 입력, 출력, 또는 중간 노드들에서의 조건들에 응답해서 상기 회로가 겪게 되는 상태의 일부에 대해서 회로의 클록 입력이 차단된다. 그 결과, 회로, 또는 회로단은 클록 입력 신호에 묶인 일련의 게이트가 클록 천이가 수신될 때마다 더 이상 용량성 충방전 사이클을 겪지 않기 때문에, 낮은 전력 소산으로 동작한다. 또한, 출력 천이 쪽으로 회로의 상태가 진보하지 않는 중간 회로 내에서 상태 변화들을 제거함으로써 전력이 절약될 수 있음도 물론이다. 이러한 중간 상태 변화의 예가, 출력 천이를 일으키지 않는 중간 충방전과 관련된 다른 것과 함께, 도 3과 관련해서 도시된, 역변환된 그리고 지연된 클록 신호 CLKD-바이다.
본 발명은 일반적으로 클록 디지털 논리 회로의 회로 전력 소모를 감소시키는 장치에 대해 서술되며, 피드백 기능이 수신됨에 따라 상기 클록 디지털 논리 회로로의 클록 신호의 통과를 차단하도록 클록 경로 제어 회로가 구성된다. 예를 들어, 데이터 출력의 소망하는 상태 변화가 상기 클록 디지털 논리 회로의 소정의 데이터 입력에 대한 클록 신호의 수신에 응답하여 일어난다는 것을 상기 수신된 피드백이 나타낼 때에만 상기 클록이 통과된다. 상기 클록 경로 제어 회로는 일반적으로 상기 클록 디지털 논리 회로의 조건들에 응답하는 검출 회로에 의해 제공되는 변조 이후에 상기 선택적으로 차단하는 스위칭 회로를 포함한다. 이 방식으로 클록 신호는 상기 클록 디지털 논리 회로 내의 상태 변화가 클록 신호의 수신에 응답하여 일어나지 없음을 검출하면 차단되며, 이에 의해 상기 클록 신호의 차단은 전력 소산 및 클록 신호의 부하를 낮추면서 회로 상태에는 아무런 영향을 주지 않는다.
본 발명의 다른 관점에 따르면, 본 발명은 제1 논리 회로, 상기 제1 논리 회로를 통해 클록 신호를 수신하는 제2 논리 회로, 및 상기 제2 논리 회로로부터 수신되는 피드백의 기능에 따라 상기 제2 논리 회로로의 상기 제1 논리 회로 내의 클록 신호의 통과를 차단하는 수단을 포함하는 동적 논리 회로 내에서 실행될 수 있다. 클록 신호는 통상적으로 상보 회로를 사용하여 제2 논리 회로 내에서 사전 충전 단계 및 평가 단계의 선택을 제어하며, 상기 상보 회로는 데이터 입력에 접속된 게이팅 회로를 고려할 수 있다. 상기 제2 논리 회로 내의 소망하는 상태 변화를 일으킬 수 있는 경우 상기 클록 신호는 상기 제2 논리 회로로 통과될 뿐이다. 상기 제2 논리 회로는 조합 및/또는 순차 논리 회로를 포함한다. 제1 및 제2 논리 회로는 논리 함수를 실행하도록 구성되는 복수의 상호 접속 스위칭 소자를 포함한다. 클록 신호를 차단하는 수단은 스위칭 회로 및 검출 회로를 포함한다. 스위칭 회로는 상기 클록의 수신이 상기 제2 논리 회로의 출력을 변경하는지를 결정하는 검출 회로에 의해 그 상태가 변조될 때 상기 클록 신호를 차단하는 고 임피던스 모드로 진입한다. 스위칭 소자 및 스위칭 회로는 통상적으로 트랜지스터들이 하나 이상의 소정의 장치 제조 프로세스를 사용해서 제조되는 집적회로(예를 들어, NMOS, CMOS 등) 내에서와 같이, 하나 이상의 트랜지스터로서 수행된다. 상기 클록 신호는 상기 제2 논리 회로의 클록 입력을 소정의 정상적인 상태로 끌어당기는 동안 고 임피던스 모드로 진행하는 통과 트랜지스터에 의해 상기 클록 신호를 격리시킴으로써 양호하게 차단되어, 플로팅 클록 입력으로 인해 오류 클록 신호를 감지하는 것을 방지한다.
제한된 바이어스를 갖는 트랜지스터 등의 레벨 시프터 회로를 사용하여 제1 논리 회로를 통해 제2 논리 회로로 통과되는 클록 신호의 신호 레벨을 감소시킬 수 있으며, 이에 따라 전력 소산 및 클록 신호 부하가 더욱 감소될 수 있다. 예를 들어, 레벨 시프팅은 (예를 들어 FET의 경우) 소정의 바이어스 전압 또는 (예를 들어 바이폴라 장치의 경우) 전류로 구성되는 트랜지스터를 사용하여 달성되어 클록 신호 전류 흐름을 제한할 수 있다.
클록 신호 차단의 상태를 변조하는 검출기는 제2 논리 회로 내에서 발견되는 하나 이상의 중간 또는 출력 상태의 조건, 또는 입력 상태, 출력 상태 및 중간 상태 사이의 비교에 기초하여 클록 신호를 차단할 것인지 통과시킬 것인지를 결정한다. 스위칭 회로는 회로 상태, 비교, 관계와 관련해서 검출기에 의해 활성화되어, 트랜지스터의 저 임피던스 활성 상태를 통해 클록 신호를 제2 논리 회로로 통과시킨다.
일반적으로 조합 동적 논리 회로를 고려하면, 본 발명은 (1) 적어도 하나의 데이터 입력으로부터 데이터 신호를 수신하는 적어도 하나의 트랜지스터; (2) 상기 데이터 입력에 기초하여 데이터 출력의 상태 변화를 트리거링하기 위해 클록 입력상으로 클록 신호를 수신하도록 구성되는 트랜지스터의 출력에 결합되어 게이팅 회로; (3) 상기 출력 데이터의 상태에 응답하여 상기 클록 신호가 상기 게이팅 회로로 통과되는 것을 선택적으로 방지하도록 구성되는 클록 차단 회로를 포함하는 회로로서 수행될 수 있다. 상기 장치는 역변환 또는 비역변환 버퍼를 실행하는 단일의 트랜지스터 등의 단일의 데이터 입력으로 구성되거나, 복수의 입력과 관련되는 논리 함수에 따라 복수의 데이터 입력을 사용할 수 있다. 일련의 서로 다른 조합 논리 함수는 데이터 입력들 사이의 관계에 응답해서, AND 게이트, NAND 게이트, OR 게이트, NOR 게이트, XOR 게이트, 일치 게이트 및 이것들의 조합을 포함하는 본 발명에 따라 수행될 수 있다.
본 발명은 조합 회로, 순차 회로 또는 이것들의 조합과 함께 활용될 수 있다. 순차 회로의 경우를 고려하면, 본 발명에 따른 동적 논리 회로는 (1) 클록 입력 상의 클록 신호 천이에 의해 트리거될 때 데이터 입력 상에 수신되는 데이터 신호에 응답하는 적어도 하나의 데이터 출력을 구비하며, 클록 입력 천이의 이전의 수신에 응답하여 트리거될 때(로딩될 때) 상기 데이터 입력의 상태에 응답하여 이전의 설정에 따라 논리 상태를 유지하고 발생하도록 구성되는 쌍안정 회로; 및 (2) 상기 쌍안정 회로에 결합되며, 상기 데이터 입력에서의 신호와 상기 데이터 출력에서의 신호 사이의 관계에 응답하여 상기 클록 신호 천이의 수신을 차단하도록 구성되는 클록 경로 제어 회로를 일반적으로 포함한다. D 플립-플롭 내에서 발견되는 것과 같이, 입력이 출력과 일치하지 않을 때는 클록이 쌍안정 회로를 통과하지 않는다는 한 가지 관계는 분명하다. 유사한 플립-플롭 또는 다른 형태의 래치는 전력을 절약할 수 있고 클록 신호 부하를 감소시킬 수 있는 본 명세서에서 설명한 바와 같은 이벤트 구동 논리를 사용하여 실행될 수 있다.
또한, 본 발명에 따른 클록 경로 제어 회로는 복잡한 조합 및 순차 회로부와 함께 활용될 수 있다. 이러한 경우, 피드백은 데이터 입력, 중간 상태, 데이터 출력 및 다양한 입력, 출력 및 중간 상태 사이의 관계로부터 수신되어, 상기 복잡한 조합 및 순차 회로부에 의해 수신되는 클록 신호의 변조를 선택한다.
본 발명은 또한 디지털 논리 회로단 내의 상태 트랜지스터들을 트리거링하는 클록 신호를 클록 신호 입력 상에서 수신하도록 구성된 디지털 논리 회로단에서 전력 소산을 감소시키는 방법으로서 일반적으로 기재될 수 있으며, 상기 방법은 (a) 상기 디지털 논리 회로단 내의 소정 세트의 조건 하에서 상기 클록 신호 입력 상으로 클록 신호를 수신하는 것에 응답하여 상기 디지털 논리 회로단 내의 상태 천이가 일어나는지를 결정하는 단계, 및 (b) 상기 디지털 논리 회로단 내의 상기 상태 천이가 일어나지 않는 상기 조건들 중 적어도 일부에 응답하여 상기 디지털 논리 회로단의 상기 클록 신호 입력으로부터 상기 클록 신호를 격리시키는 단계를 포함한다.
상기 방법은 클록 신호가 전술한 바와 같이 차단되는 조건과 관련해서 기재되거나, 클록 신호가 통과되는 조건에 따라 기재될 수 있다. 따라서, 상기 방법은 (1) 클록 천이를 수신하는 것에 응답하여 회로 활동이 일어나는 상기 디지털 논리 회로단 내의 조건들을 검출하는 단계; 및 (2) 상기 검출된 조건에 응답하여 상기 클록 천이를 상기 디지털 논리 회로단과 통신되게 하는 단계를 포함하며, 이에 의해 상기 클록 천이와 연관된 전체 게이트 용량 부하는 감소된다.
본 명세서에서 개시하는 본 발명의 회로 및 방법은 일련의 서로 다른 프로세스 기술에 의해 제조된 회로로 실행될 수 있으며, 이산 논리 소자, 게이트 어레이, 프로그래머블 논리, 마이크로프로세서, 메모리, 디지털 신호 프로세서, 및 전력 회로, 아날로그 장치, MEM 장치 등과 일체화된 디지털 회로를 망라하는 디지털 논리 회로를 활용하는 다른 회로를 포함하는 다양한 유형의 회로에서 실행될 수 있다.
본 발명의 한 관점은 전력 소산의 레벨을 감소시키는 논리 회로 아키텍처를 제공하는 것이다.
본 발명의 다른 관점은 예를 들어 NMOS, CMOS 및 다른 프로장치 프로세스 등의 다양한 제조 프로세스로 실행될 수 있는 논리 회로 내에서의 전력 손실을 감소키는 방법을 제공하는 것이다.
본 발명의 또 다른 관점은 다양한 조합 및/또는 순차 논리 함수를 실행하는데 적합한 논리단과 일체화되어 전력 손실을 감소시키는 방법을 제공하는 것이다.
본 발명의 또 다른 관점은 종래에 제조된 회로에서 용이하게 실행될 수 있는 논리 회로 전력 감소 방법을 제공하는 것이다.
본 발명의 다른 관점 및 이점은 이항의 명세서 및 청구범위에서 분명하게 될 것이며, 상세한 설명은 제한을 둠이 없이 본 발명의 양호한 실시예를 완전하게 개시하기 위한 것이다.
본 발명을 예시적 목적의 첨부된 도면을 참조하면 보다 확실하게 이해될 수 있을 것이다.
예시적 목적을 위해 도면을 보다 상세히 참조하면 본 발명은 도 4 내지 도 9에 일반적으로 도시된 장치로 구현된다. 본 명세서에 개시되는 바와 같은 기본적인 개념을 벗어남이 없이, 상기 장치는 부품의 구성과 상세와 관련해서 변할 수 있고 방법이 특정한 단계 및 시퀀스와 관련해서 가변된다는 것을 이해해야 한다.
도 4는 도 2에 도시된 4 입력 AND 도미노 조합 논리 회로와 유사한 1 입력 이벤트 구동 논리 회로(110)를 예시한다. 논리 회로(110)는 논리 입력(112), 클록 입력(114), 및 출력(116)을 갖는다. 참 논리 평가에 응답하여 일반적인 종래 동적 논리 회로(120)로부터 클록 신호(114)를 선택적으로 차단하는 클록 경로 제어 회로(118)가 도시되어 있다.
본 발명의 방법의 일반적인 동작은 활성 클록 신호가 수신되는 동안 사전 충전 및 평가 단계를 포함하는 클록 단계들을 통해 논리 회로를 순환시키는 단계를 포함한다. 클록 신호는 상보 회로, 일반적으로 상보 트랜지스터들에 의해 양호하게 수신되는데, 이러한 트랜지스터들은 사전 충전 동안 제1 회로로부터 회로 노드를 충전한 다음 그 수신된 클록 신호에 응답하여 제2 회로를 통해 상기 평가 단계 동안 노드 상에서 상기 충전을 소산하거나 유지한다.
사전 충전 단계를 시작하기 위해 클록(114)이 low로 천이할 때 출력(116)이 high를 유지하는 경우를 고려한다. 트랜지스터(126)가 온으로 전환되는 동안 트랜지스터(128)는 오프로 전환되고, 이에 입력(112)의 상태에 관계없이 노드 A 상에 충전이 일어난다. 노드 A는 (인버터(134)에 의해 제공되는 반대 전류를 극복하는) 인버터(132)의 논리 임계치까지 충전하고 그래서 인버터(132)는 출력(116)을 구동시키는 상태를 low로 전환시키고 이에 의해 통과 트랜지스터(122)를 스위칭 오프하여 클록 신호 전달을 차단하고 풀-업 트랜지스터(12)를 스위칭 온하여 논리 회로의 클록 입력을 high로 유지한다. 그러므로 클록 신호 CLK(114)의 상태에 관계없이 평가 단계가 자동적으로 진입된다.
평가 단계 내에서, 트랜지스터(128)는 스위치 온되고 트랜지스터(126)는 스위치 오프되며 입력(112)의 설정은 사전 충전에 응답하여 출력(116)을 결정한다. 구체적으로, 입력(112) 상의 high는 노드 A를 방전시켜 출력(116)을 high로 하고, 반면에 입력(112) 상의 low는 노드 A를, 인버터(134)("키퍼(keeper)")에 유지되는 바와 같이, 사전 충전의 high 레벨로 유지시키며, 출력(116)은 오프 상태에서 클록 통과 트랜시스터(122)를 low로 유지시킨다.
논리 회로(120)는 입력(112)이 low 를 유지하는 한 클록 신호(114)의 천이로부터 격리되고, 이에 의해 출력(116)을 일치시킨다. 이 상태에서, 입력(112)이 high로 천이되면 노드 A는 방전되어 출력(116)을 high로 천이시키며, 이에 의해 클록 신호(114)의 차단이 해제되어 이후의 사전 충전 단계가 허용된다는 것을 이해해야 한다. 본 발명에 따라 제공되는 클록 신호를 선택적으로 차단시키는 다양한 방법에 의해 전력 소모의 감소가 달성된다는 것은 당연하다.
도 5는 클록이 활성 상태일 때 용량성 전력 손실을 줄이기 위해 클록 신호(114)의 신호 진폭을 감소시키는 수단을 포함하는 클록 경로 제어 회로(118)를 도시하고 있다. 예를 들어, 클록 진폭을 감소시키는 수단은 트랜지스터(152)로서 도시되어 있고 이 트랜지스터의 게이트는 기준 전압 Vref에 접속되어 있다. 클록 신호(114)의 신호 진폭을 감소시키기 위한 본 발명 내에서는 임의의 종래 레벨 시프팅 회로가 사용될 수 있음을 이해해야 한다.
도 6은 비생산적 클록 활동과 관련된 불필요한 전력 소모의 적어도 일부를 제거한, 이벤트 구동 동적 디지털 논리 회로(170)의 실행을 예시한다. 이러한 회로의 동적 논리부는 도 2의 도시된 것과 동일하지만, 본 발명에 따라 클록 경로 제어 회로를 부가한 부분이 변형되었다. 결과적인 이벤트 구동 디지털 논리 회로(170)는 논리 입력(172), 클록 신호 CLK(174), 출력(176)을 포함한다. 클록 경로 제어 회로(178)는 클록 신호 CLK(174)과 논리 회로(180)와의 통신을 조정한다. 클록 경로 제어 회로(178)는 클록 통과 트랜지스터(182) 및 풀 업 트랜지스터(184, 186)로 도시되어 있다. 클록 신호 CLK(174)는 상보 트랜지스터(188, 190)에 의해 논리 회로(180) 내에서 수신된다. 입력 신호(172)는 트랜지스터(92, 194, 196, 198)에 의해 직렬 "AND" 함수 구성으로 수신된다. 회로 출력(176)은 키퍼 회로(202)를 구비한 인버터(200)에 의해 구동된다.
사전 충전 단계에서(CLK가 low일 때), 노드 A 및 출력 OUT(176)는 Vdd(high) 및 Vss(low)에서 각각 사전 충전된다. 그러므로 노드 B는 트랜지스터(186)를 통해 high로 사전 충전된다. 모든 입력이 클록 신호(174)의 상승 엣지에서 high일 때, 노드 A는 low로 방전되고 출력 OUT(176)는 종래의 동적 논리 회로에서와 같이 high로 진행한다. 노드 A가 low로 방전될 때, 노드 B는 트랜지스터(184)에 의해 high로 유지되어 노드 B에서 플로팅 조건을 제거한다. 트랜지스터(184)는 제한된 전도성을 제공하여, 사전 충전 동작을 방해함이 없이 노드 B에서의 전압을 유지하기 위해 충전한 전류가 흐르게 한다. 클록 신호 CLK(174)가 사전 충전 모드에서 low로 천이할 때 노드 B는 low 상태로 방전되는데 왜냐하면 트랜지스터(182)가 스위치 온되기 때문이다. 그러므로 클록의 평가 단계와 관련해서, 이러한 이벤트 구동 회로의 동작은 속도의 불이익이 발생하지 않는 종래의 동적 논리의 동작과 같다.
입력(172) 중 어느 하나가 평가 단계로 진입하면서 low를 유지할 때(클록은 다시 high로 천이), 노드 A는 방전되고 사전 충전 전압(Vdd)에서 high를 유지하는 반면 출력 OUT(176)는 low로 된다. 결과적으로, 클록 입력은 차단되고 노드 B는 high를 유지한다. 그러므로 트랜지스터(186)는 활성 상태를 유지하고 트랜지스터(182, 184)는 오프된다.
클록 신호 CLK(174)가 low로 천이될 때 통과 트랜지스터(182)가 오프되는 이러한 조건들하에서, 클록 천이의 결과에 따라 게이트 용량성의 충방전이 일어나지 않으며 이에 의해 동적 논리의 종래 실행을 통해 전력을 절약한다. 조합의 모든 입력이 (도시된 "AND" 함수에 대해) 만족되어 참 논리 평가 수행된 후는 클록 신호 CLK(174)가 동적 논리에 대해서만 통신이 이루어진다는 것을 이해해야 한다. 상태의 참 평가는 회로의 기능에 필요한 상태의 변화이며, 비생산적인 클록에 응답하여 발생하는 부차적인 상태는 일어나지 않는다. 클록 신호의 통신을 제한하는 결과로서, 기능 조건을 만족시키는 논리 입력(172)에 응답하여 사전 충전 사이클만이 발생한다. 장치 전력을 소비하는 클록 신호 CLK(174)에 묶인 게이트 용량의 비생산적인 충방전이 상기 회로에서는 일어나지 않는다는 것을 이해해야 한다. 유지하는 입력 조합에 있어서, 노드 B까지의 클록 경로는 차단된 채(격리된 채) 유지되어, 사전 충전 사이클과 평가 사이클 사이에서 천이할 때 클록 신호 CLK(174)에 의해 전력이 소모되지 않는다.
불필요한 클록 전력 소모를 제거함으로써, 전체적인 전력 소모는 본 발명에 따라 이벤트 구동에서 변형된 이러한 동적 회로(170) 내에서 감소된다. 이벤트 구동 회로에서의 전력 절약의 양은 회로 내에서 스택킹(stacking)의 깊이에 좌우된다. 예를 들어, 3 입력 AND 회로에서보다 4 입력 AND 회로에서 전력이 더 절약될 수 있다. 단일의 논리단에서뿐만 아니라 논리 블록에서도 전력이 절약된다는 것 또한 이해해야 한다. 예를 들어 논리단의 약 이십 퍼센트(20%)만이 통상적인 32 비트 통상적인 입력 조합에 대한 가산기에서 활성화된다. 종래의 동적 논리와 함께 실행되는 이러한 가산기에서, 모든 논리단이 클록 전력을 소모한다. 대조적으로, 본 발명에 따른 이벤트 구동 동적 회로와 함께 실행되는 가산기는 감소된 전력 레벨에서 동작하는데 왜냐하면 논리단의 단지 활성 이십 퍼센트(20%)만이 클록 전력을 소모하기 때문이다. 그러므로 전체적인 전력 소모는 본 발명의 이벤트 구동 논리와 함께 논리 회로를 실행함으로써 감소될 수 있다. 예를 들어 32 비트 가산기에 있어서, 이벤트 구동 논리를 사용하면 클록 전력의 거의 팔십 퍼센트(80%)를 절약할 수 있다. 클록 전력 소모는 회로 내에서의 전체적인 동작 전력 소모의 약 1/2에 해당되기 때문에, 동작 전력 소모 시 약 사십 퍼센트(40%)의 총 감소가 본 발명에 따른 이벤트 구동 논리 회로를 활용함으로써 제공될 수 있다.
본 발명의 이벤트 구동 논리는 전술한 조합 논리에 부가하여 순차 논리 회로에 적용될 수 있다. 예를 들어, 본 발명의 이벤트 구동 논리는 이벤트 구동 플립-플롭를 생성하는데 적용될 수 있는 바, 여기에서 불필요한 클록 전력 소모가 제거된다. 플립-플롭 회로에 적용되는 바와 같이 기본적인 전제는 입력에서 유지되는 데이터가 이전의 사이클로부터 플립-플롭 내의 래치된 데이터와 동일할 때 불필요한 클록 전력 소모를 제거한다. 본 발명 내에서의 선택적 클록 차단은 디지털 논리 회로의 조건들이 소망하는 상태 변화가 클록 천이의 결과에 따라 일어나지 않는다는 것을 나타내면 클록 신호는 디지털 논리 회로로부터 차단되어 전력을 절약할 수 있다는 것을 일반화한 것이다.
도 7은 클록의 하강 또는 상승 엣지에서 데이터를 포착하는 플립-플롭 회로(210)를 예시한다. 데이터 플립-플롭은 전력 소모를 감소시키기 위해 이벤트 구동 논리를 사용하여 실행될 수 있는 순차 논리 회로의 일례이고 그 방법은 순차 논리 회로의 대부분 또는 모든 형태에 일반적으로 적용될 수 있다.
본 발명의 방법은 논리 회로의 상태 평가가, 회로 내의 상태 변화가 회로 조건들에 응답하여 걸려 있다는 것을 나타내지 않으면 논리 회로로의 클록 신호의 천이를 차단하는 것을 일반화할 수 있다. 통상적으로, 클록 신호 차단은 단순한 조합 또는 순차 논리 회로 내의 입력 및/또는 출력 사이의 관계에 응답하여 수행되지만, 더욱 복잡한 회로는 중간 상태 평가를 필요로 한다. 데이터 "D" 플립-플롭의 경우, 상기 평가는 래치된 데이터가 인입 데이터와 동일한지를 결정한다.
상기 래치된 데이터가 데이터 입력 D(214)와 같은지, 예를 들어 래치된 데이터가 low이고 데이터 입력 D(214)가 high를 유지하는지를 고려해 본다. 이 경우, 트랜지스터(224)가 오프일 때 트랜지스터(228)는 온이다. 역변환된 데이터가 온 상태 동안 트랜지스터(236)에 수신되면 트랜지스터(234)는 스위치 오프된다. 상기 래치된 데이터가 low이기 때문에, 각각 Q는 low이고 Q-바는 high이다. Q-바는 high이고 트랜지스터(226)는 오프인 반면 트랜지스터(232)는 스위치 오프된다. 그러므로 Y1이 high를 유지하는 동안 트랜지스터(242)가 온인 채, 트랜지스터(240)가 스위치 오프된다.
CLK(212)가 low일 때(사전 충전 단계), 노드 X1은 트랜지스터(228 및 230)를 통해 low로 방전되는 반면 트랜지스터(244)는 스위치 온된다. 이전의 회로 동작 후, X2-바가 high로 설정된 채, 노드 X2 및 Y2는 트랜지스터(246) 및 트랜지스터(242)에 의해 각각 low로 설정된다. 그러므로 인버터(248, 250)를 통해 트랜지스터(256)는 스위치 오프된다. 트랜지스터(240)의 출력은 스위치 오프되는 트랜지스터(258)에 보내진다. 인버터 쌍(248 및 250)은 252 및 254와 함께 노드 X2 및 Y2가 플로팅되는 것을 방지하며, 이러한 노드들은 low를 유지한다. Q 및 Q-바에서 래치된 데이터는 평가 회로(좌측 부분)로부터 격리되어 있다. 트랜지스터(244)가 스위치 온되어 있는 상태에서, 클록 신호 CLK(212)가 high로 진행하면 노드 X2 및 X2-바는 각각 high 및 low로 천이하고, 트랜지스터(256)는 스위치 온된다. 그러므로 노드 Q에서의 데이터는 low에서 high(새로운 데이터)로 변한다.
트랜지스터(240)는 스위치 오프되고 노드 Y2는 풀 다운 트랜지스터(242)를 통해 low를 유지하기 때문에, 트랜지스터(258)는 스위치 오프되어 정전류(static current)가 존재하지 않는다. 출력 데이터가 high로 변하면, 트랜지스터(238)는 스위치 오프되고 트랜지스터(232)는 스위치 온된다. Q-바가 low로 변하기 때문에, 트랜지스터(226)는 스위치 온되는 반면 트랜지스터(230)는 스위치 오프된다. 그렇지만, CLK는 여전히 high이고 노드 Y1은 입력 D가 low로 변할 때 플로팅되어 노드 Y2를 low로 유지하기 위해서는 래치가 필요하게 된다는 것을 이해해야 한다. 그러므로, 노드 X1은 high로 진행하고 트랜지스터(244)는 스위치 오프되는 반면 풀 다운 트랜지스터(246)는 스위치 온된다. 그러므로 노드 X2는 클록 신호 CLK(212)로부터 결합해제되어 트랜지스터(246)를 통해 Vss(low)로 방전된다. 노드 X2-바는 high로 설정되어 트랜지스터(256)를 턴 오프시킨다. 결과적으로, Q 및 Q-바에서의 상기 래치된 출력들은 회로의 나머지와는 격리된다.
출력 Q(264)에 계속해서 high 상태를 유지하는 경우, 데이터 입력 D(214)이 여전히 이전의 사이클에서와 동일한 상태를 유지하는 경우, 노드 Y1은 트랜지스터(236)에 응답하여 high를 유지하는 반면 트랜지스터(240)는 스위치 오프된다. 노드 Y2는 트랜지스터(242)에 의해 low를 유지하고 트랜지스터(258)는 스위치 오프된다. 노드 X1은 Q-바가 low이고 트랜지스터(244)가 스위치 오프되기 때문에 트랜지스터(226)에 의해 high로 설정된다. 노드 X2 및 X2-바는 각각 low 및 high를 유지하고 트랜지스터(256)는 스위치 오프된다. 트랜지스터(244 및 240)는 CLK(212)가 high로 진행된 후에도 스위치 오프이고, 게이트 용량의 충방전은 종래의 플립-플롭에 도시된 바와 같이, 본 발명에 따라 이벤트 구동 플립-플롭 내에서 일어나지 않는다.
입력 D가 high일 때 이벤트 구동 데이터 플립-플롭에 대한 시간선도가 도 8에 도시되어 있다. X 및 Y 노드 및 관련 Q 및 Q-바 출력을 갖는 평가 단계로 클록이 진입할 때 관계가 하이라이트된다
본 발명의 이벤트 구동 D 플립-플롭 내에서 불필요한 클록 전력 소모는 상기 래치된 데이터 입력 데이터와 동일할 때 제거되고, 이에 의해 전체적인 전력 소모가 감소된다. 종래의 플립-플롭에 비해, 비-스택 회로 구조를 사용하므로 회로 동작 속도는 향상될 수 있다. 도 3의 종래의 플립-플롭에서, 노드 X는 3 스택 트랜지스터(92, 94 및 96, 또는 100, 102 및 104)를 통해 방전된다. 통상적으로, 데이터를 클록보다 먼저 셋업되어 소정의 최소 셋업 시간에 부합한다. 그러므로 도 7을 다시 참조하면, CLK가 high로 진행하기 전에, 트랜지스터(244) 또는 트랜지스터(240) 중 어느 하나가 스위치 온된다. CLK high로 진행하면, CLK 신호는 비-스택 논리, 인버터(248) 및 트랜지스터(256 및 258)를 통해 급속히 전파된다. 그러므로 데이터 래치 속도가 약 삼십 퍼센트(30%) 정도 향상될 수 있다.
데이터 입력 D(214)이, Q 및 Q-바가 high 및 low로 각각 변한 후 low를 유지할 때, CLK가 low이고 트랜지스터(240)가 스위치 온될 때, 노드 Y1은 트랜지스터(232) 및 트랜지스터(234)를 통해 Vss(low)로 방전된다. 노드 X1은 트랜지스터(224)를 통해 high로 설정되고 트랜지스터(244)는 스위치 오프된다. 클록 신호 CLK(212)가 high로 천이할 때, 노드 Y2는 high로 천이하고 트랜지스터(258)는 스위치 온된다. 노드 Q는 이에 의해 Vss(low)로 방전되고 Q-바는 high로 된다. Q가 low로 진행하면, 노드 Y1은 high로 천이하고 트랜지스터(240)는 스위치 오프된다. 노드 Y2는 Vss로 방전되고 트랜지스터(258)는 스위치 오프된다. Q-바가 high로 진행할 때, 클록 입력 CLK(212)가 low로 진행하고 데이터 입력 D(214)이 high일 때 트랜지스터(230)는 high로 진행하고 노드 X1은 low로 진행한다. 이 경우, 트랜지스터(244)는 스위치 온되고 출력은 이후의 사이클 동안 상승 엣지에서 변환된다.
요약하면, 본 발명의 실시예에 따른 이벤트 구동 데이터 플립-플롭은 데이터 래치부(인버터 260 및 262), 구동기부(트랜지스터 256 및 258), 클록 경로 제어부(입력 데이터 D(214)가 high인 경우에는 트랜지스터 224, 226, 228 및 230, 그리고 입력 데이터 D(214)가 low인 경우에는 트랜지스터 236, 238, 232 및 234), 및 구동기 제어부로 구성된다. 클록 경로 제어부는 상기 래치된 데이터(Q 또는 Q-바)의 정보를 수신하고 상기 래치된 데이터와 입력 데이터가 서로 다를 때만 활성화되어 불필요한 클록 전력 소모를 제거할 수 있다.
low 데이터 입력 D(214)가 Q에서 래치된 후에는, 데이터 입력 D(214)의 high로의 천이만이 클록 천이의 통과를 허용함으로써 클록 경로 제어 회로로 하여금 응답할 수 있게 하고, 이에 의해 구동기로 하여금 출력 Q(264)를 low에서 high로 변화시킬 수 있다.
도 9는 이벤트 구동 플립-플롭(270)의 다른 실시예를 도시한다. 이러한 이벤트 구동 순차 장치의 실시예는 상이한 클록 경로 제어 회로(280, 282)를 사용하여 셋업 시간 마진을 증가시킨다. 도 7의 이전의 이벤트 구동 플립-플롭에서, 상기 클록보다 이전에 셋업될 필요가 있는 데이터는 통상적인 설계에서와 같이 안전한 회로 동작을 보장한다. 그렇지만, 도 9에 도시된 플립-플롭에서, 데이터 입력 D(274)는 하나의 게이트 지연에서와 같이 제공된 양만큼 클록 신호 CLK(272)보다 늦게 셋업 될 수도 있다. 그러므로 이러한 회로 설계는 네거티브 셋업 시간 조건에도 불구하고 안전하게 동작한다. 이러한 특징은 흔히 "타임-보로잉(time-borrowing)" 기술이라고 하는 것을 사용하는 고속의 파이프라인 아키텍처에서와 같은 속도 임계 응용에서 특히 이점이 있다.
이벤트 구동(ED) 논리의 중요한 이점은 전술한 바와 같이 클록 경로 제어 회로를 사용하여 불필요한 회로 및 클록 전력 소모를 제거하는 것이다. 클록 경로 제어 회로가 동적 논리에 적용되면, 클록 신호는 유용한(생산적인) 상태 변화를 고려하여 논리 상태의 긍정적인 평가에 응답하여 내부 노드들을 사전 충전하는데 활용될 뿐이다. 이벤트 구동(ED) 논리를 플립-플롭에 적용하면, 클록 경로 제어 회로는 데이터 입력이 이전의 사이클로부터 래치된 데이터와 일치하지 않을 때에만 경로로 하여금 출력 데이터를 변경되게 할 수 있다. 일반적으로는, 클로킹(clocking)은 평가 단계 동안 결정된 바와 같이, 논리 회로의 상태 변화가 일어날 때 통과될 뿐이다. 평가 단계 동안 수행되는 결정은 입력 신호들 및 논리 회로의 중간 및 출력 상태 모두의 관계를 고려할 수 있다.
따라서, 본 발명은 조합 및 순차 논리 회로 모두를 보이는 여러 실시예에 의해 예시된 이벤트 구동 논리를 실행하는 방법을 제공한다는 것을 알 수 있다. 상기 방법 및 회로는 논리 회로를 포함하는 임의 장치에 적용 가능하고, 집적회로에서 사용되기에 특히 적합하다. 전술한 전력 감소 방법은 또한 일련의 서로 다른 제조 프로세스에 의해 생성되는 장치들에도 사용될 수도 있다.
단일의 출력을 갖는 회로를 설명하는 예시적 실시예임에도, 본 발명에서 서술한 방법 및 회로는 임의 개수의 입력 및 출력을 가지며 중간 논리 회로를 분류하는 조합 및/또는 순차 논리 회로에 적용 가능하다는 것을 쉽게 이해할 수 있다.
전술한 설명이 많은 상세를 포함하기는 하지만, 이것들은 본 발명의 범주를 제한하려는 것이 아니라 단지 본 발명의 일부의 양호한 실시예를 나타내는 예시일 뿐이다. 그러므로 본 발명의 범주는 당업자에게 분명하게 되는 다른 실시예를 전부 망라하며, 따라서 본 발명의 범주는 첨부된 청구범위에 의해서만 제한되며, 단일의 소자를 언급하는 것은 "하나 이상"과는 달리, 외부적으로 설명되지 않는다면, "하나 및 단지 하나"는 의미하는 것에 의도하지 않는다. 당업자에 공지된 전술한 양호한 실시예에 대한 모든 구조적, 화학적, 기능적 등가물은 본 문헌에서 참조로 명백히 원용되며 본 발명의 청구범위에 의해 망라된다. 또한, 장치 또는 방법이 본 발명에서 해결하고자 하는 각각 및 모든 문제를 해결하는데 필요한 것은 아니며, 본 발명의 청구범위에 의해 망라된다. 또한, 본 발명에서 언급하는 소자, 구성요소 또는 방법의 단계는 그 소자, 구성요소, 또는 방법의 단계가 외부적으로 청구범위에 인용되는지에 관계없이 공공에 전용될 의도는 없다. 구성요소가 절 "하는 수단"을 사용하여 명백하게 언급되지 않는 경우에는 본 문헌에서 언급하는 그 구성요소는 35 U.S.C. 112 제6장 하에서 구성되는 것이 아니다.

Claims (79)

  1. 클록 디지털 논리 회로의 회로 전력 소모를 감소시키는 장치에 있어서,
    상기 클록 디지털 논리 회로로부터 수신된 피드백 기능에 따라 상기 클록 디지털 논리 회로로의 클록 신호의 통과를 차단하도록 구성된 클록 경로 제어 회로를 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  2. 제1항에 있어서,
    상기 클록 경로 제어 회로는 상기 클록 신호가 상기 클록 디지털 논리 회로의 소망하는 상태 변화를 일으킬 때만 상기 클록 디지털 논리 회로로 상기 클록 신호를 통과시키도록 구성되는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  3. 제1항에 있어서,
    상기 클록 경로 제어 회로는
    상기 클록 디지털 논리 회로가 클록 입력에서 수신하기 전에 상기 클록 신호를 선택적으로 차단하도록 구성된 스위칭 회로; 및
    상기 클록 디지털 논리 회로 내에서 검출된 조건들에 응답하여 상기 스위칭 회로의 상태를 변조하도록 구성된 검출 회로
    를 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  4. 제3항에 있어서,
    상기 검출 회로는 상기 클록 디지털 논리 회로 내에서 소망하는 상태 변화가 상기 클록 신호의 수신에 응답하여 일어나는지에 응답하여 상기 조건들을 검출하도록 구성되는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  5. 제3항에 있어서,
    상기 클록 신호의 차단에 응답하여 상기 클록 입력을 소정의 전압 상태 쪽으로 끌어당기는 스위칭 회로를 더 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  6. 클록 논리 회로와 함께 사용하여 회로 전력 소모를 감소시키는 장치에 있어서,
    제1 논리 회로;
    상기 제1 논리 회로를 통해 클록 신호를 수신하는 제2 논리 회로;
    상기 제2 논리 회로로부터 수신되는 피드백의 기능에 따라 상기 제2 논리 회로로의 상기 제1 논리 회로 내의 클록 신호의 통과를 차단하는 수단
    을 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  7. 제6항에 있어서,
    상기 제1 논리 회로를 통해 상기 클록 신호의 통과를 차단하는 수단은 상기 클록 회로의 수신이 상기 제2 논리 회로의 소망하는 상태 변화를 일으킬 수 있는 상기 제2 논리 회로에서의 검출된 조건들에만 응답해서 상기 제1 논리 회로를 통해 상기 제2 논리 회로로 상기 클록 신호를 통과시키도록 구성되는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  8. 제6항에 있어서,
    상기 클록 신호의 통과를 차단하는 수단은 상기 제2 논리 회로에 의한 상기 클록 신호의 수신이 상기 제2 논리 회로 내의 소망하는 상태 변화를 일으키지 못하는 상기 제2 논리 회로에서 조건들이 검출될 때 상기 제2 논리 회로의 상기 클록 입력으로 상기 클록 신호를 통과시키지 않는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  9. 제6항에 있어서,
    상기 제2 논리 회로는 조합 또는 순차 논리 회로를 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  10. 제6항에 있어서,
    상기 제2 논리 회로는 집적 회로의 회로 소자 내에서 실시되는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  11. 제6항에 있어서,
    상기 클록 신호의 통과를 차단하는 수단은
    상기 제2 논리 회로에 의한 수신에 의거 상기 클록 신호를 선택적으로 차단하도록 구성된 스위칭 회로; 및
    상기 클록 신호의 수신에 응답하여 상기 제2 논리 회로의 상태 변화가 일어나지 않는 경우 상기 클록 신호를 차단하기 위해 상기 스위칭 회로를 변조시키도록 구성된 검출 회로
    를 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  12. 클록 디지털 논리 회로 내에서 회로 전력 소모를 감소시키는 장치에 있어서,
    상기 클록 디지털 논리 회로로부터 수신된 피드백 기능에 따라 상기 클록 디지털 논리 회로의 클록 입력으로 클록 신호를 통과시키도록 구성된 클록 경로 제어 회로를 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  13. 제12항에 있어서,
    상기 클록 경로 제어 회로는 상기 클록 디지털 논리 회로 내에서 상기 클록 신호의 수신이 상기 클록 디지털 논리 회로의 소망하는 상태 변화를 생성할 때만 상기 클록 디지털 논리 회로로 상기 클록 신호를 통과시키도록 구성되는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  14. 제12항에 있어서,
    상기 클록 경로 제어 회로는
    상기 클록 디지털 논리 회로의 상기 클록 입력으로 상기 클록 신호를 선택적으로 통과시키도록 구성된 제1 스위칭 회로; 및
    상기 클록 디지털 논리 회로에 의한 상기 클록 신호의 수신이 상기 클록 디지털 논리 회로 내에서 소망하는 상태 변화를 생성할 수 있는지를 결정하는 수단
    을 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  15. 제14항에 있어서,
    상기 제1 스위칭 회로는 적어도 하나의 입력을 갖는 적어도 하나의 제1 트랜지스터를 포함하며,
    상기 입력은 상기 결정하는 수단에 결합되고 상기 스위칭 회로의 활성화를 제어하도록 구성되는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  16. 제14항에 있어서,
    상기 제1 스위칭 회로에 의한 상기 클록 신호의 차단에 응답하여 상기 클록 디지털 논리 회로의 상기 클록 입력을 소정의 전압 상태 쪽으로 끌어당기는 제2 스위칭 회로를 더 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  17. 제16항에 있어서,
    상기 제2 스위칭 회로는 상기 클록 디지털 논리 회로의 상기 클록 입력과 소정의 전압 사이에 접속된 적어도 하나의 제2 트랜지스터를 포함하며, 상기 트랜지스터는 상기 제2 스위칭 회로에 의한 상기 클록 신호의 차단에 응답하여 활성화되는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  18. 제14항에 있어서,
    상기 결정하는 수단은 상기 제1 스위칭 회로의 제어 입력과 상기 클록 디지털 논리 회로 사이의 적어도 하나의 전기 접속을 포함하며,
    상기 스위칭 회로의 활성화는 상기 클록 디지털 논리 회로 내에서 검출된 조건들에 응답하여 변조되는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  19. 제14항에 있어서,
    상기 결정하는 수단은 상기 클록 디지털 논리 회로 내에서 검출된 조건들에 응답하여 상기 스위칭 회로의 상태를 변조하도록 구성된 검출 회로를 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  20. 제14항에 있어서,
    상기 검출 회로는 상기 클록 디지털 논리 회로의 출력 상태를 결정하도록 구성된 논리 회로를 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  21. 제20항에 있어서,
    상기 출력 상태와 상기 클록 디지털 논리 회로의 하나 이상의 입력을 비교하도록 구성된 부가의 논리 회로를 상기 검출 회로 내에 더 포함하는 것을 특징으로 하는 회로 전력 소모 감소 장치.
  22. 디지털 논리 회로에 있어서,
    클록 입력에서 수신된 클록 신호 천에 응답하여 논리 함수를 실행하도록 구성된 복수의 상호 접속 스위칭 소자; 및
    상기 클록 신호가 상기 상호 접속 스위칭 소자 내의 상태 변화를 일으키지 않는다는 것을 검출하면 상기 클록 신호 천이의 수신으로부터 상기 상호 접속 스위칭 소자를 격리시키는 수단
    을 포함하는 것을 특징으로 하는 디지털 논리 회로.
  23. 제22항에 있어서,
    상기 상호 접속 스위칭 소자를 격리시키는 수단은
    상기 상호 접속 스위칭 소자의 상기 클록 입력으로 상기 클록 신호를 선택적으로 통과시키도록 구성된 클록 스위칭 회로; 및
    상기 클록 스위칭 회로에 결합되어 상기 클록 스위칭 소자의 상기 선택적 통과 상태를 제어하는 검출기
    를 포함하며,
    상기 검출기는 상기 상호 접속 스위칭 소자의 소망하는 상태 변화가 상기 클록 신호의 수신에 응답하여 일어나지 않는 하에서 상기 상호 접속 스위칭 소자 내의 조건들의 검출에 응답하여 상기 클록 스위칭 회로를 고 임피던스 모드로 설정하도록 구성되는 것을 특징으로 하는 디지털 논리 회로.
  24. 제23항에 있어서,
    상기 검출기는 상기 디지털 논리 회로의 하나 이상의 중간 상태, 또는 출력 상태를 결정하도록 구성된 논리 회로를 포함하는 것을 특징으로 하는 디지털 논리 회로.
  25. 제24항에 있어서,
    상기 중간 또는 출력 상태와 상기 클록 디지털 논리 회로의 하나 이상의 입력을 비교하는 부가의 논리 회로를 상기 검출 회로 내에 더 포함하며, 상기 비교 결과에 따라 상기 클록 스위칭 회로의 선택이 이루어지는 것을 특징으로 하는 디지털 논리 회로.
  26. 제23항에 있어서,
    상기 검출기는 상기 디지털 논리 회로 내에서의 중간 또는 출력 상태의 소망하는 변화를 일으키는데 필요한 중간 조건들 또는 입력 조건들을 만족하는 것에 응답하여 상기 상호 접속 스위칭 소자의 상기 클록 입력으로 상기 클록 신호를 통과시키는 상기 클록 스위칭 회로를 활성화시키도록 구성되는 것을 특징으로 하는 디지털 논리 회로.
  27. 제23항에 있어서,
    상기 검출기는 상기 디지털 논리 회로 내의 소망하는 출력 상태를 일으킬 수 있는 입력 조건들을 만족하는 것에 응답하여 상기 상호 접속 스위칭 소자의 상기 클록 입력으로 상기 클록 신호를 통과시키는 상기 클록 스위칭 회로를 활성화시키도록 구성되는 것을 특징으로 하는 디지털 논리 회로.
  28. 클록 신호 천이를 수신하면 상태 변화를 초기화하는 디지털 논리 회로에 있어서,
    클록 신호 입력 상에 수신된 클록 천이에 응답하여 논리 함수를 실행하도록 구성된 복수의 상호 접속 스위칭 소자; 및
    상기 복수의 상호 접속 스위칭 소자 내에서 검출된 회로 상태에 응답하여 상기 복수의 상호 접속 스위칭 소자에 의해 상기 클록 입력 상의 상기 클록 천이의 수신을 차단하도록 구성된 클록 경로 제어 회로
    를 포함하는 것을 특징으로 하는 디지털 논리 회로.
  29. 제28항에 있어서,
    상기 클록 경로 제어 회로는 상기 복수의 상호 접속 스위칭 소자에 의한 상기 클록 신호의 등록을 방지하기 위해 상기 클록 경로 제어 회로 내의 상기 클록 신호와 상기 복수의 상호 접속 스위칭 소자의 상기 클록 신호 입력 사이에 충분한 고 임피던스를 부과함으로써 상기 클록 천이를 차단하도록 구성되는 것을 특징으로 하는 디지털 논리 회로.
  30. 제28항에 있어서,
    상기 클록 경로 제어 회로는 상기 클록 신호 입력에 의한 수신 이전에 상기 클록 신호가 통과해야 하는 저 임피던스 상태와, 상기 클록 신호가 상기 클록 신호 입력에 의한 수신으로부터 차단되는 고 임피던스 상태를 갖는 적어도 하나의 스위칭 소자로 구성되는 것을 특징으로 하는 디지털 논리 회로.
  31. 제30항에 있어서,
    상기 상호 접속 스위칭 소자의 상기 클록 신호 입력으로부터 상기 클록 신호가 격리되는 조건 하에서 상기 상호 접속 스위칭 소자의 상기 클록 신호 입력을 소정의 전압 상태 쪽으로 선택적으로 바이어싱하는 수단을 더 포함하는 것을 특징으로 하는 디지털 논리 회로.
  32. 제31항에 있어서,
    상기 클록 신호를 선택적으로 바이어싱하는 수단은 상기 클록 신호가 상기 상호 접속 스위칭 소자의 상기 클록 신호 입력을 통과하지 못할 때는 상기 클록 신호 입력을 소정의 전압 상태 쪽으로 끌어당기도록 활성화된 적어도 하나의 트랜지스터를 포함하는 것을 특징으로 하는 디지털 논리 회로.
  33. 제28항에 있어서,
    상기 클록 경로 제어 회로는 상기 상호 접속 스위칭 소자 내의 입력, 출력, 중간 신호 및 노드 상태 사이에 존재하는 관계에 응답하여 회로 상태를 검출하도록 구성된 것을 특징으로 하는 디지털 논리 회로.
  34. 제28항에 있어서,
    상기 복수의 상호 접속 스위칭 소자는 상기 복수의 상호 접속 스위칭 소자 내의 상태 변화를 트리거링하기 위한 사전 충전 단계(precharge) 및 평가 단계(evaluation phase)를 제어하는 동적 논리 회로를 포함하는 것을 특징으로 하는 디지털 논리 회로.
  35. 제34항에 있어서,
    상기 복수의 상호 접속 스위칭 소자 내의 상기 사전 충전 단계 및 평가 단계는, 사전 충전 단계 동안 제1 회로로부터 회로 노드를 충전시킨 다음, 상기 평가 단계 동안 상기 수신된 클록 신호에 응답하여 제2 회로를 통해 상기 충전이 소산되거나 유지되도록, 상기 클록 신호에 응답하여 동작하는 상보 회로에 의해 제어되는 것을 특징으로 하는 디지털 논리 회로.
  36. 제28항에 있어서,
    상기 디지털 논리 회로는 조합 논리 회로를 포함하는 것을 특징으로 하는 디지털 논리 회로.
  37. 제36항에 있어서,
    상기 조합 논리 회로의 상태 변화는 상기 클록 입력에 수신될 때 상기 클록 신호의 천이를 수신하는 것에 응답하여 일어나는 것을 특징으로 하는 디지털 논리 회로.
  38. 제28항에 있어서,
    상기 디지털 논리 회로는 순차 논리 회로를 포함하는 것을 특징으로 디지털 논리 회로.
  39. 제38항에 있어서,
    상기 순차 논리 회로는 상기 순차 논리 회로의 상기 클록 입력 상으로 상기 클록 신호를 수신하여 상기 순차 논리 회로 내의 신호 상태의 래칭을 제어하도록 구성된 것을 특징으로 하는 디지털 논리 회로.
  40. 제39항에 있어서,
    상기 순차 논리 회로는 상기 클록 신호의 수신에 응답하여 순차 디지털 논리 회로의 순차 논리 함수를 활성화시키도록 구성된 것을 특징으로 하는 디지털 논리 회로.
  41. 제28항에 있어서,
    상기 상호 접속 스위칭 소자는 트랜지스터들을 포함하는 것을 특징으로 하는 디지털 논리 회로.
  42. 제41항에 있어서,
    상기 트랜지스터들은 집적 회로 내에 하나 이상의 소정의 디바이스 프로세스로 제조되는 것을 특징으로 디지털 논리 회로.
  43. 제42항에 있어서,
    상기 디바이스 프로세스는 CMOS 제조 프로세스를 포함하는 것을 특징으로 하는 디지털 논리 회로.
  44. 디지털 논리 회로단 내의 상태 트랜지스터들을 트리거링하는 클록 신호를 클록 신호 입력 상에서 수신하도록 구성된 디지털 논리 회로단에서 전력 소산을 감소시키는 방법에 있어서,
    (a) 상기 디지털 논리 회로단 내의 소정 세트의 조건 하에서 상기 클록 신호 입력 상으로 클록 신호를 수신하는 것에 응답하여 상기 디지털 논리 회로단 내의 상태 천이가 일어나는지를 결정하는 단계; 및
    (b) 상기 디지털 논리 회로단 내의 상기 상태 천이가 일어나지 않는 상기 조건들 중 적어도 일부에 응답하여 상기 디지털 논리 회로단의 상기 클록 신호 입력으로부터 상기 클록 신호를 격리시키는 단계
    를 포함하는 것을 특징으로 하는 전력 소산 감소 방법.
  45. 제44항에 있어서,
    상기 클록 신호를 격리시키는 단계는
    상기 디지털 논리 회로단에 의해 상기 클록 신호 입력 상에 상기 클록 신호가 수신되는 것을 방지하도록 상기 클록 신호를 차단하는 단계; 및
    상기 디지털 논리 회로단의 상기 클록 신호 입력을 소정의 전압 상태로 끌어당겨 신호 플로팅을 방지하는 단계
    를 포함하는 것을 특징으로 하는 전력 소산 감소 방법.
  46. 제45항에 있어서,
    상기 클록 신호를 차단하는 단계는
    상기 클록 신호 입력에 접속하기 전에 상기 클록 신호가 통과해야 하는 통과 트랜지스터를 게이트 오프(gating off)하는 단계를 포함하는 것을 특징으로 하는 전력 소산 감소 방법.
  47. 클록 신호 입력 상에 수신되는 클록 신호 천이에 응답하여 상태 천이가 트리거링되는 디지털 논리 회로단 내에서 전력 소산을 감소시키는 방법에 있어서,
    (a) 클록 천이를 수신하는 것에 응답하여 회로 활동(circuit activity)이 일어나는 상기 디지털 논리 회로단 내의 조건들을 검출하는 단계; 및
    (b) 상기 검출된 조건에 응답하여 상기 클록 천이를 상기 디지털 논리 회로단과 통신되게 하는 단계
    를 포함하며,
    상기 클록 천이와 연관된 전체 게이트 용량 부하는 감소되는 것을 특징으로 하는 전력 소산 감소 방법.
  48. 클록 신호 천이의 수신에 응답하여 중간 또는 출력 상태 천이를 트리거링하도록 구성된 개선된 디지털 논리 회로에 있어서,
    상기 디지털 논리 회로 내의 상기 클록 경로 제어 회로에 의해 검출된 신호 상태가 상기 클록 신호 천이를 수신하는 결과에 따라 상기 디지털 논리 회로에서 소망하는 상태 변화가 일어나지 않는다는 것을 표시하는 경우 상기 디지털 논리 회로에 의한 수신으로부터 클록 신호 천이를 방지하도록 구성된 클록 경로 제어 회로를 포함하는 것을 특징으로 하는 개선 회로.
  49. 제48항에 있어서,
    상기 클록 경로 제어 회로는
    클록 스위칭 회로; 및
    상기 클록 신호 천이가 상기 디지털 논리 회로에 의해 수신된 경우 상기 디지털 논리 회로에서 상기 소망하는 상태 변화가 일어났는지에 대한 결정에 응답하여 상기 클록 스위칭 회로의 전도 상태를 변조하는 수단
    을 포함하는 것을 특징으로 하는 개선 회로.
  50. 제48항에 있어서,
    상기 클록 경로 제어 회로는 집적 회로 내에서 실시되는 것을 특징으로 하는 개선 회로.
  51. 제48항에 있어서,
    상기 클록 경로 제어 회로는 상기 디지털 논리 회로와 함께 집적 회로 내에서 실시되는 것을 특징으로 하는 개선 회로.
  52. 제48항에 있어서,
    상기 소망하는 상태 변화는 출력 상태 변화, 중간 회로 상태 변화, 또는 노드 전압 변화를 포함하는 것을 특징으로 하는 개선 회로.
  53. 제52항에 있어서,
    상기 중간 회로 상태 변화는 상기 디지털 논리 회로의 출력 또는 입력 상에 직접적으로 반영되지 않는 회로 상에서 발생하는 상태 변화를 포함하는 것을 특징으로 하는 개선 회로.
  54. 제52항에 있어서,
    상기 노드 전압 변화는 상기 클록 천이에 응답하여 사전 충전 동안에 발생하는 노드 전압 변화를 포함하는 것을 특징으로 하는 개선 회로.
  55. 제48항에 있어서,
    상기 클록 경로 제어 회로는 클록 신호의 수신으로부터 소망하는 상태 변화가 일어날 수 있는지를 결정하기 위해 상기 디지털 논리 회로 내에서 적어도 하나의 입력, 중간 상태, 또는 출력 상태를 평가함으로써 신호 상태를 검출하도록 구성되는 것을 특징으로 하는 개선 회로.
  56. 제48항에 있어서,
    상기 클록 경로 제어 회로는 상기 클록 신호의 수신으로부터 소망하는 상태 변화가 일어나는지를 결정하기 위해 출력 상태, 중간 회로 상태 및 노드 전압 상태의 임의 조합을 비교함으로써 신호 상태를 검출하도록 구성되는 것을 특징으로 하는 개선 회로.
  57. 클록 입력에 의한 논리 회로 내에서의 불필요한 용량성 충방전을 감소시키도록 구성된 디지털 논리 회로에 있어서,
    클록 신호 천이에 응답하여 논리 함수를 실행하도록 구성된 복수의 상호 접속 스위칭 소자; 및
    참 논리 평가에 응답하여 상기 복수의 상호 접속 스위칭 소자에 의한 수신으로부터 상기 클록 신호를 차단하는 수단
    을 포함하는 것을 특징으로 디지털 논리 회로.
  58. 제57항에 있어서,
    상기 클록 신호를 차단하는 수단은
    상기 상호 접속 스위칭 소자로의 상기 클록 신호의 통과를 제어하는 클록 스위칭 회로; 및
    상기 복수의 상호 접속 스위칭 소자 내에서 검출된 적어도 하나의 상태에 응답하여 상기 복수의 상호 접속 스위칭 소자로의 상기 클록 신호의 통과를 차단하기 위해 상기 클록 스위칭 회로의 상태를 변조시키는 수단
    을 포함하는 것을 특징으로 하는 디지털 논리 회로.
  59. 제58항에 있어서,
    상기 클록 스위칭 회로의 상태를 변조시키는 수단은 상기 복수의 상호 접속 스위칭 소자 내에서의 선택된 입력, 출력, 또는 중간 노드와 상기 클록 스위칭 회로 사이의 적어도 하나의 전기 접속을 포함하는 것을 특징으로 하는 디지털 논리 회로.
  60. 제58항에 있어서,
    상기 클록 스위칭 회로의 상태를 변조시키는 수단은 상기 상호 접속 스위칭 소자 내에서 검출된 입력, 출력, 및 중간 노드 상태의 조합에 응답하여 상기 클록 스위칭 회로의 상태를 변조시키도록 구성된 검출기 회로를 포함하는 것을 특징으로 하는 디지털 논리 회로.
  61. 제57항에 있어서,
    상기 참 논리 평가는 상기 복수의 상호 접속 스위칭 소자의 현재의 입력, 중간, 및 출력 상태에 응답하여 상기 클록 신호의 수신이 상기 복수의 상호 접속 스위칭 소자에 대한 소망하는 상태 변화를 일으키는지를 결정하는 논리 평가를 포함하는 것을 특징으로 하는 디지털 논리 회로.
  62. 제57항에 있어서,
    상기 복수의 상호 접속 스위칭 소자는 상기 클록 신호 천이의 수신에 응답하여 조합 논리 함수에 대한 입력 상태의 현재 조합이 조합 논리 함수의 출력 상태를 변화시키지 않는 경우 상기 클록 신호가 차단되는 상기 조합 논리 함수를 실행하는 것을 특징으로 하는 디지털 논리 회로.
  63. 제57항에 있어서,
    상기 복수의 상호 접속 스위칭 소자는 순차 논리 함수에 대한 새로운 출력 상태 쪽으로의 상기 순차 논리 함수 내의 현재의 입력 상태 및 중간 상태에 기초하여 상기 클록 신호의 수신이 상기 순차 논리 함수의 소망하는 진보 상태에 기여하지 않는 경우 상기 클록 신호가 차단되는 상기 순차 논리 함수를 실행하는 것을 특징으로 하는 디지털 논리 회로.
  64. 제63항에 있어서,
    상기 순차 논리 함수는 플립-플롭의 입력 신호가 상기 플립-플롭의 비상보 래치 출력과 다를 때에만 상기 클록이 전달되는 상기 플립-플롭 회로를 포함하는 것을 특징으로 하는 디지털 논리 회로.
  65. 동적 논리 회로에 있어서,
    적어도 하나의 데이터 입력으로부터 데이터 신호를 수신하는 적어도 하나의 트랜지스터;
    상기 트랜지스터의 출력에 결합되며 상기 데이터 입력에 기초하여 데이터 출력의 상태 변화를 트리거링하기 위해 클록 입력 상에 클록 신호를 수신하도록 구성된 게이팅 회로; 및
    상기 데이터 출력의 상태에 응답하여 상기 게이팅 회로로의 상기 클록 신호의 통과를 선택적으로 방지하도록 구성된 클록 차단 회로
    를 포함하는 것을 특징으로 하는 동적 논리 회로.
  66. 제65항에 있어서,
    각각의 데이터 입력으로부터 데이터 신호를 수신하도록 적어도 2개의 트랜지스터가 구성되며,
    상기 게이팅 회로는 상기 클록 신호에 의해 트리거될 때 상기 데이터 입력 상의 상기 데이터 신호의 배수에 비례하는 논리 함수에 따라 상기 데이터 출력의 상태를 변화시키도록 구성되는 것을 특징으로 하는 동적 논리 회로.
  67. 제66항에 있어서,
    상기 논리 함수는 역변환 버퍼, 비역변환 버퍼, AND 게이트, NAND 게이트, OR 게이트, NOR 게이트, XOR 게이트, 일치 게이트(coincidence gate), 및 이것들의 조합으로 구성되는 조합 논리 함수의 그룹으로부터 선택되는 것을 특징으로 하는 동적 논리 회로.
  68. 제65항에 있어서,
    상기 클록 차단 회로는 상기 데이터 입력과 결합하여 상기 데이터 출력의 상태에 응답하여 상기 게이팅 회로로의 상기 클록 신호의 통과를 선택적으로 방지하도록 더 구성되는 것을 특징으로 하는 동적 논리 회로.
  69. 제65항에 있어서,
    상기 게이팅 회로에 선행하며, 상기 게이팅 회로의 상기 클록 입력 상으로의 수신 이전에 상기 클록 신호의 진폭을 가변시키도록 구성되는 레벨 시프터 회로를 더 포함하는 것을 특징으로 하는 동적 논리 회로.
  70. 제69항에 있어서,
    상기 레벨 시프터 회로는 상기 클록 신호가 통과되며, 상기 게이팅 회로에서의 수신 이전에 상기 클록 신호의 진폭을 감소시키기 위해 충분한 임피던스로 구동되는 트랜지스터를 포함하는 것을 특징으로 하는 동적 논리 회로.
  71. 동적 논리 회로에 있어서,
    연관 데이터 입력을 통해 데이터 신호를 각각 수신하며, 직렬의 AND 구성으로 배열되는 복수의 트랜지스터;
    상기 복수의 직렬로 배열된 트랜지스터의 한 편의 단부 상에서 상보 트랜지스터를 구비하며, 클록 신호 천이를 수신하면 상기 복수의 트랜지스터의 AND 조합에 응답하는 출력 신호를 발생하도록 구성되는 게이팅 회로; 및
    상기 출력 신호의 상태에 응답하여 상기 게이팅 회로로의 상기 클록 신호의 통과를 선택적으로 방지하도록 구성되는 클록 차단 회로
    를 포함하는 것을 특징으로 하는 동적 논리 회로.
  72. 제71항에 있어서,
    상기 게이팅 회로로부터 상기 출력 신호에 접속되는 역변환 또는 비역변환 버퍼를 더 포함하는 것을 특징으로 하는 동적 논리 회로.
  73. 동적 논리 회로에 있어서,
    클록 입력 상의 클록 신호 천이에 의해 트리거될 때 데이터 입력 상에 수신되는 데이터 신호에 응답하는 적어도 하나의 데이터 출력을 구비하며, 클록 입력 천이의 이전의 수신에 응답하여 상기 데이터 입력의 상태에 응답하여 이전의 설정에 따라 논리 상태를 유지하고 발생하도록 구성되는 쌍안정 회로; 및
    상기 쌍안정 회로에 결합되며, 상기 데이터 입력에서의 신호와 상기 데이터 출력에서의 신호 사이의 관계에 응답하여 상기 클록 신호 천이의 수신을 차단하도록 구성되는 클록 경로 제어 회로
    를 포함하는 것을 특징으로 하는 동적 논리 회로.
  74. 제73항에 있어서,
    상기 클록 경로 제어 회로는 상기 데이터 입력에서의 신호와 상기 데이터 출력에서의 신호 사이의 증명 관계에 응답하도록 구성되는 것을 특징으로 하는 동적 논리 회로.
  75. 제73항에 있어서,
    상기 클록 경로 제어 회로는 상기 쌍안정 회로의 상기 클록 입력 상으로의 상기 클록 신호의 수신을 차단하기 위해 충분한 고 임피던스 모드로 진입하도록 구성되는 적어도 하나의 트랜지스터를 포함하는 것을 특징으로 하는 동적 논리 회로.
  76. 제75항에 있어서,
    상기 쌍안정 회로의 상기 클록 입력을 소망하는 논리 상태로 바이어스시키기 위해 상기 클록 입력에 접속되는 적어도 하나의 제2 트랜지스터 더 포함하는 것을 특징으로 하는 동적 논리 회로.
  77. 제76항에 있어서,
    상기 쌍안정 회로의 상기 클록 입력의 바이어싱은 상기 쌍안정 회로에 의해 발생되는 상기 출력 신호에 응답하여 수행되는 것을 특징으로 하는 동적 논리 회로.
  78. 제75항에 있어서,
    상기 클록 경로 제어 회로에 선행하며, 상기 클록 경로 제어 회로의 상기 클록 입력 상으로의 수신 이전에 상기 클록 신호의 진폭을 가변시키는 레벨 시프터 회로를 더 포함하는 것을 특징으로 하는 동적 논리 회로.
  79. 제78항에 있어서,
    상기 레벨 시프터 회로는 상기 클록 신호가 통과되며, 상기 클록 경로 제어 회로의 상기 클록 입력에서의 수신 이전에 상기 클록 신호의 진폭을 감소시키기 위해 충분한 임피던스로 구동되는 트랜지스터를 포함하는 것을 특징으로 하는 동적 논리 회로.
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