KR20050104530A

KR20050104530A - Ｍｔｃｍｏｓ 플립-플롭, 그를 포함하는 ｍｔｃｍｏｓ회로, 및 그 생성 방법

Info

Publication number: KR20050104530A
Application number: KR1020040029853A
Authority: KR
Inventors: 원효식; 정광옥; 김영환; 이봉현
Original assignee: 삼성전자주식회사
Priority date: 2004-04-29
Filing date: 2004-04-29
Publication date: 2005-11-03
Also published as: US7453300B2; CN1694356A; KR101045295B1; TWI307579B; CN1694358B; JP2005318600A; JP5258148B2; US20050242862A1; TW200536267A

Abstract

MTCMOS 플립-플롭, 그를 포함하는 MTCMOS 회로, 및 그 생성 방법이 제공된다. MTCMOS 플립-플롭은 제1 스테이지 및 제2 스테이지를 포함한다. 제1 스테이지는, 입력 데이터 신호, 클락 신호, 및 슬립 모드에서 활성화되는 슬립 신호에 응답하여, 내부 노드를 충전 또는 방전한다. 제2 스테이지는, 내부 노드의 충전 또는 방전에 의해 발생되는 신호, 클락 신호, 및 상기 클락 신호와 상기 슬립 신호의 조합에 응답하여 출력 노드를 충전 또는 방전하고, 출력 노드의 충전 또는 방전에 의해 발생되는 출력 데이터 신호를 저장한다. 제1 또는 제2 스테이지들에 포함된 누설 차단 트랜지스터는 슬립 신호가 활성화될 때 턴-오프되어 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단한다. MTCMOS 플립-플롭은 누설 전류 경로를 차단하여 슬립 모드에서 출력 데이터 신호를 정확하게 유지할 수 있다.

Description

ＭＴＣＭＯＳ 플립-플롭, 그를 포함하는 ＭＴＣＭＯＳ 회로, 및 그 생성 방법{MTCMOS flip-flop, MTCMOS circuit including the same, and method for generating the same}

본 발명은 반도체 집적 회로에 관한 것으로, 보다 상세하게는, MTCMOS(Multi-Threshold voltage CMOS) 플립-플롭, 그를 포함하는 MTCMOS 회로, 및 그 생성 방법에 관한 것이다.

플립-플롭은 반도체 집적 회로 중 디지털 회로에서 데이터 기억 소자(data memory element)로서 사용된다. 플립-플롭은 클락 신호(clock signal)에 의해 결정되는 시점에서 입력 신호를 샘플링(sampling)하여 출력 신호로 변환시킨다. 플립-플롭은 디램(DRAM)과 같은 반도체 메모리 장치(semiconductor memory device), 프로세서(processor), 및 컴퓨터에 널리 사용된다.

도 1은 종래의 기술에 따른 CMOS 하이브리드-래치 플립-플롭(hybrid-latch flip-flop)을 나타내는 회로도이다. 도 1에 도시된 회로는 미국 특허 등록 공보 제 6,181,180호에 기재되어 있다.

도 1을 참조하면, 종래의 CMOS 하이브리드-래치 플립-플롭(100)은 피모스(PMOS) 트랜지스터들(101, 105, 106, 107), 엔모스(NMOS) 트랜지스터들(102, 103, 104, 108, 109, 110), 3개의 직렬로 연결된 인버터들(inverters)로 구성되는 클락 지연부(120), 및 크로스 커플된(cross-coupled) 인버터들로 구성되는 래치부(130)를 포함한다.

종래의 하이브리드-래치 플립-플롭(100)의 동작은 다음과 같이 설명된다.

클락 신호(CK)가 로우 레벨(low level)일 때 피모스 트랜지스터(101)는 턴-온(turn-on)되므로, 내부 노드(internal node)(140)는 하이 레벨(high level)로 프리차지(precharge)된다. 이 때, 엔모스 트랜지스터들(104, 110)은 턴-온(turn-on)되지만, 엔모스 트랜지스터들(102, 108)은 턴-오프(turn-off)된다. 따라서, 출력 데이터 신호(Q)를 발생하는 출력 노드(output node)(150)는 이전의 값(previous value)을 유지한다.

클락 신호(CK)가 로우 레벨로부터 하이 레벨로 천이(transition)할 때, 피모스 트랜지스터(101)는 턴-오프되고 엔모스 트랜지스터들(102, 108)은 턴-온된다. 엔모스 트랜지스터들(104, 110)은 클락 지연부(120)의 지연 시간(delay period) 동안 턴-온 상태를 유지한다. 입력 데이터 신호(D)는 상기 지연 시간 내에서 샘플링(sampling)된다. 만약 입력 데이터 신호(D)가 로우 레벨이면, 내부 노드(140)는 하이 레벨을 유지한다. 그러면, 출력 노드(150)는 턴-온 상태인 엔모스 트랜지스터들(108 ~ 110)을 통해 로우 레벨로 방전되고, 래치부(130)에 의해 로우 레벨을 유지한다. 만약 입력 데이터 신호(D)가 하이 레벨이면, 내부 노드(140)는 턴-온 상태인 엔모스 트랜지스터들(102 ~ 104)을 통해 로우 레벨로 방전(discharge)된다. 그러면, 출력 노드(150)는 턴-온 상태인 피모스 트랜지스터(107)를 통해 하이 레벨로 충전(charge)되고, 래치부(130)에 의해 하이 레벨을 유지한다.

도 2는 종래의 기술에 따른 CMOS 세미-다이내믹 플립-플롭(semi-dynamic flip-flop)을 나타내는 회로도이다. 도 2에 도시된 회로도 미국 특허 등록 공보 제 6,181,180호에 기재되어 있다.

도 2를 참조하면, 종래의 세미-다이내믹 플립-플롭(200)은 피모스 트랜지스터들(201, 205), 엔모스 트랜지스터들(202, 203, 204, 206, 207), 2개의 직렬로 연결된 인버터들로 구성되는 클락 지연부(210), 낸드 게이트(NAND gate)(220), 내부 래치부(230), 및 출력 래치부(240)를 포함한다.

종래의 세미-다이내믹 플립-플롭(200)의 동작은 다음과 같이 설명된다.

클락 신호(CK)가 로우 레벨일 때 피모스 트랜지스터(201)는 턴-온되므로, 내부 노드(250)는 하이 레벨로 프리차지(precharge)되고 내부 래치부(230)에 의해 하이 레벨을 유지한다. 이 때, 엔모스 트랜지스터(206)는 턴-오프 상태이다. 따라서, 출력 데이터 신호(Q)를 발생하는 출력 노드(260)는 이전의 값을 유지한다.

만약 클락 신호(CK)가 로우 레벨로부터 하이 레벨로 천이할 때 입력 데이터 신호(D)가 로우 레벨이면, 내부 노드(250)는 하이 레벨을 유지하므로 엔모스 트랜지스터들(206, 207)이 턴-온된다. 따라서, 출력 노드(260)는 로우 레벨로 방전되고 출력 래치부(240)에 의해 로우 레벨을 유지한다. 만약 클락 신호(CK)가 로우 레벨로부터 하이 레벨로 천이할 때 입력 데이터 신호(D)가 하이 레벨이면, 엔모스 트랜지스터들(203, 204)이 턴-온 상태이고 클락 지연부(210)의 지연 시간 및 낸드 게이트(220)의 지연 시간 동안 엔모스 트랜지스터(202)가 턴-온 상태이므로, 내부 노드(250)는 로우 레벨로 방전된다. 그러면, 내부 노드(250)는 내부 래치부(230)에 의해 로우 레벨을 유지하므로, 피모스 트랜지스터(205)가 턴-온가 된다. 따라서, 출력 노드(260)는 하이 레벨로 충전되고 출력 래치부(240)에 의해 하이 레벨을 유지한다.

반도체 장치의 집적도를 높이기 위해 저전력 반도체 집적 회로에 대한 요구가 증가하고 있다. 저전력 반도체 집적 회로를 구현하기 위해, 전원 전압을 하강시키는 것은 효과적인 방법일 수 있다. 그러나, 전원 전압을 하강시키는 것은 트랜지스터들의 속도를 느리게 할 수 있다. 이와 같은 문제를 해결하기 위해, 낮은 문턱 전압을 가지는 모스(MOS) 트랜지스터와 높은 문턱 전압을 가지는 모스 트랜지스터를 포함하는 MTCMOS 회로가 사용되고 있다.

MTCMOS 회로는 공급 전압(VDD 또는 ground(GND))과 논리 회로(logic circuit) 사이에 스위치 회로를 포함한다. 스위치 회로는 상대적으로 높은 문턱 전압(high threshold voltage)을 가지는 트랜지스터들을 포함한다. 논리 회로가 동작할 때(즉, 액티브 모드(active mode)일 때), 스위치 회로는 턴-온되어 낮은 문턱 전압(low threshold voltage)을 가지는 트랜지스터들을 포함하는 논리 회로에 공급 전압을 공급한다. 또한, 논리 회로가 동작하지 않을 때(즉, 슬립 모드(sleep mode)일 때), 스위치 회로는 턴-오프되어 논리 회로에 공급되는 전압을 차단한다. 그럼으로써, 논리 회로의 누설 전류(leakage current)가 감소되어, 전체 시스템의 소비 전력이 최소화될 수 있다. 따라서, MTCMOS 기술은 액티브 모드 기간(active mode period) 보다 슬립 모드 기간(sleep mode period)이 매우 긴 휴대용 LSI 회로(portable Large Scale Integrated circuit)의 소비 전력을 감소시키는 데 매우 유용하게 사용된다.

그러나, MTCMOS 기술에 있어서, MTCMOS 회로가 파워 오프(power-off)될 때(즉, 슬립 모드일 때), 논리 회로에 포함되는 플립-플롭 또는 래치(latch)에 저장된 데이터가 손실될 수 있다.

한편, 도 1 및 도 2에 도시된 플립-플롭들(100, 200)이 MTCMOS 회로에 사용되는 경우 다음과 같은 문제점이 발생한다. 즉, 플립-플롭들(100, 200)을 높은 문턱 전압을 가지는 트랜지스터만으로 구성하는 경우, MTCMOS 회로의 동작 속도가 감소한다. 그리고, 플립-플롭들(100, 200)을 낮은 문턱 전압을 가지는 트랜지스터만으로 구성하는 경우, 플립-플롭들(100, 200) 내에 누설 전류가 증가하여 MTCMOS 회로의 슬립 모드에서 출력 데이터 신호(Q)를 유지(retention 또는 holding)할 수 없다. 따라서, 종래의 플립-플롭들(100, 200)은 별도의 설계 변경(design modification) 없이는 MTCMOS 회로에 사용될 수 없다.

따라서, 본 발명이 이루고자 하는 제1 기술적 과제는 슬립 모드에서 출력 데이터 신호를 유지할 수 있는 고속 저전력(high speed(또는 performance) low power) MTCMOS 플립-플롭을 제공하는 데 있다.

그리고, 본 발명이 이루고자 하는 제2 기술적 과제는 상기 MTCMOS 플립-플롭을 포함하는 MTCMOS 회로를 제공하는 데 있다.

또한, 본 발명이 이루고자 하는 제3 기술적 과제는 CMOS 플립-플롭으로부터 MTCMOS 플립-플롭을 생성하는 방법을 제공하는 데 있다.

상기 제1 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 MTCMOS 플립-플롭은, 입력 데이터 신호, 클락 신호, 및 슬립 모드에서 활성화되는 슬립 신호에 응답하여, 내부 노드를 충전 또는 방전하는 제1 스테이지; 및 상기 내부 노드의 충전 또는 방전에 의해 발생되는 신호, 상기 클락 신호, 및 상기 클락 신호와 상기 슬립 신호의 조합에 응답하여 출력 노드를 충전 또는 방전하고, 상기 출력 노드의 충전 또는 방전에 의해 발생되는 출력 데이터 신호를 저장하는 제2 스테이지를 구비하며, 상기 제1 또는 제2 스테이지들에 포함된 누설 차단 트랜지스터는 상기 슬립 신호가 활성화될 때 턴-오프되어 상기 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하는 것을 특징으로 한다.

바람직한 실시예에 따르면, 상기 제1 스테이지는 상기 슬립 신호가 비활성화되는 액티브 모드에서 상기 클락 신호를 지연하고, 상기 슬립 모드에서 비활성화되는 클락 지연부를 구비하며, 상기 클락 지연부의 슬립 모드에서의 출력 신호에 의해 상기 누설 차단 트랜지스터가 게이팅된다.

바람직한 실시예에 따르면, 상기 제1 스테이지는, 상기 내부 노드를 하이 레벨로 충전하는 충전 경로; 및 상기 내부 노드를 로우 레벨로 방전하는 방전 경로를 더 구비하며, 상기 방전 경로는 상기 클락 지연부의 슬립 모드에서의 출력 신호에 응답하여 상기 방전 경로를 비활성화시키는 누설 차단 트랜지스터를 포함하며, 상기 누설 차단 트랜지스터는 낮은 문턱 전압을 가지는 엔모스 트랜지스터를 포함하며, 상기 누설 차단 트랜지스터의 일단(one terminal)은 가상 접지 전압에 연결된다.

바람직한 실시예에 따르면, 상기 제2 스테이지는 상기 출력 데이터 신호를 저장하는 출력 래치부를 구비하며, 상기 출력 래치부는 크로스-커플된 인버터들을 포함하며, 상기 각각의 크로스-커플된 인버터들은 높은 문턱 전압들을 가지는 트랜지스터들을 포함한다.

바람직한 실시예에 따르면, 상기 제2 스테이지는 상기 출력 노드를 하이 레벨로 충전하는 충전 경로; 및 상기 출력 노드를 로우 레벨로 방전하는 방전 경로를 더 구비하며, 상기 충전 경로는 상기 내부 노드에서 발생되는 신호에 의해 게이팅되는 제1 누설 차단 트랜지스터를 포함하며, 상기 방전 경로는 상기 클락 지연부의 슬립 모드에서의 출력 신호에 응답하여 상기 방전 경로를 비활성화시키는 제2 누설 차단 트랜지스터를 포함하며, 상기 제1 누설 차단 트랜지스터는 높은 문턱 전압을 가지는 피모스 트랜지스터를 포함하고, 상기 제2 누설 차단 트랜지스터는 높은 문턱 전압을 가지는 엔모스 트랜지스터를 포함하며, 상기 제1 누설 차단 트랜지스터의 일단 및 다른 일단은 실제 전원 전압 및 상기 출력 노드에 각각 연결되고 상기 제2 누설 차단 트랜지스터의 일단은 실제 접지 전압에 연결된다.

상기 제1 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 MTCMOS 플립-플롭은, 슬립 신호가 비활성화되는 액티브 모드에서 클락 신호를 지연하고, 상기 슬립 신호가 활성화되는 슬립 모드에서 비활성화되는 클락 지연부; 입력 데이터 신호 및 상기 클락 지연부의 출력 신호에 응답하여, 내부 노드를 충전 또는 방전하는 제1 스테이지; 및 상기 내부 노드의 충전 또는 방전에 의해 발생되는 신호, 상기 클락 신호, 및 상기 클락 지연부의 출력 신호에 응답하여 출력 노드를 충전 또는 방전하고, 상기 출력 노드의 충전 또는 방전에 의해 발생되는 출력 데이터 신호를 저장하는 제2 스테이지를 구비하며, 상기 제1 또는 제2 스테이지들에 포함된 누설 차단 트랜지스터는 상기 슬립 신호가 활성화될 때 턴-오프되어 상기 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하는 것을 특징으로 한다.

상기 제1 기술적 과제를 달성하기 위하여 본 발명의 다른 실시예에 따른 MTCMOS 플립-플롭은, 입력 데이터 신호, 클락 신호, 및 슬립 모드에서 활성화되는 슬립 신호에 응답하여 내부 노드를 충전 또는 방전하고, 상기 내부 노드의 충전 또는 방전에 의해 발생되는 신호를 상기 내부 노드에 저장하는 제1 스테이지; 및 상기 내부 노드에 저장된 신호, 상기 클락 신호, 상기 슬립 신호, 및 상기 슬립 신호의 반전 신호에 응답하여 출력 노드를 충전 또는 방전하고, 상기 출력 노드의 충전 또는 방전에 의해 발생되는 출력 데이터 신호를 저장하는 제2 스테이지를 구비하며, 상기 제1 또는 제2 스테이지들에 포함된 누설 차단 트랜지스터는 상기 슬립 신호가 활성화될 때 턴-오프되어 상기 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하는 것을 특징으로 한다.

바람직한 실시예에 따르면, 상기 제1 스테이지는, 상기 내부 노드를 하이 레벨로 충전하는 충전 경로; 상기 내부 노드를 로우 레벨로 방전하는 방전 경로; 및 상기 내부 노드에 저장된 신호, 상기 클락 신호를 지연한 신호, 및 상기 슬립 신호에 응답하여, 상기 방전 경로의 활성화 또는 비활성화를 제어하는 제어 신호를 발생하는 제어부를 구비하며, 상기 충전 경로는 상기 슬립 신호의 활성화에 응답하여 상기 충전 경로를 비활성화시키는 제1 누설 차단 트랜지스터를 포함하며, 상기 방전 경로는 상기 제어 신호에 응답하여 상기 방전 경로를 비활성화시키는 제2 누설 차단 트랜지스터를 포함하며, 상기 제1 누설 차단 트랜지스터는 낮은 문턱 전압을 가지는 피모스 트랜지스터를 포함하고, 상기 제2 누설 차단 트랜지스터는 낮은 문턱 전압을 가지는 엔모스 트랜지스터를 포함하며, 상기 제1 누설 차단 트랜지스터의 일단은 실제 전원 전압에 연결되고 상기 제2 누설 차단 트랜지스터의 일단은 상기 내부 노드에 연결된다.

바람직한 실시예에 따르면, 상기 제어부는 상기 내부 노드에 저장된 신호 및 상기 클락 신호를 지연한 신호의 AND 연산을 수행하는 AND 게이트; 및 상기 AND 게이트의 출력 신호 및 상기 슬립 신호의 NOR 연산을 수행하여 상기 제어 신호를 발생하는 NOR 게이트를 구비한다.

바람직한 실시예에 따르면, 상기 제2 스테이지는 상기 출력 노드를 하이 레벨로 충전하는 충전 경로; 상기 출력 노드를 로우 레벨로 방전하는 방전 경로; 상기 출력 노드에 저장된 신호, 상기 슬립 신호의 반전 신호, 및 상기 슬립 신호에 응답하여 상기 슬립 모드에서 상기 내부 노드에 저장된 신호를 복원하는 데이터 피드백부를 구비하며, 상기 충전 경로는 상기 슬립 신호의 활성화에 응답하여 상기 충전 경로를 비활성화시키는 제1 누설 차단 트랜지스터를 포함하며, 상기 방전 경로는 상기 슬립 신호의 반전 신호의 활성화에 응답하여 상기 방전 경로를 비활성화시키는 제2 누설 차단 트랜지스터를 포함하며, 상기 제1 누설 차단 트랜지스터는 높은 문턱 전압을 가지는 피모스 트랜지스터를 포함하고, 상기 제2 누설 차단 트랜지스터는 높은 문턱 전압을 가지는 엔모스 트랜지스터를 포함하며, 상기 제1 누설 차단 트랜지스터의 일단은 실제 전원 전압에 연결되고 상기 제2 누설 차단 트랜지스터의 일단은 실제 접지 전압에 연결된다.

바람직한 실시예에 따르면, 상기 제2 스테이지는 상기 출력 노드에서 발생되는 신호를 저장하는 출력 래치부를 더 구비하며, 상기 출력 래치부는 크로스-커플된 인버터들을 포함하며, 상기 크로스-커플된 인버터들은 높은 문턱 전압들을 가지는 트랜지스터들을 포함한다.

상기 제2 기술적 과제를 달성하기 위하여 본 발명에 따른 MTCMOS 회로는, 클락 신호 및 슬립 모드에서 활성화되는 슬립 신호에 응답하여 입력 데이터 신호를 샘플링하여 출력 데이터 신호를 발생하고 저장하는 MTCMOS 플립-플롭과, 상기 출력 데이터 신호에 대해 소정의 논리 연산을 수행하여 출력 신호를 발생하는 논리 회로를 포함하는 집적 회로; 및 액티브 모드에서 활성화되는 액티브 신호에 응답하여 상기 MTCMOS 플립-플롭 및 상기 논리 회로에 각각 연결된 가상 접지 전압에 실제 접지 전압을 공급하는 스위치 회로를 구비하며, 상기 MTCMOS 플립-플롭에 포함된 누설 차단 트랜지스터는 상기 슬립 신호가 활성화될 때 턴-오프되어 상기 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하는 것을 특징으로 한다.

바람직한 실시예에 따르면, 상기 MTCMOS 플립-플롭은 상기 출력 데이터 신호를 저장하고, 크로스-커플된 인버터들을 포함하는 출력 래치부를 구비하며, 상기 각각의 크로스-커플된 인버터들은 높은 문턱 전압들을 가지는 트랜지스터들을 포함한다.

바람직한 실시예에 따르면, 상기 MTCMOS 플립-플롭은, 상기 입력 데이터 신호의 반전 신호인 내부 데이터 신호를 저장하고, 크로스-커플된 인버터들을 포함하는 내부 래치부; 상기 내부 데이터 신호의 반전 신호인 출력 데이터 신호를 저장하고, 크로스-커플된 인버터들을 포함하는 출력 래치부; 및 상기 슬립 신호에 응답하여 활성화되고, 상기 출력 데이터 신호를 반전하여 상기 내부 데이터 신호를 복원하는 데이터 피드백부를 구비하며, 상기 내부 래치부의 크로스-커플된 인버터들은 각각 낮은 문턱 전압들을 가지는 트랜지스터들을 포함하고, 상기 출력 래치부의 크로스-커플된 인버터들은 각각 높은 문턱 전압들을 가지는 트랜지스터들을 포함한다.

상기 제3 기술적 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 CMOS 플립-플롭으로부터 MTCMOS 플립-플롭을 생성하는 방법은, (a) CMOS 플립-플롭에 포함된 모든 모스 트랜지스터들을 낮은 문턱 전압들을 가지는 모스 트랜지스터들로 변환하는 단계; (b) 상기 CMOS 플롭-플롭에 포함된 출력 래치부의 모스 트랜지스터들을 높은 문턱 전압들을 가지는 모스 트랜지스터들로 변환하는 단계; (c) 상기 낮은 문턱 전압을 가지는 모스 트랜지스터에 연결된 실제 접지 전압을 가상 접지 전압으로 변환하는 단계; 및 (d) 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하기 위하여, 상기 누설 전류 경로에 포함되는 모스 트랜지스터에 상기 슬립 모드에서 활성화되는 슬립 신호를 제공하는 단계를 구비하는 것을 특징으로 한다.

바람직한 실시예에 따르면, 상기 MTCMOS 플립-플롭 생성 방법은 (e) 상기 슬립 모드에서 상기 출력 래치부를 통해 발생될 수 있는 누설 전류 경로에 포함되는 모스 트랜지스터를 높은 문턱 전압을 가지는 모스 트랜지스터로 변환하는 단계를 더 구비한다.

바람직한 실시예에 따르면, 상기 (e) 단계의 모스 트랜지스터의 일단은 실제 접지 전압에 연결된다.

바람직한 실시예에 따르면, 상기 (d) 단계의 누설 전류 경로는 상기 MTCMOS 플립-플롭에 포함되는 내부 래치부에 연결된 내부 노드를 통해 발생될 수 있다.

바람직한 실시예에 따르면, 상기 MTCMOS 플립-플롭 생성 방법은 (e) 상기 출력 래치부의 출력 노드에 저장된 신호를 이용하여 상기 내부 노드에 저장된 신호를 복원하는 데이터 피드백부를 추가하는 단계를 더 구비한다.

이러한 본 발명에 따른 본 발명에 따른 MTCMOS 플립-플롭은 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하여 출력 데이터 신호를 정확하게 유지할 수 있다. 그리고, 본 발명에 따른 MTCMOS 플립-플롭은 데이터 피드백부와 같은 특정한 회로를 포함하므로 출력 데이터 신호를 보다 정확하게 유지할 수 있다.

또한, 본 발명에 따른 MTCMOS 플립-플롭은 MTCMOS 회로에 사용되는 balloon 플립-플롭 및 CP(Complementary Pass-transistor) 플립-플롭에 비해서 적은 개수의 트랜지스터들을 사용한다. 또한, 본 발명에 따른 MTCMOS 플립-플롭은 동작속도가 빠르며, 낮은 전력 지연 곱(power delay product)을 가진다. 따라서, 본 발명에 따른 MTCMOS 플립-플롭은 고속 저전력 MTCMOS 회로에 사용될 수 있다.

본 발명에 따른 MTCMOS 회로는 슬립 모드에서 저장된 데이터를 유지할 수 있는 MTCMOS 플립-플롭을 포함하므로 유효한 출력 신호를 발생할 수 있다.

본 발명에 따른 MTCMOS 플립-플롭 생성 방법은 CMOS 플립-플롭으로부터 슬립 모드에서 출력 데이터 신호를 유지할 있는 MTCMOS 플립-플롭을 생성할 수 있으므로 MTCMOS 회로의 설계에 사용될 수 있다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.

도 3은 본 발명에 따른 MTCMOS 회로를 나타내는 블락 다이어그램이다.

도 3을 참조하면, 본 발명에 따른 MTCMOS 회로(300)는 스위치 회로(310) 및 집적 회로(320)를 구비한다. MTCMOS 회로(300)는 액티브 신호(SC) 및 슬립 신호(SCB)에 응답하여 슬립 모드 및 액티브 모드 사이의 동작 모드 전환(switching)을 수행한다.

스위치 회로(310)는 적어도 하나의 엔모스(NMOS) 트랜지스터를 포함하며, 상기 엔모스 트랜지스터는 높은 문턱 전압을 가진다. 상기 엔모스 트랜지스터는 실제 접지 전압(real ground voltage)(GND)에 연결된 소스(source)를 포함하며, 슬립 트랜지스터(sleep transistor)라고도 한다. 스위치 회로(310)는 MTCMOS 회로(300)에 포함되는 MTCMOS 플립-플롭(330) 및 논리 회로(340)에 의해 공통으로 사용된다.

스위치 회로(310)는 액티브 신호(SC)에 응답하여 실제 접지 전압(GND)을 집적 회로(320)의 MTCMOS 플립-플롭(330) 및 논리 회로(340)에 연결된 가상 접지 전압(virtual ground voltage)(VGND)에 공급하거나 차단한다. 액티브 신호(SC)는 MTCMOS 회로(300)가 액티브 모드일 때 제1 논리 레벨(예를 들어, 하이 레벨)로 활성화되고 MTCMOS 회로(300)가 슬립 모드일 때 제2 논리 레벨(예를 들어, 로우 레벨)로 비활성화된다.

집적 회로(320)는 전원 전압(power supply voltage)(VDD) 및 가상 접지 전압(VGND) 사이에 연결된 MTCMOS 플립-플롭(330) 및 논리 회로(340)를 포함한다. MTCMOS 플립-플롭(330) 및 논리 회로(340)는 낮은 문턱 전압을 가지는 트랜지스터들을 포함한다.

MTCMOS 플립-플롭(330)은 클락 신호(CK) 및 슬립 신호(SCB)에 응답하여 입력 신호(IN)를 샘플링(sampling)하여 출력 데이터 신호(Q)를 발생하고 저장한다. 예를 들어, 입력 신호(IN)는 입력 데이터 신호일 수 있다. 슬립 신호(SCB)는 MTCMOS 회로(300)가 슬립 모드일 때 제1 논리 레벨(예를 들어, 하이 레벨)로 활성화되고 MTCMOS 회로(300)가 액티브 모드일 때 제2 논리 레벨(예를 들어, 로우 레벨)로 비활성화된다.

MTCMOS 플립-플롭(330)은 누설 차단 트랜지스터(leakage break transistor)를 포함한다. 상기 누설 차단 트랜지스터는 슬립 신호(SCB)가 활성화될 때 턴-오프되어 슬립 모드에서 발생할 수 있는 누설 전류 경로(leakage current path)를 차단(break)한다. 따라서, MTCMOS 플립-플롭(330)은 슬립 모드에서 출력 데이터 신호(Q)를 유지할 수 있다.

또한, MTCMOS 플립-플롭(330)은 출력 데이터 신호(Q)를 저장하는 출력 래치부(output latch unit)를 포함한다. 상기 출력 래치부는 높은 문턱 전압을 가지는 트랜지스터들을 각각 포함하는 크로스-커플된 인버터들을 구비한다. 따라서, 슬립 모드에서 출력 래치부를 통해 발생될 수 있는 누설 전류 경로가 보다 확실하게 차단될 수 있으므로, MTCMOS 플립-플롭(330)은 슬립 모드에서 출력 데이터 신호(Q)를 유지할 수 있다. 상기 출력 래치부를 통해 발생될 수 있는 누설 전류 경로는 잠입 누설 전류 경로(sneak leakage current path)라고도 한다.

다른 실시예에 있어서, MTCMOS 플립-플롭(330)은 내부 래치부(internal latch unit), 출력 래치부, 및 데이터 피드백부(data feedback unit)를 구비한다.

상기 내부 래치부는 상기 입력 데이터 신호의 반전(inversion) 신호인 내부 데이터 신호를 저장하고, 크로스-커플된 인버터들을 포함한다. 상기 출력 래치부는 상기 내부 데이터 신호의 반전 신호인 출력 데이터 신호(Q)를 저장하고, 크로스-커플된 인버터들을 포함한다. 상기 데이터 피드백부는 슬립 신호(SCB)에 응답하여 활성화되고, 출력 데이터 신호(Q)를 반전하여 상기 내부 데이터 신호를 복원(restoration)한다. 따라서, MTCMOS 플립-플롭(330)은 내부 래치부에 연결된 내부 노드의 플로팅(floating)을 방지할 수 있으므로, 슬립 모드에서 출력 데이터 신호(Q)를 유지할 수 있다.

상기 내부 래치부의 크로스-커플된 인버터들은 각각 낮은 문턱 전압들을 가지는 트랜지스터들을 포함하고, 상기 출력 래치부의 크로스-커플된 인버터들은 각각은 높은 문턱 전압들을 가지는 트랜지스터들을 포함한다. 따라서, 슬립 모드에서 출력 래치부를 통해 발생될 수 있는 누설 전류 경로가 보다 확실하게 차단될 수 있으므로, MTCMOS 플립-플롭(330)은 슬립 모드에서 출력 데이터 신호(Q)를 유지할 수 있다.

논리 회로(340)는 낮은 문턱 전압을 가지는 트랜지스터들을 포함하는 래치 또는 플립-플롭을 구비한다. 논리 회로(340)는 MTCMOS 플립-플롭(330)에 저장된 출력 데이터 신호(Q)를 수신하여 소정의 논리 연산(logic operation)을 수행한 후 출력 신호(OUT)를 발생한다.

전술한 바와 같이, 본 발명에 따른 MTCMOS 회로(300)는 슬립 모드에서 누설 전류 경로를 차단하여 출력 데이터 신호(Q)를 유지할 수 있는 MTCMOS 플립-플롭(330)을 포함하므로 유효한 출력 신호(OUT)를 발생할 수 있다.

한편, 도 3에는 도시되지 않았지만, 본 발명에 따른 MTCMOS 회로(300)는 실제 전원 전압(VDD)과 집적 회로(320) 사이에 직렬로 연결된 스위치 회로를 더 구비한다. 상기 스위치 회로는 액티브 신호(SC)에 응답하여 실제 전원 전압(VDD)을 집적 회로(320)의 가상 전원 전압(virtual power supply voltage)(미도시)에 공급하거나 차단한다.

도 4는 액티브 신호(SC) 및 슬립 신호(SCB)에 따른 도 3에 도시된 MTCMOS 회로의 동작 모드의 변환을 나타내는 도면이다.

도 4를 참조하면, 도 3에 도시된 MTCMOS 회로(300)는, 액티브 신호(SC) 및 슬립 신호(SCB)에 응답하여, 액티브 모드(active mode), 슬립-인 모드(sleep-in mode), 슬립 모드, 웨이크-업 모드(wake-up mode), 및 액티브 모드의 순서로 동작할 수 있다.

슬립-인 모드, 슬립 모드, 및 웨이크-업 모드에 대응되는 기간은 비활성화 기간(inactivation period) 또는 슬립 기간(sleep period)을 지시한다.

MTCMOS 회로(300)가 액티브 모드로부터 슬립 모드로 전환(switching)하는 과정(process)은 다음과 같이 설명된다. 상기 전환 과정은 슬립-인 모드를 포함하고, 슬립-인 모드에서 액티브 신호(SC)와 슬립 신호(SCB)가 각각 하이 레벨로 활성화된다. 슬립 신호(SCB)는 액티브 신호(SC)가 하이 레벨(즉, 활성화 상태)로부터 로우 레벨(즉, 비활성화 상태)로 천이하는 시점 보다 제1 지연 시간(tD1) 이전에 하이 레벨로 활성화된다. 제1 지연 시간(tD1)은 MTCMOS 회로(300)에 포함된 MTCMOS 플립-플롭(330)에 새로운 데이터가 입력되는 것을 차단하고 슬립 모드로의 진입 전에 MTCMOS 플립-플롭(330)이 출력 데이터 신호(Q)를 저장하기 위해 필요한 시간이다.

MTCMOS 회로(300)가 슬립 모드로부터 액티브 모드로 전환하는 과정은 다음과 같이 설명된다. 상기 전환 과정은 웨이크-업 모드를 포함하고, 웨이크-업 모드에서 슬립 신호(SCB) 및 액티브 신호(SC)는 각각 하이 레벨로 활성화된다.

액티브 신호(SC)는 슬립 신호(SCB)가 하이 레벨(즉, 활성화 상태)로부터 로우 레벨(즉, 비활성화 상태)로 천이하는 시점 보다 제2 지연 시간(tD2) 이전에 하이 레벨로 활성화된다. 제2 지연 시간(tD2)은 MTCMOS 플립-플롭(330)에 연결된 가상 접지 전압(VGND) 노드(node)의 전하(charge)를 방전시켜 상기 노드의 잡음(noise)(또는 플로팅)을 제거하기 위해 필요한 시간이다. 제2 지연 시간(tD2)은 가상 접지 전압(VGND)에 공통으로 연결된 반도체 소자들(semiconductor elements)(즉, 스위치 회로(310), MTCMOS 플립-플롭(330), 및 논리 회로(340))의 RC 시정수(time constant)에 의해 계산된다.

도 5는 도 3에 도시된 MTCMOS 플립-플롭의 일 실시예를 나타내는 회로도이다. 즉, 도 5는 MTCMOS 하이브리드-래치 플립-플롭을 나타낸다.

도 5를 참조하면, 본 발명의 일 실시예에 따른 MTCMOS 하이브리드-래치 플립-플롭(500)은 클락 지연부(510), 제1 스테이지(first stage)(520), 및 제2 스테이지(530)를 구비한다. 제1 스테이지(520) 및 제2 스테이지(530)는 각각 프런트 스테이지(front stage) 및 백 스테이지(back stage)라고도 한다. 클락 지연부(510)는 제1 스테이지(520)에 포함될 수도 있다.

클락 지연부(510)는, 클락 신호(CK)를 반전하는 제1 인버터(511), 제1 인버터(512)의 출력 신호를 반전하는 제2 인버터(512), 및 제2 인버터(512)의 출력 신호와 슬립 신호(SCB)의 NOR 연산(operation)을 수행하는 노어(NOR) 게이트(513)를 구비한다. 인버터들(511, 512)은 각각 낮은 문턱 전압을 가지는 트랜지스터들(미도시)을 포함한다. NOR 게이트(513)는 높은 문턱 전압들을 가지는 트랜지스터들(미도시)을 포함한다.

클락 지연부(510)는 슬립 신호(SCB)가 비활성화되는 액티브 모드에서 클락 신호(CK)를 지연하고, 슬립 신호(SCB)가 활성화되는 슬립 모드에서 비활성화된다. 즉, 슬립 신호(SCB)가 로우 레벨로 비활성화되는 액티브 모드에서, 클락 지연부(510)는 클락 신호를 지연하여 반전된 클락 신호를 발생한다. 그리고, 슬립 신호(SCB)가 하이 레벨로 활성화되는 슬립 모드에서, 클락 지연부(510)는 입력되는 클락 신호(CK)의 논리 레벨과 무관하게 비활성화되어 로우 레벨의 출력 신호를 발생한다. 클락 지연부(510)의 로우 레벨인 출력 신호에 응답하여, 제1 및 제2 스테이지들(520, 530)에 포함된 누설 차단 트랜지스터들(524, 534)은 턴-오프된다. 따라서, 누설 차단 트랜지스터들(524, 534)은 슬립 모드에서 발생할 수 누설 전류 경로를 차단할 수 있다.

제1 스테이지(520)는 실제 전원 전압(VDD)과 가상 접지 전압(VGND) 사이에 연결된다. 제1 스테이지(520)는 입력 데이터 신호(D) 및 클락 지연부(510)의 출력 신호에 응답하여, 내부 노드(527)를 충전(charge) 또는 방전(discharge)한다.

제1 스테이지(520)는 내부 노드(527)를 하이 레벨로 충전하는 충전 경로 및 내부 노드(527)를 로우 레벨로 방전하는 방전 경로를 구비한다.

상기 충전 경로는 제1, 제2, 및 제3 피모스 트랜지스터들(521, 525, 526)을 구비한다. 각각의 제1, 제2, 및 제3 피모스 트랜지스터들(521, 525, 526)은 낮은 문턱 전압들을 가진다.

제1 피모스 트랜지스터(521)는 실제 전원 전압(VDD)에 연결된 소스(source), 클락 신호(CK)가 입력되는 게이트(gate), 및 내부 노드(527)에 연결된 드레인(drain)을 포함한다. 제2 피모스 트랜지스터(525)는 제1 피모스 트랜지스터(521)에 병렬로 연결되고, 입력 데이터 신호(D)가 입력되는 게이트를 포함한다. 제3 피모스 트랜지스터(526)는 제2 피모스 트랜지스터(525)에 병렬로 연결되고, 클락 지연부(510)의 출력 신호가 입력되는 게이트를 포함한다.

상기 방전 경로는 클락 지연부(510)의 슬립 모드에서의 출력 신호에 응답하여 상기 방전 경로를 비활성화시키는 누설 차단 트랜지스터(524)를 포함한다. 누설 차단 트랜지스터(524)는 낮은 문턱 전압을 가지는 엔모스 트랜지스터를 포함하며, 누설 차단 트랜지스터(524)의 일단은 가상 접지 전압(VGND)에 연결된다. 누설 차단 트랜지스터(524)는 슬립 신호(SCB)가 활성화될 때 턴-오프되어 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단한다.

상기 방전 경로는 제1 및 제2 엔모스 트랜지스터들(522, 523)을 더 구비한다. 각각의 제1 및 제2 엔모스 트랜지스터들(522, 523)은 낮은 문턱 전압을 가진다.

제1 엔모스 트랜지스터(522)는 내부 노드(527)에 연결되는 드레인 및 클락 신호(CK)가 입력되는 게이트를 포함한다. 제2 엔모스 트랜지스터(523)는 제1 엔모스 트랜지스터(522) 및 누설 차단 트랜지스터(524) 사이에 연결되며, 입력 데이터 신호(D)가 입력되는 게이트를 포함한다.

제2 스테이지(530)는 실제 전원 전압(VDD)과 실제 접지 전압(GND) 사이에 연결된다. 제2 스테이지(530)는 내부 노드(527)의 충전 또는 방전에 의해 발생되는 신호, 클락 신호(CK), 및 클락 지연부(510)의 출력 신호에 응답하여 출력 노드(535)를 충전 또는 방전하고, 출력 노드(535)의 충전 또는 방전에 의해 발생되는 출력 데이터 신호(Q)를 저장한다.

제2 스테이지(530)는 출력 데이터 신호(Q)를 저장하는 출력 래치부(540)를 구비한다. 출력 래치부(540)는 크로스-커플된 인버터들(541, 542)을 포함한다. 상기 각각의 크로스-커플된 인버터들(541, 542)에 포함된 트랜지스터들(미도시)은 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하기 위해 높은 문턱 전압들을 가진다.

제2 스테이지(530)는 출력 노드(535)를 하이 레벨로 충전하는 충전 경로 및 출력 노드(535)를 로우 레벨로 방전하는 방전 경로를 더 구비한다.

상기 충전 경로는 내부 노드(527)에서 발생되는 신호에 의해 게이팅(gating)되는 제1 누설 차단 트랜지스터(531)를 포함한다. 제1 누설 차단 트랜지스터(531)는 높은 문턱 전압을 가지는 피모스 트랜지스터를 포함한다. 제1 누설 차단 트랜지스터(531)의 일단 및 다른 일단은 실제 전원 전압(VDD) 및 출력 노드(535)에 각각 연결된다. 제1 누설 차단 트랜지스터(531)는 슬립 모드에서 턴-오프되어 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단한다.

상기 방전 경로는 클락 지연부(510)의 슬립 모드에서의 출력 신호에 응답하여 상기 방전 경로를 비활성화시키는(즉, 차단시키는) 제2 누설 차단 트랜지스터(534)를 구비한다. 제2 누설 차단 트랜지스터(534)는 높은 문턱 전압을 가지는 엔모스 트랜지스터를 포함한다. 제2 누설 차단 트랜지스터(534)의 일단은 실제 접지 전압(GND)에 연결된다. 제2 누설 차단 트랜지스터(534)는 슬립 신호(SCB)가 활성화될 때 턴-오프되어 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단한다.

상기 방전 경로는 제1 및 제2 엔모스 트랜지스터들(532, 533)을 더 구비한다. 제1 엔모스 트랜지스터(532)는 출력 노드(535)에 연결되는 드레인을 포함하며, 클락 신호(CK)에 의해 게이팅된다. 제2 엔모스 트랜지스터(533)는 제1 엔모스 트랜지스터(532) 및 제2 누설 차단 트랜지스터(534) 사이에 연결되며, 내부 노드(527)에서 발생되는 신호에 의해 게이팅된다. 각각의 제1 및 제2 엔모스 트랜지스터들(532, 533)은 낮은 문턱 전압을 가진다.

도 5에는 일례로서 슬립 모드에서 발생할 수 있는 누설 전류 경로(Leakage Current Path)가 LCP1로 도시되어 있다. LCP1은 출력 데이터 신호(Q)가 하이 레벨일 때 실제 전원 전압(VDD)으로부터 인버터(542)에 포함되는 피모스 트랜지스터(미도시) 및 엔모스 트랜지스터들(532 ~ 534)을 통해 실제 접지 전압(GND)으로 연결되는 잠입 누설 전류 경로(sneak leakage current path)이다. 상기 잠입 누설 전류 경로(LCP1)는 슬립 모드에서 턴-오프되는 제2 누설 차단 트랜지스터(534)에 의해 차단될 수 있다.

전술한 바와 같이, 본 발명의 일 실시예에 따른 MTCMOS 하이브리드-래치 플립-플롭(500)은 슬립 모드에서의 출력 데이터 신호(Q)를 유지(retention)하기 위해 클락 지연부(510)를 슬립 신호(SCB)를 이용하여 비활성화시켜 누설 전류 경로를 차단한다. 또한, 본 발명에 일 실시예에 따른 MTCMOS 하이브리드-래치 플립-플롭(500)은 높은 문턱 전압을 가지는 누설 차단 트랜지스터들(531, 534)을 포함함으로써, 누설 전류 경로를 보다 확실하게 차단할 수 있다. 따라서, 본 발명에 따른 MTCMOS 플립-플롭은 슬립 모드에서 출력 데이터 신호(Q)를 정확하게 유지할 수 있다.

한편, 본 발명의 일 실시예에 따른 MTCMOS 하이브리드-래치 플립-플롭(500)의 액티브 모드에서의 동작 설명은 도 1에 도시된 CMOS 하이브리드-래치 플립-플롭에 대한 동작 설명과 유사하므로, 그것에 대한 설명은 도 1에 대한 설명이 참조된다.

도 6은 도 3에 도시된 MTCMOS 플립-플롭의 다른 실시예를 나타내는 회로도이다. 즉, 도 6은 MTCMOS 세미-다이내믹 플립-플롭을 나타낸다.

도 6을 참조하면, MTCMOS 세미-다이내믹 플롭-플롭(600)은 제1 스테이지(610) 및 제2 스테이지(660)를 구비한다. 제1 스테이지(610) 및 제2 스테이지(660)는 각각 프런트 스테이지(front stage) 및 백 스테이지(back stage)라고도 한다.

제1 스테이지(610)는 입력 데이터 신호(D), 클락 신호(CK), 및 슬립 모드에서 활성화되는 슬립 신호(SCB)에 응답하여 내부 노드(606)를 충전 또는 방전하고, 내부 노드(606)의 충전 또는 방전에 의해 발생되는 신호(Qm)를 내부 노드(606)에 저장한다.

제1 스테이지(610)는 내부 노드(606)를 하이 레벨로 충전하는 충전 경로, 내부 노드(606)를 로우 레벨로 방전하는 방전 경로, 및 제어부(630)를 구비한다.

상기 충전 경로는 슬립 신호(SCB)의 활성화에 응답하여 상기 충전 경로를 비활성화시키는(즉, 차단시키는) 제1 누설 차단 트랜지스터(601)를 포함한다. 제1 누설 차단 트랜지스터(601)는 낮은 문턱 전압을 가지는 피모스 트랜지스터를 포함한다. 제1 누설 차단 트랜지스터(601)의 일단은 실제 전원 전압(VDD)에 연결된다. 제1 누설 차단 트랜지스터(601)는 슬립 신호(SCB)가 활성화될 때 턴-오프되어 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단한다.

상기 충전 경로는 제1 누설 차단 트랜지스터(601) 및 내부 노드(606) 사이에 연결되고 클락 신호(CK)에 의해 게이팅되는 피모스 트랜지스터(602)를 더 구비한다. 피모스 트랜지스터(602)는 낮은 문턱 전압을 가진다.

제어부(630)는 내부 노드(606)에 저장된 신호(Qm), 클락 신호(CK)를 지연한 신호(CKD), 및 슬립 신호(SCB)에 응답하여, 상기 방전 경로의 활성화 또는 비활성화를 제어하는 제어 신호(S)를 발생한다.

제어부(630)는 AND 게이트 및 NOR 게이트를 구비한다. 상기 AND 게이트는 내부 노드(606)에 저장된 신호(Qm) 및 클락 신호(CK)를 지연한 신호(CKD)의 AND 연산을 수행한다. 상기 NOR 게이트는 상기 AND 게이트의 출력 신호 및 슬립 신호(SCB)의 NOR 연산을 수행하여 제어 신호(S)를 발생한다.

상기 방전 경로는 제어 신호(S)에 응답하여 상기 방전 경로를 비활성화시키는 제2 누설 차단 트랜지스터(603)를 포함한다. 제2 누설 차단 트랜지스터(603)는 낮은 문턱 전압을 가지는 엔모스 트랜지스터를 포함한다. 제2 누설 차단 트랜지스터(603)의 일단은 내부 노드(606)에 연결된다. 슬립 모드에서, 제어부(630)의 NOR 게이트는 하이 레벨로 활성화된 슬립 신호(SCB)에 응답하여 로우 레벨인 제어 신호(S)를 출력하므로, 제2 누설 차단 트랜지스터(603)는 턴-오프된다. 따라서, 슬립 모드에서 발생할 수 있는 누설 전류 경로가 차단되므로, 내부 래치부(650)에 의해 내부 노드(606)에 저장되는 내부 데이터 신호(Qm)가 유지되고 그것에 의해 출력 데이터 신호(Q)가 유지될 수 있다.

상기 방전 경로는 제2 누설 차단 트랜지스터(603)와 가상 접지 전압(VGND) 사이에 연결되고 입력 데이터 신호(D) 및 클락 신호(CK)에 의해 각각 게이팅되는 엔모스 트랜지스터들(604, 605)을 더 구비한다. 각각의 엔모스 트랜지스터들(604, 605)은 낮은 문턱 전압을 가진다.

제1 스테이지(610)는 클락 지연부(620), 인버터(640), 및 내부 래치부(650)를 더 구비한다.

클락 지연부(620)는 직렬로 연결된 인버터들을 포함한다. 상기 각각의 인버터들은 낮은 문턱 전압들을 가지는 트랜지스터들(미도시)을 포함한다. 클락 지연부(620)는 클락 신호(CK)를 지연하여 지연된 클락 신호(CKD)를 발생한다.

인버터(640)는 슬립 신호(SCB)를 반전한다. 인버터(640)는 높은 문턱 전압들을 가지는 트랜지스터들(미도시)을 포함한다.

내부 래치부(650)는 내부 노드(606)에서 발생되는 신호(Qm)를 저장한다. 내부 래치부(650)는 크로스-커플된 인버터들을 포함하고 상기 크로스-커플된 인버터들은 낮은 문턱 전압들을 가지는 트랜지스터들(미도시)을 포함한다.

제2 스테이지(660)는 내부 노드(606)에 저장된 신호(Qm), 클락 신호(CK), 슬립 신호(SCB), 및 슬립 신호(SCB)의 반전 신호에 응답하여 출력 노드(666)를 충전 또는 방전하고, 출력 노드(666)의 충전 또는 방전에 의해 발생되는 출력 데이터 신호(Q)를 저장한다.

제2 스테이지(660)는 출력 노드(666)를 하이 레벨로 충전하는 충전 경로, 출력 노드(666)를 로우 레벨로 방전하는 방전 경로, 및 데이터 피드백부(data feedback unit)(680)를 구비한다.

상기 충전 경로는 슬립 신호(SCB)의 활성화에 응답하여 상기 충전 경로를 비활성화시키는(즉, 차단시키는) 제1 누설 차단 트랜지스터(661)를 포함한다. 제1 누설 차단 트랜지스터(661)는 높은 문턱 전압을 가지는 피모스 트랜지스터를 포함한다. 제1 누설 차단 트랜지스터(661)의 일단은 실제 전원 전압(VDD)에 연결된다. 제1 누설 차단 트랜지스터(661)는 슬립 모드에서 하이 레벨로 활성화된 슬립 신호(SCB)에 응답하여 턴-오프되어 슬립 모드에서 발생될 수 있는 누설 전류 경로를 차단한다.

상기 충전 경로는 제1 누설 차단 트랜지스터(661)와 출력 노드(666) 사이에 연결되고 내부 노드(606)에 저장된 신호(Qm)에 의해 게이팅되는 피모스 트랜지스터(662)를 더 구비한다. 피모스 트랜지스터(662)는 낮은 문턱 전압을 가진다.

상기 방전 경로는 슬립 신호(SCB)의 반전 신호의 활성화에 응답하여 상기 방전 경로를 비활성화시키는(즉, 차단시키는) 제2 누설 차단 트랜지스터(665)를 포함한다. 제2 누설 차단 트랜지스터(665)는 높은 문턱 전압을 가지는 엔모스 트랜지스터를 포함한다. 제2 누설 차단 트랜지스터(665)의 일단은 실제 접지 전압(GND)에 연결된다. 제2 누설 차단 트랜지스터(665)는 하이 레벨로 활성화된 슬립 신호(SCB)를 반전시키는 인버터(640)의 출력 신호에 응답하여 턴-오프되어 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단한다.

상기 방전 경로는 출력 노드(666)와 제2 누설 차단 트랜지스터(665) 사이에 연결되고 클락 신호(CK) 및 내부 노드(606)에 저장된 신호(Qm)에 의해 각각 게이팅되는 엔모스 트랜지스터들(663, 664)을 더 구비한다. 각각의 엔모스 트랜지스터들(663, 664)은 낮은 문턱 전압을 가진다.

데이터 피드백부(680)는, 제1 피모스 트랜지스터(681), 제2 피모스 트랜지스터(682), 제1 엔모스 트랜지스터(683), 및 제2 엔모스 트랜지스터(684)를 구비한다. 제1 피모스 트랜지스터(681)는 실제 전원 전압(VDD)에 연결된 소스 및 출력 노드(666)에 저장된 신호(Q)가 입력되는 게이트를 포함한다. 제2 피모스 트랜지스터(682)는 제1 피모스 트랜지스터(681)의 드레인에 연결된 소스, 슬립 신호(SCB)의 반전 신호가 입력되는 게이트, 및 내부 노드(606)에 연결된 드레인을 포함한다. 제1 엔모스 트랜지스터(683)는 제2 피모스 트랜지스터(682)의 드레인에 연결된 드레인 및 슬립 신호(SCB)가 입력되는 게이트를 포함한다. 제2 엔모스 트랜지스터(684)는 제1 엔모스 트랜지스터(683)의 소스에 연결된 드레인, 출력 노드(666)에 저장된 신호(Q)가 입력되는 게이트, 및 가상 접지 전압(VGND)에 연결된 소스를 포함한다.

데이터 피드백부(680)는, 슬립 모드에서, 출력 노드(666)에 저장된 신호(Q), 슬립 신호(SCB)의 반전 신호, 및 슬립 신호(SC)에 응답하여, 내부 노드(606)에 저장된 신호(Qm)를 복원한다. 즉, 슬립 모드에서 제1 피모스 트랜지스터(682) 및 제1 엔모스 트랜지스터(683)는 턴-온되므로, 데이터 피드백부(680)의 제1 피모스 트랜지스터(681) 및 제2 엔모스 트랜지스터(684)는 출력 노드(666)에 저장된 출력 데이터 신호(Q)를 반전시켜 내부 노드(Qm)에 공급한다. 따라서, 데이터 피드백부(680)는 슬립 모드에서 플로팅될 수 있는 내부 노드(606)의 논리 레벨을 복원하여 슬립 모드로부터 액티브 모드로 전환할 때 발생할 수 있는 내부 노드(606)에서의 데이터의 논리 레벨 변화를 방지한다. 한편, 액티브 모드에서, 제2 피모스 트랜지스터(682) 및 제1 엔모스 트랜지스터(683)는 로우 레벨인 슬립 신호(SCB)에 응답하여 턴-오프되므로, 데이터 피드백부(680)는 동작하지 않는다.

제2 스테이지(660)는 출력 노드(666)에서 발생되는 신호(Q)를 저장하는 출력 래치부(670)를 더 구비한다. 출력 래치부(670)는 크로스-커플된 인버터들(671, 672)을 포함한다. 상기 크로스-커플된 인버터들(671, 672)은 슬립 모드에서 발생될 수 있는 누설 전류 경로를 차단하기 위해 높은 문턱 전압들을 가지는 트랜지스터들(미도시)을 포함한다.

도 6에는 일례로서 슬립 모드에서 발생할 수 있는 누설 전류 경로가 LCP2로 도시되어 있다. LCP2는 출력 데이터 신호(Q)가 하이 레벨일 때 실제 전원 전압(VDD)으로부터 인버터(672)에 포함되는 피모스 트랜지스터(미도시) 및 엔모스 트랜지스터들(663 ~ 665)을 통해 실제 접지 전압(GND)으로 연결되는 잠입 누설 전류 경로이다. 상기 잠입 누설 전류 경로(LCP2)는 제2 누설 차단 트랜지스터(665)에 의해 차단될 수 있다.

전술한 바와 같이, 본 발명의 다른 실시예에 따른 MTCMOS 세미-다이내믹 플립-플롭(600)은 슬립 모드에서 출력 데이터 신호(Q)를 유지하기 위해 슬립 신호(SCB)를 이용하여 누설 차단 트랜지스터들(601, 603, 661, 665)을 턴-오프시켜 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단한다. 그리고, 본 발명의 다른 실시예에 따른 MTCMOS 세미-다이내믹 플립-플롭(600)은 높은 문턱 전압을 가지는 누설 차단 트랜지스터들(651, 654)을 포함함으로써, 슬립 모드에서 발생할 수 있는 누설 전류 경로를 보다 확실하게 차단하여 출력 데이터 신호(Q)를 유지할 수 있다. 또한, 본 발명의 다른 실시예에 따른 MTCMOS 세미-다이내믹 플롭-플롭(600)은 내부 노드(606)에 저장된 신호(Qm)를 복원하는 데이터 피드백부를 포함하므로, 슬립 모드로부터 액티브 모드로 변환될 때 출력 데이터 신호(Q)를 유지할 수 있다

한편, 본 발명의 다른 실시예에 따른 MTCMOS 세미-다이내믹 플립-플롭(600)의 액티브 모드에서의 동작 설명은, 도 2에 도시된 CMOS 플립-플롭에 대한 동작 설명과 유사하므로, 그것에 대한 설명은 도 2에 대한 설명이 참조된다.

도 7은 도 6에 도시된 제어부를 보다 상세히 나타내는 회로도이다.

도 7을 참조하면, 제어부(630)는 피모스 트랜지스터들(631, 632, 633) 및 엔모스 트랜지스터들(634, 635, 636)을 구비한다. 제1 피모스 트랜지스터(631)는 높은 문턱 전압을 가지며, 각각의 모스(MOS) 트랜지스터들(632 ~ 636)은 낮은 문턱 전압을 가진다.

제1 피모스 트랜지스터(631)는 실제 전원 전압(VDD)이 연결된 소스 및 슬립 신호(SCB)가 입력되는 게이트를 포함한다. 제2 피모스 트랜지스터(632)는 제1 피모스 트랜지스터(631)의 드레인에 연결된 소스, 내부 노드에 저장된 신호(Qm)가 입력되는 게이트, 및 제어 신호(S)가 출력되는 드레인을 포함한다. 제3 피모스 트랜지스터(633)는 제1 피모스 트랜지스터(631)의 드레인에 연결된 소스, 클락 신호를 지연한 신호(CKD)가 입력되는 게이트, 및 제어 신호(S)가 출력되는 드레인을 포함한다.

제1 엔모스 트랜지스터(634)는 제2 피모스 트랜지스터(632)의 드레인에 연결된 드레인, 슬립 신호(SCB)가 입력되는 게이트, 및 실제 접지 전압(GND)에 연결된 소스를 포함한다. 제2 엔모스 트랜지스터(635)는 제3 피모스 트랜지스터(633)의 드레인에 연결된 드레인 및 내부 노드에 저장된 신호(Qm)가 입력되는 게이트를 포함한다. 제3 엔모스 트랜지스터(636)는 제2 엔모스 트랜지스터(635)의 소스에 연결된 드레인, 클락 신호를 지연한 신호(CKD)가 입력되는 게이트, 및 실제 접지 전압(GND)이 연결되는 소스를 포함한다.

슬립 모드에 있어서, 제어부(630)는 하이 레벨로 활성화된 슬립 신호에 응답하여 로우 레벨인 제어 신호(S)를 발생한다. 액티브 모드에 있어서, 제어부(630)는 로우 레벨인 슬립 신호(SCB), 내부 노드에 저장된 신호(Qm), 및 클락 신호를 지연한 신호(CKD)에 응답하여 로우 레벨 또는 하이 레벨인 제어 신호(S)를 발생한다.

도 8은 본 발명의 일 실시예에 따른 CMOS 플립-플롭으로부터 MTCMOS 플립-플롭을 생성하는 방법을 나타내는 흐름도(flow chart)이다. 즉, 도 8은 CMOS 하이브리드-래치 플립-플롭으로부터 MTCMOS 하이브리드 래치 플립 -플롭을 생성하는 방법을 나타낸다.

제1 변환 단계(S105)에 따르면, CMOS 하이브리드-래치 플립-플롭에 포함된 모든 모스 트랜지스터들을 낮은 문턱 전압들을 가지는 모스 트랜지스터들로 변환(conversion)한다.

제2 변환 단계(S110)에 따르면, CMOS 하이브리드-래치 플롭-플롭에 포함된 출력 래치부의 모스 트랜지스터들을 높은 문턱 전압들을 가지는 모스 트랜지스터들로 변환한다. 즉, 출력 래치부의 크로스-커플된 인버터들에 포함된 모스 트랜지스터들을 높은 문턱 전압들을 가지는 모스 트랜지스터들로 변환한다.

제3 변환 단계(S115)에 따르면, 상기 낮은 문턱 전압을 가지는 모스 트랜지스터에 연결된 실제 접지 전압(GND)을 가상 접지 전압(VGND)으로 변환한다.

슬립 신호 제공 단계(S120)에 따르면, 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하기 위하여, 상기 누설 전류 경로에 포함되는 모스 트랜지스터에 상기 슬립 모드에서 활성화되는 슬립 신호를 제공한다.

제4 변환 단계(S125)에 따르면, 슬립 모드에서 상기 출력 래치부를 통해 발생될 수 있는 누설 전류 경로에 포함되는 모스 트랜지스터를 높은 문턱 전압을 가지는 모스 트랜지스터로 변환한다. 상기 높은 문턱 전압을 가지는 모스 트랜지스터의 일단은 실제 접지 전압(GND)에 연결된다. 제4 변환 단계(S125)는 MTCMOS 하이브리드-래치 플립-플롭에 포함된 잠입 누설 전류 경로를 보다 확실히 차단하여 출력 래치부에 저장된 출력 데이터를 유지하게 할 수 있다.

전술한 CMOS 하이브리드-래치 플립-플롭으로부터 MTCMOS 하이브리드-래치 플롭-플롭을 생성하는 방법은 반도체 집적 회로의 설계 수단인 스키매틱 툴(schematic tool)에 사용될 수 있다.

도 9는 본 발명의 다른 실시예에 따른 CMOS 플립-플롭으로부터 MTCMOS 플립-플롭을 생성하는 방법을 나타내는 흐름도이다. 즉, 도 9는 CMOS 세미-다이내믹 플립-플롭으로부터 MTCMOS 세미-다이내믹 플립 -플롭을 생성하는 방법을 나타낸다.

제1 변환 단계(S205)에 따르면, CMOS 세미-다이내믹 플립-플롭에 포함된 모든 모스 트랜지스터들을 낮은 문턱 전압들을 가지는 모스 트랜지스터들로 변환한다.

제2 변환 단계(S210)에 따르면, CMOS 세미-다이내믹 플롭-플롭에 포함된 출력 래치부의 모스 트랜지스터들을 높은 문턱 전압들을 가지는 모스 트랜지스터들로 변환한다. 즉, 출력 래치부의 크로스-커플된 인버터들에 포함된 모스 트랜지스터들을 높은 문턱 전압들을 가지는 모스 트랜지스터들로 변환한다.

제3 변환 단계(S215)에 따르면, 상기 낮은 문턱 전압을 가지는 모스 트랜지스터에 연결된 실제 접지 전압(GND)을 가상 접지 전압(VGND)으로 변환한다.

슬립 신호 제공 단계(S220)에 따르면, 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하기 위하여, 상기 누설 전류 경로에 포함되는 모스 트랜지스터에 상기 슬립 모드에서 활성화되는 슬립 신호를 제공한다.

추가 단계(S225)에 따르면, 상기 출력 래치부의 출력 노드에 저장된 신호를 이용하여 내부 래치부에 연결된 내부 노드에 저장된 신호를 복원하는 데이터 피드백부와 같은 특정한 회로를 추가한다. 상기 데이터 피드백부는 출력 노드에 저장된 신호를 반전하여 상기 내부 노드에 저장된 신호를 복원하는 것이 바람직하다. 따라서, 상기 데이터 피드백부는 슬립 모드에서 발생할 수 있는 누설 전류 경로에 포함될 수 있는 내부 노드의 플로팅을 방지할 수 있다.

제4 변환 단계(S230)에 따르면, 슬립 모드에서 상기 출력 래치부를 통해 발생될 수 있는 누설 전류 경로에 포함되는 모스 트랜지스터를 높은 문턱 전압을 가지는 모스 트랜지스터로 변환한다. 상기 높은 문턱 전압을 가지는 모스 트랜지스터의 일단은 실제 접지 전압(GND)에 연결된다. 제4 변환 단계(S230)는 MTCMOS 세미-다이내믹 플립-플롭에 포함된 잠입 누설 전류 경로(sneak leakage current path)를 보다 확실히 차단하여 출력 래치부에 저장된 출력 데이터 신호를 유지하게 할 수 있다.

전술한 CMOS 세미-다이내믹 플립-플롭으로부터 MTCMOS 세미-다이내믹 플롭-플롭을 생성하는 방법은 반도체 집적 회로의 설계 수단인 스키매틱 툴에 사용될 수 있다.

한편, 도 8 및 도 9에 도시된 본 발명의 실시예에 따른 CMOS 플립-플롭으로부터 MTCMOS 플롭-플롭을 생성하는 방법들은 CMOS 하이브리드-래치 플롭-플롭 및 CMOS 세미-다이내믹 플롭-플롭으로부터 MTCMOS 하이브리드-래치 플롭-플롭 및 MTCMOS 세미-다이내믹 플롭-플롭을 생성하는 경우를 일례로 하여 설명되었지만, 다른 CMOS 플립-플롭들에도 본 발명에 따른 MTCMOS 플립-플롭 생성 방법이 적용될 수 있다는 것은 당업자에 의해 용이하게 인식될 수 있을 것이다.

이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명에 따른 MTCMOS 플립-플롭은 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하여 출력 데이터 신호를 정확하게 유지할 수 있다. 그리고, 본 발명에 따른 MTCMOS 플립-플롭은 데이터 피드백부와 같은 특정한 회로를 포함하므로 출력 데이터 신호를 보다 정확하게 유지할 수 있다.

본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.

도 1은 종래의 기술에 따른 CMOS 하이브리드-래치 플립-플롭(hybrid-latch flip-flop)을 나타내는 회로도이다.

도 2는 종래의 기술에 따른 CMOS 세미-다이내믹 플립-플롭(semi-dynamic flip-flop)을 나타내는 회로도이다.

도 5는 도 3에 도시된 MTCMOS 플립-플롭의 일 실시예를 나타내는 회로도이다.

도 6은 도 3에 도시된 MTCMOS 플립-플롭의 다른 실시예를 나타내는 회로도이다.

도 8은 본 발명의 일 실시예에 따른 CMOS 플립-플롭으로부터 MTCMOS 플립-플롭을 생성하는 방법을 나타내는 흐름도(flow chart)이다.

도 9는 본 발명의 다른 실시예에 따른 CMOS 플립-플롭으로부터 MTCMOS 플립-플롭을 생성하는 방법을 나타내는 흐름도이다.

< 도면의 주요 부분에 대한 부호의 설명 >

310: 스위치 회로 320: 집적 회로

330: MTCMOS 플립-플롭 524: 누설 차단 트랜지스터

531: 누설 차단 트랜지스터 534: 누설 차단 트랜지스터

540: 출력 래치부 601: 제1 누설 차단 트랜지스터

603: 제2 누설 차단 트랜지스터 650: 내부 래치부

661: 제1 누설 차단 트랜지스터 665: 제2 누설 차단 트랜지스터

670: 출력 래치부 680: 데이터 피드백부

Claims

입력 데이터 신호, 클락 신호, 및 슬립 모드에서 활성화되는 슬립 신호에 응답하여, 내부 노드를 충전 또는 방전하는 제1 스테이지; 및

상기 내부 노드의 충전 또는 방전에 의해 발생되는 신호, 상기 클락 신호, 및 상기 클락 신호와 상기 슬립 신호의 조합에 응답하여 출력 노드를 충전 또는 방전하고, 상기 출력 노드의 충전 또는 방전에 의해 발생되는 출력 데이터 신호를 저장하는 제2 스테이지를 구비하며,

상기 제1 또는 제2 스테이지들에 포함된 누설 차단 트랜지스터는 상기 슬립 신호가 활성화될 때 턴-오프되어 상기 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하는 것을 특징으로 하는 MTCMOS 플립-플롭.
제1항에 있어서, 상기 제1 스테이지는

실제 전원 전압과 가상 접지 전압 사이에 연결되는 것을 특징으로 하는 MTCMOS 플립-플롭.
제1항에 있어서, 상기 제2 스테이지는

실제 전원 전압과 실제 접지 전압 사이에 연결되는 것을 특징으로 하는 MTCMOS 플립-플롭.
제1항에 있어서, 상기 제1 스테이지는

상기 슬립 신호가 비활성화되는 액티브 모드에서 상기 클락 신호를 지연하고, 상기 슬립 모드에서 비활성화되는 클락 지연부를 구비하며,

상기 클락 지연부의 슬립 모드에서의 출력 신호에 의해 상기 누설 차단 트랜지스터가 게이팅되는 것을 특징으로 하는 MTCMOS 플립-플롭.
제4항에 있어서,

상기 클락 지연부는 상기 클락 신호와 상기 슬립 신호의 조합에 응답하며,

상기 클락 지연부는

상기 클락 신호를 반전하는 제1 인버터;

상기 제1 인버터의 출력 신호를 반전하는 제2 인버터; 및

상기 제2 인버터의 출력 신호 및 상기 슬립 신호의 NOR 연산을 수행하는 NOR 게이트를 구비하는 것을 특징으로 하는 MTCMOS 플립-플롭.
제5항에 있어서,

상기 제1 및 제2 인버터들은 낮은 문턱 전압을 가지는 트랜지스터들을 포함하며, 상기 NOR 게이트는 높은 문턱 전압을 가지는 트랜지스터들을 포함하는 것을 특징으로 하는 MTCMOS 플립-플롭.
제4항에 있어서, 상기 제1 스테이지는

상기 내부 노드를 하이 레벨로 충전하는 충전 경로; 및

상기 내부 노드를 로우 레벨로 방전하는 방전 경로를 더 구비하며,

상기 방전 경로는 상기 클락 지연부의 슬립 모드에서의 출력 신호에 응답하여 상기 방전 경로를 비활성화시키는 누설 차단 트랜지스터를 포함하며,

상기 누설 차단 트랜지스터는 낮은 문턱 전압을 가지는 엔모스 트랜지스터를 포함하며, 상기 누설 차단 트랜지스터의 일단은 가상 접지 전압에 연결되는 것을 특징으로 하는 MTCMOS 플립-플롭.
제7항에 있어서, 상기 충전 경로는

실제 전원 전압에 연결된 소스, 상기 클락 신호가 입력되는 게이트, 및 상기 내부 노드에 연결된 드레인을 포함하는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터에 병렬로 연결되고, 상기 입력 데이터 신호가 입력되는 게이트를 포함하는 제2 피모스 트랜지스터; 및

상기 제2 피모스 트랜지스터에 병렬로 연결되고, 상기 클락 지연부의 출력 신호가 입력되는 게이트를 포함하는 제3 피모스 트랜지스터를 포함하며,

상기 각각의 제1, 제2, 및 제3 피모스 트랜지스터들은 낮은 문턱 전압을 가지는 것을 특징으로 하는 MTCMOS 플립-플롭.
제8항에 있어서, 상기 방전 경로는

상기 내부 노드에 연결되는 드레인 및 상기 클락 신호가 입력되는 게이트를 포함하는 제1 엔모스 트랜지스터; 및

상기 제1 엔모스 트랜지스터 및 상기 누설 차단 트랜지스터 사이에 연결되며, 상기 입력 데이터 신호가 입력되는 게이트를 포함하는 제2 엔모스 트랜지스터를 더 구비하며,

상기 각각의 제1 및 제2 엔모스 트랜지스터들은 낮은 문턱 전압을 가지는 것을 특징으로 하는 MTCMOS 플립-플롭.
제4항에 있어서, 상기 제2 스테이지는

상기 출력 데이터 신호를 저장하는 출력 래치부를 구비하며,

상기 출력 래치부는 크로스-커플된 인버터들을 포함하며, 상기 각각의 크로스-커플된 인버터들은 높은 문턱 전압들을 가지는 트랜지스터들을 포함하는 것을 특징으로 하는 MTCMOS 플립-플롭.
제10항에 있어서, 상기 제2 스테이지는

상기 출력 노드를 하이 레벨로 충전하는 충전 경로; 및

상기 출력 노드를 로우 레벨로 방전하는 방전 경로를 더 구비하며,

상기 충전 경로는 상기 내부 노드에서 발생되는 신호에 의해 게이팅되는 제1 누설 차단 트랜지스터를 포함하며,

상기 방전 경로는 상기 클락 지연부의 슬립 모드에서의 출력 신호에 응답하여 상기 방전 경로를 비활성화시키는 제2 누설 차단 트랜지스터를 포함하며,

상기 제1 누설 차단 트랜지스터는 높은 문턱 전압을 가지는 피모스 트랜지스터를 포함하고, 상기 제2 누설 차단 트랜지스터는 높은 문턱 전압을 가지는 엔모스 트랜지스터를 포함하며, 상기 제1 누설 차단 트랜지스터의 일단 및 다른 일단은 실제 전원 전압 및 상기 출력 노드에 각각 연결되고 상기 제2 누설 차단 트랜지스터의 일단은 실제 접지 전압에 연결되는 것을 특징으로 하는 MTCMOS 플립-플롭.
제11항에 있어서, 상기 방전 경로는

상기 출력 노드에 연결되는 드레인을 포함하며, 상기 클락 신호에 의해 게이팅되는 제1 엔모스 트랜지스터; 및

상기 제1 엔모스 트랜지스터 및 상기 제2 누설 차단 트랜지스터 사이에 연결되며, 상기 내부 노드에서 발생되는 신호에 의해 게이팅되는 제2 엔모스 트랜지스터를 더 구비하며,

상기 각각의 제1 및 제2 엔모스 트랜지스터들은 낮은 문턱 전압을 가지는 것을 특징으로 하는 MTCMOS 플립-플롭.
슬립 신호가 비활성화되는 액티브 모드에서 클락 신호를 지연하고, 상기 슬립 신호가 활성화되는 슬립 모드에서 비활성화되는 클락 지연부;

입력 데이터 신호 및 상기 클락 지연부의 출력 신호에 응답하여, 내부 노드를 충전 또는 방전하는 제1 스테이지; 및

상기 내부 노드의 충전 또는 방전에 의해 발생되는 신호, 상기 클락 신호, 및 상기 클락 지연부의 출력 신호에 응답하여 출력 노드를 충전 또는 방전하고, 상기 출력 노드의 충전 또는 방전에 의해 발생되는 출력 데이터 신호를 저장하는 제2 스테이지를 구비하며,

상기 제1 또는 제2 스테이지들에 포함된 누설 차단 트랜지스터는 상기 슬립 신호가 활성화될 때 턴-오프되어 상기 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하는 것을 특징으로 하는 MTCMOS 플립-플롭.
입력 데이터 신호, 클락 신호, 및 슬립 모드에서 활성화되는 슬립 신호에 응답하여 내부 노드를 충전 또는 방전하고, 상기 내부 노드의 충전 또는 방전에 의해 발생되는 신호를 상기 내부 노드에 저장하는 제1 스테이지; 및

상기 내부 노드에 저장된 신호, 상기 클락 신호, 상기 슬립 신호, 및 상기 슬립 신호의 반전 신호에 응답하여 출력 노드를 충전 또는 방전하고, 상기 출력 노드의 충전 또는 방전에 의해 발생되는 출력 데이터 신호를 저장하는 제2 스테이지를 구비하며,

상기 제1 또는 제2 스테이지들에 포함된 누설 차단 트랜지스터는 상기 슬립 신호가 활성화될 때 턴-오프되어 상기 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하는 것을 특징으로 하는 MTCMOS 플립-플롭.
제14항에 있어서, 상기 제1 스테이지는

상기 내부 노드를 하이 레벨로 충전하는 충전 경로;

상기 내부 노드를 로우 레벨로 방전하는 방전 경로; 및

상기 내부 노드에 저장된 신호, 상기 클락 신호를 지연한 신호, 및 상기 슬립 신호에 응답하여, 상기 방전 경로의 활성화 또는 비활성화를 제어하는 제어 신호를 발생하는 제어부를 구비하며,

상기 충전 경로는 상기 슬립 신호의 활성화에 응답하여 상기 충전 경로를 비활성화시키는 제1 누설 차단 트랜지스터를 포함하며,

상기 방전 경로는 상기 제어 신호에 응답하여 상기 방전 경로를 비활성화시키는 제2 누설 차단 트랜지스터를 포함하며,

상기 제1 누설 차단 트랜지스터는 낮은 문턱 전압을 가지는 피모스 트랜지스터를 포함하고, 상기 제2 누설 차단 트랜지스터는 낮은 문턱 전압을 가지는 엔모스 트랜지스터를 포함하며, 상기 제1 누설 차단 트랜지스터의 일단은 실제 전원 전압에 연결되고 상기 제2 누설 차단 트랜지스터의 일단은 상기 내부 노드에 연결되는 것을 특징으로 하는 MTCMOS 플립-플롭.
제15항에 있어서, 상기 제1 스테이지는

상기 클락 신호를 지연하는 클락 지연부;

상기 슬립 신호를 반전하는 인버터; 및

상기 내부 노드에서 발생되는 신호를 저장하는 내부 래치부를 더 구비하며,

상기 클락 지연부는 직렬로 연결된 인버터들을 포함하고 상기 직렬로 연결된 인버터들은 각각 낮은 문턱 전압들 가지는 트랜지스터들을 포함하며,

상기 인버터는 높은 문턱 전압들을 가지는 트랜지스터들을 포함하며,

상기 내부 래치부는 크로스-커플된 인버터들을 포함하고 상기 크로스-커플된 인버터들은 각각 낮은 문턱 전압들을 가지는 트랜지스터들을 포함하는 것을 특징으로 하는 것을 특징으로 하는 MTCMOS 플립-플롭.
제16항에 있어서, 상기 충전 경로는

상기 제1 누설 차단 트랜지스터 및 상기 내부 노드 사이에 연결되고, 상기 클락 신호에 의해 게이팅되는 피모스 트랜지스터를 더 구비하며,

상기 피모스 트랜지스터는 낮은 문턱 전압을 가지는 것을 특징으로 하는 MTCMOS 플립-플롭.
제17항에 있어서, 상기 방전 경로는

상기 제2 누설 차단 트랜지스터와 가상 접지 전압 사이에 연결되고, 상기 입력 데이터 신호 및 상기 클락 신호에 의해 각각 게이팅되는 엔모스 트랜지스터들을 더 구비하며,

상기 각각의 엔모스 트랜지스터들은 낮은 문턱 전압들을 가지는 것을 특징으로 하는 MTCMOS 플립-플롭.
제15항에 있어서, 상기 제어부는

상기 내부 노드에 저장된 신호 및 상기 클락 신호를 지연한 신호의 AND 연산을 수행하는 AND 게이트; 및

상기 AND 게이트의 출력 신호 및 상기 슬립 신호의 NOR 연산을 수행하여 상기 제어 신호를 발생하는 NOR 게이트를 구비하는 것을 특징으로 하는 MTCMOS 플립-플롭.
제15항에 있어서, 상기 제어부는

상기 실제 전원 전압이 연결된 소스 및 상기 슬립 신호가 입력되는 게이트를 포함하는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인에 연결된 소스, 상기 내부 노드에 저장된 신호가 입력되는 게이트, 및 상기 제어 신호가 출력되는 드레인을 포함하는 제2 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인에 연결된 소스, 상기 클락 신호를 지연한 신호가 입력되는 게이트, 및 상기 제어 신호가 출력되는 드레인을 포함하는 제3 피모스 트랜지스터;

상기 제2 피모스 트랜지스터의 드레인에 연결된 드레인, 상기 슬립 신호가 입력되는 게이트, 및 실제 접지 전압에 연결된 소스를 포함하는 제1 엔모스 트랜지스터;

상기 제3 피모스 트랜지스터의 드레인에 연결된 드레인 및 상기 내부 노드에 저장된 신호가 입력되는 게이트를 포함하는 제2 엔모스 트랜지스터; 및

상기 제2 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 클락 신호를 지연한 신호가 입력되는 게이트, 및 상기 실제 접지 전압이 연결되는 소스를 포함하는 제3 엔모스 트랜지스터를 구비하며,

상기 제1 피모스 트랜지스터는 높은 문턱 전압을 가지며, 상기 제2 및 제3 피모스 트랜지스터들과 상기 제1 내지 제3 엔모스 트랜지스터들은 낮은 문턱 전압들을 가지는 것을 특징으로 하는 MTCMOS 플립-플롭.
제14항에 있어서, 상기 제2 스테이지는

상기 출력 노드를 하이 레벨로 충전하는 충전 경로;

상기 출력 노드를 로우 레벨로 방전하는 방전 경로;

상기 출력 노드에 저장된 신호, 상기 슬립 신호의 반전 신호, 및 상기 슬립 신호에 응답하여 상기 슬립 모드에서 상기 내부 노드에 저장된 신호를 복원하는 데이터 피드백부를 구비하며,

상기 충전 경로는 상기 슬립 신호의 활성화에 응답하여 상기 충전 경로를 비활성화시키는 제1 누설 차단 트랜지스터를 포함하며,

상기 방전 경로는 상기 슬립 신호의 반전 신호의 활성화에 응답하여 상기 방전 경로를 비활성화시키는 제2 누설 차단 트랜지스터를 포함하며,

상기 제1 누설 차단 트랜지스터는 높은 문턱 전압을 가지는 피모스 트랜지스터를 포함하고, 상기 제2 누설 차단 트랜지스터는 높은 문턱 전압을 가지는 엔모스 트랜지스터를 포함하며, 상기 제1 누설 차단 트랜지스터의 일단은 실제 전원 전압에 연결되고 상기 제2 누설 차단 트랜지스터의 일단은 실제 접지 전압에 연결되는 것을 특징으로 하는 MTCMOS 플립-플롭.
제21항에 있어서, 상기 제2 스테이지는

상기 출력 노드에서 발생되는 신호를 저장하는 출력 래치부를 더 구비하며,

상기 출력 래치부는 크로스-커플된 인버터들을 포함하며, 상기 크로스-커플된 인버터들은 높은 문턱 전압들을 가지는 트랜지스터들을 포함하는 것을 특징으로 하는 MTCMOS 플립-플롭.
제21항에 있어서, 상기 충전 경로는

상기 제1 누설 차단 트랜지스터와 상기 출력 노드 사이에 연결되고, 상기 내부 노드에 저장된 신호에 의해 게이팅되는 피모스 트랜지스터를 더 구비하며,

상기 피모스 트랜지스터는 낮은 문턱 전압을 가지는 것을 특징으로 하는 MTCMOS 플립-플롭.
제21항에 있어서, 상기 방전 경로는

상기 출력 노드와 상기 제2 누설 차단 트랜지스터 사이에 연결되고, 상기 클락 신호 및 상기 내부 노드에 저장된 신호에 의해 각각 게이팅되는 엔모스 트랜지스터들을 더 구비하며,

상기 각각의 엔모스 트랜지스터들은 낮은 문턱 전압을 가지는 것을 특징으로 하는 MTCMOS 플립-플롭.
제21항에 있어서, 상기 데이터 피드백부는

상기 실제 전원 전압에 연결된 소스 및 상기 출력 노드에 저장된 신호가 입력되는 게이트를 포함하는 제1 피모스 트랜지스터;

상기 제1 피모스 트랜지스터의 드레인에 연결된 소스, 상기 슬립 신호의 반전 신호가 입력되는 게이트, 및 상기 내부 노드에 연결된 드레인을 포함하는 제2 피모스 트랜지스터;

상기 제2 피모스 트랜지스터의 드레인에 연결된 드레인 및 상기 슬립 신호가 입력되는 게이트를 포함하는 제1 엔모스 트랜지스터; 및

상기 제1 엔모스 트랜지스터의 소스에 연결된 드레인, 상기 출력 노드에 저장된 신호가 입력되는 게이트, 및 가상 접지 전압에 연결된 소스를 포함하는 제2 엔모스 트랜지스터를 구비하며,

상기 제1 및 제2 피모스 트랜지스터들과 상기 제1 및 제2 엔모스 트랜지스터들은 각각 낮은 문턱 전압을 가지는 것을 특징으로 하는 MTCMOS 플립-플롭.
클락 신호 및 슬립 모드에서 활성화되는 슬립 신호에 응답하여 입력 데이터 신호를 샘플링하여 출력 데이터 신호를 발생하고 저장하는 MTCMOS 플립-플롭과, 상기 출력 데이터 신호에 대해 소정의 논리 연산을 수행하여 출력 신호를 발생하는 논리 회로를 포함하는 집적 회로; 및

액티브 모드에서 활성화되는 액티브 신호에 응답하여 상기 MTCMOS 플립-플롭 및 상기 논리 회로에 각각 연결된 가상 접지 전압에 실제 접지 전압을 공급하는 스위치 회로를 구비하며,

상기 MTCMOS 플립-플롭에 포함된 누설 차단 트랜지스터는 상기 슬립 신호가 활성화될 때 턴-오프되어 상기 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하는 것을 특징으로 하는 MTCMOS 회로.
제26항에 있어서, 상기 MTCMOS 플립-플롭은

상기 출력 데이터 신호를 저장하고, 크로스-커플된 인버터들을 포함하는 출력 래치부를 구비하며,

상기 각각의 크로스-커플된 인버터들은 높은 문턱 전압들을 가지는 트랜지스터들을 포함하는 것을 특징으로 하는 MTCMOS 회로.
제26항에 있어서, 상기 MTCMOS 플립-플롭은

상기 입력 데이터 신호의 반전 신호인 내부 데이터 신호를 저장하고, 크로스-커플된 인버터들을 포함하는 내부 래치부;

상기 내부 데이터 신호의 반전 신호인 출력 데이터 신호를 저장하고, 크로스-커플된 인버터들을 포함하는 출력 래치부; 및

상기 슬립 신호에 응답하여 활성화되고, 상기 출력 데이터 신호를 반전하여 상기 내부 데이터 신호를 복원하는 데이터 피드백부를 구비하며,

상기 내부 래치부의 크로스-커플된 인버터들은 각각 낮은 문턱 전압들을 가지는 트랜지스터들을 포함하고, 상기 출력 래치부의 크로스-커플된 인버터들은 각각 높은 문턱 전압들을 가지는 트랜지스터들을 포함하는 것을 특징으로 하는 MTCMOS 회로.
제26항에 있어서,

상기 집적 회로는 실제 전원 전압 및 가상 접지 전압 사이에 연결되는 것을 특징으로 하는 MTCMOS 회로.
제29항에 있어서, 상기 MTCMOS 회로는

상기 실제 전원 전압 및 상기 집적 회로 사이에 연결되는 스위치 회로를 더 구비하며,

상기 스위치 회로는 상기 액티브 신호에 응답하여 상기 실제 전원 전압을 상기 집적 회로의 가상 전원 전압에 공급하는 것을 특징으로 하는 MTCMOS 회로.
제26항에 있어서,

상기 MTCMOS 회로의 액티브 모드로부터 슬립 모드로의 전환은 상기 액티브 신호가 활성화 상태로부터 비활성화 상태로 천이하는 시점 보다 상기 슬립 신호가 제1 지연 시간 이전에 활성화되는 것에 의해 수행되며,

상기 MTCMOS 회로의 슬립 모드로부터 액티브 모드로의 전환은 상기 슬립 신호가 활성화 상태로부터 비활성화 상태로 천이하는 시점 보다 상기 액티브 신호가 제2 지연 시간 이전에 활성화되는 것에 의해 수행되는 것을 특징으로 하는 것을 특징으로 하는 MTCMOS 회로.
(a) CMOS 플립-플롭에 포함된 모든 모스 트랜지스터들을 낮은 문턱 전압들을 가지는 모스 트랜지스터들로 변환하는 단계;

(b) 상기 CMOS 플롭-플롭에 포함된 출력 래치부의 모스 트랜지스터들을 높은 문턱 전압들을 가지는 모스 트랜지스터들로 변환하는 단계;

(c) 상기 낮은 문턱 전압을 가지는 모스 트랜지스터에 연결된 실제 접지 전압을 가상 접지 전압으로 변환하는 단계; 및

(d) 슬립 모드에서 발생할 수 있는 누설 전류 경로를 차단하기 위하여, 상기 누설 전류 경로에 포함되는 모스 트랜지스터에 상기 슬립 모드에서 활성화되는 슬립 신호를 제공하는 단계를 구비하는 것을 특징으로 하는 MTCMOS 플립-플롭 생성 방법.
제32항에 있어서, 상기 MTCMOS 플립-플롭 생성 방법은

(e) 상기 슬립 모드에서 상기 출력 래치부를 통해 발생될 수 있는 누설 전류 경로에 포함되는 모스 트랜지스터를 높은 문턱 전압을 가지는 모스 트랜지스터로 변환하는 단계를 더 구비하는 것을 특징으로 하는 MTCMOS 플립-플롭 생성 방법.
제33항에 있어서, 상기 (e) 단계의 모스 트랜지스터의 일단은

실제 접지 전압에 연결되는 것을 특징으로 하는 MTCMOS 플립-플롭 생성 방법.
제34항에 있어서, 상기 (a) 단계의 CMOS 플립-플롭은

CMOS 하이브리드-래치 플립-플롭을 포함하는 것을 특징으로 하는 MTCMOS 플립-플롭 생성 방법.
제32항에 있어서, 상기 (d) 단계의 누설 전류 경로는

상기 MTCMOS 플립-플롭에 포함되는 내부 래치부에 연결된 내부 노드를 통해 발생될 수 있는 것을 특징으로 하는 MTCMOS 플립-플롭 생성 방법.
제36항에 있어서, 상기 MTCMOS 플립-플롭 생성 방법은

(e) 상기 출력 래치부의 출력 노드에 저장된 신호를 이용하여 상기 내부 노드에 저장된 신호를 복원하는 데이터 피드백부를 추가하는 단계를 더 구비하는 단계를 특징으로 하는 MTCMOS 플립-플롭 생성 방법.
제37항에 있어서, 상기 (e) 단계의 데이터 피드백부는

상기 출력 노드에 저장된 신호를 반전하여 상기 내부 노드에 저장된 신호를 복원하는 것을 특징으로 하는 MTCMOS 플립-플롭 생성 방법.
제38항에 있어서, 상기 MTCMOS 플립-플롭 생성 방법은

(f) 상기 슬립 모드에서 상기 출력 래치부를 통해 발생될 수 있는 누설 전류 경로에 포함되는 모스 트랜지스터를 높은 문턱 전압을 가지는 모스 트랜지스터로 변환하는 단계를 더 구비하는 것을 특징으로 하는 MTCMOS 플립-플롭 생성 방법.
제39항에 있어서, 상기 (f) 단계의 모스 트랜지스터의 일단은

실제 접지 전압에 연결되는 것을 특징으로 하는 MTCMOS 플립-플롭 생성 방법.
제40항에 있어서, 상기 (a) 단계의 CMOS 플립-플롭은

CMOS 세미-다이내믹 플립-플롭을 포함하는 것을 특징으로 하는 MTCMOS 플립-플롭 생성 방법.