JP2004078804A - クロック信号伝搬ゲート及びそれを含む半導体集積回路 - Google Patents
クロック信号伝搬ゲート及びそれを含む半導体集積回路 Download PDFInfo
- Publication number
- JP2004078804A JP2004078804A JP2002241463A JP2002241463A JP2004078804A JP 2004078804 A JP2004078804 A JP 2004078804A JP 2002241463 A JP2002241463 A JP 2002241463A JP 2002241463 A JP2002241463 A JP 2002241463A JP 2004078804 A JP2004078804 A JP 2004078804A
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- gate
- clock
- mos transistor
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
- G06F1/10—Distribution of clock signals, e.g. skew
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1506—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs with parallel driven output stages; with synchronously driven series connected output stages
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
Abstract
【課題】クロック信号のスキュー低減が可能でクロック信号が制御できるクロック信号伝搬ゲートを含む半導体集積回路を提供する。
【解決手段】クロック始点から入力されクロック信号は、バッファ３０及びバッファ３１を経てクロック伝搬制御ゲート３２に伝搬する。このクロック伝搬制御ゲート３２は、前段にインバータ、後段にＮＡＮＤゲートを有する構成である。クロック伝搬制御ゲート３２を経たクロック信号は、バッファ３３及びバッファ３４を経て終端の順序回路であるＦＦｓ３５に至る。このクロック伝搬制御ゲート３２の後段のＮＡＮＤゲート３９は、ｎＭＯＳトランジスタ４２，４３及びソース・ドレインがそれぞれ共通に接続されたｐＭＯＳトランジスタ４０，４１で構成されている。また、前段のインバータ３６は、ｐＭＯＳトランジスタ３７及びｎＭＯＳトランジスタ３８で構成されている。
【選択図】 図１
【解決手段】クロック始点から入力されクロック信号は、バッファ３０及びバッファ３１を経てクロック伝搬制御ゲート３２に伝搬する。このクロック伝搬制御ゲート３２は、前段にインバータ、後段にＮＡＮＤゲートを有する構成である。クロック伝搬制御ゲート３２を経たクロック信号は、バッファ３３及びバッファ３４を経て終端の順序回路であるＦＦｓ３５に至る。このクロック伝搬制御ゲート３２の後段のＮＡＮＤゲート３９は、ｎＭＯＳトランジスタ４２，４３及びソース・ドレインがそれぞれ共通に接続されたｐＭＯＳトランジスタ４０，４１で構成されている。また、前段のインバータ３６は、ｐＭＯＳトランジスタ３７及びｎＭＯＳトランジスタ３８で構成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、クロック信号伝搬ゲートを備える半導体集積回路に係る発明であって、特に、クロック信号のスキュー（各終端に達するクロック信号のずれ）の低減、クロック信号の遅延調整の容易化に関するものである。
【０００２】
【従来の技術】
ＬＳＩの同期式パイプライン設計において、クロック分配回路の設計は重要となる。このクロック分配回路には主に一括駆動方式とクロックＴｒｅｅ方式がある。クロックＴｒｅｅ方式は、一括駆動方式に比べて低消費電力化及び小面積化が可能であり、クロック信号の制御も容易に行うことが可能である。
【０００３】
図５に、一般的なクロックＴｒｅｅ方式のクロック分配回路図を示す。クロック始点から入力されたクロック信号は、バッファ２００を通りバッファ２０１及びバッファ２０２に分配される。更にバッファ２０１を通ったクロック信号は、バッファ２０３及びバッファ２０４に分配される。これら分配されたクロック信号は、終端の順序回路（例えば、ラッチやフリップフロップ（ＦＦ））まで分配される。図５では、バッファは、バッファ２００からバッファ２１２にまで図示されている。そして終端には立ち上がりエッジにより動作する複数のフリップフロップを内在する順序回路（以下、ＦＦｓという。）が、ＦＦｓ２１３からＦＦｓ２１６まで図示されている。
【０００４】
このクロック分配回路のクロックＴｒｅｅ方式は、様々な構造が提案されており、最近ではクロックの始点から終端のＦＦｓまでの各経路で均一なレイアウトが実現可能なＨ−ｔｒｅｅ方式が提案されている。このＨ−ｔｒｅｅ方式は、”Ａ Ｃｌｏｃｋ ｄｉｓｔｒｉｂｕｔｉｏｎ Ｎｅｔｗｏｒｋ ｆｏｒ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ”（２０００ Ｓｙｎｐｏｓｉｕｍ ｏｎ ＶＬＳＩＣｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）に記載されている。
【０００５】
図６に、クロック信号の制御が可能なクロックＴｒｅｅ方式のクロック分配回路図を示す。このクロック分配回路には、経路中に制御用ＯＲゲート２２４及び制御用ＡＮＤゲート２２６が設けられている。これらの制御用ゲートは、一部又は全てのクロック信号を終端のＦＦｓに供給するのを停止することができる。図６では、バッファは、バッファ２２０〜２２３，２２５，２２７〜２３２が図示されている。そして、フリップフロップは、ＦＦｓ２３３からＦＦｓ２３６までが図示されている。
【０００６】
次に、制御用ＡＮＤゲート２２６を含む経路について説明する。図７に、制御用ＡＮＤゲートを有するクロック分配回路の一部の回路図を示す。図７（ａ）は、図６に示したクロック分配回路のクロック始点から終端のＦＦｓ２３６までの一経路である。まず、クロック始点から入力されたクロック信号は、バッファ２２０及びバッファ２２２を経て制御用ＡＮＤゲート２２６に伝搬する。この制御用ＡＮＤゲート２２６は、前段がＮＡＮＤゲート２４０で、後段がインバータ２４５で構成されている。
【０００７】
図７（ｂ）は、制御用ＡＮＤゲート２２６の回路図である。前段のＮＡＮＤゲート２４０は、ｐＭＯＳトランジスタ２４１，２４２及びｎＭＯＳトランジスタ２４３，２４４で構成されている。また、後段のインバータ２４５は、ｐＭＯＳトランジスタ２４６及びｎＭＯＳトランジスタ２４７で構成されている。
【０００８】
制御用ＡＮＤゲート２２６を経たクロック信号は、バッファ２２８及びバッファ２３２を経て終端のＦＦｓ２３６に至る。図７（ａ）に示したＦＦｓ２３６は、立ち上がりエッジが入力された場合に駆動する。
【０００９】
次に、制御用ＡＮＤゲート２２６の動作について説明をする。制御用ＡＮＤゲート２２６に入力したクロック信号の立ち上がりエッジは、制御信号によってその伝搬が制御される。まず、制御信号が”Ｌ”であれば、入力であるクロック信号に立ち上がりエッジ（”Ｌ”から”Ｈ”への信号の変化）が生じても、制御用ＡＮＤゲート２２６の出力は”Ｌ”のままとなる。従って、制御用ＡＮＤゲート２２６の制御信号が”Ｌ”であれば、クロック信号の立ち上がりエッジは伝搬しない。
【００１０】
一方、制御信号が”Ｈ”であれば、入力であるクロック信号は、前段のＮＡＮＤゲート２４０で信号が反転し、更に後段のインバータ２４５で再度、反転する。従って、制御用ＡＮＤゲート２２６の制御信号が”Ｈ”であればクロック信号の立ち上がりエッジは伝搬する。
【００１１】
次に、制御用ＯＲゲート２２４を含む経路について説明する。図８に、制御用ＯＲゲートを有するクロック分配回路の一部の回路図を示す。図８（ａ）は、図６に示したクロック分配回路のクロック始点から終端のＦＦｓ２３３までの一経路である。図８（ｂ）は、制御用ＯＲゲート２２４の回路図である。前段のＮＯＲゲート２５０は、ｐＭＯＳトランジスタ２５１，２５２及びｎＭＯＳトランジスタ２５３，２５４で構成されている。また、後段のインバータ２５５は、ｐＭＯＳトランジスタ２５６及びｎＭＯＳトランジスタ２５７で構成されている。
【００１２】
制御用ＯＲゲート２２４に入力したクロック信号の立ち上がりエッジは、制御信号によってその伝搬が制御される。制御信号が”Ｌ”であれば、入力であるクロック信号は、前段のＮＯＲゲート２５０で反転し、更に後段のインバータ２５５で再度反転する。従って、制御用ＯＲゲート２２４の制御信号が”Ｌ”であれば、クロック信号の立ち上がりエッジは伝搬する。
【００１３】
一方、制御信号が”Ｈ”であれば、入力であるクロック信号に立ち上がりエッジが生じても、制御用ＯＲゲート２２４の出力は、”Ｈ”のままである。従って、制御用ＯＲゲート２２４の制御信号が”Ｈ”であれば、クロック信号の立ち上がりエッジは伝搬しない。
【００１４】
【発明が解決しようとする課題】
図５や図６で示したクロックＴｒｅｅ方式のクロック分配回路では、クロック始点から終端のＦＦｓまでの経路により配線長、隣接する配線及びゲート段数が異なる。これにより、配線経路によってクロック信号の遅延差が生じ、クロック信号のスキュー（各終端に達するクロック信号のずれ）が大きくなる傾向がある。また、終端のＦＦｓが立ち上がりエッジにより駆動される場合、クロック分配回路は、クロック信号の立ち上がりエッジを伝搬させる必要がある。
【００１５】
ここで、図５や図６で示したクロック分配回路中のバッファは、図９に示すような２段のインバータで構成されたバッファである。図９の前段インバータ２６０は、ｐＭＯＳトランジスタ２６１とｎＭＯＳトランジスタ２６２で構成され、後段インバータ２６３は、ｐＭＯＳトランジスタ２６４とｎＭＯＳトランジスタ２６５で構成されている。バッファの出力に接続する配線は寄生容量が大きいため、その配線を駆動するためのｐＭＯＳトランジスタ２６４はｐＭＯＳトランジスタ２６１より電流駆動能力が大きく、ｎＭＯＳトランジスタ２５６はｎＭＯＳトランジスタ２６２より電流駆動能力が大きくそれぞれ構成されている。一般的に、インバータ２６３うちのｐＭＯＳトランジスタ２６４の駆動能力は、ｎＭＯＳトランジスタ２６５の駆動能力よりも劣っている。そのため、図９に示したバッファにクロック信号の立ち上がりエッジが入力すると、クロック信号の伝搬遅延は、バッファ通過後大きくなる。
【００１６】
このクロック信号のスキューが大きくなる問題を解決する方法としては、後段のインバータ２６３の駆動能力、特にｐＭＯＳトランジスタ２６４の駆動能力を大きくする必要がある。つまり、解決方法としては、後段インバータ２６３のｐＭＯＳトランジスタ２６４のゲート幅を大きくすることである。しかし、この方法では、ｐＭＯＳトランジスタ２６４の面積が大きくなるためバッファ自身の面積も大きくなる。その結果、クロック分配回路の面積は大きくなり、それに伴いクロック分配回路の消費電力の増加を招く問題がある。
【００１７】
別の解決方法としては、”Ｐ−ｂｏｏｓｔｅｄ Ｓｏｕｒｃｅ Ｆｏｌｌｏｗｅｒｓ：Ａ Ｒｏｂｕｓｔ Ｅｎｅｒｇｙ−ｅｆｆｉｃｉｅｎｔ Ｂｕｓ Ｄｒｉｖｅｒ Ｔｅｃｈｎｉｑｕｅ”（２００１ Ｓｙｎｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）に発表されているクロック分配回路がある。しかし、このクロック分配回路は、新たにｎＭＯＳトランジスタを追加しなければならない構成である。そのため、このクロック分配回路では、クロック分配回路の面積を小さくすることができないという問題がある。また、依然として、ｐＭＯＳトランジスタは、クロック信号の立ち上がりエッジの伝搬に関与している。
【００１８】
また、図７に示した制御用ＡＮＤゲート２２６には、以下のような問題点がある。制御信号が”Ｈ”で、制御用ＡＮＤゲート２２６にクロック信号の立ち上がりエッジが入力される際、前段のＮＡＮＤゲート２４０に入力されるクロック信号が”Ｌ”から”Ｈ”に遷移する。クロック信号が”Ｈ”となれば前段のＮＡＮＤゲート２４０のｐＭＯＳトランジスタ２４１はＯＦＦする。このｐＭＯＳトランジスタ２４１のＯＦＦにより、ｎＭＯＳトランジスタ２４３及びｎＭＯＳトランジスタ２４４が、後段のインバータ２４５を駆動することになる。この直列接続されたｎＭＯＳトランジスタ２４３とｎＭＯＳトランジスタ２４４の部分は、図９に示したバッファの構成にはない。そのため、制御用ＡＮＤゲート２２６は、クロック信号の立ち上がりエッジに対して図９に示したバッファと同じような電流特性等を得ることはできない。
【００１９】
また、図８に示した制御用ＯＲゲート２２４にも、以下のような問題点がある。制御信号が”Ｌ”で、制御用ＯＲゲート２２４にクロック信号の立ち上がりエッジが入力される際、前段のＮＯＲゲート２５０に、入力されるクロック信号が”Ｌ”から”Ｈ”に遷移する。クロック信号が”Ｈ”となれば、前段のＮＯＲゲート２５０のｐＭＯＳトランジスタ２５２は、ＯＦＦする。このｐＭＯＳトランジスタ２５２のＯＦＦにより、ｎＭＯＳトランジスタ２５３は、後段のインバータ２５５を駆動することになる。ｎＭＯＳトランジスタ２５３とｎＭＯＳトランジスタ２５４は並列接続され、ｎＭＯＳトランジスタ２５４はＯＦＦとなるため、制御用ＯＲゲート２２４は、図９に示したバッファと同じような構成となる。そのため、制御用ＯＲゲート２２４は、クロック信号の立ち上がりエッジに対して図９に示したバッファに近い電流特性等を得ることができる。
【００２０】
しかし、入力されるクロック信号の波形の傾きが緩やかであると、貫通電流の流れる時間が長くなる。そのとき、ｐＭＯＳトランジスタ２５１及びｐＭＯＳトランジスタ２５２の影響を無視することができなくなり、制御用ＯＲゲート２２４は、クロック信号の立ち上がりエッジに対して図９に示したバッファに近い電流特性等を得ることができなくなる。
【００２１】
このように、図７及び図８で示した制御用ＡＮＤゲート２２６及び制御用ＯＲゲート２２４が混在するクロック分配回路では、バッファと異なる電流特性等を持つためクロック信号の遅延調整が困難となる。そのため、図６に示したようなクロック分配回路では、同じバッファのみで構成されたクロック分配回路に比べて生じるクロック信号のスキューが大きい。
【００２２】
そこで、本発明は、上記問題点を解決し、クロック信号のスキューの低減、クロック信号の遅延調整の容易化が可能なクロック信号を制御できるクロック信号伝搬ゲート及びそれを含む半導体集積回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、（ａ）ドレインと、クロック信号が与えられるゲートと、第１電位点に接続されたソースとを有する第１導電型の第１ＭＯＳトランジスタと、第２電位点に接続されたソースと、第１ＭＯＳトランジスタのドレインに接続されたドレインと、第１ＭＯＳトランジスタのゲートに接続されたゲートとを有する第２導電型の第２ＭＯＳトランジスタとを有するインバータと、（ｂ）第１ＭＯＳトランジスタのドレイン及び第２ＭＯＳトランジスタのドレインに直接接続されたゲートと、第２電位点に接続されたソースと、ドレインとを有し、第１ＭＯＳトランジスタの電流駆動能力よりも大きい駆動能力を有する第２導電型の第３ＭＯＳトランジスタと、ゲートと、第３ＭＯＳトランジスタのドレインに接続されたドレインと、ソースとを有する第１導電型の第４ＭＯＳトランジスタと、第４ＭＯＳトランジスタのソースに接続されたドレインと、第１電位点に接続されたソースと、ゲートとを有する第１導電型の第５ＭＯＳトランジスタと、第３ＭＯＳトランジスタのドレインに接続されて出力端となるドレインと、第２の電位点に接続されたソースと、ゲートとを有する第２導電型の第６ＭＯＳトランジスタとを有する論理ゲートとを備え、第４ＭＯＳトランジスタ及び第５ＭＯＳトランジスタの一方のゲートには、第３ＭＯＳトランジスタのゲートが接続され、その他方のゲートには第６ＭＯＳトランジスタのゲートが接続され、第４ＭＯＳトランジスタ及び第５ＭＯＳトランジスタの他方のゲートと第６ＭＯＳトランジスタのゲートとに第２電位点に対応する論理が与えられる場合に、論理ゲートの出力端へとクロック信号の第１電位点側から第２電位点側への遷移が伝搬する。
【００２４】
本発明の請求項２に係る解決手段は、クロック信号の立ち上がりエッジを伝搬するクロック信号配線と、クロック信号配線上に配置されたバッファと、クロック信号配線上に少なくとも１つ以上の第１導電型がｎ型、第２導電型がｐ型で、第４及び第５ＭＯＳトランジスタのゲートに論理”Ｈ”が与えられる場合にクロック信号を伝搬する請求項１に記載のクロック信号伝搬ゲートと、クロック信号配線の終端に配置され、クロック信号配線を伝搬中のクロック信号の立ち上がりエッジに基づいて作動する順序回路とを備える。
【００２５】
本発明の請求項３に係る解決手段は、クロック信号の立ち下がりエッジを伝搬するクロック信号配線と、クロック信号配線上に配置されたバッファと、クロック信号配線上に少なくとも１つ以上の第１導電型がｐ型、第２導電型がｎ型で、第４及び第５ＭＯＳトランジスタのゲートに論理”Ｌ”が与えられる場合にクロック信号を伝搬する請求項１に記載のクロック信号伝搬ゲートと、クロック信号配線の終端に配置され、クロック信号配線を伝搬中のクロック信号の立ち下がりエッジに基づいて作動する順序回路とを備える。
【００２６】
本発明の請求項４に係る解決手段は、請求項２又は請求項３に記載の半導体集積回路であって、クロック信号配線の始点の直後と終端の直前に、インバータをさらに備えることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２８】
（実施の形態１）
図１に、本実施の形態に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図を示す。図１（ａ）は、クロック分配回路のクロック始点から終端のＦＦｓ３５までの一経路である。まず、クロック始点から入力されクロック信号は、バッファ３０及びバッファ３１を経てクロック伝搬制御ゲート３２に伝搬する。このクロック伝搬制御ゲート３２は、前段がインバータ３６、後段がＮＡＮＤゲート３９を有している。クロック伝搬制御ゲート３２を経たクロック信号は、バッファ３３及びバッファ３４を経て終端の順序回路であるＦＦｓ３５に至る。ここで、ＦＦｓ３５は、複数のフリップフロップが内在する順序回路を表しているが、本発明においては１つのフリップフロップのみ内在する順序回路であっても良い。
【００２９】
図１（ｂ）は、クロック伝搬制御ゲート３２の回路図である。前段のインバータ３６は、ｐＭＯＳトランジスタ３７及びｎＭＯＳトランジスタ３８で構成されている。ｐＭＯＳトランジスタ３７及びｎＭＯＳトランジスタ３８のゲートは共通に接続されてインバータ３６の入力端となり、クロック信号を入力する。ｐＭＯＳトランジスタ３７及びｎＭＯＳトランジスタ３８のドレインは共通に接続されてインバータ３６の出力端となる。
【００３０】
後段のＮＡＮＤゲート３９は、ソース・ドレインがそれぞれ共通に接続されたｐＭＯＳトランジスタ４０，４１及びｎＭＯＳトランジスタ４２，４３で構成されている。ｐＭＯＳトランジスタ４０，ｎＭＯＳトランジスタ４２のゲートは、共通に接続されてＮＡＮＤゲート３９の入力端となり、インバータ３６の出力端と直接接続される。ｐＭＯＳトランジスタ４０，４１，ｎＭＯＳトランジスタ４２のドレインは共通に接続されてＮＡＮＤゲート３９の出力端となる。ｎＭＯＳトランジスタ４３とｐＭＯＳトランジスタ４１のゲート端子には、制御信号が入力される。
【００３１】
ここで、少なくともｐＭＯＳトランジスタ４０の電流駆動能力は、ｎＭＯＳトランジスタ３８の電流駆動能力より大きくなるように構成されている。これは、後段のＮＡＮＤゲート３９と入力がＮＡＮＤゲート３９の出力に接続されるバッファとの配線の距離が、前段のインバータ３６と後段のＮＡＮＤゲート３９との配線の距離に比べて長くなるため、後段のＮＡＮＤゲート３９のｐＭＯＳトランジスタ４０の電流駆動能力を大きくする必要があるためである。好ましくは、ｐＭＯＳトランジスタ４０は、ｐＭＯＳトランジスタ３７より電流駆動能力を大きくし、ｎＭＯＳトランジスタ４２，４３はｎＭＯＳトランジスタ３８より電流駆動能力を大きくする。電流駆動能力は、例えばＭＯＳトランジスタのトランジスタサイズ（すなわち、ゲート幅／ゲート長の比）で調整可能である。なお、図１（ａ）に示したＦＦｓ３５は、受けるクロック信号の立ち上がりエッジに同期してデータを取り込み保持する構成である。バッファ３０，３１，３３，３４は、図９に示したバッファと同様の構造を有する。
【００３２】
次に、クロック伝搬制御ゲート３２の動作について説明をする。クロック伝搬制御ゲート３２に入力したクロック信号の立ち上がりエッジは、制御信号によってその伝搬が制御される。制御信号が”Ｌ”であれば、入力であるクロック信号に立ち上がりエッジが生じても、クロック伝搬制御ゲート３２の出力側は”Ｈ”のままである。従って、制御信号が”Ｌ”であれば、クロック信号の立ち上がりエッジは伝搬しない。
【００３３】
一方、制御信号が”Ｈ”であれば、入力であるクロック信号は、インバータ３６で信号が反転し、更にＮＡＮＤゲート３９で再度反転する。従って、制御信号が”Ｈ”であれば、クロック信号の立ち上がりエッジは伝搬する。
【００３４】
以上のように構成したクロック伝搬制御ゲート３２は、従来の技術である図７に示した制御用ＡＮＤゲート２２６と同様に制御信号が”Ｈ”のときにクロック信号を伝搬させることができる。また、インバータ３６のｐＭＯＳトランジスタ３７，ｎＭＯＳトランジスタ３８とＮＡＮＤゲート３９のｐＭＯＳトランジスタ４０は、それぞれ図９に示したバッファの前段インバータ２６０のｐＭＯＳトランジスタ２６１，ｎＭＯＳトランジスタ２６２と後段インバータ２６３のｐＭＯＳトランジスタ２６４に対応する。そして、それぞれクロック伝搬制御ゲート３２のＭＯＳトランジスタのゲート幅は、それぞれ対応するバッファのＭＯＳトランジスタのゲート幅とほぼ同程度にする。
【００３５】
これにより、インバータ３６の出力の立ち下がりエッジは、ｐＭＯＳトランジスタ４０の動作（ｐＭＯＳトランジスタ４１はＯＦＦ）によって伝搬されるので、クロック伝搬制御ゲート３２は伝搬すべきクロック信号の立ち上がりエッジに対して図９に示したバッファに近い電流特性等を得ることができる。なお、制御信号の入力タイミングは、クロック信号のタイミングを考慮する必要がある。
【００３６】
また、入力されるクロック信号の波形の傾きが緩やかである場合に、ＮＯＲゲート及びＮＡＮＤゲートに流れる貫通電流の時間は長くなる。これにより、クロック伝搬制御ゲートは、バッファに近い電流特性等を得られなくなる場合がある。しかし、図１に示すクロック伝搬制御ゲート３２では、前段にインバータを設けている。これにより、クロック伝搬制御ゲート３２に入力されるクロック信号の立ち上がりエッジの波形の傾きが緩やかである場合であっても、前段のインバータ３６がクロック信号の立ち上がりエッジの波形を整形しつつ反転させ、後段のＮＡＮＤゲート３９に入力する。よって、クロック伝搬制御ゲート３２では、入力されるクロック信号の波形の傾きが緩やかである場合でも、ＮＡＮＤゲート３９に流れる貫通電流の時間を短くすることができる。その結果、後段のＮＡＮＤゲート３９に流れる貫通電流の影響は、無視することができ、クロック伝搬制御ゲート３２は、クロック信号の立ち上がりエッジに対して図９に示したバッファに近い電流特性等を得ることができる。
【００３７】
なお、制御信号が”Ｈ”のときにクロック信号を停止させるように構成するには、図１に代えて図２のように、制御信号の論理を反転させるインバータ５３を設け、インバータ５３の出力をＮＡＮＤゲート３９の入力、すなわちｎＭＯＳトランジスタ４３及びｐＭＯＳトランジスタ４７のそれぞれゲートに与える構成にすればよい。その他の構成は図１のものと同一である。制御信号が”Ｈ”のときクロック伝搬制御ゲート３２の出力は”Ｈ”に固定される。
【００３８】
このように、図１又は図２で示したクロック伝搬制御ゲートは、バッファと同程度の電流特性等を有する。そのため、図１又は図２で示したクロック伝搬制御ゲートが混在するクロック分配回路は、バッファのみで構成されたクロック分配回路と同程度のクロック信号のスキューに調整することができる。更に、複数のクロック伝搬制御ゲートがクロック分配回路に混在しても良い。
【００３９】
なお、本実施の形態では、クロック始点から入力され立ち上がりエッジのクロック信号が伝搬し、立ち上がりエッジのクロック信号で作動する順序回路で構成する場合について示したが、クロック始点から入力され立ち上がりエッジのクロック信号が伝搬し、順序回路に入力前に立ち下がりエッジのクロック信号に反転させ、立ち下がりエッジのクロック信号で作動する順序回路で構成する場合などでも良い。
【００４０】
図１（ｃ）に、図１（ｂ）のクロック伝搬制御ゲート３２の変形例を示す。図１（ｃ）のクロック伝搬制御ゲート３２は、インバータ３６の出力をｎＭＯＳトランジスタ４３のゲートに与え、制御信号をｎＭＯＳトランジスタ４２のゲートに与え、それ以外の部分は、図１（ｂ）のクロック伝搬制御ゲート３２と同じ構成である。
【００４１】
（実施の形態２）
図３に、本実施の形態に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図を示す。図３（ａ）は、クロック分配回路のクロック始点から終端のＦＦｓ７６までの一経路である。まず、クロック始点から入力されクロック信号（立ち上がりエッジ）は、インバータ７０で信号が反転する。反転したクロック信号（立ち下がりエッジ）は、バッファ７１を経てクロック伝搬制御ゲート７２に伝搬する。このクロック伝搬制御ゲート７２は、前段にインバータ７７、後段にＮＯＲゲート８０、更に制御信号の入力部分にインバータ７３を有する。クロック伝搬制御ゲート７２を経た反転されたクロック信号は、バッファ７４を経てインバータ７５に伝搬される。このインバータ７５は伝搬された反転されたクロック信号を再度、反転させて入力時のクロック信号に戻す。そして、戻されたクロック信号（立ち上がりエッジ）は、終端の順序回路であるＦＦｓ７６に至る。ここで、ＦＦｓ７６は、複数のフリップフロップが内在する順序回路を表しているが、本発明においては１つのフリップフロップのみ内在する順序回路であっても良い。
【００４２】
図３（ｂ）は、クロック伝搬制御ゲート７２の回路図である。前段のインバータ７７は、ｐＭＯＳトランジスタ７８及びｎＭＯＳトランジスタ７９で構成されている。ｐＭＯＳトランジスタ７８及びｎＭＯＳトランジスタ７９のゲートは共通に接続されてインバータ７７の入力端となり、クロック信号を入力する。ｐＭＯＳトランジスタ７８及びｎＭＯＳトランジスタ７９のドレインは共通に接続されてインバータ７７の出力端となる。
【００４３】
後段のＮＯＲゲート８０は、ｐＭＯＳトランジスタ８１，８２及びソース・ドレインがそれぞれ共通に接続されたｎＭＯＳトランジスタ８３，８４で構成されている。ｐＭＯＳトランジスタ８２，ｎＭＯＳトランジスタ８３のゲートは、共通に接続されてＮＯＲゲート８０の入力端となり、インバータ７７の出力端と直接接続される。ｐＭＯＳトランジスタ８２，ｎＭＯＳトランジスタ８３，８４のドレインは共通に接続されてＮＯＲゲート８０の出力端となる。ｐＭＯＳトランジスタ８１とｎＭＯＳトランジスタ８４のゲート端子には、インバータ７３で反転した制御信号が入力される。
【００４４】
ここで、少なくともｎＭＯＳトランジスタ８３の電流駆動能力は、ｐＭＯＳトランジスタ７８の電流駆動能力より大きくなるように構成されている。これは、後段のＮＯＲゲート８０と入力がＮＯＲゲート８０の出力に接続されるバッファとの配線の距離が、前段のインバータ７７と後段のＮＯＲゲート８０との配線の距離に比べて長くなるため、後段のＮＯＲゲート８０のｎＭＯＳトランジスタ８３の電流駆動能力を大きくする必要があるためである。好ましくはｐＭＯＳトランジスタ８１，８２はｐＭＯＳトランジスタ７８より電流駆動能力を大きくし、ｎＭＯＳトランジスタ８３はｎＭＯＳトランジスタ７９より電流駆動能力を大きくする。なお、図３（ａ）に示したＦＦｓ７６は、受けるクロック信号の立ち上がりエッジに同期してデータを取り込み保持する構成である。バッファ７１，７４は、図９に示したバッファと同様の構造を有する。
【００４５】
次に、クロック伝搬制御ゲート７２の動作について説明をする。クロック信号の立ち上がりエッジの伝搬が重要であるが、本実施の形態では、クロック始点のインバータ７０でクロック信号の立ち上がりエッジは、クロック信号の立ち下がりエッジに反転させられている。そのため、クロック伝搬制御ゲート７２には、クロック信号の立ち下がりエッジが入力される。このクロック伝搬制御ゲート７２に入力したクロック信号の立ち下がりエッジは、制御信号によってその伝搬が制御される。
【００４６】
制御信号が”Ｌ”であれば、入力であるクロック信号は立ち下がりエッジが生じても、クロック伝搬制御ゲート７２の出力が”Ｌ”のままである。従って、制御信号が”Ｌ”であれば、クロック信号の立ち下がりエッジは伝搬しない。
【００４７】
一方、制御信号が”Ｈ”であれば、入力であるクロック信号は、インバータ７７で信号が反転し、更にＮＯＲゲート８０で再度反転する。従って、制御信号が”Ｈ”であれば、ｐＭＯＳトランジスタ８１とｎＭＯＳトランジスタ８４のゲートには”Ｌ”が与えられクロック信号の立ち下がりエッジは伝搬する。
【００４８】
以上のように構成したクロック伝搬制御ゲート７２は、従来の技術である図７に示した制御用ＡＮＤゲート２２６と同様に制御信号が”Ｈ”のときにクロック信号を伝搬させることができる。また、インバータ７７のｐＭＯＳトランジスタ７８，ｎＭＯＳトランジスタ７９と後段のＮＯＲゲート８０のｎＭＯＳトランジスタ８３は、それぞれ図９に示したバッファの前段インバータ２６０のｐＭＯＳトランジスタ２６１，ｎＭＯＳトランジスタ２６２と後段インバータ２６３のｎＭＯＳトランジスタ２６５に対応する。そして、それぞれクロック伝搬制御ゲート７２のＭＯＳトランジスタのゲート幅は、それぞれ対応するバッファのＭＯＳトランジスタのゲート幅とほぼ同程度にする。
【００４９】
これにより、インバータ７７の出力の立ち下がりエッジは、ｎＭＯＳトランジスタ８３の動作（ｎＭＯＳトランジスタ８４はＯＦＦ）によって伝搬されるので、クロック伝搬制御ゲート７２は伝搬すべきクロック信号の立ち下がりエッジに対して図９に示したバッファに近い電流特性等を得ることができる。なお、制御信号の入力タイミングは、クロック信号のタイミングを考慮する必要がある。
【００５０】
また、入力されるクロック信号の波形の傾きが緩やかである場合に、ＮＯＲゲート及びＮＡＮＤゲートに流れる貫通電流の時間は長くなる。これにより、クロック伝搬制御ゲートは、バッファに近い電流特性等を得られなくなる場合がある。しかし、図３に示すクロック伝搬制御ゲート７２では、前段にインバータ、後段にＮＯＲゲートを設けている。これにより、クロック伝搬制御ゲート７２に入力されるクロック信号の立ち下がりエッジの波形の傾きが緩やかである場合であっても、前段のインバータ７７がクロック信号の立ち下がりエッジの波形を整形しつつ反転させ、後段のＮＯＲゲート８０に入力する。よって、クロック伝搬制御ゲート７２では、入力されるクロック信号の波形の傾きが緩やかである場合でも、ＮＯＲゲート８０に流れる貫通電流の時間を短くすることができる。その結果、後段のＮＯＲゲート８０に流れる貫通電流の影響は、無視することができ、クロック伝搬制御ゲート７２は、クロック信号の立ち下がりエッジに対して図９に示したバッファに近い電流特性等を得ることができる。
【００５１】
なお、制御信号が”Ｈ”のときにクロック信号を停止させるように構成する際には、図３に代えて図４のように、制御信号を直接ＮＯＲゲート８０の入力、すなわちｐＭＯＳトランジスタ８１及びｎＭＯＳトランジスタ８４のそれぞれゲートに与える構成にすればよい。その他の構成は図３のものと同一である。制御信号が”Ｈ”のときクロック伝搬制御ゲート７２の出力は”Ｌ”に固定される。
【００５２】
このように、図３又は図４で示したクロック伝搬制御ゲートは、バッファと同程度の電流特性等を有する。そのため、実施の形態１と同様、図３又は図４で示したクロック伝搬制御ゲートが混在するクロック分配回路は、バッファのみで構成されたクロック分配回路と同程度のクロック信号のスキューが発生し、また、このスキューを低減するように調整することができる。なお、複数のクロック伝搬制御ゲートがクロック分配回路に混在しても良い。
【００５３】
更に、本実施の形態では、クロック始点、直後にインバータでクロック信号を反転し、クロック分配回路内を反転されたクロック信号を伝搬させ、終端直前で再度、インバータでクロック信号を反転させている。これにより、クロック分配回路中のバッファを伝搬する際に、駆動能力の劣る後段インバータのｐＭＯＳトランジスタを介さず、駆動能力の高い後段インバータのｎＭＯＳトランジスタを使用することになる。従って、本実施の形態では、バッファ通過後のクロック信号の伝搬遅延の増大を低減することができ、クロック信号の遅延調整の容易化が図れる。
【００５４】
また、本実施の形態では、特に後段インバータのｐＭＯＳトランジスタのゲート幅を大きくする必要もない。そのため、クロック分配回路の面積を大きくする必要もなく、それに伴いクロック分配回路の消費電力の増加を防ぐことができる。従って、本実施の形態では、クロック信号を制御できるクロック分配回路であって、クロック信号のスキューを低減し、回路専有面積を削減し、クロック信号の遅延調整の容易化及び低消費電力化が可能となる。
【００５５】
なお、本実施の形態では、クロック始点から入力され立ち上がりエッジのクロック信号をインバータで反転して、立ち下がりエッジのクロック信号を伝搬させ、順序回路の直前で再びインバータで立ち上がりエッジのクロック信号に反転させ、立ち上がりエッジのクロック信号で作動する順序回路の構成する場合について示した。しかし、本発明では、クロック始点から立ち下がりエッジのクロック信号を伝搬さ、立ち下がりエッジのクロック信号で作動する順序回路で構成する場合や、本実施の形態の順序回路の直前のインバータを設けずに立ち上がりエッジのクロック信号で作動する順序回路で構成する場合などでも良い。
【００５６】
図３（ｃ）に、図３（ｂ）のクロック伝搬制御ゲート７２の変形例を示す。図３（ｃ）のクロック伝搬制御ゲート７２は、インバータ７７の出力をｐＭＯＳトランジスタ８１のゲートに与え、制御信号をｐＭＯＳトランジスタ８２のゲートに与え、それ以外の部分は、図３（ｂ）のクロック伝搬制御ゲート７２と同じ構成である。
【００５７】
【発明の効果】
本発明の請求項１に記載のクロック信号伝搬ゲートによれば、クロック分配回路においてクロック信号の制御ができ、バッファに近い電流特性等を得ることができ、クロック信号の立ち上がりエッジの波形の傾きに対して貫通電流の影響を小さくすることができる効果がある。
【００５８】
本発明の請求項２に記載の半導体集積回路によれば、請求項１に記載のクロック信号伝搬ゲートを備えるので、クロック分配回路においてクロック信号の立ち上がりエッジの伝搬を制御ができ、バッファのみで構成されたクロック分配回路と同程度のクロック信号のスキューにすることが可能となる効果がある。
【００５９】
本発明の請求項３に記載の半導体集積回路によれば、請求項１に記載のクロック信号伝搬ゲートを備えるので、クロック分配回路においてクロック信号の立ち下がりエッジの伝搬を制御ができ、バッファのみで構成されたクロック分配回路と同程度のクロック信号のスキューにすることが可能となる効果がある。
【００６０】
本発明の請求項４に記載の半導体集積回路によれば、クロック信号配線の始点の直後と終端の直前に、インバータをさらに備えるので、立ち下がりエッジがバッファ及びクロック信号伝搬ゲートを伝搬し、バッファを通過するクロック信号の伝搬遅延の増大を低減することができ、クロック信号の遅延調整の容易化が図れる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図である。
【図２】本発明の実施の形態１に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図である。
【図３】本発明の実施の形態２に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図である。
【図４】本発明の実施の形態２に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図である。
【図５】従来のクロックＴｒｅｅ方式のクロック分配回路図である。
【図６】従来のクロック信号の制御が可能なクロックＴｒｅｅ方式のクロック分配回路図である。
【図７】従来の制御用ＡＮＤゲートを有するクロック分配回路の一部の回路図である。
【図８】従来の制御用ＯＲゲートを有するクロック分配回路の一部の回路図である。
【図９】従来のクロック分配回路中のバッファの回路図である。
【符号の説明】
３０，３１，３３，３４，７１，７４ バッファ、３２，７２ クロック伝搬制御ゲート、３５，７６ ＦＦｓ、３６，５３，７０，７３，７５，７７ インバータ、３７，４０，４１，７８，８１，８２ ｐＭＯＳトランジスタ、３８，４２，４３，７９，８３，８４ ｎＭＯＳトランジスタ、３９ ＮＡＮＤゲート、８０ ＮＯＲゲート。
【発明の属する技術分野】
本発明は、クロック信号伝搬ゲートを備える半導体集積回路に係る発明であって、特に、クロック信号のスキュー（各終端に達するクロック信号のずれ）の低減、クロック信号の遅延調整の容易化に関するものである。
【０００２】
【従来の技術】
ＬＳＩの同期式パイプライン設計において、クロック分配回路の設計は重要となる。このクロック分配回路には主に一括駆動方式とクロックＴｒｅｅ方式がある。クロックＴｒｅｅ方式は、一括駆動方式に比べて低消費電力化及び小面積化が可能であり、クロック信号の制御も容易に行うことが可能である。
【０００３】
図５に、一般的なクロックＴｒｅｅ方式のクロック分配回路図を示す。クロック始点から入力されたクロック信号は、バッファ２００を通りバッファ２０１及びバッファ２０２に分配される。更にバッファ２０１を通ったクロック信号は、バッファ２０３及びバッファ２０４に分配される。これら分配されたクロック信号は、終端の順序回路（例えば、ラッチやフリップフロップ（ＦＦ））まで分配される。図５では、バッファは、バッファ２００からバッファ２１２にまで図示されている。そして終端には立ち上がりエッジにより動作する複数のフリップフロップを内在する順序回路（以下、ＦＦｓという。）が、ＦＦｓ２１３からＦＦｓ２１６まで図示されている。
【０００４】
このクロック分配回路のクロックＴｒｅｅ方式は、様々な構造が提案されており、最近ではクロックの始点から終端のＦＦｓまでの各経路で均一なレイアウトが実現可能なＨ−ｔｒｅｅ方式が提案されている。このＨ−ｔｒｅｅ方式は、”Ａ Ｃｌｏｃｋ ｄｉｓｔｒｉｂｕｔｉｏｎ Ｎｅｔｗｏｒｋ ｆｏｒ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒｓ”（２０００ Ｓｙｎｐｏｓｉｕｍ ｏｎ ＶＬＳＩＣｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）に記載されている。
【０００５】
図６に、クロック信号の制御が可能なクロックＴｒｅｅ方式のクロック分配回路図を示す。このクロック分配回路には、経路中に制御用ＯＲゲート２２４及び制御用ＡＮＤゲート２２６が設けられている。これらの制御用ゲートは、一部又は全てのクロック信号を終端のＦＦｓに供給するのを停止することができる。図６では、バッファは、バッファ２２０〜２２３，２２５，２２７〜２３２が図示されている。そして、フリップフロップは、ＦＦｓ２３３からＦＦｓ２３６までが図示されている。
【０００６】
次に、制御用ＡＮＤゲート２２６を含む経路について説明する。図７に、制御用ＡＮＤゲートを有するクロック分配回路の一部の回路図を示す。図７（ａ）は、図６に示したクロック分配回路のクロック始点から終端のＦＦｓ２３６までの一経路である。まず、クロック始点から入力されたクロック信号は、バッファ２２０及びバッファ２２２を経て制御用ＡＮＤゲート２２６に伝搬する。この制御用ＡＮＤゲート２２６は、前段がＮＡＮＤゲート２４０で、後段がインバータ２４５で構成されている。
【０００７】
図７（ｂ）は、制御用ＡＮＤゲート２２６の回路図である。前段のＮＡＮＤゲート２４０は、ｐＭＯＳトランジスタ２４１，２４２及びｎＭＯＳトランジスタ２４３，２４４で構成されている。また、後段のインバータ２４５は、ｐＭＯＳトランジスタ２４６及びｎＭＯＳトランジスタ２４７で構成されている。
【０００８】
制御用ＡＮＤゲート２２６を経たクロック信号は、バッファ２２８及びバッファ２３２を経て終端のＦＦｓ２３６に至る。図７（ａ）に示したＦＦｓ２３６は、立ち上がりエッジが入力された場合に駆動する。
【０００９】
次に、制御用ＡＮＤゲート２２６の動作について説明をする。制御用ＡＮＤゲート２２６に入力したクロック信号の立ち上がりエッジは、制御信号によってその伝搬が制御される。まず、制御信号が”Ｌ”であれば、入力であるクロック信号に立ち上がりエッジ（”Ｌ”から”Ｈ”への信号の変化）が生じても、制御用ＡＮＤゲート２２６の出力は”Ｌ”のままとなる。従って、制御用ＡＮＤゲート２２６の制御信号が”Ｌ”であれば、クロック信号の立ち上がりエッジは伝搬しない。
【００１０】
一方、制御信号が”Ｈ”であれば、入力であるクロック信号は、前段のＮＡＮＤゲート２４０で信号が反転し、更に後段のインバータ２４５で再度、反転する。従って、制御用ＡＮＤゲート２２６の制御信号が”Ｈ”であればクロック信号の立ち上がりエッジは伝搬する。
【００１１】
次に、制御用ＯＲゲート２２４を含む経路について説明する。図８に、制御用ＯＲゲートを有するクロック分配回路の一部の回路図を示す。図８（ａ）は、図６に示したクロック分配回路のクロック始点から終端のＦＦｓ２３３までの一経路である。図８（ｂ）は、制御用ＯＲゲート２２４の回路図である。前段のＮＯＲゲート２５０は、ｐＭＯＳトランジスタ２５１，２５２及びｎＭＯＳトランジスタ２５３，２５４で構成されている。また、後段のインバータ２５５は、ｐＭＯＳトランジスタ２５６及びｎＭＯＳトランジスタ２５７で構成されている。
【００１２】
制御用ＯＲゲート２２４に入力したクロック信号の立ち上がりエッジは、制御信号によってその伝搬が制御される。制御信号が”Ｌ”であれば、入力であるクロック信号は、前段のＮＯＲゲート２５０で反転し、更に後段のインバータ２５５で再度反転する。従って、制御用ＯＲゲート２２４の制御信号が”Ｌ”であれば、クロック信号の立ち上がりエッジは伝搬する。
【００１３】
一方、制御信号が”Ｈ”であれば、入力であるクロック信号に立ち上がりエッジが生じても、制御用ＯＲゲート２２４の出力は、”Ｈ”のままである。従って、制御用ＯＲゲート２２４の制御信号が”Ｈ”であれば、クロック信号の立ち上がりエッジは伝搬しない。
【００１４】
【発明が解決しようとする課題】
図５や図６で示したクロックＴｒｅｅ方式のクロック分配回路では、クロック始点から終端のＦＦｓまでの経路により配線長、隣接する配線及びゲート段数が異なる。これにより、配線経路によってクロック信号の遅延差が生じ、クロック信号のスキュー（各終端に達するクロック信号のずれ）が大きくなる傾向がある。また、終端のＦＦｓが立ち上がりエッジにより駆動される場合、クロック分配回路は、クロック信号の立ち上がりエッジを伝搬させる必要がある。
【００１５】
ここで、図５や図６で示したクロック分配回路中のバッファは、図９に示すような２段のインバータで構成されたバッファである。図９の前段インバータ２６０は、ｐＭＯＳトランジスタ２６１とｎＭＯＳトランジスタ２６２で構成され、後段インバータ２６３は、ｐＭＯＳトランジスタ２６４とｎＭＯＳトランジスタ２６５で構成されている。バッファの出力に接続する配線は寄生容量が大きいため、その配線を駆動するためのｐＭＯＳトランジスタ２６４はｐＭＯＳトランジスタ２６１より電流駆動能力が大きく、ｎＭＯＳトランジスタ２５６はｎＭＯＳトランジスタ２６２より電流駆動能力が大きくそれぞれ構成されている。一般的に、インバータ２６３うちのｐＭＯＳトランジスタ２６４の駆動能力は、ｎＭＯＳトランジスタ２６５の駆動能力よりも劣っている。そのため、図９に示したバッファにクロック信号の立ち上がりエッジが入力すると、クロック信号の伝搬遅延は、バッファ通過後大きくなる。
【００１６】
このクロック信号のスキューが大きくなる問題を解決する方法としては、後段のインバータ２６３の駆動能力、特にｐＭＯＳトランジスタ２６４の駆動能力を大きくする必要がある。つまり、解決方法としては、後段インバータ２６３のｐＭＯＳトランジスタ２６４のゲート幅を大きくすることである。しかし、この方法では、ｐＭＯＳトランジスタ２６４の面積が大きくなるためバッファ自身の面積も大きくなる。その結果、クロック分配回路の面積は大きくなり、それに伴いクロック分配回路の消費電力の増加を招く問題がある。
【００１７】
別の解決方法としては、”Ｐ−ｂｏｏｓｔｅｄ Ｓｏｕｒｃｅ Ｆｏｌｌｏｗｅｒｓ：Ａ Ｒｏｂｕｓｔ Ｅｎｅｒｇｙ−ｅｆｆｉｃｉｅｎｔ Ｂｕｓ Ｄｒｉｖｅｒ Ｔｅｃｈｎｉｑｕｅ”（２００１ Ｓｙｎｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）に発表されているクロック分配回路がある。しかし、このクロック分配回路は、新たにｎＭＯＳトランジスタを追加しなければならない構成である。そのため、このクロック分配回路では、クロック分配回路の面積を小さくすることができないという問題がある。また、依然として、ｐＭＯＳトランジスタは、クロック信号の立ち上がりエッジの伝搬に関与している。
【００１８】
また、図７に示した制御用ＡＮＤゲート２２６には、以下のような問題点がある。制御信号が”Ｈ”で、制御用ＡＮＤゲート２２６にクロック信号の立ち上がりエッジが入力される際、前段のＮＡＮＤゲート２４０に入力されるクロック信号が”Ｌ”から”Ｈ”に遷移する。クロック信号が”Ｈ”となれば前段のＮＡＮＤゲート２４０のｐＭＯＳトランジスタ２４１はＯＦＦする。このｐＭＯＳトランジスタ２４１のＯＦＦにより、ｎＭＯＳトランジスタ２４３及びｎＭＯＳトランジスタ２４４が、後段のインバータ２４５を駆動することになる。この直列接続されたｎＭＯＳトランジスタ２４３とｎＭＯＳトランジスタ２４４の部分は、図９に示したバッファの構成にはない。そのため、制御用ＡＮＤゲート２２６は、クロック信号の立ち上がりエッジに対して図９に示したバッファと同じような電流特性等を得ることはできない。
【００１９】
また、図８に示した制御用ＯＲゲート２２４にも、以下のような問題点がある。制御信号が”Ｌ”で、制御用ＯＲゲート２２４にクロック信号の立ち上がりエッジが入力される際、前段のＮＯＲゲート２５０に、入力されるクロック信号が”Ｌ”から”Ｈ”に遷移する。クロック信号が”Ｈ”となれば、前段のＮＯＲゲート２５０のｐＭＯＳトランジスタ２５２は、ＯＦＦする。このｐＭＯＳトランジスタ２５２のＯＦＦにより、ｎＭＯＳトランジスタ２５３は、後段のインバータ２５５を駆動することになる。ｎＭＯＳトランジスタ２５３とｎＭＯＳトランジスタ２５４は並列接続され、ｎＭＯＳトランジスタ２５４はＯＦＦとなるため、制御用ＯＲゲート２２４は、図９に示したバッファと同じような構成となる。そのため、制御用ＯＲゲート２２４は、クロック信号の立ち上がりエッジに対して図９に示したバッファに近い電流特性等を得ることができる。
【００２０】
しかし、入力されるクロック信号の波形の傾きが緩やかであると、貫通電流の流れる時間が長くなる。そのとき、ｐＭＯＳトランジスタ２５１及びｐＭＯＳトランジスタ２５２の影響を無視することができなくなり、制御用ＯＲゲート２２４は、クロック信号の立ち上がりエッジに対して図９に示したバッファに近い電流特性等を得ることができなくなる。
【００２１】
このように、図７及び図８で示した制御用ＡＮＤゲート２２６及び制御用ＯＲゲート２２４が混在するクロック分配回路では、バッファと異なる電流特性等を持つためクロック信号の遅延調整が困難となる。そのため、図６に示したようなクロック分配回路では、同じバッファのみで構成されたクロック分配回路に比べて生じるクロック信号のスキューが大きい。
【００２２】
そこで、本発明は、上記問題点を解決し、クロック信号のスキューの低減、クロック信号の遅延調整の容易化が可能なクロック信号を制御できるクロック信号伝搬ゲート及びそれを含む半導体集積回路を提供することを目的とする。
【００２３】
【課題を解決するための手段】
本発明の請求項１に係る解決手段は、（ａ）ドレインと、クロック信号が与えられるゲートと、第１電位点に接続されたソースとを有する第１導電型の第１ＭＯＳトランジスタと、第２電位点に接続されたソースと、第１ＭＯＳトランジスタのドレインに接続されたドレインと、第１ＭＯＳトランジスタのゲートに接続されたゲートとを有する第２導電型の第２ＭＯＳトランジスタとを有するインバータと、（ｂ）第１ＭＯＳトランジスタのドレイン及び第２ＭＯＳトランジスタのドレインに直接接続されたゲートと、第２電位点に接続されたソースと、ドレインとを有し、第１ＭＯＳトランジスタの電流駆動能力よりも大きい駆動能力を有する第２導電型の第３ＭＯＳトランジスタと、ゲートと、第３ＭＯＳトランジスタのドレインに接続されたドレインと、ソースとを有する第１導電型の第４ＭＯＳトランジスタと、第４ＭＯＳトランジスタのソースに接続されたドレインと、第１電位点に接続されたソースと、ゲートとを有する第１導電型の第５ＭＯＳトランジスタと、第３ＭＯＳトランジスタのドレインに接続されて出力端となるドレインと、第２の電位点に接続されたソースと、ゲートとを有する第２導電型の第６ＭＯＳトランジスタとを有する論理ゲートとを備え、第４ＭＯＳトランジスタ及び第５ＭＯＳトランジスタの一方のゲートには、第３ＭＯＳトランジスタのゲートが接続され、その他方のゲートには第６ＭＯＳトランジスタのゲートが接続され、第４ＭＯＳトランジスタ及び第５ＭＯＳトランジスタの他方のゲートと第６ＭＯＳトランジスタのゲートとに第２電位点に対応する論理が与えられる場合に、論理ゲートの出力端へとクロック信号の第１電位点側から第２電位点側への遷移が伝搬する。
【００２４】
本発明の請求項２に係る解決手段は、クロック信号の立ち上がりエッジを伝搬するクロック信号配線と、クロック信号配線上に配置されたバッファと、クロック信号配線上に少なくとも１つ以上の第１導電型がｎ型、第２導電型がｐ型で、第４及び第５ＭＯＳトランジスタのゲートに論理”Ｈ”が与えられる場合にクロック信号を伝搬する請求項１に記載のクロック信号伝搬ゲートと、クロック信号配線の終端に配置され、クロック信号配線を伝搬中のクロック信号の立ち上がりエッジに基づいて作動する順序回路とを備える。
【００２５】
本発明の請求項３に係る解決手段は、クロック信号の立ち下がりエッジを伝搬するクロック信号配線と、クロック信号配線上に配置されたバッファと、クロック信号配線上に少なくとも１つ以上の第１導電型がｐ型、第２導電型がｎ型で、第４及び第５ＭＯＳトランジスタのゲートに論理”Ｌ”が与えられる場合にクロック信号を伝搬する請求項１に記載のクロック信号伝搬ゲートと、クロック信号配線の終端に配置され、クロック信号配線を伝搬中のクロック信号の立ち下がりエッジに基づいて作動する順序回路とを備える。
【００２６】
本発明の請求項４に係る解決手段は、請求項２又は請求項３に記載の半導体集積回路であって、クロック信号配線の始点の直後と終端の直前に、インバータをさらに備えることを特徴とする。
【００２７】
【発明の実施の形態】
以下、本発明をその実施の形態を示す図面に基づいて具体的に説明する。
【００２８】
（実施の形態１）
図１に、本実施の形態に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図を示す。図１（ａ）は、クロック分配回路のクロック始点から終端のＦＦｓ３５までの一経路である。まず、クロック始点から入力されクロック信号は、バッファ３０及びバッファ３１を経てクロック伝搬制御ゲート３２に伝搬する。このクロック伝搬制御ゲート３２は、前段がインバータ３６、後段がＮＡＮＤゲート３９を有している。クロック伝搬制御ゲート３２を経たクロック信号は、バッファ３３及びバッファ３４を経て終端の順序回路であるＦＦｓ３５に至る。ここで、ＦＦｓ３５は、複数のフリップフロップが内在する順序回路を表しているが、本発明においては１つのフリップフロップのみ内在する順序回路であっても良い。
【００２９】
図１（ｂ）は、クロック伝搬制御ゲート３２の回路図である。前段のインバータ３６は、ｐＭＯＳトランジスタ３７及びｎＭＯＳトランジスタ３８で構成されている。ｐＭＯＳトランジスタ３７及びｎＭＯＳトランジスタ３８のゲートは共通に接続されてインバータ３６の入力端となり、クロック信号を入力する。ｐＭＯＳトランジスタ３７及びｎＭＯＳトランジスタ３８のドレインは共通に接続されてインバータ３６の出力端となる。
【００３０】
後段のＮＡＮＤゲート３９は、ソース・ドレインがそれぞれ共通に接続されたｐＭＯＳトランジスタ４０，４１及びｎＭＯＳトランジスタ４２，４３で構成されている。ｐＭＯＳトランジスタ４０，ｎＭＯＳトランジスタ４２のゲートは、共通に接続されてＮＡＮＤゲート３９の入力端となり、インバータ３６の出力端と直接接続される。ｐＭＯＳトランジスタ４０，４１，ｎＭＯＳトランジスタ４２のドレインは共通に接続されてＮＡＮＤゲート３９の出力端となる。ｎＭＯＳトランジスタ４３とｐＭＯＳトランジスタ４１のゲート端子には、制御信号が入力される。
【００３１】
ここで、少なくともｐＭＯＳトランジスタ４０の電流駆動能力は、ｎＭＯＳトランジスタ３８の電流駆動能力より大きくなるように構成されている。これは、後段のＮＡＮＤゲート３９と入力がＮＡＮＤゲート３９の出力に接続されるバッファとの配線の距離が、前段のインバータ３６と後段のＮＡＮＤゲート３９との配線の距離に比べて長くなるため、後段のＮＡＮＤゲート３９のｐＭＯＳトランジスタ４０の電流駆動能力を大きくする必要があるためである。好ましくは、ｐＭＯＳトランジスタ４０は、ｐＭＯＳトランジスタ３７より電流駆動能力を大きくし、ｎＭＯＳトランジスタ４２，４３はｎＭＯＳトランジスタ３８より電流駆動能力を大きくする。電流駆動能力は、例えばＭＯＳトランジスタのトランジスタサイズ（すなわち、ゲート幅／ゲート長の比）で調整可能である。なお、図１（ａ）に示したＦＦｓ３５は、受けるクロック信号の立ち上がりエッジに同期してデータを取り込み保持する構成である。バッファ３０，３１，３３，３４は、図９に示したバッファと同様の構造を有する。
【００３２】
次に、クロック伝搬制御ゲート３２の動作について説明をする。クロック伝搬制御ゲート３２に入力したクロック信号の立ち上がりエッジは、制御信号によってその伝搬が制御される。制御信号が”Ｌ”であれば、入力であるクロック信号に立ち上がりエッジが生じても、クロック伝搬制御ゲート３２の出力側は”Ｈ”のままである。従って、制御信号が”Ｌ”であれば、クロック信号の立ち上がりエッジは伝搬しない。
【００３３】
一方、制御信号が”Ｈ”であれば、入力であるクロック信号は、インバータ３６で信号が反転し、更にＮＡＮＤゲート３９で再度反転する。従って、制御信号が”Ｈ”であれば、クロック信号の立ち上がりエッジは伝搬する。
【００３４】
以上のように構成したクロック伝搬制御ゲート３２は、従来の技術である図７に示した制御用ＡＮＤゲート２２６と同様に制御信号が”Ｈ”のときにクロック信号を伝搬させることができる。また、インバータ３６のｐＭＯＳトランジスタ３７，ｎＭＯＳトランジスタ３８とＮＡＮＤゲート３９のｐＭＯＳトランジスタ４０は、それぞれ図９に示したバッファの前段インバータ２６０のｐＭＯＳトランジスタ２６１，ｎＭＯＳトランジスタ２６２と後段インバータ２６３のｐＭＯＳトランジスタ２６４に対応する。そして、それぞれクロック伝搬制御ゲート３２のＭＯＳトランジスタのゲート幅は、それぞれ対応するバッファのＭＯＳトランジスタのゲート幅とほぼ同程度にする。
【００３５】
これにより、インバータ３６の出力の立ち下がりエッジは、ｐＭＯＳトランジスタ４０の動作（ｐＭＯＳトランジスタ４１はＯＦＦ）によって伝搬されるので、クロック伝搬制御ゲート３２は伝搬すべきクロック信号の立ち上がりエッジに対して図９に示したバッファに近い電流特性等を得ることができる。なお、制御信号の入力タイミングは、クロック信号のタイミングを考慮する必要がある。
【００３６】
また、入力されるクロック信号の波形の傾きが緩やかである場合に、ＮＯＲゲート及びＮＡＮＤゲートに流れる貫通電流の時間は長くなる。これにより、クロック伝搬制御ゲートは、バッファに近い電流特性等を得られなくなる場合がある。しかし、図１に示すクロック伝搬制御ゲート３２では、前段にインバータを設けている。これにより、クロック伝搬制御ゲート３２に入力されるクロック信号の立ち上がりエッジの波形の傾きが緩やかである場合であっても、前段のインバータ３６がクロック信号の立ち上がりエッジの波形を整形しつつ反転させ、後段のＮＡＮＤゲート３９に入力する。よって、クロック伝搬制御ゲート３２では、入力されるクロック信号の波形の傾きが緩やかである場合でも、ＮＡＮＤゲート３９に流れる貫通電流の時間を短くすることができる。その結果、後段のＮＡＮＤゲート３９に流れる貫通電流の影響は、無視することができ、クロック伝搬制御ゲート３２は、クロック信号の立ち上がりエッジに対して図９に示したバッファに近い電流特性等を得ることができる。
【００３７】
なお、制御信号が”Ｈ”のときにクロック信号を停止させるように構成するには、図１に代えて図２のように、制御信号の論理を反転させるインバータ５３を設け、インバータ５３の出力をＮＡＮＤゲート３９の入力、すなわちｎＭＯＳトランジスタ４３及びｐＭＯＳトランジスタ４７のそれぞれゲートに与える構成にすればよい。その他の構成は図１のものと同一である。制御信号が”Ｈ”のときクロック伝搬制御ゲート３２の出力は”Ｈ”に固定される。
【００３８】
このように、図１又は図２で示したクロック伝搬制御ゲートは、バッファと同程度の電流特性等を有する。そのため、図１又は図２で示したクロック伝搬制御ゲートが混在するクロック分配回路は、バッファのみで構成されたクロック分配回路と同程度のクロック信号のスキューに調整することができる。更に、複数のクロック伝搬制御ゲートがクロック分配回路に混在しても良い。
【００３９】
なお、本実施の形態では、クロック始点から入力され立ち上がりエッジのクロック信号が伝搬し、立ち上がりエッジのクロック信号で作動する順序回路で構成する場合について示したが、クロック始点から入力され立ち上がりエッジのクロック信号が伝搬し、順序回路に入力前に立ち下がりエッジのクロック信号に反転させ、立ち下がりエッジのクロック信号で作動する順序回路で構成する場合などでも良い。
【００４０】
図１（ｃ）に、図１（ｂ）のクロック伝搬制御ゲート３２の変形例を示す。図１（ｃ）のクロック伝搬制御ゲート３２は、インバータ３６の出力をｎＭＯＳトランジスタ４３のゲートに与え、制御信号をｎＭＯＳトランジスタ４２のゲートに与え、それ以外の部分は、図１（ｂ）のクロック伝搬制御ゲート３２と同じ構成である。
【００４１】
（実施の形態２）
図３に、本実施の形態に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図を示す。図３（ａ）は、クロック分配回路のクロック始点から終端のＦＦｓ７６までの一経路である。まず、クロック始点から入力されクロック信号（立ち上がりエッジ）は、インバータ７０で信号が反転する。反転したクロック信号（立ち下がりエッジ）は、バッファ７１を経てクロック伝搬制御ゲート７２に伝搬する。このクロック伝搬制御ゲート７２は、前段にインバータ７７、後段にＮＯＲゲート８０、更に制御信号の入力部分にインバータ７３を有する。クロック伝搬制御ゲート７２を経た反転されたクロック信号は、バッファ７４を経てインバータ７５に伝搬される。このインバータ７５は伝搬された反転されたクロック信号を再度、反転させて入力時のクロック信号に戻す。そして、戻されたクロック信号（立ち上がりエッジ）は、終端の順序回路であるＦＦｓ７６に至る。ここで、ＦＦｓ７６は、複数のフリップフロップが内在する順序回路を表しているが、本発明においては１つのフリップフロップのみ内在する順序回路であっても良い。
【００４２】
図３（ｂ）は、クロック伝搬制御ゲート７２の回路図である。前段のインバータ７７は、ｐＭＯＳトランジスタ７８及びｎＭＯＳトランジスタ７９で構成されている。ｐＭＯＳトランジスタ７８及びｎＭＯＳトランジスタ７９のゲートは共通に接続されてインバータ７７の入力端となり、クロック信号を入力する。ｐＭＯＳトランジスタ７８及びｎＭＯＳトランジスタ７９のドレインは共通に接続されてインバータ７７の出力端となる。
【００４３】
後段のＮＯＲゲート８０は、ｐＭＯＳトランジスタ８１，８２及びソース・ドレインがそれぞれ共通に接続されたｎＭＯＳトランジスタ８３，８４で構成されている。ｐＭＯＳトランジスタ８２，ｎＭＯＳトランジスタ８３のゲートは、共通に接続されてＮＯＲゲート８０の入力端となり、インバータ７７の出力端と直接接続される。ｐＭＯＳトランジスタ８２，ｎＭＯＳトランジスタ８３，８４のドレインは共通に接続されてＮＯＲゲート８０の出力端となる。ｐＭＯＳトランジスタ８１とｎＭＯＳトランジスタ８４のゲート端子には、インバータ７３で反転した制御信号が入力される。
【００４４】
ここで、少なくともｎＭＯＳトランジスタ８３の電流駆動能力は、ｐＭＯＳトランジスタ７８の電流駆動能力より大きくなるように構成されている。これは、後段のＮＯＲゲート８０と入力がＮＯＲゲート８０の出力に接続されるバッファとの配線の距離が、前段のインバータ７７と後段のＮＯＲゲート８０との配線の距離に比べて長くなるため、後段のＮＯＲゲート８０のｎＭＯＳトランジスタ８３の電流駆動能力を大きくする必要があるためである。好ましくはｐＭＯＳトランジスタ８１，８２はｐＭＯＳトランジスタ７８より電流駆動能力を大きくし、ｎＭＯＳトランジスタ８３はｎＭＯＳトランジスタ７９より電流駆動能力を大きくする。なお、図３（ａ）に示したＦＦｓ７６は、受けるクロック信号の立ち上がりエッジに同期してデータを取り込み保持する構成である。バッファ７１，７４は、図９に示したバッファと同様の構造を有する。
【００４５】
次に、クロック伝搬制御ゲート７２の動作について説明をする。クロック信号の立ち上がりエッジの伝搬が重要であるが、本実施の形態では、クロック始点のインバータ７０でクロック信号の立ち上がりエッジは、クロック信号の立ち下がりエッジに反転させられている。そのため、クロック伝搬制御ゲート７２には、クロック信号の立ち下がりエッジが入力される。このクロック伝搬制御ゲート７２に入力したクロック信号の立ち下がりエッジは、制御信号によってその伝搬が制御される。
【００４６】
制御信号が”Ｌ”であれば、入力であるクロック信号は立ち下がりエッジが生じても、クロック伝搬制御ゲート７２の出力が”Ｌ”のままである。従って、制御信号が”Ｌ”であれば、クロック信号の立ち下がりエッジは伝搬しない。
【００４７】
一方、制御信号が”Ｈ”であれば、入力であるクロック信号は、インバータ７７で信号が反転し、更にＮＯＲゲート８０で再度反転する。従って、制御信号が”Ｈ”であれば、ｐＭＯＳトランジスタ８１とｎＭＯＳトランジスタ８４のゲートには”Ｌ”が与えられクロック信号の立ち下がりエッジは伝搬する。
【００４８】
以上のように構成したクロック伝搬制御ゲート７２は、従来の技術である図７に示した制御用ＡＮＤゲート２２６と同様に制御信号が”Ｈ”のときにクロック信号を伝搬させることができる。また、インバータ７７のｐＭＯＳトランジスタ７８，ｎＭＯＳトランジスタ７９と後段のＮＯＲゲート８０のｎＭＯＳトランジスタ８３は、それぞれ図９に示したバッファの前段インバータ２６０のｐＭＯＳトランジスタ２６１，ｎＭＯＳトランジスタ２６２と後段インバータ２６３のｎＭＯＳトランジスタ２６５に対応する。そして、それぞれクロック伝搬制御ゲート７２のＭＯＳトランジスタのゲート幅は、それぞれ対応するバッファのＭＯＳトランジスタのゲート幅とほぼ同程度にする。
【００４９】
これにより、インバータ７７の出力の立ち下がりエッジは、ｎＭＯＳトランジスタ８３の動作（ｎＭＯＳトランジスタ８４はＯＦＦ）によって伝搬されるので、クロック伝搬制御ゲート７２は伝搬すべきクロック信号の立ち下がりエッジに対して図９に示したバッファに近い電流特性等を得ることができる。なお、制御信号の入力タイミングは、クロック信号のタイミングを考慮する必要がある。
【００５０】
また、入力されるクロック信号の波形の傾きが緩やかである場合に、ＮＯＲゲート及びＮＡＮＤゲートに流れる貫通電流の時間は長くなる。これにより、クロック伝搬制御ゲートは、バッファに近い電流特性等を得られなくなる場合がある。しかし、図３に示すクロック伝搬制御ゲート７２では、前段にインバータ、後段にＮＯＲゲートを設けている。これにより、クロック伝搬制御ゲート７２に入力されるクロック信号の立ち下がりエッジの波形の傾きが緩やかである場合であっても、前段のインバータ７７がクロック信号の立ち下がりエッジの波形を整形しつつ反転させ、後段のＮＯＲゲート８０に入力する。よって、クロック伝搬制御ゲート７２では、入力されるクロック信号の波形の傾きが緩やかである場合でも、ＮＯＲゲート８０に流れる貫通電流の時間を短くすることができる。その結果、後段のＮＯＲゲート８０に流れる貫通電流の影響は、無視することができ、クロック伝搬制御ゲート７２は、クロック信号の立ち下がりエッジに対して図９に示したバッファに近い電流特性等を得ることができる。
【００５１】
なお、制御信号が”Ｈ”のときにクロック信号を停止させるように構成する際には、図３に代えて図４のように、制御信号を直接ＮＯＲゲート８０の入力、すなわちｐＭＯＳトランジスタ８１及びｎＭＯＳトランジスタ８４のそれぞれゲートに与える構成にすればよい。その他の構成は図３のものと同一である。制御信号が”Ｈ”のときクロック伝搬制御ゲート７２の出力は”Ｌ”に固定される。
【００５２】
このように、図３又は図４で示したクロック伝搬制御ゲートは、バッファと同程度の電流特性等を有する。そのため、実施の形態１と同様、図３又は図４で示したクロック伝搬制御ゲートが混在するクロック分配回路は、バッファのみで構成されたクロック分配回路と同程度のクロック信号のスキューが発生し、また、このスキューを低減するように調整することができる。なお、複数のクロック伝搬制御ゲートがクロック分配回路に混在しても良い。
【００５３】
更に、本実施の形態では、クロック始点、直後にインバータでクロック信号を反転し、クロック分配回路内を反転されたクロック信号を伝搬させ、終端直前で再度、インバータでクロック信号を反転させている。これにより、クロック分配回路中のバッファを伝搬する際に、駆動能力の劣る後段インバータのｐＭＯＳトランジスタを介さず、駆動能力の高い後段インバータのｎＭＯＳトランジスタを使用することになる。従って、本実施の形態では、バッファ通過後のクロック信号の伝搬遅延の増大を低減することができ、クロック信号の遅延調整の容易化が図れる。
【００５４】
また、本実施の形態では、特に後段インバータのｐＭＯＳトランジスタのゲート幅を大きくする必要もない。そのため、クロック分配回路の面積を大きくする必要もなく、それに伴いクロック分配回路の消費電力の増加を防ぐことができる。従って、本実施の形態では、クロック信号を制御できるクロック分配回路であって、クロック信号のスキューを低減し、回路専有面積を削減し、クロック信号の遅延調整の容易化及び低消費電力化が可能となる。
【００５５】
なお、本実施の形態では、クロック始点から入力され立ち上がりエッジのクロック信号をインバータで反転して、立ち下がりエッジのクロック信号を伝搬させ、順序回路の直前で再びインバータで立ち上がりエッジのクロック信号に反転させ、立ち上がりエッジのクロック信号で作動する順序回路の構成する場合について示した。しかし、本発明では、クロック始点から立ち下がりエッジのクロック信号を伝搬さ、立ち下がりエッジのクロック信号で作動する順序回路で構成する場合や、本実施の形態の順序回路の直前のインバータを設けずに立ち上がりエッジのクロック信号で作動する順序回路で構成する場合などでも良い。
【００５６】
図３（ｃ）に、図３（ｂ）のクロック伝搬制御ゲート７２の変形例を示す。図３（ｃ）のクロック伝搬制御ゲート７２は、インバータ７７の出力をｐＭＯＳトランジスタ８１のゲートに与え、制御信号をｐＭＯＳトランジスタ８２のゲートに与え、それ以外の部分は、図３（ｂ）のクロック伝搬制御ゲート７２と同じ構成である。
【００５７】
【発明の効果】
本発明の請求項１に記載のクロック信号伝搬ゲートによれば、クロック分配回路においてクロック信号の制御ができ、バッファに近い電流特性等を得ることができ、クロック信号の立ち上がりエッジの波形の傾きに対して貫通電流の影響を小さくすることができる効果がある。
【００５８】
本発明の請求項２に記載の半導体集積回路によれば、請求項１に記載のクロック信号伝搬ゲートを備えるので、クロック分配回路においてクロック信号の立ち上がりエッジの伝搬を制御ができ、バッファのみで構成されたクロック分配回路と同程度のクロック信号のスキューにすることが可能となる効果がある。
【００５９】
本発明の請求項３に記載の半導体集積回路によれば、請求項１に記載のクロック信号伝搬ゲートを備えるので、クロック分配回路においてクロック信号の立ち下がりエッジの伝搬を制御ができ、バッファのみで構成されたクロック分配回路と同程度のクロック信号のスキューにすることが可能となる効果がある。
【００６０】
本発明の請求項４に記載の半導体集積回路によれば、クロック信号配線の始点の直後と終端の直前に、インバータをさらに備えるので、立ち下がりエッジがバッファ及びクロック信号伝搬ゲートを伝搬し、バッファを通過するクロック信号の伝搬遅延の増大を低減することができ、クロック信号の遅延調整の容易化が図れる効果がある。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図である。
【図２】本発明の実施の形態１に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図である。
【図３】本発明の実施の形態２に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図である。
【図４】本発明の実施の形態２に係るクロック伝搬制御ゲートを有するクロック分配回路の一部の回路図である。
【図５】従来のクロックＴｒｅｅ方式のクロック分配回路図である。
【図６】従来のクロック信号の制御が可能なクロックＴｒｅｅ方式のクロック分配回路図である。
【図７】従来の制御用ＡＮＤゲートを有するクロック分配回路の一部の回路図である。
【図８】従来の制御用ＯＲゲートを有するクロック分配回路の一部の回路図である。
【図９】従来のクロック分配回路中のバッファの回路図である。
【符号の説明】
３０，３１，３３，３４，７１，７４ バッファ、３２，７２ クロック伝搬制御ゲート、３５，７６ ＦＦｓ、３６，５３，７０，７３，７５，７７ インバータ、３７，４０，４１，７８，８１，８２ ｐＭＯＳトランジスタ、３８，４２，４３，７９，８３，８４ ｎＭＯＳトランジスタ、３９ ＮＡＮＤゲート、８０ ＮＯＲゲート。
Claims (4)
- （ａ）ドレインと、クロック信号が与えられるゲートと、第１電位点に接続されたソースとを有する第１導電型の第１ＭＯＳトランジスタと、
第２電位点に接続されたソースと、前記第１ＭＯＳトランジスタの前記ドレインに接続されたドレインと、前記第１ＭＯＳトランジスタの前記ゲートに接続されたゲートとを有する第２導電型の第２ＭＯＳトランジスタと
を有するインバータと、
（ｂ）前記第１ＭＯＳトランジスタの前記ドレイン及び前記第２ＭＯＳトランジスタの前記ドレインに直接接続されたゲートと、前記第２電位点に接続されたソースと、ドレインとを有し、前記第１ＭＯＳトランジスタの電流駆動能力よりも大きい駆動能力を有する前記第２導電型の第３ＭＯＳトランジスタと、
ゲートと、前記第３ＭＯＳトランジスタの前記ドレインに接続されたドレインと、ソースとを有する前記第１導電型の第４ＭＯＳトランジスタと、
前記第４ＭＯＳトランジスタの前記ソースに接続されたドレインと、前記第１電位点に接続されたソースと、ゲートとを有する前記第１導電型の第５ＭＯＳトランジスタと、
前記第３ＭＯＳトランジスタの前記ドレインに接続されて出力端となるドレインと、前記第２の電位点に接続されたソースと、ゲートとを有する前記第２導電型の第６ＭＯＳトランジスタと
を有する論理ゲートと
を備え、
前記第４ＭＯＳトランジスタ及び前記第５ＭＯＳトランジスタの一方のゲートには、前記第３ＭＯＳトランジスタのゲートが接続され、その他方のゲートには前記第６ＭＯＳトランジスタの前記ゲートが接続され、前記第４ＭＯＳトランジスタ及び前記第５ＭＯＳトランジスタの前記他方のゲートと前記第６ＭＯＳトランジスタの前記ゲートとに前記第２電位点に対応する論理が与えられる場合に、前記論理ゲートの前記出力端へと前記クロック信号の前記第１電位点側から前記第２電位点側への遷移が伝搬するクロック信号伝搬ゲート。 - クロック信号の立ち上がりエッジを伝搬するクロック信号配線と、
前記クロック信号配線上に配置されたバッファと、
前記クロック信号配線上に少なくとも１つ以上の前記第１導電型がｎ型、前記第２導電型がｐ型で、前記第４及び前記第５ＭＯＳトランジスタのゲートに論理”Ｈ”が与えられる場合にクロック信号を伝搬する請求項１に記載の前記クロック信号伝搬ゲートと、
前記クロック信号配線の終端に配置され、前記クロック信号配線を伝搬中の前記クロック信号の前記立ち上がりエッジに基づいて作動する順序回路とを備える半導体集積回路。 - クロック信号の立ち下がりエッジを伝搬するクロック信号配線と、
前記クロック信号配線上に配置されたバッファと、
前記クロック信号配線上に少なくとも１つ以上の前記第１導電型がｐ型、前記第２導電型がｎ型で、前記第４及び前記第５ＭＯＳトランジスタのゲートに論理”Ｌ”が与えられる場合にクロック信号を伝搬する請求項１に記載の前記クロック信号伝搬ゲートと、
前記クロック信号配線の終端に配置され、前記クロック信号配線を伝搬中の前記クロック信号の前記立ち下がりエッジに基づいて作動する順序回路とを備える半導体集積回路。 - 請求項２又は請求項３に記載の半導体集積回路であって、
前記クロック信号配線の始点の直後と前記終端の直前に、インバータをさらに備えることを特徴とする半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002241463A JP2004078804A (ja) | 2002-08-22 | 2002-08-22 | クロック信号伝搬ゲート及びそれを含む半導体集積回路 |
| US10/341,497 US6724231B2 (en) | 2002-08-22 | 2003-01-14 | Clock signal propagation gate and semiconductor integrated circuit including same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002241463A JP2004078804A (ja) | 2002-08-22 | 2002-08-22 | クロック信号伝搬ゲート及びそれを含む半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2004078804A true JP2004078804A (ja) | 2004-03-11 |
Family
ID=31884550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002241463A Pending JP2004078804A (ja) | 2002-08-22 | 2002-08-22 | クロック信号伝搬ゲート及びそれを含む半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6724231B2 (ja) |
| JP (1) | JP2004078804A (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060044016A1 (en) | 2004-08-24 | 2006-03-02 | Gasper Martin J Jr | Integrated circuit with signal skew adjusting cell selected from cell library |
| US6856178B1 (en) * | 2003-07-31 | 2005-02-15 | Silicon Bridge, Inc. | Multi-function input/output driver |
| KR101045295B1 (ko) * | 2004-04-29 | 2011-06-29 | 삼성전자주식회사 | Ｍｔｃｍｏｓ 플립-플롭, 그를 포함하는 ｍｔｃｍｏｓ회로, 및 그 생성 방법 |
| KR100564634B1 (ko) * | 2004-10-08 | 2006-03-28 | 삼성전자주식회사 | 단락전류 방지회로를 구비한 ｍｔｃｍｏｓ 회로 시스템 |
| US7233189B1 (en) * | 2004-11-24 | 2007-06-19 | Altera Corporation | Signal propagation circuitry for use on integrated circuits |
| JP4575795B2 (ja) * | 2005-01-31 | 2010-11-04 | パナソニック株式会社 | クロック供給回路、半導体システムおよびその設計方法 |
| US7437584B2 (en) * | 2006-02-27 | 2008-10-14 | Atmel Corporation | Apparatus and method for reducing power consumption in electronic devices |
| US7616043B2 (en) * | 2008-02-12 | 2009-11-10 | Sony Computer Entertainment Inc. | Methods and apparatus for managing LSI power consumption and degradation using clock signal conditioning |
| US8013635B2 (en) * | 2010-02-11 | 2011-09-06 | Texas Instruments Incorporated | Multi-mode circuit and a method for preventing degradation in the multi-mode circuit |
| US20130002297A1 (en) * | 2011-06-28 | 2013-01-03 | Texas Instruments, Incorporated | Bias temperature instability-resistant circuits |
| CN106411319B (zh) * | 2016-09-16 | 2019-09-17 | 天津大学 | 一种用于模数转换器的时钟产生电路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6069498A (en) * | 1995-05-11 | 2000-05-30 | Siemens Aktiengesellschaft | Clock generator for CMOS circuits with dynamic registers |
| JP2001203328A (ja) | 2000-01-21 | 2001-07-27 | Seiko Epson Corp | 半導体集積回路 |
-
2002
- 2002-08-22 JP JP2002241463A patent/JP2004078804A/ja active Pending
-
2003
- 2003-01-14 US US10/341,497 patent/US6724231B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040036510A1 (en) | 2004-02-26 |
| US6724231B2 (en) | 2004-04-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6320418B1 (en) | Self-timed pipelined datapath system and asynchronous signal control circuit | |
| JP4245413B2 (ja) | 相補型バッファ回路及びその制御方法 | |
| US7375556B1 (en) | Advanced repeater utilizing signal distribution delay | |
| US20020024374A1 (en) | Circuit and method for an integrated level shifting latch | |
| EP1166443B1 (en) | Single rail domino logic for four-phase clocking scheme | |
| JP3333429B2 (ja) | 半導体集積回路 | |
| JP2004078804A (ja) | クロック信号伝搬ゲート及びそれを含む半導体集積回路 | |
| US20070159226A1 (en) | Clock generator | |
| US5723995A (en) | Method for eliminating process variation timing skews in a source synchronous design | |
| JPH11317653A (ja) | 貫通電流防止を含むスルーレートコントロールの方法とその回路 | |
| JP3502116B2 (ja) | 単一ワイヤクロックを有する２段ｃｍｏｓラッチ回路 | |
| US6677795B2 (en) | Flip-flop circuit | |
| US5994924A (en) | Clock distribution network with dual wire routing | |
| JP2004064557A (ja) | フリップフロップ回路およびシフトレジスタ | |
| JPH10242834A (ja) | Ｃｍｏｓ回路 | |
| JP2003318723A (ja) | 出力バッファ回路 | |
| JP3652644B2 (ja) | 回路装置 | |
| US6310493B1 (en) | Semiconductor integrated circuit | |
| JP3699875B2 (ja) | 半導体集積回路装置 | |
| JP2004153690A (ja) | トライステートバッファ回路 | |
| US20040243871A1 (en) | Electric device with data communication bus | |
| JP3692032B2 (ja) | フリップフロップ回路及び半導体装置 | |
| US6958629B2 (en) | Single stage, level restore circuit with mixed signal inputs | |
| JP2006352886A (ja) | タイミング感知用回路のための方法及びシステム | |
| JPH10200384A (ja) | 遅延回路 |