JP3699875B2 - 半導体集積回路装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、同期動作する論理回路を含む半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、論理回路の大規模化に伴って、同期回路を駆動するクロックツリーにおけるクロック信号の伝搬遅延差、すなわちクロックスキューの、論理回路の高速動作に及ぼす悪影響が深刻な問題となってきている。
【０００３】
論理回路が大規模化し回路の微細化が進むと、配線幅の減少に伴って配線抵抗が増大するためＲＣ遅延が顕著となる。このような状況下でクロックスキューを小さく抑えるための手法には多くのものが考案されているが、配線の寄生ＲＣに起因する遅延の特徴を図１１および図１２を参照して説明する。
【０００４】
図１１は、クロックドライバ２と、このクロックドライバ２によって駆動され、クロック配線となる、抵抗とキャパシタから構成されたＲＣ分布定数線路４とからなる半導体集積回路装置の回路図であり、図１２はＲＣ分布定数線路４上のノード５，７での電圧の観測波形Ｄ１，Ｄ３を示す。ノード５，７はクロックドライバ２の出力端Ｓからの配線長が異なり、ノード７の方がクロックドライバ２からの配線長が長いため、ノード７での電圧波形Ｄ３は、ノード５での電圧波形Ｄ１に比べて遅れて遷移する（図１２参照）。この遅れ量に着目すると、電圧遷移の方向に依らず、電圧変化が進行するにつれて遅れ量は増大する。このため電源電圧をＶddとし、電圧がＶLからＶH（＝ＶL＋Ｖdd）に遷移するときの中間電圧（＝（ＶH＋ＶL）／２）における波形Ｄ３の波形Ｄ１に対する遅れ量をＴrm、電圧ＶLと上記中間電圧との間の電圧における波形Ｄ３の波形Ｄ１に対する遅れ量をＴrl、上記中間電圧と電圧ＶHとの間の電圧における波形Ｄ３の波形Ｄ１に対する遅れ量をＴruとし、電圧がＶHからＶLに遷移するときの上記中間電圧における波形Ｄ３の波形Ｄ１に対する遅れ量をＴfm、電圧ＶHと上記中間電圧との間の電圧における波形Ｄ３の波形Ｄ１に対する遅れ量をＴfu、上記中間電圧と電圧ＶLとの間の電圧における波形Ｄ３の波形Ｄ１に対する遅れ量をＴflとすると、以下の不等式が成立する。
Ｔrl＜Ｔrm＜Ｔru
Ｔfu＜Ｔfm＜Ｔfl
【０００５】
すなわち、電圧遷移方向に依らず電圧変化が進行するにつれて遅れ量が増大することになる。
【０００６】
図１１に示した装置のＲＣ分布定数線路４のノード５，６，７に論理回路であるクロック負荷部１５1，１５2，１５3を接続した、従来の半導体集積回路装置の回路図を図１３に示し、クロック負荷部１５i（ｉ＝１，２，３）の入力端における電圧波形Ｄiを図１４に示す。
【０００７】
クロック負荷部１５1，１５2，１５3が接続されるノード５，６，７はクロックドライバ２の出力端Ｓからの配線長が異なるため、上述したようにノード５からノード７に進むにつれてクロック信号が遅れて伝搬され、図１４に示すようになる。このときの波形Ｄ２の波形Ｄ１に対する伝搬時間差Ｔr12，Ｔf12、および波形Ｄ３の波形Ｄ１に対する伝搬時間差Ｔr13，Ｔf13がクロックスキューとなる。
【０００８】
次に、従来の他の半導体集積回路装置の構成を図１５に示す。この半導体集積回路装置は、図１１に示す半導体集積回路装置において、ノード５およびノード７にクロックレシーバ回路４０1および４０2を接続した構成となっている。なお、クロックレシーバ回路４０1，４０2の各々の出力端には図示しないが同期動作する論理回路が接続されている。
【０００９】
またクロックレシーバ回路４０i（ｉ＝１，２）を構成するインバータ回路４１，４２は、各々の反転しきい値電圧が電源電圧Ｖddの半分の値に設定されており、図１６（ａ）に示すような入出力電圧特性を有している。すなわち図１６（ｂ）に示すようにインバータ回路４１，４２を構成するｐチャネルＭＯＳトランジスタｐ１およびｎチャネルＭＯＳトランジスタｎ１のゲート幅を各々ｗpおよびｗnとすると、反転しきい値電圧がＶdd／２となるようにトランジスタｐ１とトランジスタｎ１のサイズ比ｗp／ｗnが決定されている。このときのサイズ比ｗp／ｗnの値をＲ、すなわちｗp／ｗn＝Ｒとすると、一般にＲはほぼ２に近い値となっている。
【００１０】
このクロックレシーバ回路４０1，４０2を構成する初段のインバータ回路４１1，４１2の各々の入力端の電圧をＤ１，Ｄ３とし、インバータ回路４１1，４１2の各々の出力端の電圧をＤ１Ｂ，Ｄ３Ｂとすると、入力電圧Ｄ１，Ｄ３は図１７（ａ）に示すように変化し、出力電圧Ｄ１Ｂ，Ｄ３Ｂは図１７（ｂ）に示すように変化する。すなわち、ノード７はノード５に比べてクロックドライバ２の出力端からの配線長が長いため、入力電圧Ｄ３は入力電圧Ｄ１に比べて立上がりおよび立下がりは鈍った波形となる（図１７（ａ）参照）。このため出力電圧Ｄ３Ｂの出力電圧Ｄ１Ｂに対する立下がり時における遅れｔrmおよび立上がり時における遅れｔfmは、各々、入力電圧の遅れＴrmおよびＴfmとほぼ同程度となり（図１７（ａ），（ｂ）参照）、これがクロックスキューとなる。
【００１１】
【発明が解決しようとする課題】
一般に、半導体集積回路装置においては、クロックドライバ２から、同期動作する論理回路またはクロックレシーバ回路が接続されるノードまでの配線長が固定で、かつクロックレシーバ回路等の容量も削減できない場合が多い。このような場合に上述のクロックスキューを低減するためには、クロック配線の配線幅を太くするか、または、クロックドライバの出力端に近いノードのクロック配線を迂回して延長し、最も遠いノードの遅延量に近付ける必要がある。どちらの場合もレイアウト面積が増大するという問題を生じる。
【００１２】
一般に、クロック配線はスキュー低減のために配線幅を広く設計されており、しかもチップ上の各所に張りめぐらされているため、配線幅を太めたり余分な迂回配線を設けることはレイアウト面積への影響が大きい。
【００１３】
本発明は、上記の事情を考慮してなされたものであって、クロックスキューを低減させるとともにレイアウト面積が増大するのを可及的に防止することのできる半導体集積回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明による半導体集積回路装置は、クロック信号を出力するクロックドライバと、このクロックドライバによって駆動されて前記クロック信号を伝送するクロック配線部と、前記クロック配線部に接続されて前記クロック信号に基づいて同期動作する複数の論理回路と、各々が前記論理回路と前記クロック配線部との間に設けられて前記クロック信号を遅延させる複数の遅延回路と、を備え、各遅延回路の遅延量は、前記クロックドライバの出力端から対応する論理回路の入力端までの前記クロック信号の遅延量が等しくなるように構成されていることを特徴とする。
【００１５】
なお、前記遅延回路は抵抗素子を有しているように構成しても良い。
【００１６】
なお、前記遅延回路は、バッファ素子を有しているように構成しても良い。
【００１７】
また本発明による半導体集積回路装置は、クロック信号を出力するクロックドライバと、このクロックドライバによって駆動されて前記クロック信号を伝送するクロック配線部と、各々が前記クロック配線に接続されて前記クロック信号を受けるインバータ部を有する複数のクロックレシーバ回路と、を備え、前記インバータ部は、前記クロック信号が高電位ＶHから低電位ＶLあるいは低電位ＶLから高電位ＶHに遷移する場合に、少なくとも一方の遷移に対する反転しきい値電圧が（ＶH＋ＶL）／２と異なるように設定されたことを特徴とする。
【００１８】
なお、前記インバータ部はｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを有し、前記ｐチャネルＭＯＳトランジスタと前記ｎチャネルＭＯＳトランジスタの実効的なサイズ比が、反転しきい値電圧が（ＶH＋ＶL）／２の場合と異なるよう設定されていることが好ましい。
【００１９】
なお、前記インバータ部は、前記クロック信号が高電位ＶHから低電位ＶLに遷移するときの反転しきい値電圧が（ＶH＋ＶL）／２よりも高く設定され、前記クロック信号が低電位ＶLから高電位ＶHに遷移するときの反転しきい値電圧が（ＶH＋ＶL）／２よりも低く設定されるように構成しても良い。
【００２０】
なお、前記インバータ部は、ドレインが共通に接続された第１のｐチャネルＭＯＳトランジスタおよび第１のｎチャネルＭＯＳトランジスタと、ドレインが前記第１のｐチャネルＭＯＳトランジスタのソースに接続され、ソースが第１の電源に接続された第２および第３のｐチャネルＭＯＳトランジスタと、ドレインが前記第１のｎチャネルＭＯＳトランジスタのソースに接続され、ソースが第２の電源に接続された第２および第３のｎチャネルＭＯＳトランジスタと、前記第１のｐチャネルＭＯＳトランジスタおよび前記第１のｎチャネルＭＯＳトランジスタのドレインに入力端が接続され、出力端が前記第３のｐチャネルＭＯＳトランジスタおよび前記第３のｎチャネルＭＯＳトランジスタのゲートに接続された遅延回路と、を備え、前記第１および第２のｐチャネルＭＯＳトランジスタおよび前記第１および第２のｎチャネルＭＯＳトランジスタのゲートは共通に接続されて前記クロック信号を受け、前記第１のｐチャネルＭＯＳトランジスタおよび前記第１のｎチャネルＭＯＳトランジスタのドレインから出力信号を出力するように構成しても良い。
【００２１】
なお、前記第１のｐチャネルＭＯＳトランジスタと前記第１のｎチャネルＭＯＳトランジスタのサイズ比、前記第２のｐチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタのサイズ比、および前記第３のｐチャネルＭＯＳトランジスタと前記第３のｎチャネルＭＯＳトランジスタのサイズ比は等しく、かつ前記第２のｐチャネルＭＯＳトランジスタのサイズは前記第３のｐチャネルＭＯＳトランジスタのサイズより小さく、前記第２のｎチャネルＭＯＳトランジスタのサイズは前記第３のｎチャネルＭＯＳトランジスタのサイズよりも小さくなるように構成しても良い。
【００２２】
【発明の実施の形態】
本発明による半導体集積回路装置の実施の形態を以下、図面を参照して説明する。
【００２３】
（第１の実施の形態）
本発明による半導体集積回路装置の第１の実施の形態の構成を図１に示す。この実施の形態の半導体集積回路装置は、クロックドライバ２と、このクロックドライバ２によって駆動されてクロック配線となる、抵抗およびキャパシタを有するＲＣ分布定数線路４と、遅延回路１０1，１０2，１０3と、同期動作する論理回路となるクロック負荷部１５1，１５2，１５3とを備えており、図１３に示す従来の半導体集積回路装置において、ＲＣ分布定数線路４のノード５，６，７とクロック負荷部１５1，１５2，１５3との間に遅延回路１０1，１０2，１０3を設けた構成となっている。
【００２４】
そして、各遅延回路１０i（ｉ＝１，２，３）の遅延量ｄiは、クロックドライバ２の出力端から対応するクロック負荷部１５iまでの遅延が等しくなるように設定されている。すなわち、ｄ1＞ｄ2＞ｄ3を満足している。
【００２５】
ノード５，６，７におけるクロック信号の電圧波形を各々ｇ1，ｇ2，ｇ3とし、クロック負荷部１５i（ｉ＝１，２，３）の入力端における電圧波形をＤiとすると、これらの波形は図２に示すようになる。すなわち、ノード６，７におけるクロック信号はノード５におけるクロック信号に対して遅れを生じているが、クロック負荷部１５1，１５2，１５3の入力端における電圧波形は一致し、クロックスキューは無い状態となる。
【００２６】
以上説明したように本実施の形態によれば、クロックスキューを無くすることができる。また、上記遅延回路を設けることは、クロック配線の配線幅を太くしたり、クロック配線を延長する場合に比べてレイアウト面積の増大を抑制することができる。
【００２７】
（第２の実施の形態）
次に本発明による半導体集積回路装置の第２の実施の形態の構成を図３に示す。この第２の実施の形態の半導体集積回路装置は、第１の実施の形態の半導体集積回路装置の遅延回路１０i（ｉ＝１，２，３）として抵抗素子１１iを用いて構成したものである。
【００２８】
そして、これらの抵抗素子１１i（ｉ＝１，２，３）の抵抗値Ｒiは、クロックドライバ２の出力端から出力されるクロック信号の、クロック負荷部１５1，１５2，１５3の入力端での遅延が等しくなるように設定される。したがって、抵抗値Ｒ1，Ｒ2，Ｒ3は、Ｒ1＞Ｒ2＞Ｒ3を満たしていることになる。すなわち、クロックドライバ２までの配線長が短いほど大きな抵抗値の抵抗素子となる。
【００２９】
なお、抵抗素子としては、拡散層から構成すれば、小さな面積で高い抵抗値を得ることができる。
【００３０】
この第２の実施の形態も第１の実施の形態と同様の効果を奏することは云うまでもない。
【００３１】
（第３の実施の形態）
次に本発明による半導体集積回路装置の第３の実施の形態の構成を図４に示す。この第３の実施の形態の半導体集積回路装置は、第１の実施の形態の半導体集積回路装置の遅延回路１０i（ｉ＝１，２，３）としてバッファ素子１２iを用いて構成したものである。
【００３２】
そして、これらのバッファ素子１２i（ｉ＝１，２，３）の遅延値の大きさＢiは、バッファ素子１２iを構成するトランジスタのサイズ（ゲート幅）で調整可能であり、クロックドライバ２の出力端から出力されるクロック信号の、クロック負荷部１５1，１５2，１５3の入力端での遅延が等しくなるように設定される。したがって、遅延値の大きさＢ1，Ｂ2，Ｂ3は、Ｂ1＞Ｂ2＞Ｂ3を満たしていることになる。すなわち、クロックドライバ２までの配線長が短いほど大きな遅延値のバッファ素子となる。
【００３３】
この第３の実施の形態も第１の実施の形態と同様の効果を奏することは云うまでもない。
【００３４】
なお、バッファ素子を構成するトランジスタのゲート幅等の容易に変更可能なパラメータで遅延量を調整することができるため、少ない設計コストでクロックスキューの低減が可能となる。
【００３５】
（第４の実施の形態）
次に本発明による半導体集積回路装置の第４の実施の形態の構成を図５に示す。この第４の実施の形態の半導体集積回路装置は、クロックドライバ２と、このクロックドライバ２によって駆動されてクロック配線となる、抵抗およびキャパシタを有するＲＣ分布定数線路４と、クロックレシーバ回路２０1，２０2と、ラッチ回路２７1，２７2とを備えており、図１５に示す従来の半導体集積回路装置のクロックレシーバ回路４０1，４０2をクロックレシーバ回路２０1，２０2に各々置換えるとともにクロックレシーバ回路２０i（ｉ＝１，２）の出力端にラッチ回路２７iを接続した構成となっている。
【００３６】
各クロックレシーバ回路２０i（ｉ＝１，２）は、縦続接続された２個のインバータ回路２１i，２２iから構成されている。２段目のインバータ回路２２i（ｉ＝１，２）は、従来の場合と同様に図１６（ａ）に示す特性、すなわち反転しきい値電圧（出力電圧ＶoutがＶdd／２となるときの入力電圧）がＶdd／２となる特性を有している。これに対して初段のインバータ回路２１i（ｉ＝１，２）は、図６（ａ）に示す特性を有している。すなわち、インバータ回路２１i（ｉ＝１，２）の反転しきい値電圧はＶdd／２よりも低くなるように構成されている。このことは図６（ｂ）に示すようにインバータ回路２１i（ｉ＝１，２）を構成するｐチャネルＭＯＳトランジスタｐ１のゲート幅ｗpと、ｎチャネルＭＯＳトランジスタｎ１のゲート幅ｗnとの比ｗp／ｗnが値Ｒよりも小さくなるように設定されていることを意味する。ここで値Ｒは、しきい値電圧がＶdd／２となるインバータ回路を構成するｐチャネルＭＯＳトランジスタのゲート幅とｎチャネルＭＯＳトランジスタのゲート幅との比である。
【００３７】
ラッチ回路２７i（ｉ＝１，２）はクロックレシーバ回路２０iのインバータ回路２１，２２の出力に同期してラッチ動作する。
【００３８】
このように構成されたクロックレシーバ回路２０1，２０2の初段のインバータ回路２１1，２１2の各々の入力端の電圧をＤ１，Ｄ３とし、インバータ回路２１1，２１2の各々の出力端の電圧をＤ１Ｂ，Ｄ３Ｂとすると、入力電圧Ｄ１，Ｄ３は図７（ａ）に示すように変化し、出力電圧Ｄ１Ｂ，Ｄ３Ｂは図７（ｂ）に示すように変化する。すなわち、インバータ回路２１1，２１2の反転しきい値電圧がＶdd／２よりも低く設定されているため、入力電圧Ｄ１，Ｄ３がＶLからＶHに遷移するときに配線長の違いにより入力電圧Ｄ３の立上がりが入力電圧Ｄ１に比べて鈍っても、インバータ回路２１1，２１2の反転タイミングが従来の場合に比べて早まり、入力電圧Ｄ１，Ｄ３の時間差がＴrlのときにインバータのスイッチングが生じる（図７（ａ）参照）。なお、図１５に示す従来の場合は、図１７に示すように時間差がＴrm（＞Ｔrl）のときにインバータのスイッチングが生じる。
【００３９】
これにより、インバータ２１1，２１2の出力電圧Ｄ１Ｂ，Ｄ３Ｂが（ＶH＋ＶL）／２となるときの遅れも図７（ｂ）に示すようにｔrlとなり、従来の場合の遅れｔrm（図１７（ｂ）参照）に比べて小さくなる。
【００４０】
しかし、入力電圧Ｄ１，Ｄ３がＶHからＶLに遷移する場合には、インバータ回路２１1，２２2の反転タイミングが従来の場合に比べて遅れ、入力電圧Ｄ１，Ｄ３の時間差がＴflのときにインバータのスイッチングが生じる。なお従来の場合は上記時間差がＴfm（＜Ｔfl）のときに生じる。
【００４１】
したがって、インバータ２１1，２１2の出力電圧Ｄ１Ｂ，Ｄ３Ｂが（ＶH＋ＶL）／２となるときの遅れも図７（ｂ）に示すようにｔflとなり、従来の場合の遅れｔfm（図１７（ｂ）参照）に比べて大きくなる。
【００４２】
以上説明したように本実施の形態によれば、クロックレシーバ回路２０i（ｉ＝１，２）の初段のインバータを構成するトランジスタのサイズ（ゲート幅）の比をｗp／ｗn＜Ｒと設定することにより、クロック信号がＶLからＶHに遷移するときのクロックスキューを従来の場合に比べて低減することができる。このとき、従来の場合に比べてレイアウト面積の増加はほとんどないかあったとしてもわずかである。
【００４３】
なお、第４の実施の形態においてはインバータ回路２１i（ｉ＝１，２）を構成するｐチャネルＭＯＳトランジスタｐ１のゲート幅ｗpとｎチャネルＭＯＳトランジスタｎ１のゲート幅ｗnとの比ｗp／ｗnを所定値Ｒよりも小さくなるように設定したが、比ｗp／ｗnを所定値Ｒよりも大きくなるように設定すれば、インバータ２１i（ｉ＝１，２）に入力するクロック信号がＶHからＶLに遷移するときのクロックスキューを従来の場合に比べて低減することができることは云うまでもない。
【００４４】
したがって、トランジスタのゲート幅比を調整することによって、クロック信号がＶL からＶH に遷移する場合またはＶHからＶLに遷移する場合のいずれか一方の場合のクロックスキューを低減することができる。これはクロックツリーの下位階層においてクロック線に接続するラッチの位相がマスタまたはスレーブのいずれか一方に統一されている、あるいはフリップフロップが接続されている場合において有効である。
【００４５】
なお、本実施の形態においては、各クロックレシーバ回路２０i（ｉ＝１，２）は縦続接続された２個のインバータ回路２１i，２２iを有していたが、少なくとも１個のインバータ回路２１iを有しているように構成しても良い。
【００４６】
（第５の実施の形態）
次に本発明による半導体集積回路装置の第５の実施の形態を図８に示す。この第５の実施の形態の半導体集積回路装置は、クロックドライバ２と、このクロックドライバ２によって駆動されてクロック配線となる。抵抗およびキャパシタを有するＲＣ分布定数線路４と、クロックレシーバ回路３０1，３０2とを備えており、図１５に示す従来の半導体集積回路装置のクロックレシーバ回路４０1，４０2をクロックレシーバ回路３０1，３０2で各々置換えた構成となっている。なお、クロックレシーバ回路３０1，３０2の各々の出力端には、図示しないが同期動作する論理回路が接続されている。
【００４７】
各クロックレシーバ回路３０i（ｉ＝１，２）は、縦続接続された２個のインバータ回路３１i，３２iから構成されている。２段目のインバータ３２i（ｉ＝１，２）は、従来の場合と同様に図１６（ａ）に示す特性、すなわち反転しきい値電圧がＶdd／２となる特性を有している。これに対して初段のインバータ回路３１i（ｉ＝１，２）は、図９（ａ）に示す特性を有している。すなわち、インバータ回路３１i（ｉ＝１，２）の反転しきい値電圧は、入力電圧ＶinがＶL（＝０）からＶH（＝Ｖdd）に遷移するときには、Ｖdd／２よりも小さく設定され（図９（ａ）のグラフｋ1参照）、入力電圧ＶinがＶHからＶLに遷移するときには、Ｖdd／２よりも大きく設定されている（図９（ａ）のグラフｋ2参照）。
【００４８】
このように入力電圧Ｖinが遷移する方向によって反転しきい値電圧が異なるインバータ回路３１i（ｉ＝１，２）の一具体例を図９（ｂ）に示す。
【００４９】
このインバータ回路は、ｐチャネルＭＯＳトランジスタｐ１，ｐ２，ｐ３と、ｎチャネルＭＯＳトランジスタｎ１，ｎ２，ｎ３と、遅延回路３１ａとを備えている。
【００５０】
トランジスタｐ１とトランジスタｎ１はドレインが共通に接続されている。トランジスタｐ２はドレインがトランジスタｐ１のソースに接続され、ソースが駆動電源に接続された構成となっている。また、トランジスタｎ２は、ドレインがトランジスタｎ１のソースに接続され、ソースが接地電源に接続された構成となっている。そしてトランジスタｐ１，ｐ２，ｎ１，ｎ２のゲートは共通に接続されて入力端子ＩＮとなり入力電圧Ｖinが印加される。また、トランジスタｐ３はソースが駆動電源に接続され、ドレインがトランジスタｐ２のドレインに接続された構成となっており、トランジスタｎ３はソースが接地電源に接続され、ドレインがトランジスタｎ２のドレインに接続された構成となっている。
【００５１】
遅延回路３１ａは入力端が上記インバータ回路の出力端ＯＵＴ、すなわちトランジスタｐ１およびトランジスタｎ１のドレインに接続され、出力端がトランジスタｐ３およびトランジスタｎ３のゲートに接続された構成となっている。
【００５２】
なお、トランジスタｐ１，ｐ２，ｐ３のゲート幅を各々ｗp1，ｗp2，ｗp3とし、トランジスタｎ１，ｎ２，ｎ３のゲート幅を各々ｗn1，ｗn2，ｗn3とすると、以下の式を満たすように構成されている。
ｗp1／ｗn1＝ｗp2／ｗn2＝ｗp3／ｗn3＝Ｒ
ｗp2＜ｗp3
ｗn2＜ｗn3
【００５３】
ここでＲは、第４の実施の形態で説明した所定値である。
【００５４】
このように構成されたインバータ回路において、例えば入力端子ＩＮの電位が０であった場合、トランジスタｐ１，ｐ２はＯＮ、トランジスタｎ１，ｎ２はＯＦＦとなるから出力端子ＯＵＴの電位はＶddとなる。またこのとき遅延回路３１ａを通してＶddが伝達するためトランジスタｐ３がＯＦＦ、トランジスタｎ３がＯＮしている。次に入力端子ＩＮが０→Ｖddに遷移をした場合、トランジスタｐ１，ｐ２はＯＦＦ、トランジスタｎ１，ｎ２はＯＮとなるが、このとき出力端子ＯＵＴの電圧は徐々にＶdd→０に遷移し、しかも遅延回路３１ａが存在するため、暫くの期間はトランジスタｐ３がＯＦＦ、トランジスタｎ３がＯＮ状態に維持され、その結果このインバータ回路の実効的なｐチャネルトランジスタとｎチャネルトランジスタとの比率
ｗp ／ｗn ＝ｗp2／（ｗn2＋ｗn3）＜Ｒ
となり反転しきい値電圧がＶdd／２より低下する。このため入出力電圧特性は図９（ａ）のグラフｋ1 となる。逆に、入力端子ＩＮの電位がＶddで、その後Ｖdd→０に遷移をする場合は、全く同様の考察から、
ｗp ／ｗn ＝（ｗp2＋ｗp3）／ｗn2＞Ｒ
となり反転しきい値電圧がＶdd／２より上昇する。このため、入出力電圧特性は入力電圧の高い領域で反転を起こすようになる（図９（ａ）のグラフｋ2 参照）。この結果、入出力電圧特性がヒステリシスを持つ（図９（ａ）参照）。
【００５５】
このように構成されたクロックレシーバ回路３０1，３０2の初段のインバータ回路２１1，２１2の各々の入力端の電圧をＤ１，Ｄ３とし、インバータ回路２１1，２１2の出力端の電圧をＤ１Ｂ，Ｄ３Ｂとすると、入力電圧Ｄ１，Ｄ３は図１０（ａ）に示すように変化し、出力電圧Ｄ１Ｂ，Ｄ３Ｂは図１０（ｂ）に示すように変化する。すなわち、入力電圧Ｄ１，Ｄ３がＶL（＝０）→ＶH（＝Ｖdd）に遷移する場合には、Ｖdd／２よりも低い電圧でスイッチングが起こるため、出力電圧Ｄ１Ｂ，Ｄ３Ｂが（ＶH＋ＶL）／２に達するときの時間差（クロックスキュー）ｔrlは、入力電圧Ｄ１，Ｄ３がしきい値電圧に達するときの時間差Ｔrlと同程度となり、従来の時間差ｔrmよりも小さくすることが可能となる。また、入力電圧Ｄ１，Ｄ３がＶH→ＶLに遷移する場合には、Ｖdd／２よりも高い電圧でスイッチングが生じるため、出力電圧Ｄ１Ｂ，Ｄ３Ｂが（ＶH＋ＶL）／２に達するときの時間差（クロックスキュー）ｔfuは、入力電圧Ｄ１，Ｄ３がしきい値電圧に達するときの時間差Ｔfuと同程度となり、従来の場合の時間差ｔfmよりも小さくすることができる。
【００５６】
以上説明したように、クロック信号が遷移するときに、遷移方向に依らず論理回路に入力するクロック信号のスキューを従来の場合に比べて低減することができる。また、クロックレシーバ回路３０1，３０2の初段のインバータ回路３１1，３１2の素子数は従来の場合に比べて増加するが、クロック配線や、余分な迂回配線の追加による面積増加に比べて面積の増加を抑制することができる。
【００５７】
なお、本実施の形態においては、各クロックレシーバ回路３０i（ｉ＝１，２）は、縦続接続された２個のインバータ回路３１i，３２iを有していたが、少なくとも１個のインバータ回路３１iを有しているように構成しても良い。
【００５８】
【発明の効果】
以上述べたように、本発明によれば、クロックスキューを低減させるとともにレイアウト面積が増大するのを可及的に防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示す回路図。
【図２】第１の実施の形態の効果を説明するグラフ。
【図３】本発明の第２の実施の形態の構成を示す回路図。
【図４】本発明の第３の実施の形態の構成を示す回路図。
【図５】本発明の第４の実施の形態の構成を示す回路図。
【図６】第４の実施の形態に係るクロックレシーバ回路に用いられるインバータ回路の特性を示す図。
【図７】第４の実施の形態に係るクロックレシーバ回路に用いられるインバータ回路の動作を説明するグラフ。
【図８】本発明の第５の実施の形態の構成を示す回路図。
【図９】第５の実施の形態に係るクロックレシーバ回路に用いられるインバータ回路の特性を示す図。
【図１０】第５の実施の形態に係るクロックレシーバ回路に用いられるインバータ回路の動作を説明するグラフ。
【図１１】従来の半導体集積回路装置の回路図。
【図１２】図１１に示す装置の動作を説明するグラフ。
【図１３】従来の半導体集積回路装置の回路図。
【図１４】図１３に示す装置の動作を説明するグラフ。
【図１５】従来の半導体集積回路装置の回路図。
【図１６】図１５に示す装置に係るクロックレシーバ回路に用いられるインバータ回路の特性を説明する図。
【図１７】図１５に示す装置に係るクロックレシーバ回路に用いられるインバータ回路の動作を説明するグラフ。
【符号の説明】
２ クロックドライバ
４ クロック配線（ＲＣ分布定数線路）
５，６，７ ノード
１０i（ｉ＝１，…，３） 遅延回路
１１i（ｉ＝１，…，３） 抵抗素子
１２i（ｉ＝１，…，３） バッファ素子
１５j（ｉ＝１，２，３） クロック負荷回路
２０i（ｉ＝１，２） クロックレシーバ回路
２１i（ｉ＝１，２） インバータ回路
２２i（ｉ＝１，２） インバータ回路
２７i（ｉ＝１，２） ラッチ回路
３０i（ｉ＝１，２） クロックレシーバ回路
３１i（ｉ＝１，２） インバータ回路
３２i（ｉ＝１，２） インバータ回路
４０i（ｉ＝１，２） クロックレシーバ回路
４１i（ｉ＝１，２） インバータ回路
４２i（ｉ＝１，２） インバータ回路
【発明の属する技術分野】
本発明は、同期動作する論理回路を含む半導体集積回路装置に関する。
【０００２】
【従来の技術】
近年、論理回路の大規模化に伴って、同期回路を駆動するクロックツリーにおけるクロック信号の伝搬遅延差、すなわちクロックスキューの、論理回路の高速動作に及ぼす悪影響が深刻な問題となってきている。
【０００３】
論理回路が大規模化し回路の微細化が進むと、配線幅の減少に伴って配線抵抗が増大するためＲＣ遅延が顕著となる。このような状況下でクロックスキューを小さく抑えるための手法には多くのものが考案されているが、配線の寄生ＲＣに起因する遅延の特徴を図１１および図１２を参照して説明する。
【０００４】
図１１は、クロックドライバ２と、このクロックドライバ２によって駆動され、クロック配線となる、抵抗とキャパシタから構成されたＲＣ分布定数線路４とからなる半導体集積回路装置の回路図であり、図１２はＲＣ分布定数線路４上のノード５，７での電圧の観測波形Ｄ１，Ｄ３を示す。ノード５，７はクロックドライバ２の出力端Ｓからの配線長が異なり、ノード７の方がクロックドライバ２からの配線長が長いため、ノード７での電圧波形Ｄ３は、ノード５での電圧波形Ｄ１に比べて遅れて遷移する（図１２参照）。この遅れ量に着目すると、電圧遷移の方向に依らず、電圧変化が進行するにつれて遅れ量は増大する。このため電源電圧をＶddとし、電圧がＶLからＶH（＝ＶL＋Ｖdd）に遷移するときの中間電圧（＝（ＶH＋ＶL）／２）における波形Ｄ３の波形Ｄ１に対する遅れ量をＴrm、電圧ＶLと上記中間電圧との間の電圧における波形Ｄ３の波形Ｄ１に対する遅れ量をＴrl、上記中間電圧と電圧ＶHとの間の電圧における波形Ｄ３の波形Ｄ１に対する遅れ量をＴruとし、電圧がＶHからＶLに遷移するときの上記中間電圧における波形Ｄ３の波形Ｄ１に対する遅れ量をＴfm、電圧ＶHと上記中間電圧との間の電圧における波形Ｄ３の波形Ｄ１に対する遅れ量をＴfu、上記中間電圧と電圧ＶLとの間の電圧における波形Ｄ３の波形Ｄ１に対する遅れ量をＴflとすると、以下の不等式が成立する。
Ｔrl＜Ｔrm＜Ｔru
Ｔfu＜Ｔfm＜Ｔfl
【０００５】
すなわち、電圧遷移方向に依らず電圧変化が進行するにつれて遅れ量が増大することになる。
【０００６】
図１１に示した装置のＲＣ分布定数線路４のノード５，６，７に論理回路であるクロック負荷部１５1，１５2，１５3を接続した、従来の半導体集積回路装置の回路図を図１３に示し、クロック負荷部１５i（ｉ＝１，２，３）の入力端における電圧波形Ｄiを図１４に示す。
【０００７】
クロック負荷部１５1，１５2，１５3が接続されるノード５，６，７はクロックドライバ２の出力端Ｓからの配線長が異なるため、上述したようにノード５からノード７に進むにつれてクロック信号が遅れて伝搬され、図１４に示すようになる。このときの波形Ｄ２の波形Ｄ１に対する伝搬時間差Ｔr12，Ｔf12、および波形Ｄ３の波形Ｄ１に対する伝搬時間差Ｔr13，Ｔf13がクロックスキューとなる。
【０００８】
次に、従来の他の半導体集積回路装置の構成を図１５に示す。この半導体集積回路装置は、図１１に示す半導体集積回路装置において、ノード５およびノード７にクロックレシーバ回路４０1および４０2を接続した構成となっている。なお、クロックレシーバ回路４０1，４０2の各々の出力端には図示しないが同期動作する論理回路が接続されている。
【０００９】
またクロックレシーバ回路４０i（ｉ＝１，２）を構成するインバータ回路４１，４２は、各々の反転しきい値電圧が電源電圧Ｖddの半分の値に設定されており、図１６（ａ）に示すような入出力電圧特性を有している。すなわち図１６（ｂ）に示すようにインバータ回路４１，４２を構成するｐチャネルＭＯＳトランジスタｐ１およびｎチャネルＭＯＳトランジスタｎ１のゲート幅を各々ｗpおよびｗnとすると、反転しきい値電圧がＶdd／２となるようにトランジスタｐ１とトランジスタｎ１のサイズ比ｗp／ｗnが決定されている。このときのサイズ比ｗp／ｗnの値をＲ、すなわちｗp／ｗn＝Ｒとすると、一般にＲはほぼ２に近い値となっている。
【００１０】
このクロックレシーバ回路４０1，４０2を構成する初段のインバータ回路４１1，４１2の各々の入力端の電圧をＤ１，Ｄ３とし、インバータ回路４１1，４１2の各々の出力端の電圧をＤ１Ｂ，Ｄ３Ｂとすると、入力電圧Ｄ１，Ｄ３は図１７（ａ）に示すように変化し、出力電圧Ｄ１Ｂ，Ｄ３Ｂは図１７（ｂ）に示すように変化する。すなわち、ノード７はノード５に比べてクロックドライバ２の出力端からの配線長が長いため、入力電圧Ｄ３は入力電圧Ｄ１に比べて立上がりおよび立下がりは鈍った波形となる（図１７（ａ）参照）。このため出力電圧Ｄ３Ｂの出力電圧Ｄ１Ｂに対する立下がり時における遅れｔrmおよび立上がり時における遅れｔfmは、各々、入力電圧の遅れＴrmおよびＴfmとほぼ同程度となり（図１７（ａ），（ｂ）参照）、これがクロックスキューとなる。
【００１１】
【発明が解決しようとする課題】
一般に、半導体集積回路装置においては、クロックドライバ２から、同期動作する論理回路またはクロックレシーバ回路が接続されるノードまでの配線長が固定で、かつクロックレシーバ回路等の容量も削減できない場合が多い。このような場合に上述のクロックスキューを低減するためには、クロック配線の配線幅を太くするか、または、クロックドライバの出力端に近いノードのクロック配線を迂回して延長し、最も遠いノードの遅延量に近付ける必要がある。どちらの場合もレイアウト面積が増大するという問題を生じる。
【００１２】
一般に、クロック配線はスキュー低減のために配線幅を広く設計されており、しかもチップ上の各所に張りめぐらされているため、配線幅を太めたり余分な迂回配線を設けることはレイアウト面積への影響が大きい。
【００１３】
本発明は、上記の事情を考慮してなされたものであって、クロックスキューを低減させるとともにレイアウト面積が増大するのを可及的に防止することのできる半導体集積回路装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
本発明による半導体集積回路装置は、クロック信号を出力するクロックドライバと、このクロックドライバによって駆動されて前記クロック信号を伝送するクロック配線部と、前記クロック配線部に接続されて前記クロック信号に基づいて同期動作する複数の論理回路と、各々が前記論理回路と前記クロック配線部との間に設けられて前記クロック信号を遅延させる複数の遅延回路と、を備え、各遅延回路の遅延量は、前記クロックドライバの出力端から対応する論理回路の入力端までの前記クロック信号の遅延量が等しくなるように構成されていることを特徴とする。
【００１５】
なお、前記遅延回路は抵抗素子を有しているように構成しても良い。
【００１６】
なお、前記遅延回路は、バッファ素子を有しているように構成しても良い。
【００１７】
また本発明による半導体集積回路装置は、クロック信号を出力するクロックドライバと、このクロックドライバによって駆動されて前記クロック信号を伝送するクロック配線部と、各々が前記クロック配線に接続されて前記クロック信号を受けるインバータ部を有する複数のクロックレシーバ回路と、を備え、前記インバータ部は、前記クロック信号が高電位ＶHから低電位ＶLあるいは低電位ＶLから高電位ＶHに遷移する場合に、少なくとも一方の遷移に対する反転しきい値電圧が（ＶH＋ＶL）／２と異なるように設定されたことを特徴とする。
【００１８】
なお、前記インバータ部はｐチャネルＭＯＳトランジスタおよびｎチャネルＭＯＳトランジスタを有し、前記ｐチャネルＭＯＳトランジスタと前記ｎチャネルＭＯＳトランジスタの実効的なサイズ比が、反転しきい値電圧が（ＶH＋ＶL）／２の場合と異なるよう設定されていることが好ましい。
【００１９】
なお、前記インバータ部は、前記クロック信号が高電位ＶHから低電位ＶLに遷移するときの反転しきい値電圧が（ＶH＋ＶL）／２よりも高く設定され、前記クロック信号が低電位ＶLから高電位ＶHに遷移するときの反転しきい値電圧が（ＶH＋ＶL）／２よりも低く設定されるように構成しても良い。
【００２０】
なお、前記インバータ部は、ドレインが共通に接続された第１のｐチャネルＭＯＳトランジスタおよび第１のｎチャネルＭＯＳトランジスタと、ドレインが前記第１のｐチャネルＭＯＳトランジスタのソースに接続され、ソースが第１の電源に接続された第２および第３のｐチャネルＭＯＳトランジスタと、ドレインが前記第１のｎチャネルＭＯＳトランジスタのソースに接続され、ソースが第２の電源に接続された第２および第３のｎチャネルＭＯＳトランジスタと、前記第１のｐチャネルＭＯＳトランジスタおよび前記第１のｎチャネルＭＯＳトランジスタのドレインに入力端が接続され、出力端が前記第３のｐチャネルＭＯＳトランジスタおよび前記第３のｎチャネルＭＯＳトランジスタのゲートに接続された遅延回路と、を備え、前記第１および第２のｐチャネルＭＯＳトランジスタおよび前記第１および第２のｎチャネルＭＯＳトランジスタのゲートは共通に接続されて前記クロック信号を受け、前記第１のｐチャネルＭＯＳトランジスタおよび前記第１のｎチャネルＭＯＳトランジスタのドレインから出力信号を出力するように構成しても良い。
【００２１】
なお、前記第１のｐチャネルＭＯＳトランジスタと前記第１のｎチャネルＭＯＳトランジスタのサイズ比、前記第２のｐチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタのサイズ比、および前記第３のｐチャネルＭＯＳトランジスタと前記第３のｎチャネルＭＯＳトランジスタのサイズ比は等しく、かつ前記第２のｐチャネルＭＯＳトランジスタのサイズは前記第３のｐチャネルＭＯＳトランジスタのサイズより小さく、前記第２のｎチャネルＭＯＳトランジスタのサイズは前記第３のｎチャネルＭＯＳトランジスタのサイズよりも小さくなるように構成しても良い。
【００２２】
【発明の実施の形態】
本発明による半導体集積回路装置の実施の形態を以下、図面を参照して説明する。
【００２３】
（第１の実施の形態）
本発明による半導体集積回路装置の第１の実施の形態の構成を図１に示す。この実施の形態の半導体集積回路装置は、クロックドライバ２と、このクロックドライバ２によって駆動されてクロック配線となる、抵抗およびキャパシタを有するＲＣ分布定数線路４と、遅延回路１０1，１０2，１０3と、同期動作する論理回路となるクロック負荷部１５1，１５2，１５3とを備えており、図１３に示す従来の半導体集積回路装置において、ＲＣ分布定数線路４のノード５，６，７とクロック負荷部１５1，１５2，１５3との間に遅延回路１０1，１０2，１０3を設けた構成となっている。
【００２４】
そして、各遅延回路１０i（ｉ＝１，２，３）の遅延量ｄiは、クロックドライバ２の出力端から対応するクロック負荷部１５iまでの遅延が等しくなるように設定されている。すなわち、ｄ1＞ｄ2＞ｄ3を満足している。
【００２５】
ノード５，６，７におけるクロック信号の電圧波形を各々ｇ1，ｇ2，ｇ3とし、クロック負荷部１５i（ｉ＝１，２，３）の入力端における電圧波形をＤiとすると、これらの波形は図２に示すようになる。すなわち、ノード６，７におけるクロック信号はノード５におけるクロック信号に対して遅れを生じているが、クロック負荷部１５1，１５2，１５3の入力端における電圧波形は一致し、クロックスキューは無い状態となる。
【００２６】
以上説明したように本実施の形態によれば、クロックスキューを無くすることができる。また、上記遅延回路を設けることは、クロック配線の配線幅を太くしたり、クロック配線を延長する場合に比べてレイアウト面積の増大を抑制することができる。
【００２７】
（第２の実施の形態）
次に本発明による半導体集積回路装置の第２の実施の形態の構成を図３に示す。この第２の実施の形態の半導体集積回路装置は、第１の実施の形態の半導体集積回路装置の遅延回路１０i（ｉ＝１，２，３）として抵抗素子１１iを用いて構成したものである。
【００２８】
そして、これらの抵抗素子１１i（ｉ＝１，２，３）の抵抗値Ｒiは、クロックドライバ２の出力端から出力されるクロック信号の、クロック負荷部１５1，１５2，１５3の入力端での遅延が等しくなるように設定される。したがって、抵抗値Ｒ1，Ｒ2，Ｒ3は、Ｒ1＞Ｒ2＞Ｒ3を満たしていることになる。すなわち、クロックドライバ２までの配線長が短いほど大きな抵抗値の抵抗素子となる。
【００２９】
なお、抵抗素子としては、拡散層から構成すれば、小さな面積で高い抵抗値を得ることができる。
【００３０】
この第２の実施の形態も第１の実施の形態と同様の効果を奏することは云うまでもない。
【００３１】
（第３の実施の形態）
次に本発明による半導体集積回路装置の第３の実施の形態の構成を図４に示す。この第３の実施の形態の半導体集積回路装置は、第１の実施の形態の半導体集積回路装置の遅延回路１０i（ｉ＝１，２，３）としてバッファ素子１２iを用いて構成したものである。
【００３２】
そして、これらのバッファ素子１２i（ｉ＝１，２，３）の遅延値の大きさＢiは、バッファ素子１２iを構成するトランジスタのサイズ（ゲート幅）で調整可能であり、クロックドライバ２の出力端から出力されるクロック信号の、クロック負荷部１５1，１５2，１５3の入力端での遅延が等しくなるように設定される。したがって、遅延値の大きさＢ1，Ｂ2，Ｂ3は、Ｂ1＞Ｂ2＞Ｂ3を満たしていることになる。すなわち、クロックドライバ２までの配線長が短いほど大きな遅延値のバッファ素子となる。
【００３３】
この第３の実施の形態も第１の実施の形態と同様の効果を奏することは云うまでもない。
【００３４】
なお、バッファ素子を構成するトランジスタのゲート幅等の容易に変更可能なパラメータで遅延量を調整することができるため、少ない設計コストでクロックスキューの低減が可能となる。
【００３５】
（第４の実施の形態）
次に本発明による半導体集積回路装置の第４の実施の形態の構成を図５に示す。この第４の実施の形態の半導体集積回路装置は、クロックドライバ２と、このクロックドライバ２によって駆動されてクロック配線となる、抵抗およびキャパシタを有するＲＣ分布定数線路４と、クロックレシーバ回路２０1，２０2と、ラッチ回路２７1，２７2とを備えており、図１５に示す従来の半導体集積回路装置のクロックレシーバ回路４０1，４０2をクロックレシーバ回路２０1，２０2に各々置換えるとともにクロックレシーバ回路２０i（ｉ＝１，２）の出力端にラッチ回路２７iを接続した構成となっている。
【００３６】
各クロックレシーバ回路２０i（ｉ＝１，２）は、縦続接続された２個のインバータ回路２１i，２２iから構成されている。２段目のインバータ回路２２i（ｉ＝１，２）は、従来の場合と同様に図１６（ａ）に示す特性、すなわち反転しきい値電圧（出力電圧ＶoutがＶdd／２となるときの入力電圧）がＶdd／２となる特性を有している。これに対して初段のインバータ回路２１i（ｉ＝１，２）は、図６（ａ）に示す特性を有している。すなわち、インバータ回路２１i（ｉ＝１，２）の反転しきい値電圧はＶdd／２よりも低くなるように構成されている。このことは図６（ｂ）に示すようにインバータ回路２１i（ｉ＝１，２）を構成するｐチャネルＭＯＳトランジスタｐ１のゲート幅ｗpと、ｎチャネルＭＯＳトランジスタｎ１のゲート幅ｗnとの比ｗp／ｗnが値Ｒよりも小さくなるように設定されていることを意味する。ここで値Ｒは、しきい値電圧がＶdd／２となるインバータ回路を構成するｐチャネルＭＯＳトランジスタのゲート幅とｎチャネルＭＯＳトランジスタのゲート幅との比である。
【００３７】
ラッチ回路２７i（ｉ＝１，２）はクロックレシーバ回路２０iのインバータ回路２１，２２の出力に同期してラッチ動作する。
【００３８】
このように構成されたクロックレシーバ回路２０1，２０2の初段のインバータ回路２１1，２１2の各々の入力端の電圧をＤ１，Ｄ３とし、インバータ回路２１1，２１2の各々の出力端の電圧をＤ１Ｂ，Ｄ３Ｂとすると、入力電圧Ｄ１，Ｄ３は図７（ａ）に示すように変化し、出力電圧Ｄ１Ｂ，Ｄ３Ｂは図７（ｂ）に示すように変化する。すなわち、インバータ回路２１1，２１2の反転しきい値電圧がＶdd／２よりも低く設定されているため、入力電圧Ｄ１，Ｄ３がＶLからＶHに遷移するときに配線長の違いにより入力電圧Ｄ３の立上がりが入力電圧Ｄ１に比べて鈍っても、インバータ回路２１1，２１2の反転タイミングが従来の場合に比べて早まり、入力電圧Ｄ１，Ｄ３の時間差がＴrlのときにインバータのスイッチングが生じる（図７（ａ）参照）。なお、図１５に示す従来の場合は、図１７に示すように時間差がＴrm（＞Ｔrl）のときにインバータのスイッチングが生じる。
【００３９】
これにより、インバータ２１1，２１2の出力電圧Ｄ１Ｂ，Ｄ３Ｂが（ＶH＋ＶL）／２となるときの遅れも図７（ｂ）に示すようにｔrlとなり、従来の場合の遅れｔrm（図１７（ｂ）参照）に比べて小さくなる。
【００４０】
しかし、入力電圧Ｄ１，Ｄ３がＶHからＶLに遷移する場合には、インバータ回路２１1，２２2の反転タイミングが従来の場合に比べて遅れ、入力電圧Ｄ１，Ｄ３の時間差がＴflのときにインバータのスイッチングが生じる。なお従来の場合は上記時間差がＴfm（＜Ｔfl）のときに生じる。
【００４１】
したがって、インバータ２１1，２１2の出力電圧Ｄ１Ｂ，Ｄ３Ｂが（ＶH＋ＶL）／２となるときの遅れも図７（ｂ）に示すようにｔflとなり、従来の場合の遅れｔfm（図１７（ｂ）参照）に比べて大きくなる。
【００４２】
以上説明したように本実施の形態によれば、クロックレシーバ回路２０i（ｉ＝１，２）の初段のインバータを構成するトランジスタのサイズ（ゲート幅）の比をｗp／ｗn＜Ｒと設定することにより、クロック信号がＶLからＶHに遷移するときのクロックスキューを従来の場合に比べて低減することができる。このとき、従来の場合に比べてレイアウト面積の増加はほとんどないかあったとしてもわずかである。
【００４３】
なお、第４の実施の形態においてはインバータ回路２１i（ｉ＝１，２）を構成するｐチャネルＭＯＳトランジスタｐ１のゲート幅ｗpとｎチャネルＭＯＳトランジスタｎ１のゲート幅ｗnとの比ｗp／ｗnを所定値Ｒよりも小さくなるように設定したが、比ｗp／ｗnを所定値Ｒよりも大きくなるように設定すれば、インバータ２１i（ｉ＝１，２）に入力するクロック信号がＶHからＶLに遷移するときのクロックスキューを従来の場合に比べて低減することができることは云うまでもない。
【００４４】
したがって、トランジスタのゲート幅比を調整することによって、クロック信号がＶL からＶH に遷移する場合またはＶHからＶLに遷移する場合のいずれか一方の場合のクロックスキューを低減することができる。これはクロックツリーの下位階層においてクロック線に接続するラッチの位相がマスタまたはスレーブのいずれか一方に統一されている、あるいはフリップフロップが接続されている場合において有効である。
【００４５】
なお、本実施の形態においては、各クロックレシーバ回路２０i（ｉ＝１，２）は縦続接続された２個のインバータ回路２１i，２２iを有していたが、少なくとも１個のインバータ回路２１iを有しているように構成しても良い。
【００４６】
（第５の実施の形態）
次に本発明による半導体集積回路装置の第５の実施の形態を図８に示す。この第５の実施の形態の半導体集積回路装置は、クロックドライバ２と、このクロックドライバ２によって駆動されてクロック配線となる。抵抗およびキャパシタを有するＲＣ分布定数線路４と、クロックレシーバ回路３０1，３０2とを備えており、図１５に示す従来の半導体集積回路装置のクロックレシーバ回路４０1，４０2をクロックレシーバ回路３０1，３０2で各々置換えた構成となっている。なお、クロックレシーバ回路３０1，３０2の各々の出力端には、図示しないが同期動作する論理回路が接続されている。
【００４７】
各クロックレシーバ回路３０i（ｉ＝１，２）は、縦続接続された２個のインバータ回路３１i，３２iから構成されている。２段目のインバータ３２i（ｉ＝１，２）は、従来の場合と同様に図１６（ａ）に示す特性、すなわち反転しきい値電圧がＶdd／２となる特性を有している。これに対して初段のインバータ回路３１i（ｉ＝１，２）は、図９（ａ）に示す特性を有している。すなわち、インバータ回路３１i（ｉ＝１，２）の反転しきい値電圧は、入力電圧ＶinがＶL（＝０）からＶH（＝Ｖdd）に遷移するときには、Ｖdd／２よりも小さく設定され（図９（ａ）のグラフｋ1参照）、入力電圧ＶinがＶHからＶLに遷移するときには、Ｖdd／２よりも大きく設定されている（図９（ａ）のグラフｋ2参照）。
【００４８】
このように入力電圧Ｖinが遷移する方向によって反転しきい値電圧が異なるインバータ回路３１i（ｉ＝１，２）の一具体例を図９（ｂ）に示す。
【００４９】
このインバータ回路は、ｐチャネルＭＯＳトランジスタｐ１，ｐ２，ｐ３と、ｎチャネルＭＯＳトランジスタｎ１，ｎ２，ｎ３と、遅延回路３１ａとを備えている。
【００５０】
トランジスタｐ１とトランジスタｎ１はドレインが共通に接続されている。トランジスタｐ２はドレインがトランジスタｐ１のソースに接続され、ソースが駆動電源に接続された構成となっている。また、トランジスタｎ２は、ドレインがトランジスタｎ１のソースに接続され、ソースが接地電源に接続された構成となっている。そしてトランジスタｐ１，ｐ２，ｎ１，ｎ２のゲートは共通に接続されて入力端子ＩＮとなり入力電圧Ｖinが印加される。また、トランジスタｐ３はソースが駆動電源に接続され、ドレインがトランジスタｐ２のドレインに接続された構成となっており、トランジスタｎ３はソースが接地電源に接続され、ドレインがトランジスタｎ２のドレインに接続された構成となっている。
【００５１】
遅延回路３１ａは入力端が上記インバータ回路の出力端ＯＵＴ、すなわちトランジスタｐ１およびトランジスタｎ１のドレインに接続され、出力端がトランジスタｐ３およびトランジスタｎ３のゲートに接続された構成となっている。
【００５２】
なお、トランジスタｐ１，ｐ２，ｐ３のゲート幅を各々ｗp1，ｗp2，ｗp3とし、トランジスタｎ１，ｎ２，ｎ３のゲート幅を各々ｗn1，ｗn2，ｗn3とすると、以下の式を満たすように構成されている。
ｗp1／ｗn1＝ｗp2／ｗn2＝ｗp3／ｗn3＝Ｒ
ｗp2＜ｗp3
ｗn2＜ｗn3
【００５３】
ここでＲは、第４の実施の形態で説明した所定値である。
【００５４】
このように構成されたインバータ回路において、例えば入力端子ＩＮの電位が０であった場合、トランジスタｐ１，ｐ２はＯＮ、トランジスタｎ１，ｎ２はＯＦＦとなるから出力端子ＯＵＴの電位はＶddとなる。またこのとき遅延回路３１ａを通してＶddが伝達するためトランジスタｐ３がＯＦＦ、トランジスタｎ３がＯＮしている。次に入力端子ＩＮが０→Ｖddに遷移をした場合、トランジスタｐ１，ｐ２はＯＦＦ、トランジスタｎ１，ｎ２はＯＮとなるが、このとき出力端子ＯＵＴの電圧は徐々にＶdd→０に遷移し、しかも遅延回路３１ａが存在するため、暫くの期間はトランジスタｐ３がＯＦＦ、トランジスタｎ３がＯＮ状態に維持され、その結果このインバータ回路の実効的なｐチャネルトランジスタとｎチャネルトランジスタとの比率
ｗp ／ｗn ＝ｗp2／（ｗn2＋ｗn3）＜Ｒ
となり反転しきい値電圧がＶdd／２より低下する。このため入出力電圧特性は図９（ａ）のグラフｋ1 となる。逆に、入力端子ＩＮの電位がＶddで、その後Ｖdd→０に遷移をする場合は、全く同様の考察から、
ｗp ／ｗn ＝（ｗp2＋ｗp3）／ｗn2＞Ｒ
となり反転しきい値電圧がＶdd／２より上昇する。このため、入出力電圧特性は入力電圧の高い領域で反転を起こすようになる（図９（ａ）のグラフｋ2 参照）。この結果、入出力電圧特性がヒステリシスを持つ（図９（ａ）参照）。
【００５５】
このように構成されたクロックレシーバ回路３０1，３０2の初段のインバータ回路２１1，２１2の各々の入力端の電圧をＤ１，Ｄ３とし、インバータ回路２１1，２１2の出力端の電圧をＤ１Ｂ，Ｄ３Ｂとすると、入力電圧Ｄ１，Ｄ３は図１０（ａ）に示すように変化し、出力電圧Ｄ１Ｂ，Ｄ３Ｂは図１０（ｂ）に示すように変化する。すなわち、入力電圧Ｄ１，Ｄ３がＶL（＝０）→ＶH（＝Ｖdd）に遷移する場合には、Ｖdd／２よりも低い電圧でスイッチングが起こるため、出力電圧Ｄ１Ｂ，Ｄ３Ｂが（ＶH＋ＶL）／２に達するときの時間差（クロックスキュー）ｔrlは、入力電圧Ｄ１，Ｄ３がしきい値電圧に達するときの時間差Ｔrlと同程度となり、従来の時間差ｔrmよりも小さくすることが可能となる。また、入力電圧Ｄ１，Ｄ３がＶH→ＶLに遷移する場合には、Ｖdd／２よりも高い電圧でスイッチングが生じるため、出力電圧Ｄ１Ｂ，Ｄ３Ｂが（ＶH＋ＶL）／２に達するときの時間差（クロックスキュー）ｔfuは、入力電圧Ｄ１，Ｄ３がしきい値電圧に達するときの時間差Ｔfuと同程度となり、従来の場合の時間差ｔfmよりも小さくすることができる。
【００５６】
以上説明したように、クロック信号が遷移するときに、遷移方向に依らず論理回路に入力するクロック信号のスキューを従来の場合に比べて低減することができる。また、クロックレシーバ回路３０1，３０2の初段のインバータ回路３１1，３１2の素子数は従来の場合に比べて増加するが、クロック配線や、余分な迂回配線の追加による面積増加に比べて面積の増加を抑制することができる。
【００５７】
なお、本実施の形態においては、各クロックレシーバ回路３０i（ｉ＝１，２）は、縦続接続された２個のインバータ回路３１i，３２iを有していたが、少なくとも１個のインバータ回路３１iを有しているように構成しても良い。
【００５８】
【発明の効果】
以上述べたように、本発明によれば、クロックスキューを低減させるとともにレイアウト面積が増大するのを可及的に防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の構成を示す回路図。
【図２】第１の実施の形態の効果を説明するグラフ。
【図３】本発明の第２の実施の形態の構成を示す回路図。
【図４】本発明の第３の実施の形態の構成を示す回路図。
【図５】本発明の第４の実施の形態の構成を示す回路図。
【図６】第４の実施の形態に係るクロックレシーバ回路に用いられるインバータ回路の特性を示す図。
【図７】第４の実施の形態に係るクロックレシーバ回路に用いられるインバータ回路の動作を説明するグラフ。
【図８】本発明の第５の実施の形態の構成を示す回路図。
【図９】第５の実施の形態に係るクロックレシーバ回路に用いられるインバータ回路の特性を示す図。
【図１０】第５の実施の形態に係るクロックレシーバ回路に用いられるインバータ回路の動作を説明するグラフ。
【図１１】従来の半導体集積回路装置の回路図。
【図１２】図１１に示す装置の動作を説明するグラフ。
【図１３】従来の半導体集積回路装置の回路図。
【図１４】図１３に示す装置の動作を説明するグラフ。
【図１５】従来の半導体集積回路装置の回路図。
【図１６】図１５に示す装置に係るクロックレシーバ回路に用いられるインバータ回路の特性を説明する図。
【図１７】図１５に示す装置に係るクロックレシーバ回路に用いられるインバータ回路の動作を説明するグラフ。
【符号の説明】
２ クロックドライバ
４ クロック配線（ＲＣ分布定数線路）
５，６，７ ノード
１０i（ｉ＝１，…，３） 遅延回路
１１i（ｉ＝１，…，３） 抵抗素子
１２i（ｉ＝１，…，３） バッファ素子
１５j（ｉ＝１，２，３） クロック負荷回路
２０i（ｉ＝１，２） クロックレシーバ回路
２１i（ｉ＝１，２） インバータ回路
２２i（ｉ＝１，２） インバータ回路
２７i（ｉ＝１，２） ラッチ回路
３０i（ｉ＝１，２） クロックレシーバ回路
３１i（ｉ＝１，２） インバータ回路
３２i（ｉ＝１，２） インバータ回路
４０i（ｉ＝１，２） クロックレシーバ回路
４１i（ｉ＝１，２） インバータ回路
４２i（ｉ＝１，２） インバータ回路
Claims (3)
- クロック信号を出力するクロックドライバと、
このクロックドライバによって駆動されて前記クロック信号を伝送するクロック配線部と、
各々が前記クロック配線に接続されて前記クロック信号を受けるインバータ部を有する複数のクロックレシーバ回路と、
を備え、
前記インバータ部は、前記クロック信号が高電位ＶHから低電位ＶLに遷移するときの反転しきい値電圧が（ＶH＋ＶL）／２よりも高く設定され、前記クロック信号が低電位ＶL から高電位ＶHに遷移するときの反転しきい値電圧が（ＶH＋ＶL）／２よりも低く設定されたことを特徴とする半導体集積回路装置。 - 前記インバータ部は、
ドレインが共通に接続された第１のｐチャネルＭＯＳトランジスタおよび第１のｎチャネルＭＯＳトランジスタと、
ドレインが前記第１のｐチャネルＭＯＳトランジスタのソースに接続され、ソースが第１の電源に接続された第２および第３のｐチャネルＭＯＳトランジスタと、
ドレインが前記第１のｎチャネルＭＯＳトランジスタのソースに接続され、ソースが第２の電源に接続された第２および第３のｎチャネルＭＯＳトランジスタと、
前記第１のｐチャネルＭＯＳトランジスタおよび前記第１のｎチャネルＭＯＳトランジスタのドレインに入力端が接続され、出力端が前記第３のｐチャネルＭＯＳトランジスタおよび前記第３のｎチャネルＭＯＳトランジスタのゲートに接続された遅延回路と、
を備え、
前記第１および第２のｐチャネルＭＯＳトランジスタおよび前記第１および第２のｎチャネルＭＯＳトランジスタのゲートは共通に接続されて前記クロック信号を受け、前記第１のｐチャネルＭＯＳトランジスタおよび前記第１のｎチャネルＭＯＳトランジスタのドレインから出力信号を出力することを特徴とする請求項１記載の半導体集積回路装置。 - 前記第１のｐチャネルＭＯＳトランジスタと前記第１のｎチャネルＭＯＳトランジスタのサイズ比、前記第２のｐチャネルＭＯＳトランジスタと前記第２のｎチャネルＭＯＳトランジスタのサイズ比、および前記第３のｐチャネルＭＯＳトランジスタと前記第３のｎチャネルＭＯＳトランジスタのサイズ比は等しく、かつ前記第２のｐチャネルＭＯＳトランジスタのサイズは前記第３のｐチャネルＭＯＳトランジスタのサイズより小さく、前記第２のｎチャネルＭＯＳトランジスタのサイズは前記第３のｎチャネルＭＯＳトランジスタのサイズよりも小さいことを特徴とする請求項２記載の半導体集積回路装置。
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