JPH0944267A

JPH0944267A - クロック分配回路

Info

Publication number: JPH0944267A
Application number: JP7190584A
Authority: JP
Inventors: Shinichi Masuda; 真一増田; Kazuya Ishihara; 和哉石原
Original assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Engineering Co Ltd; Mitsubishi Electric Corp
Priority date: 1995-07-26
Filing date: 1995-07-26
Publication date: 1997-02-14
Also published as: US5732249A

Abstract

(57)【要約】【課題】クロックの遅延時間及びスキューの改善を図
る。【解決手段】ドープド・ポリシリコン膜等から成るク
ロック幹線１の末端ノードＮ５に、同一膜から成る第１
抵抗素子Ｒ１と第２抵抗素子Ｒ２とを設ける。それらの
抵抗比は、クランプレベルが第１、第２ローカルドライ
バＤ２，Ｄ３の反転閾値となるように設定し、且つ各ノ
ードＮ３，Ｎ４，Ｎ５に於けるクロック信号の振幅が同
時刻にそのピーク間電圧の１／２に当たる電位となるよ
うに、両抵抗素子Ｒ１，Ｒ２の抵抗値及びクロック幹線
１の配線抵抗Ｒの値を設定する。始端ノードＮ３から末
端ノードＮ５に向けてクロック信号の振幅は減少し、波
形整形された各ローカルドライバＤ２，Ｄ３の出力のク
ロックドライバＤ１の出力に対する遅延時間はより短く
なり、各出力のクロックスキューは殆ど生じない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
におけるクロックの分配回路に関するものである。

【０００２】

【従来の技術】以下、図３３を用いて、従来技術を説明
する。

【０００３】図３２は、クロック分配回路の従来技術の
一例を示すブロック図である。同図に示すとおり、半導
体集積回路内に設けられる従来のクロック分配回路は、
その入力ノードＮ１Ｐでソースクロック信号を受けて、
その出力ノードＮ２Ｐよりクロック信号を出力するクロ
ックドライバＤ１Ｐと、そのクロックドライバＤ１Ｐか
ら出力されるクロック信号を分配するための配線となる
クロック幹線１Ｐ、クロック幹線１Ｐからの信号を受け
て、対応する複数の論理ブロックにクロック信号を供給
するための複数のローカルドライバＤ２Ｐとより成る。
尚、出力ノードＮ２Ｐはクロック幹線１Ｐの始端ノード
に該当する。

【０００４】本従来例でのクロック分配回路の製造プロ
セスには、半導体集積回路と同一のプロセス、即ち、Ｃ
ＭＯＳプロセスが用いられている。

【０００５】クロックドライバＤ１Ｐ及び各ローカルド
ライバＤ２Ｐは、通常、ＰチャネルトランジスタとＮチ
ャネルトランジスタとから成る相補型のインバータを複
数段直列に接続して構成される。

【０００６】

【発明が解決しようとする課題】半導体集積回路内部に
おけるクロック幹線１Ｐは、ドープド・ポリシリコンや
アルミ等の材料により配線される場合が多い。この時、
配線材料による固有の抵抗、即ち配線抵抗がクロック幹
線１Ｐ（図３２）に形成される。同時に、クロック幹線
１Ｐと半導体集積回路の基板との間や、クロック幹線１
Ｐとその隣接配線等との間に、浮遊容量、即ち配線容量
が形成される。この状況を、クロック幹線１Ｐ上では、
図３３に示す様な等価回路で示すことができる。このク
ロック幹線１Ｐ上の配線抵抗Ｒと配線容量Ｃとによっ
て、クロック幹線１Ｐ上を送信されるクロック信号の立
上り特性及び立下り特性が低下し、ソースクロック信号
とクロック信号との間に遅延が生ずる。しかも、このク
ロック信号の立上り特性及び立下り特性の傾斜の度合
い、つまりクロック波形信号の鈍りは、クロック幹線１
Ｐ上の場所いかんによって異なった値となる。

【０００７】図３４〜図３６は、図３２に示したクロッ
ク幹線１Ｐの各ノードにおけるクロック信号の過渡波形
を示している。その内、図３４は、クロックドライバＤ
１Ｐの入力ノードＮ１Ｐに入力されるソースクロック信
号の波形ＣＮ１Ｐを示している。又、図３５は、クロッ
ク幹線１Ｐにおける各ノード、即ち始端ノードＮ２Ｐ，
中間ノードＮ４Ｐ，末端ノードＮ５Ｐにおける各クロッ
ク信号の過渡波形を示す。同図中、過渡波形ＣＮ２Ｐ
は、クロックドライバＤ１Ｐの出力直後のノード波形、
従って始端ノードＮ２Ｐにおけるクロック波形に該当す
る。又、過渡波形ＣＮ５Ｐは、クロックドライバＤ１Ｐ
から最も離れた末端ノードＮ５Ｐにおけるクロック波形
を示す。更に、過渡波形ＣＮ４Ｐは、始端ノードＮ２Ｐ
と末端ノードＮ５Ｐとの間に位置する中間ノードにおけ
るクロック波形を示している。

【０００８】始端ノードＮ２Ｐでは、配線抵抗のトータ
ル値は小さくなるが、クロック幹線１Ｐ全体の負荷容量
が付加されることとなるので、当該始端ノードＮ２Ｐで
のクロック信号の過渡応答は、ソースクロック信号のそ
れと比較して鈍る。一方、末端ノードＮ５Ｐでは、始端
ノードＮ２Ｐから当該末端ノードＮ５Ｐまでのクロック
幹線１Ｐ上に形成される配線抵抗と配線容量との影響を
受ける結果、過渡波形が最も鈍り、クロック信号の伝搬
時間を最も必要とする。又、中間ノードＮ４Ｐでは、そ
のクロック波形は、始端ノードＮ２Ｐのそれと末端ノー
ドＮ５Ｐのそれとの中間に相当する過渡波形となる。

【０００９】尚、時刻ｔ１Ｐは、入力ノードＮ１Ｐにお
けるソースクロック信号の立上り開始時刻を示し、時刻
ｔ２Ｐは、各ノードＮ２Ｐ，Ｎ４Ｐ，Ｎ５Ｐでの各クロ
ック信号の立上り開始時刻を示している。

【００１０】中間ノードＮ４Ｐや末端ノードＮ５Ｐにお
ける各クロック信号は、対応するローカルドライバＤ２
Ｐによって波形整形される。図３６に示すクロック波形
ＣＮ６Ｐは、クロック幹線１Ｐ上の中間ノードＮ４Ｐに
おけるクロック信号の整形後の波形であり、クロック波
形ＣＮ７Ｐは、クロック幹線１Ｐ上の末端ノードＮ５Ｐ
におけるクロック信号の整形後の波形である。

【００１１】同図に示すように、各ローカルドライバＤ
２Ｐによる波形整形によって、クロック波形の立ち上が
りと立ち下りとは確かに鋭くなるが、ローカルドライバ
Ｄ２Ｐの出力ノードＮ６Ｐでの各クロック信号は、始端
ノードＮ２Ｐでのクロック信号に対して遅延を生じさせ
る。このときのクロックディレイ時間は、（ｔ３Ｐ−ｔ
２Ｐ）に該当する。しかも、末端ノードＮ５Ｐに接続さ
れたローカルドライバＤ２Ｐの出力ノードＮ７Ｐでは、
更にクロック遅延が大きくなる。このときのクロックデ
ィレイ時間は、（ｔ４Ｐ−ｔ２Ｐ）にあたる。このた
め、両出力ノードＮ６Ｐ，Ｎ７Ｐのクロック信号間で
も、クロックスキューが生じる。このときのクロックス
キュー時間は、（ｔ４Ｐ−ｔ３Ｐ）にあたる。

【００１２】この発明は上記の問題点を克服すべくなさ
れたものであり、その目的は、クロック分配回路におい
て生じうる、クロック遅延時間及びクロックスキューを
改善することにある。又、この発明は、クロック幹線上
のクロック信号に生じるノイズの低減を図ることをも、
その目的としている。

【００１３】

【課題を解決するための手段】請求項１に係る発明のク
ロック分配回路は、ソースクロック信号を受けてクロッ
ク信号を出力するクロックドライバと、その始端ノード
が前記クロックドライバの出力ノードに接続され、抵抗
成分を有する材料で配線されたクロック幹線と、前記ク
ロック幹線の末端ノードにその入力が接続された第１ロ
ーカルドライバと、前記クロック幹線の前記始端ノード
と前記末端ノードとの間に位置する中間ノードにその入
力ノードが接続された第２ローカルドライバと、前記末
端ノードにその一端が接続され、且つ電源電位ノードに
その他端が接続された第１抵抗体と、前記末端ノードに
その一端が接続され、且つグランドノードにその他端が
接続された第２抵抗体とを備え、前記第１及び第２ロー
カルドライバは共に同一の値の反転閾値を有し、前記第
１抵抗体と前記第２抵抗体との抵抗比は、前記末端ノー
ドに於ける前記クロック信号の振幅のピーク間電圧の１
／２に当たる電位が前記反転閾値になるように設定され
ており、前記クロック幹線の前記抵抗成分の抵抗値と前
記第１及び第２抵抗体の両抵抗値とは、前記クロック幹
線の前記始端ノード，前記中間ノード及び前記末端ノー
ドのそれぞれに於ける前記クロック信号の振幅のピーク
間電圧の１／２に当たる電位が同時刻に前記反転閾値に
クランプされるように設定されている。

【００１４】従って、クロック幹線の始端ノード，中間
ノード及び末端ノードのそれぞれに於けるクロック信号
の振幅のピーク間電圧の１／２に当たる電位は、同時刻
に第１及び第２ローカルドライバの反転閾値にクランプ
される。しかも、クロック幹線上のクロック信号の振幅
のピーク間電圧は、クロックドライバの出力ノードから
末端ノードに向けて減少していく。従って、クロック幹
線上の各ノードでのクロック信号は、互いに同期した、
反転閾値を中心値として振動する信号となり、その振幅
関係は、（始端ノードでのクロック信号の振幅値）＞
（中間ノードでのクロック信号の振幅値）＞（末端ノー
ドでのクロック信号の振幅値）となる。その結果、第２
ローカルドライバの出力と第１ローカルドライバの出力
との間のクロックスキューは理想的には０となるレベル
にまで減少すると共に、クロックドライバの出力と第２
ローカルドライバの出力との間の遅延時間及びクロック
ドライバの出力と第１ローカルドライバの出力との間の
遅延時間も改善される。

【００１５】請求項２に係る発明では、請求項１記載の
クロック分配回路において、前記第１及び第２抵抗体
は、何れも受動素子により形成されている。

【００１６】従って、２つの受動素子がそれぞれ第１及
び第２抵抗体として機能する。

【００１７】請求項３に係る発明では、請求項２記載の
クロック分配回路において、前記第１及び第２抵抗体は
前記クロック幹線を形成する前記材料と同一のもので形
成されている。

【００１８】従って、クロック幹線と同一の材料で形成
された２つの受動素子が第１及び第２抵抗体として機能
する。

【００１９】請求項４に係る発明では、請求項１記載の
クロック分配回路において、前記第１及び第２抵抗体
は、何れも能動素子により形成されている。

【００２０】従って、２つの能動素子がそれぞれ第１及
び第２抵抗体として機能する。

【００２１】請求項５に係る発明では、請求項４記載の
クロック分配回路において、前記能動素子はＭＯＳトラ
ンジスタであり、当該ＭＯＳトランジスタのチャネル抵
抗値を前記第１及び第２抵抗体の抵抗値として用いてい
る。

【００２２】従って、２つのＭＯＳトランジスタのチャ
ネル抵抗がそれぞれ第１及び第２抵抗体として機能す
る。

【００２３】請求項６に係る発明のクロック分配回路
は、ソースクロック信号を受けて、互いに相補信号であ
る、クロック信号及び反転クロック信号をそれぞれ出力
ノード及び反転出力ノードより出力する差動出力型クロ
ックドライバと、その始端ノードが前記差動出力型クロ
ックドライバの前記出力ノードに接続され、抵抗成分を
有する材料で配線されたクロック幹線と、その始端ノー
ドが前記差動出力型クロックドライバの前記反転出力ノ
ードに接続され、且つ前記クロック幹線と同一の条件
で、しかも前記抵抗成分を有する前記材料で配線された
反転クロック幹線と、前記クロック幹線の末端ノードに
その入力が接続された第１ローカルドライバと、前記ク
ロック幹線の前記始端ノードと前記末端ノードとの間に
位置する中間ノードにその入力ノードが接続された第２
ローカルドライバと、前記クロック幹線の前記末端ノー
ド及び前記反転クロック幹線の末端ノードにそれぞれそ
の一端及び他端が接続された抵抗体とを備え、前記第１
及び第２ローカルドライバは共に同一の値の反転閾値を
有し、前記差動出力型クロックドライバが出力する前記
クロック信号及び前記反転クロック信号は共に前記反転
閾値を中心値として振動しており、前記抵抗体の抵抗値
と前記クロック幹線の前記抵抗成分の抵抗値とは、前記
クロック幹線の前記始端ノード，前記中間ノード及び前
記末端ノードのそれぞれに於ける前記クロック信号の振
幅のピーク間電圧の１／２に当たる電位が同時刻に前記
反転閾値にクランプされるように設定されている。

【００２４】従って、差動出力型クロックドライバが出
力するクロック信号と反転クロック信号とが共に第１及
び第２ローカルドライバの反転閾値を中心として相補的
に振動し、且つ末端ノードと反転末端ノード間に抵抗体
が設けられているため、クロック幹線の始端ノード，中
間ノード及び末端ノードのそれぞれに於けるクロック信
号の振幅のピーク間電圧の１／２に当たる電位は、同時
刻に第１及び第２ローカルドライバの反転閾値にクラン
プされる。しかも、クロック幹線上のクロック信号の振
幅のピーク間電圧は、始端ノードから末端ノードに向け
て減少する。従って、クロック幹線上の各ノードでのク
ロック信号は、全て互いに同期した、反転閾値を中心値
として振動する信号となり、その振幅関係は、（始端ノ
ードでのクロック信号の振幅値）＞（中間ノードでのク
ロック信号の振幅値）＞（末端ノードでのクロック信号
の振幅値）となる。

【００２５】請求項７に係る発明では、請求項６記載の
クロック分配回路において、前記抵抗体は受動素子によ
り形成されている。

【００２６】従って、受動素子が抵抗体として機能す
る。

【００２７】請求項８に係る発明では、請求項７記載の
クロック分配回路において、前記抵抗体は前記クロック
幹線及び前記反転クロック幹線を形成する前記材料と同
一のもので形成されている。

【００２８】従って、クロック幹線及び反転クロック幹
線と同一の材料で形成された受動素子が抵抗体として機
能する。

【００２９】請求項９に係る発明では、請求項６記載の
クロック分配回路において、前記抵抗体は能動素子によ
り形成されている。

【００３０】従って、能動素子が抵抗体として機能す
る。

【００３１】請求項１０に係る発明では、請求項９記載
のクロック分配回路において、前記能動素子はＭＯＳト
ランジスタであり、当該ＭＯＳトランジスタのチャネル
抵抗値を前記抵抗体の抵抗値として用いている。

【００３２】従って、ＭＯＳトランジスタのチャネル抵
抗が抵抗体として機能する。

【００３３】請求項１１に係る発明では、請求項９記載
のクロック分配回路において、前記能動素子は第１及び
第２のＭＯＳトランジスタを含み、前記第１ＭＯＳトラ
ンジスタの一方の半導体領域と他方の半導体領域とはそ
れぞれ前記クロック幹線の前記末端ノードと前記反転ク
ロック幹線の前記末端ノードとに接続され、前記第２Ｍ
ＯＳトランジスタの一方の半導体領域と他方の半導体領
域とはそれぞれ前記クロック幹線の前記末端ノードと前
記反転クロック幹線の前記末端ノードとに接続されてい
る。

【００３４】従って、第１及び第２ＭＯＳトランジスタ
の各チャネル抵抗値の合成抵抗値が抵抗体の値となる。

【００３５】請求項１２に係る発明のクロック分配回路
は、ソースクロック信号を受けて、互いに相補信号であ
る、クロック信号及び反転クロック信号をそれぞれ出力
ノード及び反転出力ノードより出力する差動出力型クロ
ックドライバと、その始端ノードが前記差動出力型クロ
ックドライバの前記出力ノードに接続され、抵抗成分を
有する材料で配線されたクロック幹線と、その始端ノー
ドが前記差動出力型クロックドライバの前記反転出力ノ
ードに接続され、且つ前記クロック幹線と同一の配線長
を有するように前記抵抗成分を有する前記材料で配線さ
れた反転クロック幹線と、前記クロック幹線の末端ノー
ド及び前記反転クロック幹線の末端ノードにその一方及
び他方の入力がそれぞれ接続された第１差動入力型ロー
カルドライバと、前記クロック幹線の前記始端ノードと
前記末端ノードとの間に位置する中間ノードと前記反転
クロック幹線の前記始端ノードと前記末端ノードとの間
に位置する中間ノードとにその一方及び他方の入力ノー
ドが接続された第２差動入力型ローカルドライバと、前
記クロック幹線の前記末端ノード及び前記反転クロック
幹線の末端ノードにそれぞれその一端及び他端が接続さ
れた抵抗体とを備え、前記第１及び第２差動入力型ロー
カルドライバは共に同一の値の反転閾値を有し、前記差
動出力型クロックドライバが出力する前記クロック信号
及び前記反転クロック信号は共に前記反転閾値を中心値
として振動しており、前記抵抗体の抵抗値と前記クロッ
ク幹線及び前記反転クロック幹線の前記抵抗成分の両抵
抗値とは、前記クロック幹線及び前記反転クロック幹線
の前記始端ノード，前記中間ノード及び前記末端ノード
のそれぞれに於ける前記クロック信号の振幅のピーク間
電圧の１／２に当たる電位が同時刻に前記反転閾値にク
ランプされる様に設定されている。

【００３６】従って、差動出力型クロックドライバが出
力するクロック信号と反転クロック信号とが共に第１及
び第２差動入力型ローカルドライバの反転閾値を中心と
して相補的に振動し、且つクロック幹線の末端ノードと
反転クロック幹線の末端ノード間に抵抗体が設けられて
いるため、末端ノードに於けるクロック信号と反転クロ
ック信号とは、共に第１及び第２差動入力型ローカルド
ライバの反転閾値にクランプされる。そして、抵抗体の
値と各幹線の配線抵抗値との調節によって、中間ノード
においても、クロック信号の振幅のピーク間電圧の１／
２に当たる電位と反転クロック信号の振幅のピーク間電
圧の１／２に当たる電位も、同時刻に反転閾値にクラン
プされる。その結果、クロック幹線上のクロック信号の
振幅のピーク間電圧は、始端ノードから末端ノードに向
けて減少すると共に、同様に、反転クロック幹線上の反
転クロック信号の振幅のピーク間電圧も、その始端ノー
ドからその末端ノードに向けて減少する。即ち、クロッ
ク幹線上の各ノードでのクロック信号は、全て互いに同
期した、反転閾値を中心値として振動する信号となり、
その振幅関係は、（始端ノードでのクロック信号の振幅
値）＞（中間ノードでのクロック信号の振幅値）＞（末
端ノードでのクロック信号の振幅値）となる。同様に、
反転クロック幹線上の各ノードでの反転クロック信号も
全て、互いに同期した、反転閾値を中心値として振動す
る信号となり、その振幅関係は、（始端ノードでの反転
クロック信号の振幅値）＞（中間ノードでの反転クロッ
ク信号の振幅値）＞（末端ノードでの反転クロック信号
の振幅値）となる。

【００３７】請求項１３に係る発明では、請求項１２記
載のクロック分配回路において、前記抵抗体は受動素子
により形成されている。

【００３８】従って、受動素子が抵抗体として機能す
る。

【００３９】請求項１４に係る発明では、請求項１３記
載のクロック分配回路において、前記抵抗体は前記クロ
ック幹線及び前記反転クロック幹線を形成する前記材料
と同一のもので形成されている。

【００４０】従って、クロック幹線及び反転クロック幹
線と同一の材料で形成された受動素子が抵抗体として機
能する。

【００４１】請求項１５に係る発明では、請求項１２記
載のクロック分配回路において、前記抵抗体は能動素子
により形成されている。

【００４２】従って、能動素子が抵抗体として機能す
る。

【００４３】請求項１６に係る発明では、請求項１５記
載のクロック分配回路において、前記能動素子はＭＯＳ
トランジスタであり、当該ＭＯＳトランジスタのチャネ
ル抵抗値を前記抵抗体の抵抗値として用いている。

【００４４】従って、ＭＯＳトランジスタのチャネル抵
抗が抵抗体として機能する。

【００４５】請求項１７に係る発明では、請求項１６記
載のクロック分配回路において、前記能動素子は第１及
び第２のＭＯＳトランジスタを含み、前記第１ＭＯＳト
ランジスタの一方の半導体領域と他方の半導体領域とは
それぞれ前記クロック幹線の前記末端ノードと前記反転
クロック幹線の前記末端ノードとに接続され、前記第２
ＭＯＳトランジスタの一方の半導体領域と他方の半導体
領域とはそれぞれ前記クロック幹線の前記末端ノードと
前記反転クロック幹線の前記末端ノードとに接続されて
いる。

【００４６】従って、第１及び第２ＭＯＳトランジスタ
の各チャネル抵抗値の合成抵抗値が抵抗体の値となる。

【００４７】請求項１８に係る発明のクロック分配回路
は、ソースクロック信号を受けて、互いに相補信号であ
る、クロック信号及び反転クロック信号をそれぞれ出力
ノード及び反転出力ノードより出力する差動出力型クロ
ックドライバと、その始端ノードが前記差動出力型クロ
ックドライバの前記出力ノードに接続され、抵抗成分を
有する材料で配線されたクロック幹線と、その始端ノー
ドが前記差動出力型クロックドライバの前記反転出力ノ
ードに接続され、且つ前記クロック幹線と同一の配線長
を有するように前記抵抗成分を有する前記材料で配線さ
れた反転クロック幹線と、前記クロック幹線の末端ノー
ド及び前記反転クロック幹線の末端ノードにその一方及
び他方の入力がそれぞれ接続された第１差動入力型ロー
カルドライバと、前記クロック幹線の前記始端ノードと
前記末端ノードとの間に位置する中間ノードと前記反転
クロック幹線の前記始端ノードと前記末端ノードとの間
に位置する中間ノードとにその一方及び他方の入力ノー
ドが接続された第２差動入力型ローカルドライバと、前
記クロック幹線の前記末端ノードにその一端が接続さ
れ、且つ電源電位ノードにその他端が接続された第１抵
抗体と、前記クロック幹線の前記末端ノードにその一端
が接続され、且つグランドノードにその他端が接続され
た第２抵抗体と、前記反転クロック幹線の前記末端ノー
ドにその一端が接続され、且つ前記電源電位ノードにそ
の他端が接続された第３抵抗体と、前記反転クロック幹
線の前記末端ノードにその一端が接続され、且つ前記グ
ランドノードにその他端が接続された第４抵抗体とを備
え、前記第１及び第２差動入力型ローカルドライバは共
に同一の値の反転閾値を有し、前記第１抵抗体と前記第
２抵抗体との抵抗比は、前記クロック幹線の前記末端ノ
ードに於ける前記クロック信号の振幅のピーク間電圧の
１／２に当たる電位が前記反転閾値になるように設定さ
れており、前記第３抵抗体と前記第４抵抗体との抵抗比
は、前記反転クロック幹線の前記末端ノードに於ける前
記反転クロック信号の振幅のピーク間電圧の１／２に当
たる電位が前記反転閾値になるように設定されており、
前記クロック幹線の前記抵抗成分の抵抗値と前記第１及
び第２抵抗体の両抵抗値とは、前記クロック幹線の前記
始端ノード，前記中間ノード及び前記末端ノードのそれ
ぞれに於ける前記クロック信号の振幅のピーク間電圧の
１／２に当たる電位が同時刻に前記反転閾値にクランプ
されるように設定されており、前記反転クロック幹線の
前記抵抗成分の抵抗値と前記第３及び第４抵抗体の両抵
抗値とは、前記反転クロック幹線の前記始端ノード，前
記中間ノード及び前記末端ノードのそれぞれに於ける前
記反転クロック信号の振幅のピーク間電圧の１／２に当
たる電位が同時刻に前記反転閾値にクランプされるよう
に設定されている。

【００４８】これにより、クロック幹線の始端ノード，
中間ノード及び末端ノードのそれぞれに於けるクロック
信号の振幅のピーク間電圧の１／２に当たる電位は、同
時刻に第１及び第２差動入力型ローカルドライバの反転
閾値にクランプされる。同様に、反転クロック幹線に関
しても、その始端ノード，中間ノード及び末端ノードの
それぞれに於ける反転クロック信号の振幅のピーク間電
圧の１／２に当たる電位が、同時刻に第１及び第２差動
入力型ローカルドライバの反転閾値にクランプされる。
しかも、クロック幹線上のクロック信号及び反転クロッ
ク幹線上の反転クロック信号の振幅のピーク間電圧は共
に、それぞれの始端ノードから対応する末端ノードに向
けて減少していく。その結果、クロック幹線上の各ノー
ドでのクロック信号は、互いに同期した、反転閾値を中
心値として振動する信号となり、その振幅関係は、（始
端ノードでのクロック信号の振幅値）＞（中間ノードで
のクロック信号の振幅値）＞（末端ノードでのクロック
信号の振幅値）となる。同様に、反転クロック幹線上の
各ノードでの反転クロック信号も、互いに同期した、反
転閾値を中心値として振動する信号となり、その振幅関
係は、（始端ノードでの反転クロック信号の振幅値）＞
（中間ノードでの反転クロック信号の振幅値）＞（末端
ノードでの反転クロック信号の振幅値）となる。従っ
て、第２差動入力型ローカルドライバの出力と第１差動
入力型ローカルドライバの出力との間のクロックスキュ
ーは理想的には０となるレベルにまで減少すると共に、
差動出力型クロックドライバの出力と第２差動入力型ロ
ーカルドライバの出力との間の遅延時間及び差動出力型
クロックドライバの出力と第１差動入力型ローカルドラ
イバの出力との間の遅延時間も格段に改善される。

【００４９】請求項１９に係る発明では、請求項１８記
載のクロック分配回路において、前記第１乃至第４抵抗
体のそれぞれは受動素子により形成されている。

【００５０】従って、４つの受動素子がそれぞれ第１、
第２、第３及び第４抵抗体として機能する。

【００５１】請求項２０に係る発明では、請求項１８記
載のクロック分配回路において、前記第１乃至第４抵抗
体のそれぞれは能動素子により形成されている。

【００５２】従って、４つの能動素子がそれぞれ第１、
第２、第３及び第４抵抗体として機能する。

【００５３】請求項２１の発明に係るクロック分配回路
は、クロック信号を送信するクロック幹線と、前記クロ
ック幹線の中間ノード及び末端ノードに設けられた複数
のローカルドライバと、前記末端ノードに設けられた抵
抗体とを備え、前記クロック幹線の始端ノード、前記中
間ノード及び前記末端ノードのそれぞれに於ける前記ク
ロック信号の振幅のピーク間電圧の１／２に当たる電位
が同時刻において前記ローカルドライバの反転閾値とな
るように、前記クロック幹線の配線抵抗及び前記抵抗体
の抵抗値を設定している。

【００５４】請求項２２に係る発明では、請求項２１に
記載のクロック分配回路において、前記抵抗体は、電源
電位ノードと前記末端ノード間とに配設された第１抵抗
体と、グランドノードと前記末端ノード間とに配設され
た第２抵抗体とを備えている。

【００５５】請求項２３に係る発明では、請求項２２に
記載のクロック分配回路において、前記クロック信号
は、正転型クロック信号と反転型クロック信号とを含
み、前記クロック幹線は、前記正転型クロック信号を送
信する正転型クロック幹線と前記反転型クロック信号を
送信する反転型クロック幹線とを含み、前記ローカルド
ライバは、前記正転型クロック幹線上の前記正転型クロ
ック信号と前記反転型クロック幹線上の前記反転型クロ
ック信号とを入力とする差動入力型ローカルドライバで
あり、前記抵抗体は前記正転型クロック幹線と前記反転
型クロック幹線との双方に設けられている。

【００５６】請求項２４に係る発明では、請求項２１に
記載のクロック分配回路において、前記クロック信号
は、正転型クロック信号と反転型クロック信号とを含
み、前記クロック幹線は、前記正転型クロック信号を送
信する正転型クロック幹線と前記反転型クロック信号を
送信する反転型クロック幹線とを含み、前記抵抗体は、
前記正転型クロック幹線の前記末端ノードと前記反転型
クロック幹線の前記末端ノード間とに配設されている。

【００５７】請求項２５に係る発明では、請求項２４に
記載のクロック分配回路において、前記ローカルドライ
バは、前記正転型クロック幹線上の前記正転型クロック
信号と前記反転型クロック幹線上の前記反転型クロック
信号とを入力とする差動入力型ローカルドライバであ
る。

【００５８】

【発明の実施の形態】本実施の形態では、クロック幹線
上のクロック信号の振幅のピーク間電圧の１／２に当た
る電位を、電源電圧Ｖｄｄの１／２に同時刻にクランプ
することとしている。つまり、以下の各実施の形態で
は、各ローカルドライバの反転閾値を、Ｖｄｄ／２に設
定している。勿論、反転閾値を他の任意の値に設定する
ときには、上記クランプレベルもその任意値に設定す
る。そして、クロックドライバの出力、即ちクロック幹
線の始端ノードから離れるほどにクロック信号の振幅を
小さくしてゆき、クロック遅延及びクロックスキューを
低減させうる回路構成を採用している。

【００５９】そのために、この発明では、クロック信号
のクランプレベルをローカルドライバの反転閾値（それ
は、インバータの論理が反転するレベルの内で最も高い
レベルに該当し、論理しきい値とも称される。）に調整
する方法として、大別して３つの方法を創作している。
即ち、抵抗比で以て調整する方法と、振幅値で以て
調整する方法と、上記の方法を相補型の構成に適用
した方法とを、創作している。この内、の方法を用い
た構成例が、後述する実施の形態１，実施の形態２であ
り、の方法を用いたものが実施の形態３〜実施の形態
６であり、の方法を用いたものが実施の形態７〜実施
の形態８である。

【００６０】以下に、本発明に基づく各実施の形態の詳
細を示す。

【００６１】（実施の形態１）図１は、本発明における
クロック分配回路の第１実施の形態の構成を示すブロッ
ク図である。図１において、各参照符号は、次のものを
それぞれ示す。即ち、１はクロック幹線を、Ｄ１はクロ
ックドライバを、Ｄ２は第１ローカルドライバを、Ｄ３
は第２ローカルドライバを、Ｎ１はソースクロック信号
の入力ノードを、Ｎ２はクロックドライバＤ１の出力ノ
ードを、Ｎ３はクロック幹線１の始端ノードを、Ｎ４は
クロック幹線１の中間ノードを、Ｎ５はクロック幹線１
の末端ノードを、Ｎ６は第２ローカルドライバＤ３の出
力ノードを、Ｎ７は第１ローカルドライバＤ２の出力ノ
ードを、２及び３は論理ブロックを、４は電源電位ノー
ドを、ＧＮＤはグランドノードを、それぞれ示す。

【００６２】クロック幹線１は、例えばドープド・ポリ
シリコン膜やアルミニウム膜などの、抵抗成分を有する
膜材料で形成されており、半導体集積回路ないし半導体
基板上に配線されている。ここでは、同幹線１は、他の
要素（Ｄ１，Ｄ２，Ｄ３，３，４）と同様に、ＣＭＯＳ
プロセスを用いて形成される。クロック幹線１の配線
は、次の通りである。

【００６３】即ち、クロック幹線１の始端ノードＮ３
は、クロックドライバＤ１の出力ノードＮ２に接続さ
れ、従って出力ノードＮ２は始端ノードＮ３に該当して
いる。又、クロック幹線１の末端ノードＮ５は、第１ロ
ーカルドライバＤ２の入力ノードに接続される。そし
て、始端ノードＮ３と末端ノードＮ５との間に位置する
任意のノード、即ち、中間ノードＮ４のそれぞれは、対
応する第２ローカルドライバＤ３の入力ノードに接続さ
れている。

【００６４】クロックドライバＤ１は、その入力ノード
Ｎ１においてソースクロック信号を受けてこれを波形整
形し、整形後のソースクロック信号をその出力ノードＮ
２よりクロック信号として出力する。同ドライバＤ１の
構成例を、図２に示す。図２では、同ドライバＤ１は、
ＣＭＯＳインバータの２段構成からなる。

【００６５】本実施の形態１に限らず、その後の各実施
の形態においても、第１ローカルドライバＤ２と第２ロ
ーカルドライバＤ３とは共に、例えば図３に示すような
構成を有しており、両者の反転閾値は等しく設定され
る。ここでは、典型例として、反転閾値はＶｄｄ／２に
設定されている点は、既述した通りである。尚、両ドラ
イバＤ２，Ｄ３は、必ずしも同一構成のドライバとして
構成する必要はなく、少なくとも両者の反転閾値さえ等
しく設定されているならば、異なる構成としても良い。

【００６６】第１ローカルドライバＤ２は、末端ノード
Ｎ５より入力したクロック信号に対して波形整形を行
い、波形整形後のクロック信号をその出力ノードＮ７か
ら論理ブロック２へ供給する。

【００６７】同じく第２ローカルドライバＤ３も、中間
ノードＮ４より入力したクロック信号に対して波形整形
を行い、整形後のクロック信号をその出力ノードＮ６よ
り論理ブロック３へ供給する。

【００６８】図４は、入力ノードＮ１におけるソースク
ロック信号のクロック波形ＣＮ１を示しており、このソ
ースクロック信号はクロックドライバＤ１によりドライ
ブされ、同ドライバＤ１は、図５にクロック波形ＣＮ２
として示すクロック信号を出力する。

【００６９】再び、図１の説明に戻る。同図に示す通
り、クロックドライバＤ１から最も離れた位置に当たる
末端ノードＮ５に、クランプ抵抗としての第１抵抗素子
Ｒ１及び第２抵抗素子Ｒ２を次のように設ける。即ち、
第１抵抗素子Ｒ１の一端及び他端を、電源電圧Ｖｄｄが
印加された電源電位ノード４及び末端ノードＮ５にそれ
ぞれ接続し、第２抵抗素子Ｒ２の一端及び他端を、それ
ぞれ末端ノードＮ５及び接地されたグランドノードＧＮ
Ｄに接続する。両抵抗素子Ｒ１，Ｒ２とも、ここではク
ロック幹線１を形成する材料と同一の膜材料から形成さ
れた受動素子である。従って、クロック幹線１と同様、
ＣＭＯＳプロセスを用いて形成することが可能となる。

【００７０】そして、両抵抗素子Ｒ１及びＲ２の抵抗比
を変えることにより、末端ノードＮ５でのクロック信号
のクランプレベルを、第１及び第２ローカルドライバＤ
２、Ｄ３の反転閾値に設定する。本実施の形態では、反
転閾値は１／２Ｖｄｄに等しいので、抵抗比は１：１と
なる（反転閾値として、任意の値が用いられるときに
は、抵抗比は、それに応じた値に設定する必要があ
る。）また、両抵抗素子Ｒ１及びＲ２の抵抗値と、クロック幹
線１の配線抵抗Ｒの抵抗値とを変えて、各ノード（Ｎ
２，Ｎ４，Ｎ５）におけるクロック信号の振幅のピーク
間電圧の１／２に当たる電位が、全て同時刻に反転閾
値、従って１／２・Ｖｄｄとなるように、上記抵抗Ｒ
１，Ｒ２，Ｒの値を設定する。この場合、クロック幹線
１の配線抵抗Ｒは、始端ノードＮ３から末端ノードＮ５
に向けて一定の分布を示すこととなる。

【００７１】以上のように、第１及び第２抵抗素子Ｒ１
及びＲ２と配線抵抗Ｒとが所望の値に設定された場合に
は、各ノードの中では、末端ノードＮ５におけるクロッ
ク信号の振幅が最も小さくなり、そのクロック波形は図
４に示すクロック波形ＣＮ５となる。これに対して、図
１の中間ノードＮ４は、両抵抗素子Ｒ１及びＲ２からあ
る程度の距離だけ離れており、かつクロックドライバＤ
１の出力ノードＮ２にも近い。そして、クロック幹線１
の配線抵抗Ｒの影響を受ける結果、ノードＮ４における
クロック信号の振幅は、図４のクロック波形ＣＮ４に示
すように、末端ノードＮ５のそれよりも大きく且つクロ
ックドライバＤ１の出力ノードＮ２のそれよりも小さく
なる。従って、本実施の形態のように、第１及び第２ロ
ーカルドライバＤ２，Ｄ３の反転閾値が１／２・Ｖｄｄ
に設定されているときには、第１及び第２ローカルドラ
イバＤ２，Ｄ３の出力は、図６のクロック波形ＣＮ６及
びＣＮ７に示すような、波形整形されたクロック信号と
して得られる。両出力ノードＮ６，Ｎ７間のクロックス
キューは大幅に減少している。理想的には、クロックス
キューは０と言える。また、出力ノードＮ２に対するク
ロック遅延時間（ｔ２−ｔ１）も、従来技術と比較して
格段に小さくなっている。

【００７２】上述したとおり、本実施の形態１における
図１の第１及び第２抵抗素子Ｒ１及びＲ２は受動素子で
あり、例えばＭＯＳトランジスタのゲートを形成するの
に用いられるドープド・ポリシリコン膜や、配線に用い
られるアルミ膜等で構成されている。従って、両抵抗素
子Ｒ１，Ｒ２の抵抗値や抵抗比を可変する場合には、ク
ロック幹線１と同様に、ドープド・ポリシリコン膜やア
ルミ膜等の膜サイズ（厚さ、幅、長さ）を変えればよい
こととなる。

【００７３】また、第１及び第２ローカルドライバＤ
２，Ｄ３の反転閾値の設定は、第１及び第２ローカルド
ライバＤ２，Ｄ３内のＰチャネルトランジスタ及びＮチ
ャネルトランジスタのトランジスタサイズ（ゲート幅、
ゲート長）比を変えることにより、実現可能である。

【００７４】尚、第１及び第２抵抗素子Ｒ１，Ｒ２を、
第１及び第２抵抗体とも称する。

【００７５】（実施の形態２）図７は、本発明の実施の
形態２におけるクロック分配回路の構成を示すブロック
図である。この実施の形態２は、実施の形態１における
抵抗体Ｒ１及びＲ２を共に能動素子であるＭＯＳトラン
ジスタに置き換えたものである。この場合は、ＭＯＳト
ランジスタのチャネル抵抗を利用することになる。

【００７６】図７において、各参照符号は、次のものを
それぞれ示す。即ち、Ｄ１はクロックドライバ、Ｄ２は
第１ローカルドライバ、Ｄ３は第２ローカルドライバ、
Ｎ１はソースクロック信号の入力ノード、Ｎ２はクロッ
クドライバＤ１の出力ノード、１はクロック幹線、Ｎ３
はクロック幹線１の始端ノード、Ｎ４はクロック幹線１
の中間ノード、Ｎ５はクロック幹線１の末端ノード、Ｎ
６及びＮ７はそれぞれ第２及び第１ローカルドライバＤ
３，Ｄ２の出力ノードを、それぞれ示す。以上の各要素
の構成，動作は、実施の形態１で述べたものと同様であ
る。

【００７７】図７において、クロックドライバＤ１から
最も離れた末端ノードＮ５に、クランプトランジスタと
しての、ｐチャネルの第１ＭＯＳトランジスタＴ１とｎ
チャネルの第２ＭＯＳトランジスタＴ２とを設ける。第
１ＭＯＳトランジスタＴ１の一端（ドレイン領域）は末
端ノードＮ５に接続し、第１ＭＯＳトランジスタＴ１の
他端（ソース領域）は電源電位ノード４に接続し、その
ゲート電極はグランドに接続する。又、第２ＭＯＳトラ
ンジスタＴ２の一端（ドレイン領域）は末端ノードＮ５
に接続し、その他端（ソース領域）はグランドノードＧ
ＮＤに接続し、そのゲート電極は電源電位ノード４に接
続する。第１及び第２ＭＯＳトランジスタＴ１，Ｔ２
は、各々、第１及び第２抵抗体とも称す。

【００７８】そして、第１及び第２ＭＯＳトランジスタ
Ｔ１，Ｔ２のチャネル抵抗比を変える、つまりトランジ
スタ比を変えることにより、末端ノードＮ５におけるク
ロック信号の振幅のピーク間電圧の１／２にあたる電位
のクランプレベルを、第１及び第２ローカルドライバＤ
２，Ｄ３の反転閾値（本例でも、それは１／２・Ｖｄｄ
に設定されている）に設定する。

【００７９】また、両トランジスタＴ１及びＴ２のそれ
ぞれのチャネル抵抗値、従って、それぞれのトランジス
タサイズを変え（ゲート幅又はゲート長の一方を変えれ
ば、それらの比として与えられるトランジスタサイズも
変わる。）、かつクロック幹線１の配線抵抗Ｒの値を変
えることにより、各ノード（Ｎ２，Ｎ４，Ｎ５）のクロ
ック信号の振幅のピーク間電圧の１／２にあたる電位が
同時刻に１／２・Ｖｄｄにクランプされるように、両ト
ランジスタＴ１，Ｔ２のチャネル抵抗値と配線抵抗Ｒの
値とを設定する。

【００８０】以上のようにして、配線抵抗Ｒと第１及び
第２ＭＯＳトランジスタＴ１及びＴ２とが所望のサイズ
に設定された場合には、ノードＮ５では、クロック信号
の振幅が最も小さくなり、既述した図５のクロック波形
ＣＮ５に示すようなクロック信号が得られる。図７の中
間ノードＮ４は両トランジスタＴ１及びＴ２からある程
度の距離だけ離れた位置にあり、かつクロックドライバ
Ｄ１の出力ノードＮ２にも近い。そして、クロック幹線
１の配線抵抗Ｒの影響を受けるので、ノードＮ４のクロ
ック信号の振幅は、図５のクロック波形ＣＮ４に示すよ
うに、末端ノードＮ５のクロック振幅よりも大きく、ク
ロックドライバＤ１の出力ノードＮ２における振幅より
も小さくなる。

【００８１】ここでは、ローカルドライバＤ２，Ｄ３の
反転閾値が１／２・Ｖｄｄに設定されており、第１及び
第２ローカルドライバＤ２，Ｄ３の出力は、それぞれ図
６のクロック波形ＣＮ７及びＣＮ６に示すような、波形
整形されたクロックが得られ、かつ両出力ノードＮ６，
Ｎ７間のクロックスキューが格段に減少する。理想的に
は、クロックスキューは０となる。また、出力ノードＮ
２のクロック信号に対するクロック遅延時間（Ｔ２−Ｔ
１）も減少する。

【００８２】尚、第１及び第２ローカルドライバＤ２，
Ｄ３の反転閾値の設定は、第１及び第２ローカルドライ
バ内のＰチャネルＭＯＳトランジスタとＮチャネルＭＯ
Ｓトランジスタのサイズ比を変えれば実現される。

【００８３】また、クランプ用の第１及び第２ＭＯＳト
ランジスタＴ１，Ｔ２は図７に示したものに限らず、そ
の他の構成でも実現できる。例えば、図８や図９に示す
様な接続によっても、第１及び第２ＭＯＳトランジスタ
Ｔ１，Ｔ２を実現することは可能である。

【００８４】以上述べた実施の形態１及び実施の形態２
では、後述する実施の形態３以下とは異なり、１本のク
ロック幹線を利用してクロックディレイ及びクロックス
キューの少ないクロック分配を実現することができる点
で、より実用的な技術であるといえる。しかも、第１及
び第２抵抗体の形成、その抵抗比及び抵抗値の調整に既
存のＣＭＯＳプロセスを利用できるので、この点でも製
造上の利点がある。

【００８５】特に実施の形態２では、第１及び第２抵抗
体の抵抗値として、ＭＯＳトランジスタのチャネル抵抗
を利用している。このように、膜抵抗を用いずにチャネ
ル抵抗を利用する方が、所望される比較的高い抵抗値
を実現しやすい点で有利であり、又、抵抗の温度特性
及び物理的サイズの点でも有利であると言える。

【００８６】尚、実施の形態１，２で記述した第１抵抗
体（Ｒ１，Ｔ１）と第２抵抗体（Ｒ２，Ｔ２）とを総称
して、「抵抗体」とも呼ぶこととする。この呼称を用い
るときには、第１抵抗体と第２抵抗体との抵抗比率及び
それらの各々の抵抗値を上述したように設定すること
を、「抵抗体の抵抗値を設定すること」と呼ぶことにす
る。このような呼称の仕方は、後述する実施の形態７，
８でも同じである。

【００８７】（実施の形態３）図１０は、本発明の実施
の形態３におけるクロック分配回路の構成を示すブロッ
ク図である。同図において、Ｄ４はソース信号を受け
て、互いに相補信号であるクロック信号と反転クロック
信号とを出力する差動出力型クロックドライバを、Ｄ２
は第１ローカルドライバを、Ｄ３は第２ローカルドライ
バを、Ｎ１はソースクロック信号入力のノードを、Ｎ２
は差動出力型クロックドライバＤ４の出力ノード（正
転）、バーＮ２は差動出力型クロックドライバＤ４の反
転出力ノード（反転）を、１はクロック幹線（正転）
を、バー１は反転クロック幹線（反転）を、Ｎ３はクロ
ック幹線１の始端ノード（正転）を、バーＮ３は反転ク
ロック幹線バー１の始端ノード（反転）を、Ｎ４はクロ
ック幹線１の中間ノード（正転）を、Ｎ５はクロック幹
線１の末端ノード（正転）を、バーＮ５は反転クロック
幹線バー１の末端ノード（反転）を、Ｎ６は第２ローカ
ルドライバＤ３の出力ノードを、Ｎ７は第１ローカルド
ライバＤ２の出力ノードを、各々示す。

【００８８】上記構成部分中、実施の形態１と同一の部
分は同一の構成、動作を有する。

【００８９】反転クロック幹線バー１は、クロック幹線
１と同一条件、同一材料で以て配線されており、その始
端ノードバーＮ３は、差動出力型クロックドライバＤ４
の反転出力ノードバーＮ２に接続される。この反転クロ
ック幹線バー１についても、クロック幹線１と同様に
（図３３参照）、配線抵抗バーＲと浮遊容量である配線
容量バーＣとが生じる。その等価回路を、図１１に示
す。

【００９０】差動出力型クロックドライバＤ４の構成の
一例を、図３に示す。

【００９１】図１３にクロック波形ＣＮ１として示され
るソースクロック信号は、差動出力型クロックドライバ
Ｄ４によりドライブされ、図１４のクロック波形ＣＮ２
で与えられるクロック信号及びクロック波形バーＣＮ２
として与えられる反転クロック信号として出力される。

【００９２】図１０において、いずれも差動出力型クロ
ックドライバＤ４から最も離れた位置にある、末端ノー
ドＮ５と末端ノードバーＮ５との間に、固定値であるク
ランプ抵抗Ｒ３を設ける。このクランプ抵抗Ｒ３は受動
素子であり、クロック幹線１及び反転クロック幹線バー
１と同一の材料で形成される抵抗体である。末端ノード
Ｎ５と末端ノードバーＮ５とにおける各クロック信号は
相補信号であり、ここでも典型例として、それらのクロ
ック信号の各々がＶｄｄ／２を中心として振動するクロ
ック信号に設定されているものとすれば、上記クランプ
抵抗Ｒ３を設けるだけで、両クロック信号は１／２・Ｖ
ｄｄの電位にクランプされる。そこで、第１及び第２ロ
ーカルドライバＤ２，Ｄ２の反転閾値は、共に１／２・
Ｖｄｄのレベルに設定される。又、クロック信号と反転
クロック信号とが、共にＶｄｄ／２を中心レベルとして
振動する相補信号となるように、差動出力型クロックド
ライバＤ４は設定されている。

【００９３】尚、クランプレベルを変える場合には、差
動出力型クロックドライバＤ４を構成するＰ，Ｎチャネ
ルトランジスタのトランジスタ比を変えることにより実
現できる。この変更に応じて、差動出力型クロックドラ
イバＤ４より出力されるクロック信号と反転クロック信
号の振幅の中心レベルが変わる。

【００９４】更に、クランプ抵抗Ｒ３の抵抗値を変え、
且つクロック幹線１の配線抵抗Ｒの抵抗値を変えること
により、クロック幹線１上の各ノード（Ｎ２，Ｎ４，Ｎ
５）におけるクロック信号の振幅のピーク間電圧の１／
２にあたる電位が同時刻に１／２・Ｖｄｄとなるよう
に、上記抵抗Ｒ３，Ｒの値を設定する。

【００９５】配線抵抗Ｒとクランプ抵抗Ｒ３の各抵抗値
が所望の値に設定された場合には、末端ノードＮ５及び
その反転型の末端ノードバーＮ５におけるクロック信号
の振幅が共に最も小さくなり、両末端ノードＮ５，バー
Ｎ５におけるクロック信号は、図１４のクロック波形Ｃ
Ｎ５とバーＣＮ５で示される相補型のクロック信号とな
る。これらのクロック信号は、共に１／２・Ｖｄｄのレ
ベルを中心に振動するクロックである。図１０の中間ノ
ードＮ４は、クランプ抵抗Ｒ３からある程度の距離だけ
が離れた位置にあり、かつ差動出力型クロックドライバ
Ｄ４の出力ノードＮ２にも近い位置にある。そしてクロ
ック幹線１の配線抵抗Ｒの影響を受ける結果、図１０の
中間ノードＮ４でのクロック信号の振幅は、図１４のク
ロック波形ＣＮ４に示すように、末端ノードＮ５でのク
ロック振幅よりも大きく、出力ノードＮ２でのクロック
振幅よりも小さくなる。このクロック信号もまた、クラ
ンプ抵抗Ｒ３の存在により、末端ノードＮ５及びバーＮ
５のクロック信号と同様に、１／２・Ｖｄｄの反転閾値
レベルを中心に相補的に振動する。

【００９６】ここでも、第１及び第２ローカルドライバ
Ｄ２，Ｄ３の反転閾値が１／２・Ｖｄｄに設定されてい
るので、第１及び第２ローカルドライバＤ２，Ｄ３の出
力は、図１５のクロック波形ＣＮ７及びＣＮ６に示すよ
うな波形整形されたクロックとして得られ、従って、出
力ノードＮ６とＮ７との間のクロックスキューが大幅に
減少する。理想的には、クロックスキューは０と言え
る。また、出力ノードＮ２に対するクロック遅延時間も
従来技術と比較して少なくなっている。

【００９７】尚、図１０のクランプ抵抗Ｒ３は既述した
とおり受動素子であり、例えばＭＯＳトランジスタのゲ
ートを形成するのに用いられるドープド・ポリシリコン
や、配線に用いられるアルミ材料等で構成される。従っ
て、クランプ抵抗Ｒ３の抵抗値を可変する場合には、上
記ドープド・ポリシリコンやアルミ等のサイズを変えれ
ばよいこととなる。また、第１及び第２ローカルドライ
バＤ２，Ｄ３の反転閾値の設定は、各ローカルドライバ
の構成要素たるＰチャネルトランジスタとＮチャネルト
ランジスタのサイズ比を変えれば実現される。

【００９８】尚、本実施の形態３に限らず、後述する各
実施の形態４〜８においては、クロック幹線１と反転ク
ロック幹線バー１とを含めて、これらを単にクロック幹
線と総称しても良い。このときは、クロック幹線１を正
転型クロック幹線と、反転クロック幹線バー１を反転型
クロック幹線と称しても良い。更にクロック信号と反転
クロック信号とを、単にクロック信号と総称しても良
い。このときは、特に前者を正転型クロック信号とし
て、後者を反転型クロック信号として称しても良い。

【００９９】（実施の形態４）図１６は、本発明の実施
の形態４におけるクロック分配回路の構成を示すブロッ
ク図である。本実施の形態４は、実施の形態３における
クランプ抵抗Ｒ３を能動素子に、即ち、ＭＯＳトランジ
スタに置き換えた実施の形態に該当しており、ＭＯＳト
ランジスタのチャネル抵抗値を利用している。図１６に
おいて、実施の形態３と対応した符号の各構成要素は、
同一の構成・動作を有する。

【０１００】図１６に示す通り、差動出力型クロックド
ライバＤ４から最も離れた末端ノードＮ５とその反転の
末端ノードバーＮ５との間に、クランプトランジスタと
しての第１及び第２ＭＯＳトランジスタＴ３（ｎチャネ
ル），Ｔ４（ｐチャネル）を設ける。即ち、第１及び第
２ＭＯＳトランジスタＴ３，Ｔ４の一方の半導体領域を
末端ノードＮ５に、両トランジスタＴ３，Ｔ４の他方の
半導体領域を反転型の末端ノードバーＮ５に接続し、第
１ＭＯＳトランジスタＴ３のゲートを電源電位ノード４
に、第２ＭＯＳトランジスタＴ４のゲートをグランドノ
ードＧＮＤに各々接続する。

【０１０１】末端ノードＮ５と末端ノードバーＮ５にお
ける両クロック信号は相補信号であり、各々が１／２・
Ｖｄｄを中心に振動するクロックであるとすれば、クラ
ンプトランジスタ（Ｔ３，Ｔ４）によって実現されるチ
ャネル抵抗（抵抗体）を上記の通りに設けるだけで、両
末端ノードＮ５，バーＮ５における各クロック信号のク
ランプレベルを１／２・Ｖｄｄに設定することができ
る。そこで、第１及び第２ローカルドライバＤ２，Ｄ３
の反転閾値を１／２・Ｖｄｄに設定する。そして、差動
出力型クロックドライバＤ４の出力であるクロック信号
と反転クロック信号の振幅の中心レベルが１／２・Ｖｄ
ｄとなるように、上記ドライバＤ４を設定する。

【０１０２】尚、クランプレベルを他の任意のレベルに
変える場合には、差動出力型クロックドライバＤ４内の
Ｐ，Ｎチャネルトランジスタのトランジスタ比を変えれ
ばよい。

【０１０３】そして、更に、クランプトランジスタＴ３
又はＴ４のトランジスタサイズを変え、クロック幹線１
の配線抵抗Ｒを変えることにより、クロック幹線１上の
各ノード（Ｎ２，Ｎ４，Ｎ５）のクロック信号の振幅の
ピーク間電圧の１／２の電位が同時刻に反転閾値、ここ
では１／２・Ｖｄｄとなるように、上記トランジスタサ
イズ及び配線抵抗Ｒの値を設定する。

【０１０４】クランプトランジスタＴ３，Ｔ４のトラン
ジスタサイズ及び配線抵抗Ｒが共に所望の値に設定され
た場合には、各ノードＮ２，Ｎ４，Ｎ５におけるクロッ
ク信号のクロック波形は図１４の通りとなり、第１及び
第２ローカルドライバＤ２，Ｄ３の出力は、図１５のク
ロック波形ＣＮ７及びＣＮ６として示すような、波形整
形されたクロックとして得られる。これにより、両末端
ノードＮ６とＮ７間のクロックスキューが減少する（理
想的には０）。また、始端ノードＮ３に対するクロック
遅延時間も格段に少なくなる。

【０１０５】尚、クランプトランジスタＴ３，Ｔ４の構
成は図１６に示したものに限られるわけではなく、例え
ば図１７〜図２６の各々に示す様な接続によっても実現
可能である。特に、図１６〜図２０の各々に示した各構
成の場合には、ＣＭＯＳプロセスの適用が可能となるの
で、この点で製造上の利点があると共に、ｐチャネルと
ｎチャネルの両トランジスタの組合せにより、しきい値
電圧Ｖｔｈの影響を防止できる利点もある。図２１〜図
２６の構成は、トランジスタＴ７のみを以てクランプト
ランジスタを形成する場合である。

【０１０６】（実施の形態５）図２７は、本発明の実施
の形態５におけるクロック分配回路の構成を示すブロッ
ク図である。実施の形態５は、実施の形態３の図１０に
示した第１及び第２ローカルドライバＤ２，Ｄ３を、そ
れぞれ差動入力型の第１及び第２ローカルドライバＤ
５，Ｄ６に置き換えた実施の形態であり、その他の点で
は基本的に実施の形態４と変わるところはない。従っ
て、第１及び第２ローカルドライバＤ５，Ｄ６を除いた
他の構成要素は、実施の形態４に対応するものと同一構
成・同一動作を有する。尚、バーＮ４は、反転クロック
幹線バー１の中間ノード（反転）である。

【０１０７】図２８に、差動増幅器とＣＭＯＳインバー
タとからなる、第１及び第２差動入力型ローカルドライ
バＤ５，Ｄ６の具体的構成例を示す。

【０１０８】図２７において、差動出力型クロックドラ
イバＤ４から最も離れた末端ノードＮ５とその反転の末
端ノードバーＮ５との間に、クランプ抵抗（抵抗体）Ｒ
３を設ける。末端ノードＮ５とバーＮ５における両クロ
ック信号は相補信号であり、各々が１／２・Ｖｄｄを中
心に振動するクロックであるとすれば、クランプ抵抗Ｒ
３を設けるだけで、両クロック信号のクランプレベルを
１／２・Ｖｄｄに設定することができる。このため、第
１及び第２差動入力型ローカルドライバＤ５，Ｄ６の反
転閾値は１／２・Ｖｄｄに設定する。又、差動出力型ク
ロックドライバＤ４を、その出力であるクロック信号と
反転クロック信号とが共に１／２・Ｖｄｄを中心として
振動するように調整する。クランプレベルを変える場合
は、差動出力型クロックドライバＤ４のＰ，Ｎチャネル
トランジスタのトランジスタ比を変えればよい。

【０１０９】また、クランプ抵抗Ｒ４の抵抗値を変え、
且つクロック幹線１の配線抵抗Ｒと反転クロック幹線バ
ー１の配線抵抗バーＲを変えることにより、各ノード
（Ｎ２，Ｎ４，Ｎ５，バーＮ２，バーＮ４，バーＮ５）
でのクロック信号又は反転クロック信号の振幅のピーク
間電圧の１／２の電位が同時刻に反転閾値、ここでは１
／２・Ｖｄｄとなるように、上記抵抗体Ｒ４，配線抵抗
Ｒ，バーＲの各抵抗値を設定する。

【０１１０】配線抵抗Ｒ、バーＲ及びクランプ抵抗Ｒ４
が所望の値に設定された場合には、末端ノードＮ５及び
末端ノードバーＮ５の両クロック信号の振幅が最もが小
さくなり、両クロック信号は、図１４にクロック波形Ｃ
Ｎ５とバーＣＮ５として示した相補型のクロック信号と
なる。両クロック信号共、１／２・Ｖｄｄを中心に振れ
るクロックである。又、中間ノードＮ４，中間ノードバ
ーＮ４の各クロック信号の振幅も、それぞれ図１４にク
ロック波形ＣＮ４，バーＣＮ４として示すように、末端
ノードＮ５，バーＮ５のクロック振幅よりも大きく、出
力ノードＮ２，反転出力ノードバーＮ２のクロック振幅
よりも小さくなる。そして、差動入力型の第１，第２ロ
ーカルドライバＤ５，Ｄ６の反転閾値が１／２・Ｖｄｄ
に設定されているので、第１及び第２ローカルドライバ
Ｄ５，Ｄ６の出力は、図１５のクロック波形ＣＮ７及び
ＣＮ６に示すような、波形整形されたクロックとして得
られ、これにより出力ノードＮ６とＮ７間のクロックス
キューが減少する（理想的には０）。また、出力ノード
Ｎ２に対するクロック遅延時間も格段に少なくなる。

【０１１１】更に、第１及び第２ローカルドライバＤ
５，Ｄ６を差動入力型として構成しているので、差動入
力による同相信号除去の効果が得られる結果、クロック
分配回路はノイズに対し強くなる。これにより、最近の
半導体集積回路における低電圧化に対応可能となる。
又、温度ドリフトに対しても良好な結果が得られる。

【０１１２】尚、クランプ抵抗のＲ４は受動素子であ
り、例えばＭＯＳトランジスタのゲートを形成するのに
用いられるドープド・ポリシリコンや、配線に用いられ
るアルミ材料等で構成される。従って、その抵抗値を可
変する場合には、ドープド・ポリシリコン膜やアルミ膜
のサイズを変えればよい。

【０１１３】また、差動入力型の第１及び第２ローカル
ドライバＤ５，Ｄ６の反転閾値の設定は、それらを形成
するＰチャネルトランジスタとＮチャネルトランジスタ
のサイズ比を変えれば、実現される。

【０１１４】（実施の形態６）図２９は、本発明の実施
の形態６におけるクロック分配回路の構成を示すブロッ
ク図である。実施の形態６は、実施の形態５の図２７に
示したクランプ抵抗Ｒ４を、クランプトランジスタとし
ての第１及び第２ＭＯＳトランジスタＴ５，Ｔ６に置き
換えたものであり、両クランプトランジスタＴ５，Ｔ６
のチャネル抵抗を利用したものである。図２９におい
て、第１及び第２ＭＯＳトランジスタＴ５，Ｔ６を除い
た他の構成部分の構成・動作は、実施の形態５の対応す
る部分と同一である。

【０１１５】図２９において、差動出力型クロックドラ
イバＤ４から最も離れた末端ノードＮ５とその反転の末
端ノードバーＮ５の各クロック信号は相補信号であり、
各々が１／２・Ｖｄｄを中心に振れるクロックであると
すると、クランプトランジスタＴ５，Ｔ６を設けるだけ
で、クロック信号のクランプレベルは１／２・Ｖｄｄと
なる。このため、第１及び第２差動入力型ローカルドラ
イバの反転閾値を１／２・Ｖｄｄに設定する。そして、
差動出力型クロックドライバＤ４も、クロック信号及び
反転クロック信号の中心レベルが１／２・Ｖｄｄとなる
ように設定される。

【０１１６】尚、クランプレベルを変える場合には、差
動出力型ドライバＤ４のＰ，Ｎチャネルトランジスタの
トランジスタ比を変えればよい。

【０１１７】更に、クランプトランジスタＴ５，Ｔ６の
トランジスタサイズを変え、クロック幹線１，反転クロ
ック幹線バー１の配線抵抗Ｒ、バーＲを変えることによ
り、各ノード（Ｎ２，Ｎ４，Ｎ５，バーＮ２，バーＮ
４，バーＮ５）のクロックの振幅のピーク間電圧の１／
２にあたる電位が同時刻に１／２・Ｖｄｄとなるように
設定する。

【０１１８】クランプトランジスタＴ５，Ｔ６と配線抵
抗Ｒ、バーＲが所望の値に設定された場合の、末端ノー
ドＮ５及び末端ノードバーＮ５におけるクロック信号及
び反転クロック信号の振幅や、中間ノードＮ４及び中間
ノードバーＮ４におけるクロック信号及び反転クロック
信号の振幅は、実施の形態５と同様となる。従って、第
１及び第２差動入力型ローカルドライバＤ５，Ｄ６の出
力は、図１５においてクロック波形ＣＮ７及びＣＮ６と
して示すような、波形整形されたクロックとして得ら
れ、従って、出力ノードＮ６とＮ７との間のクロックス
キューが減少すると共に、ま出力ノードＮ２に対するク
ロック遅延時間も少なくなる。更に、差動入力による同
相信号除去の効果が得られるので、実施の形態５と同様
にノイズに対しても強くなるという利点が得られ、低電
圧化（低消費電力化）に対応可能となる。

【０１１９】尚、図２９のクランプトランジスタＴ５，
Ｔ６の構成としては、図１７〜図２６の各々に示す様な
構成にしても可能である。

【０１２０】（実施の形態７）図３０は、本発明の実施
の形態７におけるクロック分配回路の構成を示すブロッ
ク図である。この実施の形態７は、実施の形態１のクロ
ック分配系を全て差動型に置き換えた実施の形態であ
る。

【０１２１】図３０において、第１抵抗体としての抵抗
素子Ｒ５、第２抵抗体としての抵抗素子Ｒ６、第３抵抗
体としての抵抗素子Ｒ７、第４抵抗体としての抵抗素子
Ｒ８を除いて、その他の部分は図２９の対応するものと
同一である。

【０１２２】図３０において、差動出力型クロックドラ
イバＤ４から最も離れた末端ノードＮ５に、クランプ抵
抗としての抵抗素子Ｒ５とＲ６とを、反転型の末端ノー
ドバーＮ５に、同じくクランプ抵抗としての抵抗素子Ｒ
７とＲ８とを設ける。これにより、末端ノードＮ５と末
端ノードバーＮ５における相補型の各クロック信号は、
それぞれクランプ抵抗Ｒ５，Ｒ６と、クランプ抵抗Ｒ
７，Ｒ８とにより反転閾値に、ここでは１／２・Ｖｄｄ
にクランプされる。ここで、末端ノードＮ５のクランプ
レベルを変える場合には、両抵抗素子Ｒ５，Ｒ６の抵抗
比を変えれば実現され、また末端ノードバーＮ５のクラ
ンプレベルを変える場合には、両抵抗素子Ｒ７，Ｒ８の
抵抗比を変えれば実現される。或は、差動出力型クロッ
クドライバＤ４内のＰ，Ｎチャネルトランジスタのトラ
ンジスタ比を変えることにしてもよい。

【０１２３】更に、各抵抗素子Ｒ５，Ｒ６，Ｒ７，Ｒ８
の各抵抗値を変え、且つクロック幹線１，反転クロック
幹線バー１の配線抵抗Ｒ、バーＲを変えることにより、
各ノード（Ｎ２，Ｎ４，Ｎ５，バーＮ２，バーＮ４，バ
ーＮ５）上のクロックの振幅のピーク間電圧の１／２の
電位が同時刻に１／２・Ｖｄｄとなるように、上記全て
の抵抗値を設定する。

【０１２４】上記抵抗素子Ｒ５，Ｒ６，Ｒ７，Ｒ８，及
び配線抵抗Ｒ、バーＲの各値が所望の値に設定された場
合には、末端ノードＮ５及び末端ノードバーＮ５におけ
るクロック振幅が最も小さくなり、図１４においてクロ
ック波形ＣＮ５とバーＣＮ５として示す相補型のクロッ
ク信号となる。これらのクロック信号は、共に１／２・
Ｖｄｄを中心に振れるクロックである。

【０１２５】中間ノードＮ４及び中間ノードバーＮ４に
おけるクロック信号の振幅は、図１４のクロック波形Ｃ
Ｎ４，バーＣＮ４に示すように、末端ノードＮ５，バー
Ｎ５のクロック振幅よりも大きく、クロックドライバ出
力ノードＮ２，バーＮ２のクロック振幅よりも小さくな
る。これらの信号も共に、末端ノードＮ５，バーＮ５と
同様に、１／２・Ｖｄｄを中心に相補的に振動するクロ
ックである。

【０１２６】そして、ここでは、差動入力型の第１及び
第２ローカルドライバＤ５，Ｄ６の反転閾値が１／２・
Ｖｄｄに設定されているので、各ローカルドライバの出
力は、図１５のクロック波形ＣＮ６及びＣＮ７に示すよ
うに、波形整形されたクロックとして得られる。これに
より、出力ノードＮ６，Ｎ７間のクロックスキューが減
少する。また出力ノードＮ２に対するクロック遅延時間
も少なくなる。更に、差動入力による同相信号除去の効
果が得られる結果、ノイズに対しても強くなる。

【０１２７】この実施の形態７では、各幹線毎に抵抗比
で以てクランプレベルを調整しているので、クランプレ
ベル調整の自由度が大きいという利点もある。この点
は、次の実施の形態８でも同じである。

【０１２８】（実施の形態８）図３１は、本発明の実施
の形態８におけるクロック分配回路の構成を示すブロッ
ク図であり、この実施の形態８は、実施の形態７のクラ
ンプ抵抗Ｒ５，Ｒ６，Ｒ７，Ｒ８を、それぞれＭＯＳト
ランジスタＴ８，Ｔ９，Ｔ１０，Ｔ１１に置き換えた実
施の形態である。従って、各ＭＯＳトランジスタＴ８〜
Ｔ１１のチャネル抵抗を利用している。

【０１２９】図３１おいて、その他の部分は図３０中の
対応部分と同一である。

【０１３０】図３１において、差動出力型クロックドラ
イバＤ４から最も離れた末端ノードＮ５にクランプトラ
ンジスタＴ８，Ｔ９を、反転型の末端ノードバーＮ５に
クランプトランジスタＴ１０，Ｔ１１を、それぞれ設け
る。末端ノードＮ５と末端ノードバーＮ５のそれぞれの
相補型クロック信号はそれぞれ、クランプトランジスタ
Ｔ８，Ｔ９により、又はＴ１０，Ｔ１１により１／２・
Ｖｄｄにクランプされる。ここで、末端ノードＮ５のク
ランプレベルを変える場合には、クランプトランジスタ
Ｔ８，Ｔ９のトランジスタサイズを変えればよく、また
末端ノードバーＮ５のクランプレベルを変える場合に
は、クランプトランジスタＴ１０，Ｔ１１のトランジス
タサイズを変えればよい。或は、差動出力型クロックド
ライバＤ４内のＰ，Ｎチャネルトランジスタのトランジ
スタ比を変えればよい。

【０１３１】そして、クランプトランジスタＴ８，Ｔ
９，Ｔ１０，Ｔ１１の各トランジスタサイズを変え、か
つクロック幹線１，反転クロック幹線バー１の配線抵抗
Ｒ、バーＲを変えることにより、各ノード（Ｎ２，Ｎ
４，Ｎ５，バーＮ２，バーＮ４，バーＮ５）のクロック
の振幅のピーク間電圧の１／２にあたる電位が同時刻に
１／２・Ｖｄｄとなるように、上記クランプトランジス
タのトランジスタサイズと配線抵抗Ｒ、バーＲを設定す
る。

【０１３２】クランプトランジスタＴ８，Ｔ９，Ｔ１
０，Ｔ１１，配線抵抗Ｒ、バーＲが所望のサイズに設定
された場合における、各ノードにおけるクロック波形
は、図１４に図示した通りとなる。

【０１３３】差動入力型の第１及び第２ローカルドライ
バＤ５，Ｄ６の反転閾値が１／２・Ｖｄｄに設定されて
いたとすると、第１及び第２ローカルドライバＤ５，Ｄ
６の各出力は、図１５のクロック波形ＣＮ７及びＣＮ６
に示すように、波形整形されたクロックとして得られ、
かつ末端ノードＮ６，Ｎ７間のクロックスキューが減少
し、かつ出力ノードＮ２に対するクロック遅延時間も少
なくなると共に、差動入力による同相信号除去の効果が
得られる結果、ノイズに対しても強くなる。

【０１３４】尚、図３１のクランプトランジスタＴ８，
Ｔ９，Ｔ１０，Ｔ１１は、図８〜図９の各々に示す様な
接続によっても実現可能である。

【０１３５】（まとめ）以上説明した通り、クロック信
号をクロック幹線上で第１及び第２のローカルドライバ
の反転閾値にクランプさせ、遅延の少ないノード上では
クロック振幅を大きくし、遅延が大きくなるノード上で
は、クロック振幅を小さくしながら各ローカルドライバ
にクロックを供給している。この動作によって、クロッ
クドライバとローカルドライバ間のクロック遅延を減ら
すことができ、かつローカルドライバ間のクロックスキ
ューを減らすことも可能となる。

【０１３６】

【発明の効果】請求項１に係る発明によれば、クロック
ドライバの出力直後と末端ノード間でのクロック遅延時
間を減少させることができると共に、第１ローカルドラ
イバの出力と第２ローカルドライバの出力との間のクロ
ックスキューの発生を防止ないしは大幅に減少させるこ
とができる。しかも、第１及び第２抵抗体の抵抗比の調
節を以てクランプレベルを反転閾値に合わし込めている
ので、第１及び第２ローカルドライバに設定される反転
閾値が任意の値をとり得る場合ないしは任意の値に変更
を受ける場合にも、それに応じて上記抵抗比を調節する
だけで対処でき、実用的な構成ないし柔軟性を有してい
るということができる。そして、特にこの発明では、上
記クロック遅延時間とクロックスキューの改善方法とし
て、一本のクロック幹線を配線すれば良く、このクロッ
ク幹線に対して第１及び第２抵抗体を設けてこれらの抵
抗比を調節し且つこれらの抵抗値とクロック幹線の配線
抵抗とを共に適切に調節すれば良いという簡易な構成を
備えているので、設計上不必要に多くのスペースを取ら
ず、スペースの有効利用という点で回路の小型化・実用
化に資する利点がある。

【０１３７】請求項２に係る発明によれば、第１及び第
２抵抗体として実用的な受動素子を以て構成することが
でき、実用性・汎用性のあるクロック分配回路を実現す
ることができる。特に、受動素子としてドープド・ポリ
シリコン等の膜材料を用いるときには、そのサイズ（厚
さ、幅、長さ）を制御することにより比較的容易に第１
及び第２抵抗体を実現可能である。

【０１３８】請求項３に係る発明によれば、クロック幹
線の材料としてドープド・ポリシリコンやアルミニウム
等の膜材料を用いることにより、同一の製造工程内でク
ロック幹線の配線・第１及び第２抵抗体の形成とその抵
抗比の調整・クロック幹線の配線抵抗や第１及び第２抵
抗体の抵抗の調整を実現することができる利点がある。

【０１３９】請求項４に係る発明によれば、実用的な能
動素子を用いてクロック遅延時間・クロックスキューを
減少し得るクロック分配回路を実現することができる。
この場合には、能動素子のサイズやそのサイズ比を変え
ることにより本クロック分配回路を実現し得る。特に、
第１及び第２抵抗体として能動素子を用いた場合には、
受動素子を用いた場合と比較して、抵抗値の温度依存性
及び物理的サイズの点で有利となる利点がある。

【０１４０】請求項５に係る発明によれば、チャネル抵
抗値を利用しているので、実用性の点において、膜抵抗
等と比較してより高い値の抵抗を実現することができる
という利点がある。

【０１４１】請求項６に係る発明によれば、クロックド
ライバの出力直後と末端ノード間でのクロック遅延時間
を減少させることができると共に、第１ローカルドライ
バの出力と第２ローカルドライバの出力との間のクロッ
クスキューの発生を防止ないしは大幅に減少させること
ができる。特に、この発明では、単に抵抗体を両幹線の
末端ノード間に設定するだけで両幹線上のクロック信号
の振幅のピーク間電圧を小さくすることが可能であり、
しかもこの固定されたクランプレベルを反転閾値に調整
するには差動出力型クロックドライバのトランジスタサ
イズを調整すれば良いので、抵抗比の調整は不要とな
り、比較的容易にクランプレベルの調整を行うことがで
きる利点がある。

【０１４２】請求項７に係る発明によれば、抵抗体とし
て実用的な受動素子を以て構成することができ、実用性
・汎用性のあるクロック分配回路を実現することができ
る。特に、受動素子としてドープド・ポリシリコン等の
膜材料を用いるときには、そのサイズ（厚さ、幅、長
さ）を制御することにより比較的容易に抵抗体を実現可
能である。

【０１４３】請求項８に係る発明によれば、クロック幹
線及び反転クロック幹線の材料としてドープド・ポリシ
リコンやアルミニウム等の膜材料を用いることにより、
同一の製造工程内でクロック幹線及び反転クロック幹線
の配線・抵抗体の形成・クロック幹線の配線抵抗の調整
を実現することができる利点がある。

【０１４４】請求項９に係る発明によれば、実用的な能
動素子を用いてクロック遅延時間・クロックスキューを
減少可能なクロック分配回路を実現することができる。
この場合には、能動素子のサイズやそのサイズ比を変え
ることにより抵抗体を容易に実現し得る。特に、抵抗体
として能動素子を用いた場合には、受動素子を用いた場
合と比較して、抵抗値の温度依存性及び物理的サイズの
点で有利となる利点がある。

【０１４５】請求項１０に係る発明によれば、チャネル
抵抗値を利用しているので、膜抵抗等と比較してより高
い値の抵抗を実現することができ、抵抗体として求めら
れる抵抗値を実現しやすい点でより実用的である。

【０１４６】請求項１１に係る発明によれば、抵抗体を
ＣＭＯＳプロセス等を用いて形成することができるので
製造上の便宜がある他、ＭＯＳトランジスタを単独で抵
抗体として用いるときに生じうるＭＯＳトランジスタの
しきい値に依存した影響を防止することができるという
利点もある。

【０１４７】請求項１２に係る発明によれば、クロック
ドライバの出力直後と末端ノード間でのクロック遅延時
間を減少させることができ、且つ第１ローカルドライバ
の出力と第２ローカルドライバの出力との間のクロック
スキューの発生を防止ないしは大幅に減少させることが
できると共に、差動入力による同相信号除去の効果とし
て、対ノイズ特性の向上を実現することもできる。仮
に、大振幅の信号が伝送されるラインがクロック幹線や
反転クロック幹線の近傍にあるものとすると、そのとき
にはクロストーク（漏話）が生じやすく、しかも装置の
低消費電力化に伴ってクロック幹線や反転クロック幹線
上のクロック信号の振幅自体も小さくなってくると上記
クロストークの影響が益々大きくなる結果、ノイズが飛
躍的に増大することとなるが、本発明によれば、この様
なノイズを除去することができ、この点で本発明は装置
の低消費電力化の分野に適用して好適なるものであると
言える。又、本発明は、差動入力による同相信号除去と
いう構成を採用する結果として、温度ドリフトに対し良
好な結果をもたらす。

【０１４８】請求項１３に係る発明によれば、抵抗体と
して実用的な受動素子を以て構成することができ、実用
性・汎用性のあるクロック分配回路を実現することがで
きる。特に、受動素子としてドープド・ポリシリコン等
の膜材料を用いるときには、そのサイズ（厚さ、幅、長
さ）を制御することにより比較的容易に抵抗体を実現可
能である。

【０１４９】請求項１４に係る発明によれば、クロック
幹線及び反転クロック幹線の材料としてドープド・ポリ
シリコンやアルミニウム等の膜材料を用いることによ
り、同一の製造工程内でクロック幹線及び反転クロック
幹線の配線・抵抗体の形成・クロック幹線の配線抵抗の
調整を実現することができる利点がある。

【０１５０】請求項１５に係る発明によれば、クロック
遅延時間・クロックスキューを減少可能なクロック分配
回路を実用的な能動素子を用いて実現することができ
る。この場合には、能動素子のサイズやそのサイズ比を
変えることにより抵抗体を容易に実現し得る。特に、抵
抗体として能動素子を用いた場合には、受動素子を用い
た場合と比較して、抵抗値の温度依存性及び物理的サイ
ズの点で有利となる利点がある。

【０１５１】請求項１６に係る発明によれば、チャネル
抵抗値を利用しているので、膜抵抗等と比較してより高
い値の抵抗を実現することができ、抵抗体として求めら
れる抵抗値を実現しやすい点でより実用的である。

【０１５２】請求項１７に係る発明によれば、抵抗体を
ＣＭＯＳプロセス等を用いて形成することができるので
製造上の便宜がある他、ＭＯＳトランジスタを単独で抵
抗体として用いるときに生じうるＭＯＳトランジスタの
しきい値に依存した影響を防止することができるという
利点もある。

【０１５３】請求項１８に係る発明によれば、クロック
ドライバの出力直後と末端ノード間でのクロック遅延時
間を減少させることができ、且つ第１ローカルドライバ
の出力と第２ローカルドライバの出力との間のクロック
スキューの発生を防止ないしは大幅に減少させることが
できると共に、差動入力による同相信号除去の効果とし
て、対ノイズ特性の向上を実現することもできる。特に
本発明では、クロック幹線及び反転クロック幹線に対し
て個別にクランプレベルを調節する構成を採用している
ので、クロック幹線及び反転クロック幹線に対する調節
を同時に必要とするような構成と比較して、クランプレ
ベルの調節の自由度が大きいという利点がある。

【０１５４】請求項１９に係る発明によれば、第１乃至
第４抵抗体のそれぞれを実用的な受動素子を以て構成す
ることができ、実用性・汎用性のあるクロック分配回路
を実現することができる。特に、受動素子としてドープ
ド・ポリシリコン等の膜材料を用いるときには、そのサ
イズ（厚さ、幅、長さ）を制御することにより比較的容
易に第１乃至第４抵抗体のそれぞれを実現することがで
きる。

【０１５５】請求項２０に係る発明によれば、クロック
分配回路を実用的な能動素子を用いて実現することがで
きる。この場合には、能動素子のサイズやそのサイズ比
を変えることにより第１乃至第４抵抗体のそれぞれを容
易に実現し得る。特に、第１乃至第４抵抗体のそれぞれ
に能動素子を用いた場合には、受動素子を用いた場合と
比較して、抵抗値の温度依存性及び物理的サイズの点で
有利となる利点がある。

【０１５６】請求項２１ないし２５に係る各発明によれ
ば、クロック遅延時間及びクロックスキューの改善を図
ることができる。

【０１５７】特に、請求項２３及び２５に係る各発明に
よれば、ノイズの低減をも図ることができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１を示すブロック図であ
る。

【図２】クロックドライバの具体的構成を示す図であ
る。

【図３】ローカルドライバの具体的構成を示す図であ
る。

【図４】実施の形態１〜２の入力クロック波形を示す
図である。

【図５】実施の形態１〜２におけるクロック幹線上の
クロック波形を示す図である。

【図６】実施の形態１〜２における各ローカルドライ
バの出力クロックの波形を示す図である。

【図７】本発明の実施の形態２を示すブロック図であ
る。

【図８】実施の形態２のクランプトランジスタの他の
変形例を示す図である。

【図９】実施の形態２のクランプトランジスタの他の
変形例を示す図である。

【図１０】本発明の実施の形態３を示すブロック図で
ある。

【図１１】反転クロック幹線上の配線抵抗と配線容量
よりなる等価回路を示す図である。

【図１２】差動出力型クロックドライバの構成を示す
図である。

【図１３】実施の形態３〜７の入力クロック波形を示
す図である。

【図１４】実施の形態３〜７におけるクロック幹線上
のクロック波形を示す図である。

【図１５】実施の形態３〜７におけるローカルドライ
バ出力クロック波形を示す図である。

【図１６】本発明の実施の形態４を示すブロック図で
ある。

【図１７】実施の形態４のクランプトランジスタの変
形例を示す図である。

【図１８】実施の形態４のクランプトランジスタの変
形例を示す図である。

【図１９】実施の形態４のクランプトランジスタの変
形例を示す図である。

【図２０】実施の形態４のクランプトランジスタの変
形例を示す図である。

【図２１】実施の形態４のクランプトランジスタの変
形例を示す図である。

【図２２】実施の形態４のクランプトランジスタの変
形例を示す図である。

【図２３】実施の形態４のクランプトランジスタの変
形例を示す図である。

【図２４】実施の形態４のクランプトランジスタの変
形例を示す図である。

【図２５】実施の形態４のクランプトランジスタの変
形例を示す図である。

【図２６】実施の形態４のクランプトランジスタの変
形例を示す図である。

【図２７】本発明の実施の形態５を示すブロック図で
ある。

【図２８】差動入力型ローカルドライバの具体的構成
を示す図である。

【図２９】本発明の実施の形態６を示すブロック図で
ある。

【図３０】本発明の実施の形態７を示すブロック図で
ある。

【図３１】本発明の実施の形態８を示すブロック図で
ある。

【図３２】従来例を示すブロック図である。

【図３３】配線抵抗と配線容量とからなるクロック幹
線の等価回路を示す図である。

【図３４】従来例の入力クロック波形を示す図であ
る。

【図３５】従来例におけるクロック幹線上のクロック
波形を示す図である。

【図３６】従来例におけるローカルドライバ出力クロ
ック波形を示す図である。

【符号の説明】

１クロック幹線、バー１反転クロック幹線、２，３
論理ブロック、４電源電位ノード、ＧＮＤグラン
ドノード、Ｄ１，Ｄ４クロックドライバ、Ｄ２，Ｄ５
第１ローカルドライバ、Ｄ３，Ｄ６第２ローカルド
ライバ、Ｎ３始端ノード、バーＮ３反転始端ノー
ド、Ｎ４中間ノード、バーＮ４反転中間ノード、Ｎ
５末端ノード、バーＮ５反転末端ノード、Ｎ６，Ｎ
７出力ノード、Ｒ１第１抵抗素子、Ｒ２第２抵抗
素子、Ｒ３クランプ抵抗。

Claims

【特許請求の範囲】

【請求項１】ソースクロック信号を受けてクロック信
号を出力するクロックドライバと、その始端ノードが前記クロックドライバの出力ノードに
接続され、抵抗成分を有する材料で配線されたクロック
幹線と、前記クロック幹線の末端ノードにその入力が接続された
第１ローカルドライバと、前記クロック幹線の前記始端ノードと前記末端ノードと
の間に位置する中間ノードにその入力ノードが接続され
た第２ローカルドライバと、前記末端ノードにその一端が接続され、且つ電源電位ノ
ードにその他端が接続された第１抵抗体と、前記末端ノードにその一端が接続され、且つグランドノ
ードにその他端が接続された第２抵抗体とを備え、前記第１及び第２ローカルドライバは共に同一の値の反
転閾値を有し、前記第１抵抗体と前記第２抵抗体との抵抗比は、前記末
端ノードに於ける前記クロック信号の振幅のピーク間電
圧の１／２に当たる電位が前記反転閾値になるように設
定されており、前記クロック幹線の前記抵抗成分の抵抗値と前記第１及
び第２抵抗体の両抵抗値とは、前記クロック幹線の前記
始端ノード，前記中間ノード及び前記末端ノードのそれ
ぞれに於ける前記クロック信号の振幅のピーク間電圧の
１／２に当たる電位が同時刻に前記反転閾値にクランプ
されるように設定されている、クロック分配回路。
【請求項２】請求項１記載のクロック分配回路におい
て、前記第１及び第２抵抗体は、何れも受動素子により形成
されている、クロック分配回路。
【請求項３】請求項２記載のクロック分配回路におい
て、前記第１及び第２抵抗体は前記クロック幹線を形成する
前記材料と同一のもので形成されている、クロック分配
回路。
【請求項４】請求項１記載のクロック分配回路におい
て、前記第１及び第２抵抗体は、何れも能動素子により形成
されている、クロック分配回路。
【請求項５】請求項４記載のクロック分配回路におい
て、前記能動素子はＭＯＳトランジスタであり、当該ＭＯＳ
トランジスタのチャネル抵抗値を前記第１及び第２抵抗
体の抵抗値として用いる、クロック分配回路。
【請求項６】ソースクロック信号を受けて、互いに相
補信号である、クロック信号及び反転クロック信号をそ
れぞれ出力ノード及び反転出力ノードより出力する差動
出力型クロックドライバと、その始端ノードが前記差動出力型クロックドライバの前
記出力ノードに接続され、抵抗成分を有する材料で配線
されたクロック幹線と、その始端ノードが前記差動出力型クロックドライバの前
記反転出力ノードに接続され、且つ前記クロック幹線と
同一の条件で、しかも前記抵抗成分を有する前記材料で
配線された反転クロック幹線と、前記クロック幹線の末端ノードにその入力が接続された
第１ローカルドライバと、前記クロック幹線の前記始端ノードと前記末端ノードと
の間に位置する中間ノードにその入力ノードが接続され
た第２ローカルドライバと、前記クロック幹線の前記末端ノード及び前記反転クロッ
ク幹線の末端ノードにそれぞれその一端及び他端が接続
された抵抗体とを備え、前記第１及び第２ローカルドライバは共に同一の値の反
転閾値を有し、前記差動出力型クロックドライバが出力する前記クロッ
ク信号及び前記反転クロック信号は共に前記反転閾値を
中心値として振動しており、前記抵抗体の抵抗値と前記クロック幹線の前記抵抗成分
の抵抗値とは、前記クロック幹線の前記始端ノード，前
記中間ノード及び前記末端ノードのそれぞれに於ける前
記クロック信号の振幅のピーク間電圧の１／２に当たる
電位が同時刻に前記反転閾値にクランプされるように設
定されている、クロック分配回路。
【請求項７】請求項６記載のクロック分配回路におい
て、前記抵抗体は受動素子により形成されている、クロック
分配回路。
【請求項８】請求項７記載のクロック分配回路におい
て、前記抵抗体は前記クロック幹線及び前記反転クロック幹
線を形成する前記材料と同一のもので形成されている、
クロック分配回路。
【請求項９】請求項６記載のクロック分配回路におい
て、前記抵抗体は能動素子により形成されている、クロック
分配回路。
【請求項１０】請求項９記載のクロック分配回路にお
いて、前記能動素子はＭＯＳトランジスタであり、当該ＭＯＳ
トランジスタのチャネル抵抗値を前記抵抗体の抵抗値と
して用いる、クロック分配回路。
【請求項１１】請求項９記載のクロック分配回路にお
いて、前記能動素子は第１及び第２のＭＯＳトランジスタを含
み、前記第１ＭＯＳトランジスタの一方の半導体領域と他方
の半導体領域とはそれぞれ前記クロック幹線の前記末端
ノードと前記反転クロック幹線の前記末端ノードとに接
続され、前記第２ＭＯＳトランジスタの一方の半導体領域と他方
の半導体領域とはそれぞれ前記クロック幹線の前記末端
ノードと前記反転クロック幹線の前記末端ノードとに接
続されている、クロック分配回路。
【請求項１２】ソースクロック信号を受けて、互いに
相補信号である、クロック信号及び反転クロック信号を
それぞれ出力ノード及び反転出力ノードより出力する差
動出力型クロックドライバと、その始端ノードが前記差動出力型クロックドライバの前
記出力ノードに接続され、抵抗成分を有する材料で配線
されたクロック幹線と、その始端ノードが前記差動出力型クロックドライバの前
記反転出力ノードに接続され、且つ前記クロック幹線と
同一の配線長を有するように前記抵抗成分を有する前記
材料で配線された反転クロック幹線と、前記クロック幹線の末端ノード及び前記反転クロック幹
線の末端ノードにその一方及び他方の入力がそれぞれ接
続された第１差動入力型ローカルドライバと、前記クロック幹線の前記始端ノードと前記末端ノードと
の間に位置する中間ノードと前記反転クロック幹線の前
記始端ノードと前記末端ノードとの間に位置する中間ノ
ードとにその一方及び他方の入力ノードが接続された第
２差動入力型ローカルドライバと、前記クロック幹線の前記末端ノード及び前記反転クロッ
ク幹線の末端ノードにそれぞれその一端及び他端が接続
された抵抗体とを備え、前記第１及び第２差動入力型ローカルドライバは共に同
一の値の反転閾値を有し、前記差動出力型クロックドライバが出力する前記クロッ
ク信号及び前記反転クロック信号は共に前記反転閾値を
中心値として振動しており、前記抵抗体の抵抗値と前記クロック幹線及び前記反転ク
ロック幹線の前記抵抗成分の両抵抗値とは、前記クロッ
ク幹線及び前記反転クロック幹線の前記始端ノード，前
記中間ノード及び前記末端ノードのそれぞれに於ける前
記クロック信号の振幅のピーク間電圧の１／２に当たる
電位が同時刻に前記反転閾値にクランプされる様に設定
されている、クロック分配回路。
【請求項１３】請求項１２記載のクロック分配回路に
おいて、前記抵抗体は受動素子により形成されている、クロック
分配回路。
【請求項１４】請求項１３記載のクロック分配回路に
おいて、前記抵抗体は前記クロック幹線及び前記反転クロック幹
線を形成する前記材料と同一のもので形成されている、
クロック分配回路。
【請求項１５】請求項１２記載のクロック分配回路に
おいて、前記抵抗体は能動素子により形成されている、クロック
分配回路。
【請求項１６】請求項１５記載のクロック分配回路に
おいて、前記能動素子はＭＯＳトランジスタであり、当該ＭＯＳ
トランジスタのチャネル抵抗値を前記抵抗体の抵抗値と
して用いる、クロック分配回路。
【請求項１７】請求項１６記載のクロック分配回路に
おいて、前記能動素子は第１及び第２のＭＯＳトランジスタを含
み、前記第１ＭＯＳトランジスタの一方の半導体領域と他方
の半導体領域とはそれぞれ前記クロック幹線の前記末端
ノードと前記反転クロック幹線の前記末端ノードとに接
続され、前記第２ＭＯＳトランジスタの一方の半導体領域と他方
の半導体領域とはそれぞれ前記クロック幹線の前記末端
ノードと前記反転クロック幹線の前記末端ノードとに接
続されている、クロック分配回路。
【請求項１８】ソースクロック信号を受けて、互いに
相補信号である、クロック信号及び反転クロック信号を
それぞれ出力ノード及び反転出力ノードより出力する差
動出力型クロックドライバと、その始端ノードが前記差動出力型クロックドライバの前
記出力ノードに接続され、抵抗成分を有する材料で配線
されたクロック幹線と、その始端ノードが前記差動出力型クロックドライバの前
記反転出力ノードに接続され、且つ前記クロック幹線と
同一の配線長を有するように前記抵抗成分を有する前記
材料で配線された反転クロック幹線と、前記クロック幹線の末端ノード及び前記反転クロック幹
線の末端ノードにその一方及び他方の入力がそれぞれ接
続された第１差動入力型ローカルドライバと、前記クロ
ック幹線の前記始端ノードと前記末端ノードとの間に位
置する中間ノードと前記反転クロック幹線の前記始端ノ
ードと前記末端ノードとの間に位置する中間ノードとに
その一方及び他方の入力ノードが接続された第２差動入
力型ローカルドライバと、前記クロック幹線の前記末端ノードにその一端が接続さ
れ、且つ電源電位ノードにその他端が接続された第１抵
抗体と、前記クロック幹線の前記末端ノードにその一端が接続さ
れ、且つグランドノードにその他端が接続された第２抵
抗体と、前記反転クロック幹線の前記末端ノードにその一端が接
続され、且つ前記電源電位ノードにその他端が接続され
た第３抵抗体と、前記反転クロック幹線の前記末端ノードにその一端が接
続され、且つ前記グランドノードにその他端が接続され
た第４抵抗体とを備え、前記第１及び第２差動入力型ローカルドライバは共に同
一の値の反転閾値を有し、前記第１抵抗体と前記第２抵抗体との抵抗比は、前記ク
ロック幹線の前記末端ノードに於ける前記クロック信号
の振幅のピーク間電圧の１／２に当たる電位が前記反転
閾値になるように設定されており、前記第３抵抗体と前記第４抵抗体との抵抗比は、前記反
転クロック幹線の前記末端ノードに於ける前記反転クロ
ック信号の振幅のピーク間電圧の１／２に当たる電位が
前記反転閾値になるように設定されており、前記クロック幹線の前記抵抗成分の抵抗値と前記第１及
び第２抵抗体の両抵抗値とは、前記クロック幹線の前記
始端ノード，前記中間ノード及び前記末端ノードのそれ
ぞれに於ける前記クロック信号の振幅のピーク間電圧の
１／２に当たる電位が同時刻に前記反転閾値にクランプ
されるように設定されており、前記反転クロック幹線の前記抵抗成分の抵抗値と前記第
３及び第４抵抗体の両抵抗値とは、前記反転クロック幹
線の前記始端ノード，前記中間ノード及び前記末端ノー
ドのそれぞれに於ける前記反転クロック信号の振幅のピ
ーク間電圧の１／２に当たる電位が同時刻に前記反転閾
値にクランプされるように設定されている、クロック分
配回路。
【請求項１９】請求項１８記載のクロック分配回路に
おいて、前記第１乃至第４抵抗体のそれぞれは受動素子により形
成されている、クロック分配回路。
【請求項２０】請求項１８記載のクロック分配回路に
おいて、前記第１乃至第４抵抗体のそれぞれは能動素子により形
成されている、クロック分配回路。
【請求項２１】クロック信号を送信するクロック幹線
と、前記クロック幹線の中間ノード及び末端ノードに設けら
れた複数のローカルドライバと、前記末端ノードに設けられた抵抗体とを備え、前記クロック幹線の始端ノード、前記中間ノード及び前
記末端ノードのそれぞれに於ける前記クロック信号の振
幅のピーク間電圧の１／２に当たる電位が同時刻におい
て前記ローカルドライバの反転閾値となるように、前記
クロック幹線の配線抵抗及び前記抵抗体の抵抗値が設定
されている、クロック分配回路。
【請求項２２】請求項２１に記載のクロック分配回路
において、前記抵抗体は、電源電位ノードと前記末端ノード間とに
配設された第１抵抗体と、グランドノードと前記末端ノ
ード間とに配設された第２抵抗体とを備える、クロック
分配回路。
【請求項２３】請求項２２に記載のクロック分配回路
において、前記クロック信号は、正転型クロック信号と反転型クロ
ック信号とを含み、前記クロック幹線は、前記正転型クロック信号を送信す
る正転型クロック幹線と前記反転型クロック信号を送信
する反転型クロック幹線とを含み、前記ローカルドライバは、前記正転型クロック幹線上の
前記正転型クロック信号と前記反転型クロック幹線上の
前記反転型クロック信号とを入力とする差動入力型ロー
カルドライバであり、前記抵抗体は前記正転型クロック幹線と前記反転型クロ
ック幹線との双方に設けられている、クロック分配回
路。
【請求項２４】請求項２１に記載のクロック分配回路
において、前記クロック信号は、正転型クロック信号と反転型クロ
ック信号とを含み、前記クロック幹線は、前記正転型クロック信号を送信す
る正転型クロック幹線と前記反転型クロック信号を送信
する反転型クロック幹線とを含み、前記抵抗体は、前記正転型クロック幹線の前記末端ノー
ドと前記反転型クロック幹線の前記末端ノード間とに配
設されている、クロック分配回路。
【請求項２５】請求項２４に記載のクロック分配回路
において、前記ローカルドライバは、前記正転型クロック幹線上の
前記正転型クロック信号と前記反転型クロック幹線上の
前記反転型クロック信号とを入力とする差動入力型ロー
カルドライバである、クロック分配回路。