WO2017122417A1 - 集積回路 - Google Patents

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WO2017122417A1
WO2017122417A1 PCT/JP2016/083258 JP2016083258W WO2017122417A1 WO 2017122417 A1 WO2017122417 A1 WO 2017122417A1 JP 2016083258 W JP2016083258 W JP 2016083258W WO 2017122417 A1 WO2017122417 A1 WO 2017122417A1
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WO
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clock
clock signal
output
line
integrated circuit
Prior art date
Application number
PCT/JP2016/083258
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English (en)
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Inventor
長谷川　尚
賢治 佐伯
勝隆 樋口
浩一郎 上田
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ソニー株式会社
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Publication date
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body

Definitions

  • This technology relates to integrated circuits. Specifically, the present invention relates to an integrated circuit that distributes a clock signal.
  • a clock distribution circuit including a plurality of buffers has been used.
  • the buffer topology in the clock distribution circuit include a tree-like clock tree type, a mesh-like mesh type, and a fish bone type having a shape similar to a fish bone.
  • a clock distribution circuit using an H-tree type which is a kind of clock tree type, has been proposed (see, for example, Patent Document 1).
  • H-tree type four buffers in the subsequent stage are connected to one buffer in the previous stage via an H-shaped wiring.
  • the drive capability of each buffer is the same.
  • the above-described conventional technique has a problem that the difference between the maximum value and the minimum value of the delay time of the clock signal distributed to each circuit in the final stage increases as the number of stages and branches of the tree increase. This difference in delay time is generally called clock skew.
  • clock skew As a method of reducing the clock skew, there is a method of adding a buffer for adjusting the delay time. However, this method may increase the circuit scale and the number of wirings. For this reason, there is a problem that it is difficult to reduce clock skew.
  • This technology was created in view of such a situation, and aims to reduce clock skew in a circuit that distributes clock signals.
  • the present technology has been made to solve the above-described problems, and a first aspect of the present technology is to generate a plurality of clock outputs that generate an output clock signal based on the distributed clock signal and output it to the circuit.
  • An integrated circuit comprising: an element; and a clock distribution element that generates a clock signal having a current value larger than that of the output clock signal based on the input clock signal and distributes the clock signal to the plurality of clock output elements as the distribution clock signal It is. As a result, a clock signal having a current value larger than that of the output clock signal is distributed.
  • the clock output element includes a normal transistor having a predetermined size
  • the clock output element includes a large transistor having a size larger than the predetermined size
  • the normal transistor includes the output clock signal.
  • the large transistor may generate the distributed clock signal.
  • the distributed clock signal is generated by a large transistor having a size larger than that of the normal transistor.
  • the first aspect further includes a main line connected to the output terminal of the clock distribution element and a branch line connected to the main line, and the plurality of clock output elements are inserted into the branch line,
  • the main line may be wider than the branch line.
  • the first aspect further includes two stacked substrates, wherein the plurality of clock output elements are disposed on one of the two substrates, and the clock distribution element is the other of the two substrates. May be arranged. As a result, the clock signal is distributed and output by the clock distribution element and the clock output element arranged in a distributed manner on the two stacked substrates.
  • a power line having a predetermined power supply potential, a ground line having a potential lower than the predetermined power supply potential, the main line, and the branch line are further disposed on one of the two substrates.
  • the main line may be disposed between the power supply line and the ground line. This brings about the effect
  • the main line may be wired along a direction perpendicular to the direction from the input terminal to the output terminal of the clock distribution element.
  • the clock signal is transmitted through the main line wired along the direction perpendicular to the direction from the input terminal to the output terminal of the clock distribution element.
  • the main line may be wired along the direction from the input terminal to the output terminal of the clock distribution element.
  • the clock signal is transmitted through the main line wired along the direction from the input terminal to the output terminal of the clock distribution element.
  • a clock signal line connected to the clock distribution element and the plurality of clock output elements may be further provided, and the clock signal line may be wired in a two-dimensional lattice shape. This brings about the effect that the clock signal is transmitted via the clock signal line wired in a mesh shape.
  • each of the plurality of clock output elements outputs a signal obtained by inverting the distributed clock signal as the output clock signal
  • the clock distribution element is a signal obtained by inverting the input clock signal. May be distributed as the distribution clock signal. This brings about the effect that a signal obtained by inverting the clock distribution signal is output.
  • each of the plurality of clock output elements is set by a predetermined enable signal and reset by a signal obtained by inverting the input clock signal, and an output terminal of the latch circuit;
  • An AND gate that outputs a logical product with the input clock signal may be provided.
  • the clock signal is output by the element including the latch circuit and the AND gate.
  • the output terminal of the clock distribution element may be arranged at the center of gravity of a polygon including all of the plurality of clock output elements.
  • the clock signal is distributed by the clock distribution element in which the output terminal is arranged at the center of gravity of the polygon.
  • the present technology it is possible to achieve an excellent effect that the clock skew can be reduced in the circuit that distributes the clock signal.
  • the effects described here are not necessarily limited, and may be any of the effects described in the present disclosure.
  • FIG. 3 is a circuit diagram illustrating a configuration example of a clock distribution circuit and a synchronous operation circuit according to the first embodiment of the present technology. It is a circuit diagram which shows one structural example of the clock distribution circuit in a comparative example. It is a circuit diagram showing an example of 1 composition of a large-sized buffer in a 1st embodiment of this art. It is a circuit diagram showing an example of 1 composition of a clock distribution circuit and a synchronous operation circuit in a modification of a 1st embodiment of this art.
  • FIG. 28 is a circuit diagram illustrating a configuration example of a clock distribution circuit according to a second modification example of the third embodiment of the present technology.
  • FIG. 1 is a block diagram illustrating a configuration example of the integrated circuit 10 according to the first embodiment.
  • the integrated circuit 10 includes a clock generation unit 100, a clock distribution circuit 200, and a synchronous operation circuit 300.
  • Clock generator 100 is for generating a clock signal CLK in a predetermined frequency.
  • a clock signal is generated by a crystal oscillator or a phase synchronization circuit.
  • Clock generating unit 100 supplies the generated clock signal CLK in via the signal line 109 to the clock distribution circuit 200.
  • the clock distribution circuit 200 distributes the clock signal CLK in to a plurality of clock signals CLK out and outputs the clock signal CLK in to the synchronous operation circuit 300 via the signal line 209.
  • Synchronous operation circuit 300 in synchronization with the clock signal CLK out from the clock distribution circuit 200 performs a predetermined process.
  • FIG. 2 is a circuit diagram illustrating a configuration example of the clock distribution circuit 200 and the synchronous operation circuit 300 according to the first embodiment.
  • the clock distribution circuit 200 includes a plurality of normal buffers 211, a large buffer 212, and a plurality of normal buffers 221. These buffers are provided on one substrate, for example.
  • the synchronous operation circuit 300 includes a plurality of flip-flops 310.
  • normal buffers 211 are provided. These normal buffers 211 are connected in series between the clock generator 100 and the large buffer 212. For example, nine normal buffers 221 are provided. The input terminals of these normal buffers 221 are connected in parallel to the output terminals of the large buffer 212. The output terminal of the normal buffer 221 is connected to different flip-flops 310.
  • the number of normal buffers 211 is not limited to three.
  • the normal buffer 211 may not be provided in front of the large buffer 212, and the large buffer 212 may be directly connected to the clock generation unit 100.
  • the number of normal buffers 221 is not limited to nine as long as it is two or more.
  • the buffer 211 based on the clock signal CLK in, and outputs to the subsequent device to generate a signal delayed amplifies the signal.
  • Large buffers 212 typically on the basis of the clock signal CLK in from the buffer 211, and generates a signal delayed amplifies the signal, and distributed to a plurality of normal buffers 221.
  • the driving capacity of the large buffer 212 is larger than that of the normal buffers 211 and 221. Therefore, the current value of the clock signal output from the large buffer 212 is larger than the clock signal CLK out.
  • the large buffer 212 is an example of a clock distribution element described in the claims.
  • the normal buffer 221 is an example of a clock output element described in the claims.
  • Flip-flop 310 in synchronization with the clock signal CLK out, it is to hold the data.
  • flip-flop 310 is connected to the normal buffer 221, a configuration in which circuits and elements other than the flip-flop 310 such as a logic circuit are connected may be used.
  • one flip-flop 310 is connected to the normal buffer 221, a configuration in which two or more circuits and elements are connected in parallel may be used.
  • FIG. 3 is a circuit diagram showing a configuration example of a clock distribution circuit in a comparative example in which the large buffer 212 is not used.
  • each of the normal buffers can drive up to three subsequent normal buffers.
  • a seven-stage normal buffer is required as illustrated in FIG.
  • the number of buffer stages is five as illustrated in FIG. 2, which is smaller than that of the comparative example.
  • the clock skew increases as the number of buffer stages increases. Therefore, by providing the large buffer 212, the clock skew can be reduced.
  • the number of normal buffers is 19.
  • the power consumption of the clock distribution circuit of the comparative example is 19Q.
  • the clock distribution circuit 200 has one large buffer 212 and a total of twelve normal buffers (211 and 221).
  • the power consumption of the clock distribution circuit 200 is 15Q, which is smaller than that of the comparative example.
  • the comparative example it is not branched to the 4th stage, it is branched into 2 systems at the 5th stage, and it is branched into 4 systems and 9 systems at the 6th and 7th stages.
  • the clock distribution circuit 200 does not branch to the fourth stage, but branches to nine systems at the fifth stage.
  • the clock distribution circuit 200 since the clock distribution circuit 200 has fewer branches than the comparative example, the number of wires is small, and the total wiring capacitance between the wires is small. Therefore, the power loss of the wiring is smaller than that of the comparative example.
  • FIG. 4 is a circuit diagram showing a configuration example of the large buffer 212 in the first embodiment.
  • the large buffer 212 includes even-numbered (for example, four-stage) inverting elements each composed of a P-type transistor 213 and an N-type transistor 214.
  • As the P-type transistor 213 and the N-type transistor 214 for example, a MOS (Metal Oxide Semiconductor) transistor is used.
  • the P-type transistor 213 and the N-type transistor 214 are connected in series between the power supply terminal and the ground terminal.
  • the P-type transistor 213 is disposed on the power supply side, and the gates of the P-type transistor 213 and the N-type transistor 214 are connected in common to the preceding element. Further, the connection point of the P-type transistor 213 and the N-type transistor 214 is connected to a subsequent element.
  • the configuration of the normal buffers 211 and 221 is the same as that of the large buffer 212.
  • the size (gate width, etc.) of the P-type transistor 213 and the N-type transistor 214 of the large buffer 212 is assumed to be larger than these normal buffers.
  • the gate voltage is constant
  • the current value of the drain current increases as the size of the transistor increases.
  • the current value of the clock signal output from the large buffer 212 is larger than that of the normal buffer. Therefore, more elements than the normal buffer 221 can be connected to the large buffer 212. As a result, the number of buffer stages can be reduced and the clock skew can be reduced.
  • the large buffer 212 distributes a clock signal having a current value larger than that of the signal output from the normal buffer, so that the large buffer 212 is not provided.
  • the number of buffer stages can be reduced. Thereby, the clock skew can be reduced.
  • the clock signal is distributed by the buffer, but it can also be distributed by an element (such as an inverter) other than the buffer.
  • the clock distribution circuit 200 according to the modification of the first embodiment is different from the first embodiment in that the clock signal is distributed by elements other than the buffer.
  • FIG. 5 is a circuit diagram showing a configuration example of the clock distribution circuit 200 and the synchronous operation circuit 300 in the modification of the first embodiment.
  • the clock distribution circuit 200 according to the modification of the first embodiment includes the normal inverters 215 and 222 instead of the normal buffers 211 and 221, and the first embodiment in that a large inverter 216 is provided instead of the large buffer 212.
  • the form is different.
  • Ordinary inverters 215 and 222 invert the clock signal from the preceding element and output it to the succeeding element.
  • the number of normal inverters 215 is an even number (for example, two).
  • the large inverter 216 inverts the clock signal from the normal inverter 215 and distributes the inverted signal to the plurality of normal inverters 222.
  • FIG. 6 is a circuit diagram showing a configuration example of the large-sized inverter 216 in the modification of the first embodiment.
  • the large inverter 216 includes odd-numbered (eg, three-stage) inverting elements each composed of a P-type transistor 213 and an N-type transistor 214. Compared to a buffer that requires at least two inverting elements, an inverter requires at least one inverting element.
  • an ICG (Integrated Clock Gating) cell 240 may be provided instead of the normal inverter 222.
  • the ICG cell 240 cell includes a latch circuit 241 and an AND (logical product) gate 242.
  • the enable signal EN is input to the set terminal of the latch circuit 241, and the inverted signal of the clock signal is input to the reset terminal.
  • the output terminal of the latch circuit is connected to one input terminal of the AND gate 242.
  • a clock signal is input to the other input terminal of the AND gate 242, and an output terminal is connected to a subsequent element (such as the flip-flop 310).
  • the enable signal EN is generated by a circuit external to the clock distribution circuit 200.
  • the clock signal is distributed by the inverter 222 or the like, so that the number of inversion elements including the P-type transistor 213 and the N-type transistor 214 is reduced. Can do.
  • Second Embodiment> In the first embodiment described above, a plurality of buffers are provided on one substrate. However, as the number of buffers increases, the mounting area increases. The clock distribution circuit 200 of the second embodiment is different from the first embodiment in that the mounting area is reduced.
  • FIG. 8 is a circuit diagram showing a configuration example of the clock distribution circuit 200 according to the second embodiment.
  • the clock distribution circuit 200 according to the second embodiment includes a lower substrate 210 and an upper substrate 220 stacked on the lower substrate 210.
  • the lower substrate 210 is provided with a large buffer 212
  • the upper substrate 220 is provided with a plurality of normal buffers 221. Further, it is assumed that the normal buffer 211 is not provided in the preceding stage of the large buffer 212.
  • one clock signal line 225 and a plurality of clock signal lines 226 and 209 are wired on the upper substrate 220.
  • the clock signal line 225 is wired along the Y direction perpendicular to the X direction, with the direction from the input terminal to the output terminal of the large buffer 212 being the X direction.
  • the clock signal line 225 is connected to the output terminal of the large buffer 212 and each of the clock signal lines 226.
  • the large buffer 212 and the clock signal line 225 are connected via a stack via in consideration of easiness of wiring.
  • the clock signal line 226 is connected to the clock signal line 225 and the input terminal of the normal buffer 221, and the clock signal line 209 is connected to the output terminal of the normal buffer 221.
  • the power supply line and the ground line are also wired on the lower substrate 210 and the lower substrate 220, these are omitted for convenience of description.
  • the width of the clock signal line 225 is wider than that of the clock signal lines 226 and 209.
  • the wiring topology in which the clock signal line 225 is connected to the backbone (main line) and the clock signal lines 226 and 209 are connected to the backbone as a small bone (branch line) is called a fishbone type.
  • the alternate long and short dash line in FIG. 8 indicates a polygon having the smallest area among the polygons surrounding all of the normal buffers (221) immediately below the large buffer 212. It is desirable to arrange the output terminal of the large buffer 212 at a position substantially coincident with the center of gravity of the polygon. By arranging the output terminal of the large buffer 212 at the center of gravity, the wiring distance to each of the normal buffers 221 can be made close to the same length.
  • the clock signal lines are not wired in a mesh (two-dimensional lattice), but the clock signal lines may be wired in a mesh as illustrated in FIG.
  • Such a wiring topology is called a mesh type.
  • the delay time in the clock signal line 225 can be shortened by making the width of the clock signal line 225 immediately below the large buffer 212 relatively wide.
  • the delay time of the clock signal in the clock distribution circuit 200 includes a delay time in the buffer and a delay time in the clock signal line.
  • Delay time T b in the buffer for example, it is determined by the following equation.
  • T b R b ⁇ C ⁇ k b
  • Formula 1 k b ⁇ log (V out / V b ⁇ 1) ⁇ Equation 2
  • Rb is the on-resistance of the transistor in the buffer
  • C is the capacitance of the element to be driven.
  • one of the N-type transistor 213 and the P-type transistor 214 is turned on, and the on-resistances of these transistors are adjusted to the same level.
  • Vout is the output potential of the element to be driven
  • Vb is the supply potential of the buffer.
  • the unit of the delay time Tb is, for example, picoseconds (ps), and the unit of the capacity C is, for example, femtofarad (fF).
  • the unit of the on-resistance Rb is, for example, kilo ohm (k ⁇ ).
  • the on-resistance Rb in the normal buffer 221 is 1.0 kiloohm (k ⁇ ), and the capacitance C is 500 femtofarads (fF). Then, assuming that kb obtained from V out and V b is 0.7, the delay time Tb of the normal buffer 221 is about 350 picoseconds (ps) from Equation 1.
  • the on-resistance Rb in the large buffer 212 is smaller than that of the normal buffer 221 because of the large transistor size. If the on-resistance R b in the large buffer 212 is, for example, 0.01 kilo ohm (k ⁇ ), the delay time of the large buffer 212 is about 3.5 picoseconds (ps) from Equation 1. Thus, the delay time of the large buffer 212 is relatively short.
  • the delay time T w in the clock signal line for example, be determined by the following equation.
  • R w is a wiring resistance of the clock signal line
  • V c is the supply potential of the clock signal line.
  • Unit delay time T w is, for example, a picosecond (ps)
  • the unit of the wiring resistance Rw is, for example, kilohms (kW).
  • the wiring resistance R w of the wider clock signal line 225 (the main line) width is smaller than the clock signal line 226 and 209 (branch).
  • the width of the clock signal line 225 is four times that of the clock signal lines 226 and 209.
  • the wiring resistance R w is next 1/4, since the 0.25 kilohms (kW), the wiring delay of a clock signal line 225 from the equation 3 is approximately 60 picoseconds (ps).
  • the delay time can be shortened by increasing the width of the clock signal line 225.
  • Equation 3 does not consider the delay time due to the increase in wiring capacity.
  • the buffers are distributed and arranged on the two stacked substrates (210 and 220), three or more substrates may be stacked and the buffers may be distributed and arranged on them.
  • FIG. 10 is a plan view showing an example of the wiring layout of the upper substrate 220 in the second embodiment.
  • a clock signal line 225 which is a main line is wired along the Y direction
  • a clock signal line 226 which is a branch line is wired along the X direction.
  • the power supply line 227 and the ground line 228 are wired along the Y direction
  • the power supply line 229 and the ground line 230 are wired along the X direction.
  • These power supply lines (227 and 229) and ground lines (228 and 230) are connected to the power supply terminal and the ground terminal of the normal buffer 221.
  • the power supply potential of the power supply line is higher than the ground potential of the ground line.
  • the power supply line 227 is wired between the ground line 228 and the clock signal line 225 (main line).
  • the mounting area can be made smaller than the case where the buffers are arranged on the single-layer substrate. it can.
  • the power supply line 227 is wired between the ground line 228 and the clock signal line 225.
  • electromagnetic noise and static electricity using circuits and elements on the upper substrate 220 as noise sources are used.
  • the signal quality of the clock signal may deteriorate due to noise.
  • the clock distribution circuit 200 according to a modification of the second embodiment is different from the second embodiment in that electromagnetic noise and electrostatic noise are reduced.
  • FIG. 11 is a plan view showing an example of the wiring layout of the upper substrate 220 in the modification of the second embodiment.
  • the upper substrate 220 according to the modification of the second embodiment differs from the second embodiment in that the clock signal line 225 (main line) is wired between the power supply line 227 and the ground line 228.
  • the power supply line 227 and the ground line 228 function as an electromagnetic shield and an electrostatic shield, and reduce the electromagnetic noise and electrostatic noise using the circuit on the upper substrate 220 as a noise source to improve the signal quality of the clock signal. Can be improved.
  • the clock signal line 225 (main line) is wired along the Y direction.
  • a method of wiring the main line along the X direction can be considered.
  • the clock distribution circuit 200 of the third embodiment is different from the second embodiment in that the clock signal line 225 is wired along the X direction.
  • FIG. 12 is a circuit diagram showing a configuration example of the clock distribution circuit 200 according to the third embodiment. As illustrated in the figure, in the clock distribution circuit 200 according to the third embodiment, the clock signal line 225 is wired not in the Y direction but in the X direction.
  • the clock signal lines are not wired in a mesh (two-dimensional lattice), but the clock signal lines may be wired in a mesh as illustrated in FIG.
  • FIG. 14 is a plan view showing an example of the wiring layout of the upper substrate 220 in the third embodiment.
  • the clock signal line 225 (main line) is wired along the X direction
  • the clock signal line 226 (branch line) is wired along the Y direction.
  • the clock signal line 225 (main line) is wired between the power supply line 229 and the ground line 230.
  • the clock signal line 225 which is the main line is wired along the X direction, and thus the wiring distance cannot be sufficiently increased in the Y direction.
  • a normal buffer 221 can be disposed on the substrate.
  • the power supply line 229 is wired between the ground line 230 and the clock signal line 225.
  • the clock distribution circuit 200 according to the modification of the third embodiment is different from the third embodiment in that electromagnetic noise and electrostatic noise are reduced.
  • FIG. 15 is a plan view showing an example of the wiring layout of the upper substrate 220 in the third embodiment.
  • the upper substrate 220 according to the modification of the third embodiment is different from the third embodiment in that the clock signal line 225 (main line) is wired between the power supply line 229 and the ground line 230.
  • the power supply line 229 and the ground line 230 function as an electromagnetic shield or an electrostatic shield, and electromagnetic noise and electrostatic noise using the circuit on the upper substrate 220 as a noise source are reduced to improve the signal quality of the clock signal. Can be made.
  • this technique can also take the following structures.
  • a plurality of clock output elements for generating an output clock signal based on the distributed clock signal and outputting the generated clock signal to the circuit;
  • An integrated circuit comprising: a clock distribution element that generates a clock signal having a current value larger than that of the output clock signal based on an input clock signal and distributes the clock signal to the plurality of clock output elements as the distribution clock signal.
  • the clock output element includes a normal transistor of a predetermined size, The clock output element includes a large transistor having a size larger than the predetermined size, The normal transistor generates the output clock signal, The integrated circuit according to (1), wherein the large transistor generates the distribution clock signal.
  • a main line connected to an output terminal of the clock distribution element A branch line connected to the main line, The plurality of clock output elements are inserted into the branch lines, The integrated circuit according to (1) or (2), wherein a width of the main line is wider than the branch line.
  • a power line having a predetermined power supply potential, a ground line having a potential lower than the predetermined power supply potential, the main line, and the branch line are further disposed.
  • Each of the plurality of clock output elements outputs a signal obtained by inverting the distributed clock signal as the output clock signal,
  • Each of the plurality of clock output elements is A latch circuit set by a predetermined enable signal and reset by a signal obtained by inverting the input clock signal;
  • (11) The integrated circuit according to any one of (1) to (10), wherein an output terminal of the clock distribution element is arranged at a center of gravity of a polygon including all of the plurality of clock output elements.

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Abstract

クロック信号を分配する回路においてクロックスキューを低減する。　集積回路は、複数のクロック出力素子とクロック分配素子とを具備する。複数のクロック出力素子は、分配された分配クロック信号に基づいて出力クロック信号を生成して回路に出力する。また、クロック分配素子は、入力された入力クロック信号に基づいて出力クロック信号より電流値の大きなクロック信号を生成して複数の通常クロック分配素子に分配クロック信号として分配する。

Description

集積回路
　本技術は、集積回路に関する。詳しくは、クロック信号を分配する集積回路に関する。
　従来より、クロック信号を複数の回路に分配する際に、複数のバッファからなるクロック分配回路が用いられている。このクロック分配回路内のバッファのトポロジとしては、ツリー状のクロックツリー型、網の目状のメッシュ型や、魚の骨に類似した形状のフィッシュボーン型などが挙げられる。例えば、クロックツリー型の一種であるＨツリー型を用いるクロック分配回路が提案されている（例えば、特許文献１参照。）。このＨツリー型では、前段のバッファ１つに対して、後段の４つのバッファがＨの形状の配線を介して接続される。また、それぞれのバッファの駆動能力は同一である。
Phillip J. Restle, et al., A Clock Distribution Network for Microprocessors, IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL. 36, NO. 5, MAY 2001.
　しかしながら、上述の従来技術では、ツリーの段数や分岐が多くなるほど、最終段の回路のそれぞれに分配されるクロック信号の遅延時間の最大値と最小値との差が大きくなるという問題がある。この遅延時間の差は、一般にクロックスキューと呼ばれる。このクロックスキューを低減する方法として、遅延時間を調整するためのバッファを追加する方法が挙げられるが、この方法では回路規模や配線数が増大してしまうおそれがある。このため、クロックスキューの低減が困難であるという問題がある。
　本技術はこのような状況に鑑みて生み出されたものであり、クロック信号を分配する回路においてクロックスキューを低減することを目的とする。
　本技術は、上述の問題点を解消するためになされたものであり、その第１の側面は、分配された分配クロック信号に基づいて出力クロック信号を生成して回路に出力する複数のクロック出力素子と、入力された入力クロック信号に基づいて上記出力クロック信号より電流値の大きなクロック信号を生成して上記複数のクロック出力素子に上記分配クロック信号として分配するクロック分配素子とを具備する集積回路である。これにより、出力クロック信号より電流値の大きなクロック信号が分配されるという作用をもたらす。
　また、この第１の側面において、上記クロック出力素子は、所定サイズの通常トランジスタを備え、上記クロック出力素子は、上記所定サイズより大きなサイズの大型トランジスタを備え、上記通常トランジスタは、上記出力クロック信号を生成し、上記大型トランジスタは、上記分配クロック信号を生成してもよい。これにより、通常トランジスタより大きなサイズの大型トランジスタにより分配クロック信号が生成されるという作用をもたらす。
　また、この第１の側面において、上記クロック分配素子の出力端子に接続された本線と、上記本線に接続された支線とをさらに具備し、上記複数のクロック出力素子は、上記支線に挿入され、上記本線の幅は、上記支線より広くてもよい。これにより、支線より幅の広い本線を介してクロック信号が伝送されるという作用をもたらす。
　また、この第１の側面において、積層された２つの基板をさらに具備し、上記複数のクロック出力素子は、上記２つの基板の一方に配置され、上記クロック分配素子は、上記２つの基板の他方に配置されてもよい。これにより、積層された２つの基板に分散して配置されたクロック分配素子およびクロック出力素子によりクロック信号が分配および出力されるという作用をもたらす。
　また、この第１の側面において、上記２つの基板の一方には、所定の電源電位の電源線と上記所定の電源電位より低い電位のグランド線と上記本線と上記支線とがさらに配置され、上記本線は、上記電源線と上記グランド線との間に配置されてもよい。これにより、電磁ノイズが低減するという作用をもたらす。
　また、この第１の側面において、上記本線は、上記クロック分配素子の入力端子から出力端子への方向に垂直な方向に沿って配線されてもよい。これにより、クロック分配素子の入力端子から出力端子への方向に垂直な方向に沿って配線された本線を介してクロック信号が伝送されるという作用をもたらす。
　また、この第１の側面において、上記本線は、上記クロック分配素子の入力端子から出力端子への方向に沿って配線されてもよい。これにより、クロック分配素子の入力端子から出力端子への方向に沿って配線された本線を介してクロック信号が伝送されるという作用をもたらす。
　また、この第１の側面において、前記クロック分配素子と前記複数のクロック出力素子とに接続されたクロック信号線をさらに具備し、前記クロック信号線は、二次元格子状に配線されてもよい。これにより、メッシュ状に配線されたクロック信号線を介してクロック信号が伝送されるという作用をもたらす。
　また、この第１の側面において、上記複数のクロック出力素子のそれぞれは、上記分配クロック信号を反転した信号を上記出力クロック信号として出力し、上記クロック分配素子は、上記入力クロック信号を反転した信号を上記分配クロック信号として分配してもよい。これにより、クロック分配信号を反転した信号が出力されるという作用をもたらす。
　また、この第１の側面において、前記複数のクロック出力素子のそれぞれは、所定のイネーブル信号によりセットされ、前記入力クロック信号を反転した信号によりリセットされるラッチ回路と、前記ラッチ回路の出力端子と前記入力クロック信号との論理積を出力するＡＮＤゲートとを備えてもよい。これにより、ラッチ回路およびＡＮＤゲートを含む素子により、クロック信号が出力されるという作用をもたらす。
　また、この第１の側面において、上記クロック分配素子の出力端子は、上記複数のクロック出力素子の全てを含む多角形の重心に配置されてもよい。これにより、多角形の重心に出力端子が配置されたクロック分配素子によってクロック信号が分配されるという作用をもたらす。
　本技術によれば、クロック信号を分配する回路においてクロックスキューを低減することができるという優れた効果を奏し得る。なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本技術の第１の実施の形態における集積回路の一構成例を示すブロック図である。 本技術の第１の実施の形態におけるクロック分配回路および同期動作回路の一構成例を示す回路図である。 比較例におけるクロック分配回路の一構成例を示す回路図である。 本技術の第１の実施の形態における大型バッファの一構成例を示す回路図である。 本技術の第１の実施の形態の変形例におけるクロック分配回路および同期動作回路の一構成例を示す回路図である。 本技術の第１の実施の形態の変形例における大型インバータの一構成例を示す回路図である。 本技術の第１の実施の形態の変形例におけるＩＣＧセルの一構成例を示す回路図である。 本技術の第２の実施の形態におけるクロック分配回路の一構成例を示す回路図である。 本技術の第２の実施の形態における上側基板の配線レイアウトの一例を示す平面図である。 本技術の第２の実施の形態の第１の変形例における上側基板の配線レイアウトの一例を示す平面図である。 本技術の第２の実施の形態の第２の変形例におけるクロック分配回路の一構成例を示す回路図である。 本技術の第３の実施の形態におけるクロック分配回路の一構成例を示す回路図である。 本技術の第３の実施の形態における上側基板の配線レイアウトの一例を示す平面図である。 本技術の第３の実施の形態の第１の変形例における上側基板の配線レイアウトの一例を示す平面図である。 本技術の第３の実施の形態の第２の変形例におけるクロック分配回路の一構成例を示す回路図である。
　以下、本技術を実施するための形態（以下、実施の形態と称する）について説明する。説明は以下の順序により行う。
　１．第１の実施の形態（通常バッファと大型バッファとを設けた例）
　２．第２の実施の形態（通常バッファと大型バッファとを２つの基板に分散して設けた例）
　３．第３の実施の形態（クロック信号線の配線方向を変えて通常バッファと大型バッファとを２つの基板に分散して設けた例）
　＜１．第１の実施の形態＞
　［集積回路の構成例］
　図１は、第１の実施の形態における集積回路１０の一構成例を示すブロック図である。この集積回路１０は、クロック生成部１００、クロック分配回路２００および同期動作回路３００を備える。
　クロック生成部１００は、所定の周波数のクロック信号ＣＬＫinを生成するものである。例えば、水晶発振器や位相同期回路によりクロック信号が生成される。クロック生成部１００は、生成したクロック信号ＣＬＫinを信号線１０９を介してクロック分配回路２００に供給する。
　クロック分配回路２００は、クロック信号ＣＬＫinを複数のクロック信号ＣＬＫoutに分配して、同期動作回路３００に信号線２０９を介して出力するものである。
　同期動作回路３００は、クロック分配回路２００からのクロック信号ＣＬＫoutに同期して、所定の処理を行うものである。
　［クロック分配回路の構成例］
　図２は、第１の実施の形態におけるクロック分配回路２００および同期動作回路３００の一構成例を示す回路図である。クロック分配回路２００は、複数の通常バッファ２１１と大型バッファ２１２と複数の通常バッファ２２１とを備える。これらのバッファは、例えば、１つの基板に設けられる。また、同期動作回路３００は、複数のフリップフロップ３１０を備える。
　通常バッファ２１１は、例えば、３個設けられる。これらの通常バッファ２１１は、クロック生成部１００と大型バッファ２１２との間において直列に接続される。また、通常バッファ２２１は、例えば、９個設けられる。これらの通常バッファ２２１の入力端子は、大型バッファ２１２の出力端子に並列に接続される。そして、通常バッファ２２１の出力端子は、互いに異なるフリップフロップ３１０に接続される。
　なお、通常バッファ２１１の個数は、３個に限定されない。また、大型バッファ２１２の前段に通常バッファ２１１が設けられず、大型バッファ２１２が直接、クロック生成部１００に接続される構成であってもよい。また、通常バッファ２２１の個数は、２個以上であれば、９個に限定されない。
　通常バッファ２１１は、クロック信号ＣＬＫinに基づいて、その信号を増幅するとともに遅延させた信号を生成して後段の素子に出力するものである。
　大型バッファ２１２は、通常バッファ２１１からのクロック信号ＣＬＫinに基づいて、その信号を増幅するとともに遅延させた信号を生成して、複数の通常バッファ２２１に分配するものである。また、大型バッファ２１２の駆動能力は、通常バッファ２１１および２２１より大きい。このため、大型バッファ２１２の出力するクロック信号の電流値は、クロック信号ＣＬＫoutより大きくなる。なお、大型バッファ２１２は、特許請求の範囲に記載のクロック分配素子の一例である。
　通常バッファ２２１は、クロック信号ＣＬＫinに基づいて、その信号を増幅するとともに遅延させた信号ＣＬＫoutを生成してフリップフロップ３１０に出力するものである。なお、通常バッファ２２１は、特許請求の範囲に記載のクロック出力素子の一例である。
　フリップフロップ３１０は、クロック信号ＣＬＫoutに同期して、データを保持するものである。
　なお、通常バッファ２２１にフリップフロップ３１０が接続されているが、論理回路など、フリップフロップ３１０以外の回路や素子が接続される構成であってもよい。また、通常バッファ２２１に１つのフリップフロップ３１０が接続されているが、２つ以上の回路や素子が並列に接続される構成であってもよい。
　図３は、大型バッファ２１２を用いない比較例におけるクロック分配回路の一構成例を示す回路図である。この比較例では、通常バッファのそれぞれは、３つまでの後段の通常バッファを駆動することができるものとする。５段目以降で分岐して、クロック信号を９個の回路に分配するためには、同図に例示するように７段の通常バッファが必要となる。
　これに対して、駆動能力の大きな大型バッファ２１２を設けたクロック分配回路２００では、図２に例示したようにバッファの段数は５段となり、比較例よりも少なくなる。前述したように、バッファの段数が多くなるほど、クロックスキューが大きくなるため、大型バッファ２１２を設けることにより、クロックスキューを低減することができる。
　また、比較例では通常バッファの個数が１９個である。これらの通常バッファの個々の消費電力をＱワット（Ｗ）とし、配線の電力損失を除外すると、比較例のクロック分配回路の消費電力は１９Ｑである。これに対して、クロック分配回路２００では大型バッファ２１２が１個で、通常バッファ（２１１および２２１）が計１２個である。駆動能力が通常バッファの３倍の大型バッファ２１２の消費電力を３Ｑと概算すると、クロック分配回路２００の消費電力は１５Ｑとなり、比較例よりも小さくなる。
　さらに、比較例では、４段目まで分岐せず、５段目で２系統に分岐し、６段目および７段目で４系統および９系統に分岐する。これに対して、クロック分配回路２００では、４段目まで分岐せず、５段目で９系統に分岐する。このように、クロック分配回路２００では比較例に対して分岐が少ないため、配線数が少なく、配線間の配線容量の合計が小さくなる。したがって、配線の電力損失が比較例よりも小さくなる。
　［大型バッファの構成例］
　図４は、第１の実施の形態における大型バッファ２１２の一構成例を示す回路図である。この大型バッファ２１２は、それぞれがＰ型トランジスタ２１３およびＮ型トランジスタ２１４からなる偶数段（例えば、４段）の反転素子を備える。Ｐ型トランジスタ２１３およびＮ型トランジスタ２１４として、例えば、ＭＯＳ（Metal Oxide Semiconductor）トランジスタが用いられる。
　Ｐ型トランジスタ２１３およびＮ型トランジスタ２１４は、電源端子と接地端子との間において、直列に接続される。ここで、Ｐ型トランジスタ２１３は電源側に配置され、Ｐ型トランジスタ２１３およびＮ型トランジスタ２１４のゲートは、前段の素子に共通に接続される。また、Ｐ型トランジスタ２１３およびＮ型トランジスタ２１４の接続点は、後段の素子に接続される。
　通常バッファ２１１および２２１の構成は、大型バッファ２１２と同様である。ただし、大型バッファ２１２のＰ型トランジスタ２１３およびＮ型トランジスタ２１４のサイズ（ゲート幅など）は、これらの通常バッファよりも大きいものとする。ここで、一般に、ゲート電圧を一定とすると、トランジスタのサイズが大きいほど、ドレイン電流の電流値が大きくなる。このため、大型バッファ２１２が出力するクロック信号の電流値は、通常バッファよりも大きくなる。したがって、大型バッファ２１２には、通常バッファ２２１よりも多くの素子を接続することができる。これにより、バッファの段数を少なくしてクロックスキューを低減することができる。
　このように、本技術の第１の実施の形態によれば、大型バッファ２１２は、通常バッファが出力する信号よりも電流値の大きなクロック信号を分配するため、大型バッファ２１２を設けない場合よりもバッファの段数を少なくすることができる。これにより、クロックスキューを低減することができる。
　［変形例］
　上述の第１の実施の形態では、バッファによりクロック信号を分配していたが、バッファ以外の素子（インバータなど）により分配することもできる。この第１の実施の形態における変形例のクロック分配回路２００は、バッファ以外の素子によりクロック信号を分配する点において第１の実施の形態と異なる。
　図５は、第１の実施の形態の変形例におけるクロック分配回路２００および同期動作回路３００の一構成例を示す回路図である。この第１の実施の形態の変形例のクロック分配回路２００は、通常バッファ２１１および２２１の代わりに通常インバータ２１５および２２２を備え、大型バッファ２１２の代わりに大型インバータ２１６を備える点において第１の実施の形態と異なる。
　通常インバータ２１５および２２２は、前段の素子からのクロック信号を反転して後段の素子に出力するものである。この通常インバータ２１５の個数は、偶数個（例えば、２個）である。
　大型インバータ２１６は、通常インバータ２１５からのクロック信号を反転し、その反転した信号を複数の通常インバータ２２２に分配するものである。
　図６は、第１の実施の形態の変形例における大型インバータ２１６の一構成例を示す回路図である。この大型インバータ２１６は、それぞれがＰ型トランジスタ２１３およびＮ型トランジスタ２１４からなる奇数段（例えば、３段）の反転素子を備える。少なくとも２個の反転素子が必要なバッファと比較して、インバータでは、反転素子は最低１個で済む。
　なお、図７に例示するように、通常インバータ２２２の代わりにＩＣＧ（Integrated Clock Gating）セル２４０を設けることもできる。このＩＣＧセル２４０セルは、ラッチ回路２４１およびＡＮＤ（論理積）ゲート２４２を備える。ラッチ回路２４１のセット端子には、イネーブル信号ＥＮが入力され、リセット端子には、クロック信号の反転信号が入力される。また、ラッチ回路の出力端子は、ＡＮＤゲート２４２の一方の入力端子に接続される。また、ＡＮＤゲート２４２の他方の入力端子には、クロック信号が入力され、出力端子は、後段の素子（フリップフロップ３１０など）に接続される。イネーブル信号ＥＮは、クロック分配回路２００の外部の回路により生成される。
　このように、本技術の第１の実施の形態における変形例によれば、インバータ２２２などによりクロック信号を分配するため、Ｐ型トランジスタ２１３およびＮ型トランジスタ２１４からなる反転素子の個数を低減することができる。
　＜２．第２の実施の形態＞
　上述の第１の実施の形態では、１つの基板に複数のバッファを設けていたが、バッファの個数が多いほど、実装面積が増大してしまう。この第２の実施の形態のクロック分配回路２００は、実装面積を小さくした点において第１の実施の形態と異なる。
　図８は、第２の実施の形態におけるクロック分配回路２００の一構成例を示す回路図である。この第２の実施の形態のクロック分配回路２００は、下側基板２１０と、その下側基板２１０に積層された上側基板２２０とを備える。下側基板２１０には大型バッファ２１２が設けられ、上側基板２２０には、複数の通常バッファ２２１が設けられる。また、大型バッファ２１２の前段には通常バッファ２１１が設けられないものとする。
　また、上側基板２２０には、１本のクロック信号線２２５と複数のクロック信号線２２６および２０９とが配線される。クロック信号線２２５は、大型バッファ２１２の入力端子から出力端子への方向をＸ方向とし、そのＸ方向に垂直なＹ方向に沿って配線される。そして、クロック信号線２２５は、大型バッファ２１２の出力端子と、クロック信号線２２６のそれぞれとに接続される。ここで、大型バッファ２１２とクロック信号線２２５とは、配線のしやすさなどを考慮してスタックビアなどを介して接続される。クロック信号線２２６は、クロック信号線２２５と通常バッファ２２１の入力端子とに接続され、クロック信号線２０９は、通常バッファ２２１の出力端子に接続される。
　なお、下側基板２１０および下側基板２２０には電源線やグランド線も配線されるが、これらは、記載の便宜上、省略されている。
　さらに、クロック信号線２２５の幅は、クロック信号線２２６および２０９より広いものとする。このように、クロック信号線２２５を背骨（本線）として、その背骨に小骨（支線）としてクロック信号線２２６および２０９を接続する配線トポロジは、フィッシュボーン型と呼ばれる。
　また、図８における一点鎖線は、大型バッファ２１２の直下の通常バッファ（２２１）の全てを囲む多角形のうち最小面積のものを示す。この多角形の重心に略一致する位置に、大型バッファ２１２の出力端子を配置することが望ましい。大型バッファ２１２の出力端子を重心に配置することにより、通常バッファ２２１のそれぞれまでの配線距離を同じ長さに近づけることができる。
　なお、図８では、クロック信号線が網の目（二次元格子）状に配線されていないが、図９に例示するように、クロック信号線を網の目状に配線してもよい。このような配線トポロジは、メッシュ型と呼ばれる。
　上述のように、大型バッファ２１２の直下のクロック信号線２２５の幅を比較的広くすることにより、クロック信号線２２５における遅延時間を短くすることができる。ここで、クロック分配回路２００におけるクロック信号の遅延時間は、バッファにおける遅延時間と、クロック信号線における遅延時間とからなる。
　バッファにおける遅延時間Ｔｂは、例えば、次の式により求められる。
　　Ｔｂ＝Ｒｂ×Ｃ×ｋｂ　　　　　　　　　　　　　　　　・・・式１
　　ｋｂ＝｛－ｌｏｇ（Ｖout／Ｖｂ－１）｝　　　　　　　　・・・式２
上式において、Ｒｂは、バッファ内のトランジスタのオン抵抗であり、Ｃは、駆動する素子の容量である。バッファ内では、Ｎ型トランジスタ２１３およびＰ型トランジスタ２１４の一方がオン状態となるが、これらのトランジスタのそれぞれのオン抵抗は、同程度に調整されているものとする。また、Ｖoutは、駆動する素子の出力電位であり、Ｖｂは、バッファの供給電位である。遅延時間Ｔｂの単位は、例えば、ピコ秒（ｐｓ）であり、容量Ｃの単位は、例えば、フェムトファラッド（ｆＦ）である。また、オン抵抗Ｒｂの単位は、例えば、キロオーム（ｋΩ）である。
　通常バッファ２２１におけるオン抵抗Ｒｂを、１．０キロオーム（ｋΩ）とし、容量Ｃを５００フェムトファラッド（ｆＦ）とする。そして、ＶoutおよびＶｂから得られるｋｂを０．７とすると、式１より通常バッファ２２１の遅延時間Ｔｂは、約３５０ピコ秒（ｐｓ）となる。
　一方、大型バッファ２１２におけるオン抵抗Ｒｂは、トランジスタのサイズが大きいために、通常バッファ２２１より小さくなる。大型バッファ２１２におけるオン抵抗Ｒｂを例えば、０．０１キロオーム（ｋΩ）とすると、式１より大型バッファ２１２の遅延時間は、約３．５ピコ秒（ｐｓ）となる。このように、大型バッファ２１２の遅延時間は、比較的短くなる。
　また、クロック信号線における遅延時間Ｔｗは、例えば、次の式により求められる。
　　Ｔｗ＝Ｒｗ×Ｃ×ｋｗ　　　　　　　　　　　　　　　　・・・式３
　　ｋｗ＝｛－ｌｏｇ（Ｖout／Ｖｃ－１）｝　　　　　　　　・・・式４
上式において、Ｒｗは、クロック信号線の配線抵抗であり、Ｖｃは、クロック信号線の供給電位である。遅延時間Ｔｗの単位は、例えば、ピコ秒（ｐｓ）であり、配線抵抗Ｒｗの単位は、例えば、キロオーム（ｋΩ）である。
　幅の狭い方のクロック信号線２２６および２０９（支線）の配線抵抗Ｒｗを１．０キロオーム（ｋΩ）とし、容量Ｃを５００フェムトファラッド（ｆＦ）とする。そして、ＶoutおよびＶｃから得られるｋｗを０．５とすると、式３より遅延時間Ｔｂは、約２５０ピコ秒（ｐｓ）となる。
　一方、幅の広い方のクロック信号線２２５（本線）の配線抵抗Ｒｗは、クロック信号線２２６および２０９（支線）よりも小さくなる。例えば、クロック信号線２２５の幅は、クロック信号線２２６および２０９の４倍であるものとする。この場合には、配線抵抗Ｒｗが１／４となり、０．２５キロオーム（ｋΩ）となるため、式３よりクロック信号線２２５の配線遅延は、約６０ピコ秒（ｐｓ）となる。このように、クロック信号線２２５の幅を広くすることにより、遅延時間を短くすることができる。
　厳密には、クロック信号線２２５の幅を広くすることにより、配線容量も増大するが、後段の素子とのカップリング容量が支配的であるため、幅を４倍にしても、配線容量は４倍とならない。したがって、式３では配線容量の増大による遅延時間については考慮していない。
　上述のように、大型バッファ２１２を設け、支線より幅の広い本線（クロック信号線２２５）を配線することにより、少ない段数のバッファで複数のフリップフロップ３１０などを効率的に駆動することができる。
　これに対して、大型バッファ２１２を設けず、支線と幅の同じ本線を配線する構成では、式１および式３よりバッファやクロック信号線の遅延時間が増大してしまう。これにより、クロックスキューが大きくなってしまう。クロックスキューを低減するには遅延時間を調整するためのバッファを支線に追加する必要があるが、その場合には回路規模や配線数が増大してしまい、非効率的である。
　なお、積層した２つの基板（２１０および２２０）に、バッファを分散して配置しているが、３つ以上の基板を積層して、それらにバッファを分散して配置してもよい。
　図１０は、第２の実施の形態における上側基板２２０の配線レイアウトの一例を示す平面図である。上側基板２２０には、Ｙ方向に沿って本線であるクロック信号線２２５が配線され、Ｘ方向に沿って、支線であるクロック信号線２２６が配線される。また、電源線２２７およびグランド線２２８がＹ方向に沿って配線され、電源線２２９およびグランド線２３０がＸ方向に沿って配線される。これらの電源線（２２７および２２９）とグランド線（２２８および２３０）とは、通常バッファ２２１の電源端子と接地端子とに接続される。また、電源線の電源電位は、グランド線の接地電位よりも高いものとする。そして、電源線２２７は、グランド線２２８とクロック信号線２２５（本線）との間に配線される。
　このように、本技術の第２の実施の形態によれば、積層された複数の基板にバッファを分散して配置したため、単層の基板に配置する場合よりも、実装面積を小さくすることができる。
　［第１の変形例］
　上述の第２の実施の形態では、電源線２２７をグランド線２２８とクロック信号線２２５との間に配線していたが、上側基板２２０上の回路や素子をノイズ源とする電磁ノイズや静電ノイズによりクロック信号の信号品質が低下することがある。この第２の実施の形態の変形例のクロック分配回路２００は、電磁ノイズや静電ノイズを低減する点において第２の実施の形態と異なる。
　図１１は、第２の実施の形態の変形例における上側基板２２０の配線レイアウトの一例を示す平面図である。この第２の実施の形態の変形例の上側基板２２０は、クロック信号線２２５（本線）が電源線２２７とグランド線２２８との間に配線されている点において第２の実施の形態と異なる。これにより、電源線２２７とグランド線２２８とが電磁シールドや静電シールドとして機能し、上側基板２２０上の回路等をノイズ源とする電磁ノイズや静電ノイズを低減してクロック信号の信号品質を向上させることができる。
　このように、本技術の第２の実施の形態における変形例によれば、クロック信号線２２５を電源線２２７とグランド線２２８との間に配線したため、そのシールド効果により電磁ノイズや静電ノイズを低減することができる。
　＜３．第３の実施の形態＞
　上述の第２の実施の形態では、Ｙ方向に沿ってクロック信号線２２５（本線）を配線していたが、実装上、Ｙ方向において配線距離を十分に大きくすることができない場合もある。この場合には、本線をＸ方向に沿って配線する方法が考えられる。この第３の実施の形態のクロック分配回路２００は、クロック信号線２２５をＸ方向に沿って配線した点において第２の実施の形態と異なる。
　図１２は、第３の実施の形態におけるクロック分配回路２００の一構成例を示す回路図である。同図に例示するように、第３の実施の形態のクロック分配回路２００では、クロック信号線２２５は、Ｙ方向で無く、Ｘ方向に沿って配線される。
　なお、図１２では、クロック信号線が網の目（二次元格子）状に配線されていないが、図１３に例示するように、クロック信号線を網の目状に配線してもよい。
　図１４は、第３の実施の形態における上側基板２２０の配線レイアウトの一例を示す平面図である。同図に例示するように、クロック信号線２２５（本線）は、Ｘ方向に沿って配線され、クロック信号線２２６（支線）は、Ｙ方向に沿って配線される。また、クロック信号線２２５（本線）は、電源線２２９とグランド線２３０との間に配線される。
　このように、本技術の第３の実施の形態における変形例によれば、本線であるクロック信号線２２５をＸ方向に沿って配線するため、Ｙ方向において配線距離を十分に大きくすることができない基板に通常バッファ２２１を配置することができる。
　［変形例］
　上述の第３の実施の形態では、電源線２２９をグランド線２３０とクロック信号線２２５との間に配線していたが、上側基板２２０上の回路をノイズ源とする電磁ノイズや静電ノイズによりクロック信号の信号品質が低下することがある。この第３の実施の形態の変形例のクロック分配回路２００は、電磁ノイズや静電ノイズを低減する点において第３の実施の形態と異なる。
　図１５は、第３の実施の形態における上側基板２２０の配線レイアウトの一例を示す平面図である。この第３の実施の形態の変形例の上側基板２２０は、クロック信号線２２５（本線）が電源線２２９とグランド線２３０との間に配線されている点において第３の実施の形態と異なる。これにより、電源線２２９とグランド線２３０とが電磁シールドや静電シールドとして機能し、上側基板２２０上の回路をノイズ源とする電磁ノイズや静電ノイズを低減してクロック信号の信号品質を向上させることができる。
　このように、本技術の第３の実施の形態における変形例によれば、クロック信号線２２５を電源線２２９とグランド線２３０との間に配線したため、そのシールド効果により電磁ノイズや静電ノイズを低減することができる。
　なお、上述の実施の形態は本技術を具現化するための一例を示したものであり、実施の形態における事項と、特許請求の範囲における発明特定事項とはそれぞれ対応関係を有する。同様に、特許請求の範囲における発明特定事項と、これと同一名称を付した本技術の実施の形態における事項とはそれぞれ対応関係を有する。ただし、本技術は実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において実施の形態に種々の変形を施すことにより具現化することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
　なお、本技術は以下のような構成もとることができる。
（１）分配された分配クロック信号に基づいて出力クロック信号を生成して回路に出力する複数のクロック出力素子と、
　入力された入力クロック信号に基づいて前記出力クロック信号より電流値の大きなクロック信号を生成して前記複数のクロック出力素子に前記分配クロック信号として分配するクロック分配素子と
を具備する集積回路。
（２）前記クロック出力素子は、所定サイズの通常トランジスタを備え、
　前記クロック出力素子は、前記所定サイズより大きなサイズの大型トランジスタを備え、
　前記通常トランジスタは、前記出力クロック信号を生成し、
　前記大型トランジスタは、前記分配クロック信号を生成する
前記（１）記載の集積回路。
（３）前記クロック分配素子の出力端子に接続された本線と、
　前記本線に接続された支線とをさらに具備し、
　前記複数のクロック出力素子は、前記支線に挿入され、
　前記本線の幅は、前記支線より広い
前記（１）または（２）記載の集積回路。
（４）積層された２つの基板をさらに具備し、
　前記複数のクロック出力素子は、前記２つの基板の一方に配置され、
　前記クロック分配素子は、前記２つの基板の他方に配置される
前記（３）記載の集積回路。
（５）前記２つの基板の一方には、所定の電源電位の電源線と前記所定の電源電位より低い電位のグランド線と前記本線と前記支線とがさらに配置され、
　前記本線は、前記電源線と前記グランド線との間に配置される
前記（４）記載の集積回路。
（６）前記本線は、前記クロック分配素子の入力端子から出力端子への方向に垂直な方向に沿って配線される
前記（４）または（５）記載の集積回路。
（７）前記本線は、前記クロック分配素子の入力端子から出力端子への方向に沿って配線される
前記（４）または（５）記載の集積回路。
（８）前記クロック分配素子と前記複数のクロック出力素子とに接続されたクロック信号線をさらに具備し、
　前記クロック信号線は、二次元格子状に配線される
前記（１）記載の集積回路。
（９）前記複数のクロック出力素子のそれぞれは、前記分配クロック信号を反転した信号を前記出力クロック信号として出力し、
　前記クロック分配素子は、前記入力クロック信号を反転した信号を前記分配クロック信号として分配する
前記（１）から（８）のいずれかに記載の集積回路。
（１０）前記複数のクロック出力素子のそれぞれは、
　所定のイネーブル信号によりセットされ、前記入力クロック信号を反転した信号によりリセットされるラッチ回路と、
　前記ラッチ回路の出力端子と前記入力クロック信号との論理積を出力するＡＮＤゲートとを備える
前記（１）から（８）のいずれかに記載の集積回路。
（１１）前記クロック分配素子の出力端子は、前記複数のクロック出力素子の全てを含む多角形の重心に配置される
前記（１）から（１０）のいずれかに記載の集積回路。
　１０　集積回路
　１００　クロック生成部
　２００　クロック分配回路
　２１０　下側基板
　２１１、２２１　通常バッファ
　２１２　大型バッファ
　２１３　Ｐトランジスタ
　２１４　Ｎ型トランジスタ
　２１５、２２２　通常インバータ
　２１６　大型インバータ
　２２０　上側基板
　２４０　ＩＣＧセル
　２４１　ラッチ回路
　２４２　ＡＮＤ（論理積）ゲート
　３００　同期動作回路
　３１０　フリップフロップ

Claims (11)

  1. 　分配された分配クロック信号に基づいて出力クロック信号を生成して回路に出力する複数のクロック出力素子と、
    　入力された入力クロック信号に基づいて前記出力クロック信号より電流値の大きなクロック信号を生成して前記複数のクロック出力素子に前記分配クロック信号として分配するクロック分配素子と
    を具備する集積回路。
  2. 　前記クロック出力素子は、所定サイズの通常トランジスタを備え、
    　前記クロック出力素子は、前記所定サイズより大きなサイズの大型トランジスタを備え、
    　前記通常トランジスタは、前記出力クロック信号を生成し、
    　前記大型トランジスタは、前記分配クロック信号を生成する
    請求項１記載の集積回路。
  3. 　前記クロック分配素子の出力端子に接続された本線と、
    　前記本線に接続された支線とをさらに具備し、
    　前記複数のクロック出力素子は、前記支線に挿入され、
    　前記本線の幅は、前記支線より広い
    請求項１記載の集積回路。
  4. 　積層された２つの基板をさらに具備し、
    　前記複数のクロック出力素子は、前記２つの基板の一方に配置され、
    　前記クロック分配素子は、前記２つの基板の他方に配置される
    請求項３記載の集積回路。
  5. 　前記２つの基板の一方には、所定の電源電位の電源線と前記所定の電源電位より低い電位のグランド線と前記本線と前記支線とがさらに配置され、
    　前記本線は、前記電源線と前記グランド線との間に配置される
    請求項４記載の集積回路。
  6. 　前記本線は、前記クロック分配素子の入力端子から出力端子への方向に垂直な方向に沿って配線される
    請求項４記載の集積回路。
  7. 　前記本線は、前記クロック分配素子の入力端子から出力端子への方向に沿って配線される
    請求項４記載の集積回路。
  8. 　前記クロック分配素子と前記複数のクロック出力素子とに接続されたクロック信号線をさらに具備し、
    　前記クロック信号線は、二次元格子状に配線される
    請求項１記載の集積回路。
  9. 　前記複数のクロック出力素子のそれぞれは、前記分配クロック信号を反転した信号を前記出力クロック信号として出力し、
    　前記クロック分配素子は、前記入力クロック信号を反転した信号を前記分配クロック信号として分配する
    請求項１記載の集積回路。
  10. 　前記複数のクロック出力素子のそれぞれは、
    　所定のイネーブル信号によりセットされ、前記入力クロック信号を反転した信号によりリセットされるラッチ回路と、
    　前記ラッチ回路の出力端子と前記入力クロック信号との論理積を出力するＡＮＤゲートとを備える
    請求項１記載の集積回路。
  11. 　前記クロック分配素子の出力端子は、前記複数のクロック出力素子の全てを含む多角形の重心に配置される
    請求項１記載の集積回路。
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