JP2010258152A - スタンダードセルおよび半導体装置 - Google Patents

Abstract

【課題】回路動作に必要な配線を形成するための領域が広く、回路の高速動作が可能なスタンダードセルを提供する。
【解決手段】第１のＭＯＳ素子および第２のＭＯＳ素子に信号を供給するための信号線が、電源配線および接地配線の２つの配線と平行に設けられ、これら２つの配線に挟まれ、かつ、第１の導電型ＭＯＳ素子および第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置されている構成である。
【選択図】図１

Description

本発明は、スタンダードセルおよび半導体装置に関する。

集積回路の一種として、基本回路を含む半導体装置が知られている。基本回路はスタンダードセルと呼ばれている。以下に、スタンダードセルの一例を説明する。

図５（ａ）および（ｂ）は関連するスタンダードセルの構成例を示すレイアウト図である。ここでは、Ｐ型導電性の基板にスタンダードセルが設けられている場合で説明するが、Ｎ型導電性の基板であってもよい。また、スタンダードセルの平面パターンを長方形とする。

図５（ａ）および（ｂ）のスタンダードセルに共通する部分の構成を説明する。それぞれのスタンダードセルは、ＮＭＯＳ（N type- Metal Oxide Semiconductor）３２とＰＭＯＳ（P type- Metal Oxide Semiconductor）１２の２種類の導電型のＭＯＳ素子を有する構成である。基板表面にＮＭＯＳ３２が設けられ、基板に形成されたＮウェル層１０の表面にＰＭＯＳ１２が設けられている。ＮＭＯＳ３２はゲート電極３４を有し、ＰＭＯＳ１２はゲート電極１４を有する。

図５（ａ）および（ｂ）のそれぞれの図に示すＰＭＯＳ１２側であって、スタンダードセルの短辺近傍には、ＰＭＯＳ１２に電源電圧（ＶＤＤ）を印加するための電源配線（以下では、ＶＤＤ配線と称する）２１０が短辺に平行に設けられている。図に示さないコンタクトまたはスルーホールを介して、ＶＤＤ配線２１０がＰＭＯＳ１２のソース電極またはドレイン電極に接続されている。

また、図５（ａ）および（ｂ）のそれぞれの図に示すＮＭＯＳ３２側であって、スタンダードセルの短辺近傍には、ＮＭＯＳ３２に接地（ＧＮＤ）電位を印加するための接地配線（以下では、ＶＳＳ配線と称する）２１２が短辺に平行に設けられている。図に示さないコンタクトまたはスルーホールを介して、ＶＳＳ配線２１２がＮＭＯＳ３２のソース電極またはドレイン電極に接続されている。

図５（ａ）に示すスタンダードセル２００では、ＶＤＤ配線２１０の隣に所定の距離だけ離れて信号線２２０がＶＤＤ配線２１０に平行に設けられている。また、信号線２２０の隣には、信号線２２０から所定の距離だけ離れてシールド配線２２２が信号線２２０に平行に設けられている。シールド配線２２２にはＶＤＤが印加されている。信号線２２０は、ＶＤＤ配線２１０およびシールド配線２２２に挟まれている。

図５（ａ）に示すように、ＮＭＯＳ３２のゲート電極３４およびＰＭＯＳ１２のゲート電極１４のそれぞれはスルーホール２２１を介して中継配線２２４と接続されている。中継配線２２４は、スルーホール２２３を介して信号線２２０と接続されている。スルーホール２２１、２２３は層間絶縁膜（不図示）に設けられた開口に導電性材料が埋め込まれたものである。中継配線２２４は、ゲート電極１４、３４よりも上層に設けられた第１のメタル配線層に形成されている。ＶＤＤ配線２１０、ＶＳＳ配線２１２、信号線２２０およびシールド配線２２２は、第１のメタル配線層よりも上層の第２のメタル配線層に形成されている。

一方、図５（ｂ）に示すスタンダードセル２０１では、ＶＳＳ配線２１２の隣に所定の距離だけ離れて信号線２３０がＶＳＳ配線２１２に平行に設けられている。また、信号線２３０の隣には、信号線２３０から所定の距離だけ離れてシールド配線２３２が信号線２３０に平行に設けられている。シールド配線２３２には接地電位が印加されている。信号線２３０は、ＶＳＳ配線２１２およびシールド配線２３２に挟まれている。

図５（ｂ）に示すように、ＮＭＯＳ３２のゲート電極３４およびＰＭＯＳ１２のゲート電極１４のそれぞれはスルーホール２３１を介して中継配線２３４と接続されている。中継配線２３４は、スルーホール２３３を介して信号線２３０と接続されている。中継配線２３４は、ゲート電極１４、３４よりも上層に設けられた第１のメタル配線層に形成されている。ＶＤＤ配線２１０、ＶＳＳ配線２１２、信号線２３０およびシールド配線２３２は、第１のメタル配線層よりも上層の第２のメタル配線層に形成されている。

なお、図５（ａ）および（ｂ）に示すように、第２のメタル配線層には、上述した配線の他にも、スタンダードセル間を結ぶ配線などを形成するための領域が確保されている。図では、配線トラック２５０の平面パターンを点線で示している。第２のメタル配線層に形成された複数の配線間の距離は、隣り合う配線の電気的絶縁性が確保される距離である。また、信号線２２０、２３０はクロック信号を伝送するための配線である。

次に、図５（ａ）および（ｂ）のそれぞれに示したスタンダードセルにおけるノイズ対策について説明する。図５（ａ）に示したスタンダードセル２００では、信号線２２０がＶＤＤ配線２１０とシールド配線２２２に挟まれている。ＶＤＤ配線２１０とシールド配線２２２は、信号線２２０を流れるクロック信号によるノイズを遮断するシールドの役目を果たす。これと同様に、図５（ｂ）に示したスタンダードセル２０１では、信号線２３０がＶＳＳ配線２１２とシールド配線２３２に挟まれているため、信号線２３０のクロック信号によるノイズが２つの接地配線で遮断される。ノイズ低減対策の一例が、特許文献１に開示されている。

特開平６−７７４０３号公報

上述したように、図５（ａ）および（ｂ）に示したスタンダードセルでは、ノイズ低減のためにシールド配線を別途設ける必要があり、第２のメタル配線層において、回路動作のための配線が形成される領域（以下では、「配線形成領域」と称する）の面積を圧迫することになる。この問題について図５（ａ）を参照して具体的に説明する。もしシールド配線２２２がなければ、第２のメタル配線層の配線形成領域に配線トラック２５０を１０本設けることができるが、図５（ａ）示すように、配線トラック２５０を９本しか設けることができない。このように、シールド配線が別途必要になるため、第２のメタル配線層に設けることが可能な、回路動作用の配線の数が少なくなってしまうという問題がある。

また、上述のスタンダードセルの構成では、余分な寄生容量が信号線に付加されてしまうことで、回路動作が遅くなるという問題がある。その理由を図５（ａ）の場合で詳しく説明する。図６は図５（ａ）に示したレイアウト図から配線トラックおよびシールド配線のパターンを取り除いた図である。

ノイズ対策用のシールドを余分に増やさないようにするために、ＶＤＤ配線２１０をそのシールドの１つとして利用し、それに伴って信号線２２０をＶＤＤ配線２１０の隣に設けている。図６に示すように、信号線２２０は、平面パターンが長方形のスタンダードセル２００において、ＰＭＯＳ側の短辺に近い側に設けられている。そのため、中継配線２２４のパターンを信号線２２０からＮＭＯＳ３２のゲート電極３４まで伸ばす必要がある。

中継配線２２４のうち信号線２２０からＰＭＯＳ１２のゲート電極１４までの冗長部分２５０は、信号線２２０をスタンダードセル２００の中央近辺よりもスタンダードセル２００の短辺に近い側に配置したことで、必要になった部位であり、この冗長部分２５０による寄生容量が信号線２２０に余分に付加されてしまうことになる。このことは、図５（ｂ）に示したスタンダードセル２０１についても同様である。

本発明のスタンダードセルは、第１のＭＯＳ素子および第２のＭＯＳ素子に信号を供給するための信号線が、電源配線および接地配線の２つの配線と平行に設けられ、これら２つの配線に挟まれ、かつ、第１の導電型ＭＯＳ素子および第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置されている構成である。

本発明では、スタンダードセル内の電源配線および接地配線が信号線からのノイズに対するシールドとして機能するため、シールド専用の配線を別途設ける必要がない。また、第１の導電型ＭＯＳ素子および第２の導電型ＭＯＳ素子のそれぞれから等しい距離に信号線が配置されているため、信号線とＭＯＳ素子のゲート電極とを結ぶ配線の距離が長くなるのが抑制され、信号線に付加される寄生容量が低減する。

本発明の半導体装置は、本発明のスタンダードセルを複数有し、複数のスタンダードセルが、電源配線、接地配線および信号線を共有している構成である。

本発明によれば、回路動作に必要な配線を形成するための領域が広くなるとともに、回路の高速動作が可能になる。

第１の実施形態におけるスタンダードセルの一構成例を示すレイアウト図である。 図１に示したスタンダードセルを含む半導体装置の一構成例を示すブロック図である。 第２の実施形態における半導体装置の一構成例を示すレイアウト図である。 図３に示したスタンダードセルの組を複数含む半導体装置の一構成例を示すブロック図である。 関連するスタンダードセルの構成例を示すレイアウト図である。 図５（ａ）に示したレイアウト図から配線トラックおよびシールド配線のパターンを取り除いた図である。

（第１の実施形態）
本実施形態のスタンダードセルの構成を説明する。図１は本実施形態のスタンダードセルの一構成例を示すレイアウト図である。図１は、基板面に対して垂直上方からスタンダードセルを見下ろしたときのレイアウトを示す。なお、図５（ａ）および（ｂ）で説明した構成と同様な構成については同一の符号を付し、その詳細な説明を省略する。

本実施形態のスタンダードセル５では、信号線４０が、ＶＤＤ配線４２およびＶＳＳ配線４４の２つの配線と平行に設けられ、これら２つの配線に挟まれている。そして、信号線４０は、図１に示すレイアウトで、ＮＭＯＳ３２およびＰＭＯＳ１２の中間に配置されている。

図１では、Ｎウェル層１０の周囲の４辺のうち１つの辺が、信号線４０と重なっているため表示されていない。図１に示すレイアウトで信号線４０に重なる、Ｎウェル層１０の周囲の１つの辺が、ＮＭＯＳ形成領域とＰＭＯＳ形成領域の境界に相当する。本実施形態では、ＮＭＯＳ形成領域とＰＭＯＳ形成領域の境界であるＰＮ境界部の上に信号線４０が設けられている。

本実施形態では、信号線４０はクロック信号を伝送するための配線であるが、信号線４０の伝送対象の信号はクロック信号に限らない。

図１では、ＶＤＤ配線４２およびＶＳＳ配線４４を一点鎖線で示している。ＶＤＤ配線４２は、図５（ａ）および（ｂ）に示したＶＤＤ配線２１０とは配置が異なるだけで、その役割はＶＤＤ配線２１０と同様である。また、ＶＳＳ配線４４は、図５（ａ）および（ｂ）に示したＶＳＳ配線２１２とは配置が異なるだけで、その役割はＶＳＳ配線２１２と同様である。そのため、本実施形態では、ＶＤＤ配線４２およびＶＳＳ配線４４について、図５（ａ）および（ｂ）を参照して説明した内容と異なる点について説明する。

ＮＭＯＳ３２のゲート電極３４およびＰＭＯＳ１２のゲート電極１４のそれぞれはスルーホール４１を介して中継配線４６と接続されている。中継配線４６は、スルーホール４３を介して信号線４０と接続されている。スルーホール４１、４３は層間絶縁膜（不図示）に設けられた開口に導電性材料が埋め込まれたものである。中継配線４６は、ゲート電極１４、３４よりも上層に設けられた第１のメタル配線層に形成されている。信号線４０、ＶＤＤ配線４２およびＶＳＳ配線４４は、第１のメタル配線層よりも上層の第２のメタル配線層に形成されている。

ＶＤＤ配線４２および信号線４０の最短距離と、ＶＳＳ配線４４および信号線４０の最短距離のそれぞれは、少なくとも配線間の電気的絶縁性が確保される距離である。

上述したことから、信号線４０は、ＮＭＯＳ３２とＰＭＯＳ１２が形成された層とは異なる層に設けられているが、ＮＭＯＳ３２およびＰＭＯＳ１２のそれぞれから等しい距離に配置されていることがわかる。

次に、本実施形態のスタンダードセルの構成による作用を説明する。

図１に示すスタンダードセル５では、信号線４０がＶＤＤ配線４２とＶＳＳ配線４４とに挟まれた構成である。ＶＤＤ配線４２およびＶＳＳ配線４４が信号線４０から発生するノイズに対するシールドの役目を果たす。ノイズ源となる信号線４０が他の信号配線と分離されているため、干渉ノイズが低減でき、スタンダードセル５の安定動作が可能となる。また、ＶＤＤ配線４２やＶＳＳ配線４４とは別にシールド配線を設ける必要がないので、第２のメタル配線層の配線形成領域の面積がより広くなる。

また、ＰＭＯＳ形成領域とＮＭＯＳ形成領域の境界であるＰＮ境界部の上部に、ノイズ源となる信号線４０が配置されている。ＰＮ境界部に対応する、配線層の位置に信号線４０が配置されているため、ＮＭＯＳ３２およびＰＭＯＳ１２のどちらからも信号線４０までの距離が同等になる。つまり、ＮＭＯＳ３２のゲート電極３４から信号線４０までの距離と、ＰＭＯＳ１２のゲート電極１４から信号線４０までの距離とが同等となる。図１に示す中継配線４６では、図６に示した冗長部分２５０が不要となり、図６に示したスタンダードセル２００よりも中継配線のパターンの長さが短くて済む。その結果、図６に示した冗長部分２５０に相当する部位の寄生容量が低減する。

次に、本実施形態のスタンダードセルを複数有する半導体装置の構成を説明する。図２は本実施形態のスタンダードセルを含む半導体装置の一構成例を示すブロック図である。

図２に示す半導体装置は、複数のスタンダードセル５１〜６４と、信号線４０ａ、４０ｂと、ＶＤＤ配線４２ａ、４２ｂと、ＶＳＳ配線４４ａ、４４ｂとを有する。スタンダードセル５１〜５６が一定の方向に順に並んでいる。スタンダードセル５１〜５６の第２のメタル配線層に、信号線４０ａ、ＶＤＤ配線４２ａおよびＶＳＳ配線４４ａが設けられている。信号線４０ａ、ＶＤＤ配線４２ａおよびＶＳＳ配線４４ａは、スタンダードセル５１〜５６を跨ぐように配置され、スタンダードセル５１〜５６に共有されている。ＶＤＤ配線４２ａおよびＶＳＳ配線４４ａは、信号線４０ａを挟んでおり、信号線４０ａからのノイズに対するシールドとして機能する。

また、図２に示すように、スタンダードセル５７〜６４が一定の方向に順に並んでいる。スタンダードセル５７〜６４の第２のメタル配線層に、信号線４０ｂ、ＶＤＤ配線４２ｂおよびＶＳＳ配線４４ｂが設けられている。信号線４０ｂ、ＶＤＤ配線４２ｂおよびＶＳＳ配線４４ｂは、スタンダードセル５７〜６４を跨ぐように配置され、スタンダードセル５７〜６４に共有されている。ＶＤＤ配線４２ｂおよびＶＳＳ配線４４ｂは、信号線４０ｂを挟んでおり、信号線４０ｂからのノイズに対するシールドとして機能する。

Ｎウェル層１０ａ、１０ｂは上記Ｎウェル層１０に相当する。ＶＤＤ配線４２ａ、４２ｂは上述のＶＤＤ配線４２に相当し、ＶＳＳ配線４４ａ、４４ｂは上述のＶＳＳ配線４４に相当する。信号線４０ａ、４０ｂ、ＶＤＤ配線４２ａ、４２ｂ、およびＶＳＳ配線４４ａ、４４ｂは第２のメタル配線層に設けられている。図２に示さないが、スタンダードセル５１から６４のそれぞれには、図１に示したＮＭＯＳ３２、ＰＭＯＳ１２および中継配線４６などが図１と同様に設けられている。

図２に示す半導体装置では、スタンダードセル５１、５４、５５が信号線４０ａと接続され、スタンダードセル５８、６１、６４が信号線４０ｂと接続されている。スタンダードセル５１、５４、５５、５８、６１、６４のそれぞれに、図１に示した中継配線４６およびスルーホール４３を模式的に示している。

なお、信号線４０ａと接続されるスタンダードセルは図２に示したスタンダードセル５１、５４、５５にかぎらず、信号線４０ｂと接続されるスタンダードセルは図２に示したスタンダードセル５８、６１、６４にかぎらない。図２に示すように、半導体装置内の複数のスタンダードセルのうち、信号線４０ａおよび信号線４０ｂのうちいずれの信号線も接続されないスタンダードセルがあってもよい。

本実施形態によれば、信号線用のシールドとしてシールド専用の配線を別途設ける必要がなく、回路動作に必要な配線を形成するための領域を広くできる。その理由は、スタンダードセル内の電源配線およびスタンダードセル内接地配線をシールドとして用いているためである。

また、信号線に対して余分な寄生容量を付けることなく、回路の高速動作が可能になる。その理由は、ＰＮ境界部の上部に信号線を設けたことで、必要最低限の配線長の中継配線で信号線とＮＭＯＳおよびＰＭＯＳのゲート電極とを接続することが可能になるからである。

（第２の実施形態）
本実施形態は、複数種の信号線に対応して複数のスタンダードセルを含む半導体装置に関するものである。複数種の信号線とは、例えば、信号線毎に信号のパルスの周期が異なる場合である。

本実施形態の半導体装置の構成を説明する。図３は本実施形態における半導体装置の一構成例を示すレイアウト図である。なお、第１の実施形態と同様な構成については同一の符号を付し、同様な点については詳細な説明をせず、主に異なる点について説明する。

図３に示すように、本実施形態の半導体装置は、スタンダードセル７０ａ、７０ｂと、ＶＤＤ配線７１、７３と、ＶＳＳ配線４４と、スタンダードセル７０ａに接続される信号線４０ａと、スタンダードセル７０ｂに接続される信号線４０ｂとを有する。そして、信号線４０ａはＶＤＤ配線７１とＶＤＤ配線７３とに挟まれ、信号線４０ｂはＶＤＤ配線７３とＶＳＳ配線４４とに挟まれている構成である。

本実施形態では、図１に示したＶＤＤ配線４２がＶＤＤ配線７１とＶＤＤ配線７３とに分離されている。ＶＤＤ配線７３もシールド配線としての役目を果たす。ＶＤＤ配線７３は、ＶＤＤ配線７１およびＶＳＳ配線４４と同じ第２のメタル配線層に形成され、これら２つの配線の間に、２つの配線に平行に設けられている。図３では、ＶＤＤ配線７１、７３およびＶＳＳ配線４４を一点鎖線で示している。

スタンダードセル７０ａは、ＮＯＭＳ３２ａおよびＰＭＯＳ１２ａを有する。スタンダードセル７０ｂは、ＮＭＯＳ３２ｂおよびＰＭＯＳ１２ｂを有する。ＶＤＤ配線７１はスタンダードセル７０ａ、７０ｂに電源電圧を供給し、ＶＳＳ配線４４はスタンダードセル７０ａ、７０ｂに接地電位を印加する。なお、ＶＤＤ配線７３がスタンダードセル７０ａ、７０ｂに電源電圧を供給してもよい。

本実施形態では、信号線４０ａと信号線４０ｂは種類の異なる信号線とする。例えば、信号線４０ａが伝送する信号と信号線４０ｂが伝送する信号は、パルスの周期が異なっている。信号線４０ａ、４０ｂは第２のメタル配線層に設けられている。

信号線４０ａは、ＶＤＤ配線７１とＶＳＳ配線４４の２つの配線の間に、これら２つの配線に平行に設けられている。信号線４０ａは、スルーホール７２ａおよび中継配線７５ａを介して、ＰＭＯＳ１２ａのゲート電極１４ａおよびＮＭＯＳ３２ａのゲート電極３４ａのそれぞれと接続されている。

信号線４０ｂは、ＶＤＤ配線７１とＶＳＳ配線４４の２つの配線の間に、これら２つの配線に平行に設けられている。信号線４０ｂは、スルーホール７２ｂおよび中継配線７５ｂを介して、ＰＭＯＳ１２ｂのゲート電極１４ｂおよびＮＭＯＳ３２ｂのゲート電極３４ｂのそれぞれと接続されている。中継配線７５ａ、７５ｂは第１のメタル配線層に形成されている。なお、第１のメタル配線層および第２のメタル配線層については、第１の実施形態と同様であるため、その説明を省略する。

本実施形態では、第１の信号線が２つの電源配線に挟まれ、第２の信号線が電源配線と接地配線とに挟まれている。そのため、各信号線からのノイズを電源配線および接地配線でシールドすることができる。また、１つのシールド線を２つの信号線で挟む構成により、１つのシールド配線が２つの信号線のノイズ対策に共用されるため、配線形成領域を広くとることができる。また、２つの信号線が電源配線および接地配線の間に設けられ、２つの信号線の一方は電源配線に隣接し、他方は接地配線に隣接し、かつ、２つの信号線は１つのシールド線を挟む構成である。そのため、スタンダードセルの設計上、スタンダードセルの中央寄りに２つの信号線が設けられ、各信号線からＮＭＯＳおよびＰＭＯＳのそれぞれとゲート電極を接続するための中継配線の長さが必要以上に長くなるのを防げる。

また、図３に示すように、ＰＮ境界部に対応する、第２のメタル配線層の位置に信号線４０ａが配置されてもよい。この場合、ＰＮ境界部に対応する位置の信号線から中継配線がＮＭＯＳとＰＭＯＳのそれぞれにパターンが伸びるため、図６に示した冗長部分２５０が不要となる。

さらに、図３に示すように、信号線４０ａ、４０ｂを、スタンダードセル７０ａのＮＭＯＳ１２ａおよびＰＭＯＳ３２ａに挟まれる領域、かつ、スタンダードセル７０ｂのＮＭＯＳ１２ａおよびＰＭＯＳ３２ｂに挟まれる領域に対応する、第２のメタル配線層の領域に設けてもよい。この場合、スタンダードセル７０ａ、７０ｂのより中央近くに信号線が配置されるため、２つの信号線のそれぞれから伸びる中継配線について図６に示した冗長部分２５０が不要となるとともに、配線形成領域の面積をより広くすることが可能となる。

次に、図３に示したスタンダードセル７０ａ、７０ｂの組み合わせを複数有する半導体装置について説明する。図４は図３に示したスタンダードセルの組を複数含む半導体装置の一構成例を示すブロック図である。

スタンダードセル８１、８３、８５が図３に示したスタンダードセル７０ａに相当し、スタンダードセル８２、８４、８６が図３に示したスタンダードセル７０ｂに相当する。スタンダードセル８１、８３、８５が信号線４０ａと接続され、スタンダードセル８２、８４、８６が信号線４０ｂと接続されている。

図４に示すスタンダードセル８１、８３、８５のそれぞれに、図３に示した中継配線７５ａおよびスルーホール７４ａを模式的に示している。また、図４に示すスタンダードセル８２、８４、８６のそれぞれに、図３に示した中継配線７５ｂおよびスルーホール７４ｂを模式的に示している。

ここでは、図４に、スタンダードセル７０ａとスタンダードセル７０ｂが交互に配置されている場合を示しているが、これら２種類のタイプのセルが交互に配置される場合に限らない。スタンダードセル７０ａまたはスタンダードセル７０ｂのいずれかのタイプが連続する部分があってもよい。

本実施形態では、半導体装置に複数種の信号線が設けられる場合であっても、複数種の信号線に対してシールド配線を共用しているため、シールド配線の数が増えるのを抑制できる。また、共用のシールド配線は元の電源配線を分離して形成されているため、配線形成領域の面積が小さくなるのを防げる。

なお、本実施形態では、図１に示したＶＤＤ配線４２をＶＤＤ配線７１とＶＤＤ配線７３に分離していたが、ＶＤＤ配線４２の代わりにＶＳＳ配線４４を２つに分離しもよい。この場合、分離したＶＳＳ配線のうち１つがＶＤＤ配線７３の代わりのシールド配線となる。また、ＰＮ境界部の上部に信号線４０ａを配置する場合で説明したが、信号線４０ａの代わりに信号線４０ｂを配置してもよい。

また、第１および第２の実施形態では、Ｐ型基板の場合で説明したが、Ｎ型基板を用いてもよい。この場合、Ｎウェル層１０の代わりにＰウェル層が設けられ、Ｐウェル層にＮＭＯＳ素子が形成される。Ｎ型基板を用いた場合の本発明のスタンダードセルおよび半導体装置は、上述の実施形態と同様であり、説明が重複するため、その詳細な説明を省略する。

本発明を、スタンダードセルの設計、およびスタンダードセルを用いたブロック設計に適用することができる。

５、５１〜６４、７０ａ、７０ｂ、８１〜８６ スタンダードセル
１０、１０ａ、１０ｂ Ｎウェル層
１２、１２ａ、１２ｂ ＰＭＯＳ
３２、３２ａ、３２ｂ ＮＭＯＳ
１４、１４ａ、１４ｂ ＰＭＯＳゲート電極
３４、３４ａ、３４ｂ ＮＭＯＳゲート電極
４０、４０ａ、４０ｂ 信号線
４１、４３、７２ａ、７２ｂ、７４ａ、７４ｂ スルーホール
４２、４２ａ、４２ｂ、７１、７３ ＶＤＤ配線（電源配線）
４４、４４ａ、４４ｂ ＶＳＳ配線（接地配線）
４６、７５ａ、７５ｂ 中継配線

Claims (5)

1. 第１の導電型ＭＯＳ素子と、
   前記第１の導電型ＭＯＳ素子とは反対の導電性の第２の導電型ＭＯＳ素子と、
   前記第１の導電型ＭＯＳ素子に電源電圧を供給するための電源配線と、
   前記第２の導電型ＭＯＳ素子に接地電位を印加するための接地配線と、
   前記電源配線および前記接地配線と同一の配線層に設けられ、前記第１の導電型ＭＯＳ素子および前記第２の導電型ＭＯＳ素子のそれぞれのゲート電極に信号を供給するための信号線と、を有し、
   前記信号線は、前記電源配線および前記接地配線の２つの配線と平行に設けられ、該２つの配線に挟まれ、かつ、前記第１の導電型ＭＯＳ素子および前記第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置された、スタンダードセル。
2. 請求項１記載のスタンダードセルを複数有し、
   複数の前記スタンダードセルが、前記電源配線、前記接地配線および前記信号線を共有している、半導体装置。
3. 第１の導電型ＭＯＳ素子および該第１の導電型ＭＯＳ素子とは反対の導電性の第２の導電型ＭＯＳ素子を含む第１のスタンダードセルならびに第２のスタンダードセルと、
   前記第１および第２のスタンダードセルに電源電圧を供給するための電源配線と、
   前記第１および第２のスタンダードセルに接地電位を印加するための接地配線と、
   前記電源配線および前記接地配線の２つの配線と同一の配線層で、該２つの配線の間に該２つの配線に平行に設けられ、前記第１のスタンダードセルの前記第１の導電型ＭＯＳ素子および前記第２の導電型ＭＯＳ素子のそれぞれのゲート電極に信号を供給するための第１の信号線と、
   前記２つの配線と同一の配線層で、該２つの配線の間に該２つの配線に平行に設けられ、前記第２のスタンダードセルの前記第１の導電型ＭＯＳ素子および前記第２の導電型ＭＯＳ素子のそれぞれのゲート電極に信号を供給するための第２の信号線と、
   前記２つの配線と同一の配線層で、該２つの配線の間に該２つの配線に平行に設けられ、前記電源電圧または前記接地電位が印加されるシールド配線と、を有し、
   前記第１の信号線は、前記電源配線および前記接地配線のうちの一方と前記シールド線とに挟まれ、
   前記第２の信号線は、前記電源配線および前記接地配線のうちの他方と前記シールド線とに挟まれている、半導体装置。
4. 前記第１または第２の信号線は、前記第１のスタンダードセルの前記第１の導電型ＭＯＳ素子および前記第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置され、かつ、前記第２のスタンダードセルの前記第１の導電型ＭＯＳ素子および前記第２の導電型ＭＯＳ素子のそれぞれから等しい距離に配置された、請求項３記載の半導体装置。
5. 前記第１および第２の信号線が、前記第１のスタンダードセルの前記第１および第２の導電型ＭＯＳ素子に挟まれる領域、かつ、前記第２のスタンダードセルの前記第１および第２の導電型ＭＯＳ素子に挟まれる領域に対応する、前記配線層の領域に設けられている、請求項３または４記載の半導体装置。

Images