JP5008872B2 - 半導体集積装置 - Google Patents
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Description
本発明の第1の実施形態に係る半導体集積装置のレイアウト構成を図1に示す。
次に、本発明の第2の実施形態に係る半導体集積装置のレイアウト構成を図3に示す。これは、第1シールド配線102に第2シールド配線103よりも低い電圧を与えるようにしたものである。なお、第1の実施形態と同様の構成には同一符号を付与して説明を省略する。
次に、本発明の第3の実施形態に係る半導体集積装置のレイアウト構成を図4に示す。これは、半導体製造プロセスの種類により、ゲート電極である配線層115を多層ポリシリコン(例えば、2層のポリシリコン)で形成したものである。なお、第1、第2の実施形態と同様の構成には同一符号を付与して説明を省略する。
次に、本発明の第4の実施形態に係る半導体集積装置のレイアウト構成を図5に示す。図5は、配線層116のみを上部から(図1の119側から130側へ向けて)透視したものである。本実施形態は、異なる電位を持つシールド配線102′(図1の102に相当する)、シールド配線103を併せて配線層116の一部を形成したものである。なお、第1の実施形態と同様の構成には同一符号を付与して説明を省略する。
次に、本発明の第5の実施形態に係る半導体集積装置のレイアウト構成を図6に示す。これは、被シールド配線(図1の101に相当する)を複数設けたものである。なお、第1から第4の実施形態と同様の構成には同一符号を付与して説明を省略する。
次に、本発明の第6の実施形態に係る半導体集積装置のレイアウト構成を図7に示す。これは、第5の実施形態に示した被シールド配線101a、101bに対向する第2シールド配線103a、103bを共通化し、1つの第2シールド配線103としたものである。なお、第1から第5の実施形態と同様の構成には同一符号を付与して説明を省略する。
次に、本発明の第7の実施形態に係る半導体集積装置のレイアウト構成を図8に示す。これは、第6の実施形態の被シールド配線101a、101b間に配置した第1シールド配線(図7の第1シールド配線102から配線層117、コンタクト112、配線層118にわたって連通するものに相当する)を省いたものである。なお、第1から第6の実施形態と同様の構成には同一符号を付与して説明を省略する。
次に、本発明の第8の実施形態に係る半導体集積装置のレイアウト構成を図9に示す。これは、第1から第7の実施形態のいずれかに示したシールド配線方法を適用して、複数のディジタル信号配線とアナログ信号配線を分離したものである。なお、第1から第7の実施形態と同様の構成には同一符号を付与して説明を省略する。
次に、本発明の第9の実施形態に係る半導体集積装置のレイアウト構成を図10に示す。これは、アナログ回路202a、202b、ディジタル信号処理回路204及びクロック発生回路203を1チップに搭載したものである。また、図10のY−Y′断面を図11に示す。なお、第1から第8の実施形態と同様の構成には同一符号を付与して説明を省略する。
次に、本発明の第10の実施形態に係る半導体集積装置のレイアウト構成を図12に示す。図12は、配線層115、116、拡散131′を上部から(図1の119側から130側へ向けて)透視したものである。これは、第2の実施形態と第4の実施形態を組み合わせたものである。なお、第1から第4の実施形態と同様の構成には同一符号を付与して説明を省略する。
次に、本発明の第11の実施形態に係る半導体集積装置のレイアウト構成を図13に示す。図13は、ポリシリコン層115a、115b、配線層116、拡散131′を上部から(図1の119側から130側へ向けて)透視したものである。これは、第3の実施形態と第4の実施形態を組み合わせたものである。なお、第1から第4の実施形態と同様の構成には同一符号を付与して説明を省略する。
101 被シールド配線
102、103 シールド配線
104 信号線
110、111、112 コンタクト
115、116、117、118、119 配線層
120、121、122、123 絶縁膜
130 基板
131、132 拡散
201 シールド配線領域
202a、202b アナログ回路
203 クロック発生回路
204 ディジタル信号処理回路
Claims (8)
- 基板上に、少なくとも、第1の電位が与えられる第1のシールド配線が設けられた第1の配線層と、前記第1の電位とは異なる第2の電位が与えられる第2のシールド配線が設けられた第2の配線層と、シールド対象の被シールド配線が設けられた第3の配線層と、前記第1、前記第2及び前記第3の配線層を接続する接続手段と、を備え、
前記第1の配線層と前記第2の配線層との間に前記第3の配線層を設け、前記第1のシールド配線に接続された前記接続手段が、前記被シールド配線を挟んで前記第1の配線層から前記第3の配線層を介して前記第2の配線層まで連通するようにして、前記第1のシールド配線と前記第1のシールド配線に接続された前記接続手段と前記第2のシールド配線とで前記被シールド配線の周りを囲み、シールドするようにしたことを特徴とする半導体集積装置。 - 請求項1に記載の半導体集積装置において、
前記基板に形成された拡散と、前記拡散に接するゲート酸化膜と、前記ゲート酸化膜上に形成されたポリシリコン層と、を備え、
前記拡散に前記第1のシールド配線を接続し、前記ポリシリコン層に前記第2のシールド配線を接続して、前記ポリシリコン層及び前記ゲート酸化膜と前記基板との間の結合容量を付加するようにしたことを特徴とする半導体集積装置。 - 請求項1に記載の半導体集積装置において、
前記基板に形成された拡散と、前記拡散に接する第1のゲート酸化膜と、前記第1のゲート酸化膜上に形成された第1のポリシリコン層と、前記第1のポリシリコン層上に形成された第2のゲート酸化膜と、前記第2のゲート酸化膜上に形成された第2のポリシリコン層と、を備え、
前記第1のポリシリコン層に前記第2のシールド配線を接続し、前記拡散及び前記第2のポリシリコン層に前記第1のシールド配線を接続し、前記第1のポリシリコン層と前記第2のポリシリコン層との間の寄生容量を付加するようにしたことを特徴とする半導体集積装置。 - 請求項1に記載の半導体集積装置において、
前記第2の配線層に前記第1及び前記第2のシールド配線を櫛歯状に組み合わせて設け、前記第1の配線層と前記第2の配線層との間の寄生容量を付加するようにしたことを特徴とする半導体集積装置。 - 基板上に、少なくとも、第1の電位が与えられる第1のシールド配線が設けられた第1の配線部と、前記第1の電位とは異なる第2の電位が与えられる第2のシールド配線が設けられた第2の配線部と、前記第2の配線部と同一の層に形成され、第2の電位が与えられる第3のシールド配線が設けられた第3の配線部と、シールド対象の第1の被シールド配線が設けられた第4の配線部と、前記第4の配線部と同一の層に形成され、シールド対象の第2の被シールド配線が設けられた第5の配線部と、前記第1、前記第2及び前記第4の配線部を接続する第1の接続手段と、前記第1、前記第3及び前記第5の配線部を接続する第2の接続手段と、を備え、
前記第1の配線部と前記第2の配線部との間に前記第4の配線部を設け、前記第1のシールド配線に接続された前記第1の接続手段が、前記第1の被シールド配線を挟んで前記第1の配線部から前記第4の配線部を介して前記第2の配線部まで連通するようにして、前記第1のシールド配線と前記第1のシールド配線に接続された前記第1の接続手段と前記第2のシールド配線とで前記第1の被シールド配線の周りを囲むと共に、前記第1の配線部と前記第3の配線部との間に前記第5の配線部を設け、前記第1のシールド配線に接続された前記第2の接続手段が、前記第2の被シールド配線を挟んで前記第1の配線部から前記第5の配線部を介して前記第3の配線部まで連通するようにして、前記第1のシールド配線と前記第1のシールド配線に接続された前記第2の接続手段と前記第3のシールド配線とで前記第2の被シールド配線の周りを囲み、前記第1の被シールド配線と前記第2の被シールド配線を個別にシールドするようにしたことを特徴とする半導体集積装置。 - 基板上に、少なくとも、第1の電位が与えられる第1のシールド配線が設けられた第1の配線部と、前記第1の電位とは異なる第2の電位が与えられる第2のシールド配線が設けられた第2の配線部と、シールド対象の第1の被シールド配線が設けられた第3の配線部と、前記第3の配線部と同一の層に形成され、シールド対象の第2の被シールド配線が設けられた第4の配線部と、前記第1、前記第2及び前記第3の配線部を接続する第1の接続手段と、前記第1、前記第2及び前記第4の配線部を接続する第2の接続手段と、前記第1、前記第3及び前記第4の配線部を接続する第3の接続手段と、を備え、
前記第1の配線部と前記第2の配線部との間に前記第3及び前記第4の配線部を設け、前記第1のシールド配線に接続された前記第1の接続手段が、前記第1の被シールド配線と対向して前記第1の配線部から前記第3の配線部を介して前記第2の配線部まで連通し、前記第1のシールド配線に接続された前記第2の接続手段が、前記第2の被シールド配線と対向して前記第1の配線部から前記第4の配線部を介して前記第2の配線部まで連通し、前記第1のシールド配線に接続された前記第3の接続手段が、前記第1及び前記第2の被シールド配線の間を通って前記第1の配線部から前記第3及び前記第4の配線部まで連通するようにして、前記第1のシールド配線と前記第1のシールド配線に接続された前記第1及び前記第3の接続手段と前記第2のシールド配線とで前記第1の被シールド配線の周りを囲むと共に、前記第1のシールド配線と前記第1のシールド配線に接続された前記第2及び前記第3の接続手段と前記第2のシールド配線とで前記第2の被シールド配線の周りを囲み、前記第1及び前記第2の被シールド配線に対して前記第2のシールド配線を兼用してシールドするようにしたことを特徴とする半導体集積装置。 - 請求項5又は請求項6に記載の半導体集積装置において、
前記第1及び前記第2の被シールド配線の一方をアナログ信号用の被シールド配線とし、他方をディジタル信号用の被シールド配線としたことを特徴とする半導体集積装置。 - アナログ回路とディジタル信号処理回路を1チップに搭載し、前記アナログ回路と前記ディジタル信号処理回路を分離すると共に、アナログ信号用の被シールド配線とディジタル信号用の被シールド配線を設置するシールド配線領域を設け、前記シールド配線領域は、請求項6に記載の半導体集積装置の構成を有し、前記シールド配線領域内の前記アナログ信号用の被シールド配線と前記ディジタル信号用の被シールド配線を分離してシールドするようにしたことを特徴とする半導体集積装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006017864A JP5008872B2 (ja) | 2005-02-02 | 2006-01-26 | 半導体集積装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005026600 | 2005-02-02 | ||
JP2005026600 | 2005-02-02 | ||
JP2006017864A JP5008872B2 (ja) | 2005-02-02 | 2006-01-26 | 半導体集積装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006245551A JP2006245551A (ja) | 2006-09-14 |
JP5008872B2 true JP5008872B2 (ja) | 2012-08-22 |
Family
ID=37051572
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006017864A Expired - Fee Related JP5008872B2 (ja) | 2005-02-02 | 2006-01-26 | 半導体集積装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5008872B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7999361B1 (en) * | 2010-02-19 | 2011-08-16 | Altera Corporation | Shielding structure for transmission lines |
JP5847527B2 (ja) | 2011-10-13 | 2016-01-27 | ルネサスエレクトロニクス株式会社 | ディジタル制御発振装置および高周波信号処理装置 |
JP2013222851A (ja) * | 2012-04-17 | 2013-10-28 | Denso Corp | 半導体集積回路 |
JP2018206883A (ja) * | 2017-06-01 | 2018-12-27 | 新日本無線株式会社 | 半導体高周波集積回路 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0396267A (ja) * | 1989-09-08 | 1991-04-22 | Fujitsu Ltd | 半導体集積回路装置 |
JPH08102525A (ja) * | 1994-09-30 | 1996-04-16 | Hitachi Ltd | 半導体集積回路装置 |
JP2912184B2 (ja) * | 1995-03-30 | 1999-06-28 | 日本電気株式会社 | 半導体装置 |
JP2000049286A (ja) * | 1996-01-29 | 2000-02-18 | Toshiba Microelectronics Corp | 半導体装置 |
JP2000101022A (ja) * | 1998-09-21 | 2000-04-07 | Seiko Epson Corp | 半導体集積回路装置 |
JP2000269211A (ja) * | 1999-03-15 | 2000-09-29 | Nec Corp | 半導体装置 |
-
2006
- 2006-01-26 JP JP2006017864A patent/JP5008872B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2006245551A (ja) | 2006-09-14 |
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JP3805662B2 (ja) | 半導体集積回路 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20081027 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111226 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120110 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120312 |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120530 |
|
R150 | Certificate of patent or registration of utility model |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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