JP2013222851A - 半導体集積回路 - Google Patents

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Abstract

【課題】クロックジッタの発生が抑制された半導体集積回路を提供する。
【解決手段】トランジスタ（１１）から成る内部回路（３０）及びクロック生成回路（５０）が半導体基板（１０）に形成された半導体集積回路であって、クロック生成回路は、リングオシレータ（５１）を有し、半導体基板は、第１導電型であり、トランジスタは、第１導電型の第１ウェル（１３）と、第１ウェルに形成された第２導電型の第２ウェル（１４，１５）及び第１導電型の第３ウェル（１６）と、を有し、１つの第１ウェルに形成された２つの第２ウェルが、トランジスタの端子としての機能を果たしており、クロック回路を構成するトランジスタの第１ウェルに形成された第２ウェル（１５）に接続された第１配線（９３）と、第３ウェルに接続された第２配線（９４）とがそれぞれ独立してグランド部材（９２，９８）に接続されている。
【選択図】図１

Description

本発明は、複数のトランジスタから成る内部回路及びクロック生成回路それぞれが、同一の半導体基板に形成された半導体集積回路に関するものである。
従来、例えば特許文献１に示されるように、基準クロック信号の周波数をデジタル的なＰＬＬ動作により逓倍した逓倍クロック信号を生成して出力するクロック信号出力回路と、逓倍クロック信号が供給されて動作する内部回路と、内部電源を生成し、クロック信号出力回路及び内部回路に供給する内部電源生成回路と、を有する集積回路装置が提案されている。上記したクロック信号処理回路は、基準クロック信号を生成するリングオシレータを備えている。
特許第４５７６８６２号公報
ところで、特許文献１に示される集積回路装置では、クロック信号出力回路と内部回路それぞれが同一の半導体基板に形成されている。そのため、内部回路にて消費電流が変化すると、その変化に起因する変動電流が、半導体基板を介して、クロック信号出力回路のリングオシレータに流れ込む虞がある。
リングオシレータは、複数個の遅延ゲート（例えばＮＯＴゲート）がリング状に接続されて成るものである。ＮＯＴゲートは、供給される電源電圧に応じてゲート遅延時間が変化する性質を有する。そのため、電源電圧が変動したり、グランド電位が変動したりすると、基準クロック信号の周波数も変動する（クロックジッタが発生する）虞がある。
通常、ＮＯＴゲートは、複数個のＭＯＳＦＥＴから構成される。このようなＭＯＳＦＥＴとしては、例えば、第１導電型の半導体基板に形成された第１導電型の第１ウェルと、該第１ウェルに形成された、第２導電型の２つの第２ウェル及び第１導電型の第３ウェルと、を有する構成が採用される。２つの第２ウェルがＭＯＳＦＥＴのソースとドレインとに相当し、第３ウェルは、第１ウェルと第２ウェルとの間に形成されるＰＮ接合に逆バイアスを印加するためのバックゲートに相当する。このようなＭＯＳＦＥＴにおいて、ソースに接続された第１配線とバックゲートに接続された第２配線とが共通配線を介して互いに電気的に接続され、共通配線がグランド配線に接続された構成の場合、内部回路の消費電流変化に起因する変動電流が、半導体基板、第１ウェル、第３ウェル、第２配線、及び、第１配線を介してソースに流れ込み、ソースの電位（グランド電位）が変動する虞がある。ソースの電位が変動すると、上記したクロックジッタが発生する虞がある。
そこで、本発明は上記問題点に鑑み、クロックジッタの発生が抑制された半導体集積回路を提供することを目的とする。
上記した目的を達成するために、本発明は、複数のトランジスタ（１１）から成る内部回路（３０）及びクロック生成回路（５０）それぞれが、同一の半導体基板（１０）に形成された半導体集積回路であって、クロック生成回路は、リングオシレータ（５１）を有し、該リングオシレータから出力される信号に基づいたクロック信号を出力するものであり、半導体基板は、第１導電型であり、トランジスタは、半導体基板に形成された第１導電型の第１ウェル（１３）と、該第１ウェルに形成された、第１導電型とは異なる第２導電型の第２ウェル（１４，１５）及び第１導電型の第３ウェル（１６）と、を有し、１つの第１ウェルに形成された２つの第２ウェルが、トランジスタの端子としての機能を果たしており、クロック回路を構成するトランジスタの第１ウェルに形成された、２つの第２ウェルの内の一方（１５）に第１配線（９３）が接続され、第３ウェルに第２配線（９４）が接続され、第１配線と第２配線とがそれぞれ独立して、グランドに接続されるグランド部材（９２，９８）に接続されていることを特徴とする。
これによれば、第１配線と第２配線とが共通配線を介して互いに電気的に接続され、共通配線がグランド部材に接続された構成とは異なり、内部回路（３０）の消費電流変化に起因する変動電流が、半導体基板（１０）を介して、クロック生成回路（５０）に流れ込んだとしても、第３ウェル（１６）と第２配線（９４）とを介してグランド部材（９２，９８）（グランド）へと流れるため、第１配線（９３）には流れ難い。そのため、第２ウェル（１５）の電位が変動し難く、変動電流によるリングオシレータ（５１）のクロックジッタの発生が抑制される。
更に、本発明は、グランド部材は、グランド端子（９２）である構成が好適である。これによれば、グランド部材が、グランド配線とグランド端子とから成り、第１配線と第２配線とがグランド配線に接続された構成とは異なり、変動電流が、半導体基板（１０）を介してクロック生成回路（５０）に流れ込んだとしても、グランド配線の抵抗の電圧降下によって生じる電圧が、第１配線（９３）（第２ウェル（１５））に印加されることが抑制される。そのため、第２ウェル（１５）の電位が変動し難く、変動電流によるリングオシレータ（５１）のクロックジッタの発生が抑制される。
なお、グランド部材は、グランド配線（９８）と、グランド端子とを有し、第１配線と第２配線とがグランド配線に接続された構成を採用することもできる。この場合、第１配線と第２配線とが共通配線を介して互いに電気的に接続され、共通配線がグランド配線に接続された構成とは異なり、変動電流が半導体基板（１０）を介してクロック生成回路（５０）に流れ込んだとしても、共通配線の抵抗の電圧降下によって生じる電圧が、第１配線（９３）（第２ウェル（１５））に印加されることが抑制される。そのため、第２ウェル（１５）の電位が変動し難く、変動電流によるリングオシレータ（５１）のクロックジッタの発生が抑制される。
第１実施形態に係る半導体集積回路の概略構成を示す上面図である。 半導体集積回路の要部を示す断面図である。 リングオシレータの概略構成を示す回路図である。 半導体集積回路の変形例を示す断面図である。 半導体集積回路の変形例を示す断面図である。
以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図１〜図３に基づいて、本実施形態に係る半導体集積回路を説明する。図１に示すように、半導体集積回路１００は、要部として、半導体基板１０と、内部回路３０と、クロック生成回路５０と、コンデンサ７０と、外部端子９０と、を有する。内部回路３０はクロック生成回路５０から出力されるクロック信号に基づいて動作し、コンデンサ７０は、クロック生成回路５０に入力される信号に含まれるノイズを除去する機能を果たす。主要素３０，５０，７０それぞれは、外部端子９０の電源端子９１とグランド端子９２に接続されている。グランド端子９２が、特許請求の範囲に記載のグランド部材に相当する。
図２に示すように、主要素３０，５０，７０それぞれは、半導体基板１０に形成された複数のトランジスタから成る。本実施形態に係る半導体基板１０は、Ｐチャネル型であり、主要素３０，５０それぞれは、主としてＮチャネル型ＭＯＳＦＥＴ１１によって構成され、コンデンサ７０は、Ｐチャネル型ＭＯＳＦＥＴ１２によって構成されている。
Ｎチャネル型ＭＯＳＦＥＴ１１は、半導体基板１０の表層に形成されたＰ型の第１ウェル１３と、第１ウェル１３に形成された、Ｎ型の２つの第２ウェル１４，１５及びＰ型の第３ウェル１６と、第２ウェル１４，１５の間の第１ウェル１３上に設けられた第１ゲート電極１７と、を有する。第２ウェル１４がドレイン端子、第２ウェル１５がソース端子、第３ウェル１６がバックゲート端子に相当する。以下においては、説明を明りょうとするために、第２ウェル１４をドレイン端子１４、第２ウェル１５をソース端子１５、第３ウェル１６をバックゲート端子１６と示す。
Ｐチャネル型ＭＯＳＦＥＴ１２は、半導体基板１０の表層に形成されたＮ型の第４ウェル１８と、第４ウェル１８に形成された、Ｐ型の２つの第５ウェル１９，２０及びＮ型の第６ウェル２１と、第５ウェル１９，２０の間の第４ウェル１８上に設けられた第２ゲート電極２２と、を有する。第５ウェル１９がドレイン端子、第５ウェル２０がソース端子、第６ウェル２１がバックゲート端子に相当する。以下においては、説明を明りょうとするために、第５ウェル１９をドレイン端子１９、第５ウェル２０をソース端子２０、第６ウェル２１をバックゲート端子２１と示す。
内部回路３０を構成するＮチャネル型ＭＯＳＦＥＴ１１では、ドレイン端子１４が電源端子９１に電気的に接続され、ソース端子１５とバックゲート端子１６それぞれが電気的に接続されてグランド端子９２に接続されている。より詳しく言えば、ドレイン端子１４は、Ｎチャネル型ＭＯＳＦＥＴ１１と共にＣＭＯＳを構成するＰチャネル型ＭＯＳＦＥＴ（図示略）を介して電源端子９１に接続され、図２に示すように、ソース端子１５に接続された配線とバックゲート端子１６に接続された配線とが第３配線９５の一端に接続され、第３配線９５の他端がグランド端子９２に接続されている。
クロック生成回路５０を構成するＮチャネル型ＭＯＳＦＥＴ１１では、ドレイン端子１４が電源端子９１に電気的に接続され、ソース端子１５とバックゲート端子１６それぞれが電気的に独立して、グランド端子９２に接続されている。より詳しく言えば、ドレイン端子１４は、Ｎチャネル型ＭＯＳＦＥＴ１１と共にＣＭＯＳを構成するＰチャネル型ＭＯＳＦＥＴ（図示略）を介して電源端子９１に接続され、図２に示すように、ソース端子１５に接続された第１配線９３と、バックゲート端子１６に接続された第２配線９４とが、電気的に独立してグランド端子９２に接続されている。なお、配線９３，９４それぞれは、第３配線９５とは電気的に独立してグランド端子９２に接続されている。
コンデンサ７０を構成するＰチャネル型ＭＯＳＦＥＴ１２では、ドレイン端子１９とソース端子２０とバックゲート端子２１とが互いに電気的に接続され、電源配線（９６）に接続されている。また、第２ゲート電極２２が配線９３，９４に接続されている。
ところで、クロック生成回路５０は、図３に示すリングオシレータ５１を有している。クロック生成回路５０は、リングオシレータ５１から出力される基準クロック信号に基づいたクロック信号を内部回路３０に出力する機能を果たす。より詳しく言えば、クロック生成回路５０は、リングオシレータ５１の基準クロック信号に基づき、基準クロック信号の周波数をデジタル的なＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）動作により逓倍した逓倍クロック信号を内部回路３０に出力する機能を果たす。
リングオシレータ５１は、複数個の論理ゲート（ＮＡＮＤゲート５２、ＮＯＴゲート５３）がリング状に接続されて成り、論理ゲート５２，５３それぞれが、Ｎチャネル型ＭＯＳＦＥＴ１１などによって構成されている。ＮＯＴゲート５３は、供給される電圧に応じてゲート遅延時間が変化する性質を有するため、電源電圧が変動したり、グランド電位（ソース端子１５の電位）が変動したりすると、出力する基準クロック信号の周波数が変動する（クロックジッタが発生する）虞がある。なお、図３に示すリングオシレータ５１は、特許第４５７６８６２号公報に示されるように周知なので、本実施形態では詳細な説明を割愛する。
次に、本実施形態に係る半導体集積回路１００の作用効果を説明する。上記したように、ソース端子１５に接続された第１配線９３と、バックゲート端子１６に接続された第２配線９４とが、電気的に独立してグランド端子９２に接続されている。これによれば、第１配線と第２配線とが共通配線を介して互いに電気的に接続され、共通配線がグランド端子に接続された構成とは異なり、内部回路３０の消費電流変化に起因する変動電流（図２に示す破線矢印）が、半導体基板１０を介して、クロック生成回路５０に流れ込んだとしても、バックゲート端子１６と第２配線９４とを介してグランド端子９２（グランド）へと流れるため、第１配線９３には流れ難い。そのため、ソース端子１５の電位が変動し難く、変動電流によるリングオシレータ５１のクロックジッタの発生が抑制される。
また、上記したように、第１配線９３と第２配線９４とが電気的に独立してグランド端子９２に接続されている。これによれば、グランド端子にグランド配線が接続され、このグランド配線に第１配線と第２配線とが接続された構成とは異なり、変動電流が、半導体基板１０を介してクロック生成回路５０に流れ込んだとしても、グランド配線の抵抗の電圧降下によって生じる電圧が、第１配線９３（ソース端子１５）に印加されることが抑制される。そのため、ソース端子１５の電位が変動し難く、変動電流によるリングオシレータ５１のクロックジッタの発生が抑制される。
なお、変動電流によるソース端子１５の電位の変動を抑制するために、第１ウェル１３を、Ｎチャネル型のより大きなウェルに形成する構成も考えられる。しかしながら、この構成の場合、トランジスタ１１の形成領域が増大するという問題が生じる。そのため、変動電流による上記したソース端子１５の電位の変動を抑制する構成としては、本実施形態で示した構成が望ましい。
内部回路３０を構成するＮチャネル型ＭＯＳＦＥＴ１１のソース端子１５が第３配線９５を介してグランド端子９２に接続されている。これによれば、グランド端子にグランド配線が接続され、このグランド配線に第１配線と第３配線とが接続された構成とは異なり、グランド配線を流れる変動電流の増減によって、クロック生成回路５０を構成するＮチャネル型ＭＯＳＦＥＴ１１のソース端子１５の電位が変動することが抑制される。そのため、変動電流によるリングオシレータ５１のクロックジッタの発生が抑制される。
コンデンサ７０は、半導体基板１０の表層に形成されたＮ型の第４ウェル１８と、第４ウェル１８に形成された、Ｐ型の２つの第５ウェル１９，２０及びＮ型の第６ウェル２１と、第５ウェル１９，２０の間の第４ウェル１８上に設けられた第２ゲート電極２２と、を有するＰチャネル型ＭＯＳＦＥＴ１２から成る。
これによれば、コンデンサがＮチャネル型ＭＯＳＦＥＴから成る構成とは異なり、半導体基板１０と第４ウェル１８との間にＰＮ接合が形成されるので、変動電流が第４ウェル１８に流れ難くなる。これにより、コンデンサ７０を介して、変動電流がクロック生成回路５０に流れることが抑制され、第１配線９３（ソース端子１５）の電位の変動が抑制される。この結果、変動電流によるリングオシレータ５１のクロックジッタの発生が抑制される。
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
本実施形態では、半導体基板１０が、Ｐチャネル型である例を示した。しかしながら、半導体基板１０が、Ｎチャネル型の構成を採用することもできる。この場合、ウェル１３〜１６、１８〜２１それぞれの導電型が反転し、主要素３０，５０それぞれは、主としてＰチャネル型ＭＯＳＦＥＴによって構成され、コンデンサ７０は、Ｎチャネル型ＭＯＳＦＥＴによって構成される。
本実施形態では、図２に示すように、配線９３，９４それぞれが、共通して１つのグランド端子９２に接続された例を示した。しかしながら、図４に示すように、第１配線９３がグランド端子９２ａに接続され、第２配線９４がグランド端子９２ｂに接続された構成を採用することもできる。
本実施形態では、配線９３，９４それぞれが電気的に独立してグランド端子９２に接続された例を示した。しかしながら、図５に示すように、グランド端子９２に接続されたグランド配線９８に、配線９３，９４それぞれが接続された構成を採用することもできる。この場合、第１配線と第２配線とが共通配線を介して互いに電気的に接続され、共通配線がグランド配線に接続された構成とは異なり、変動電流が半導体基板１０を介してクロック生成回路５０に流れ込んだとしても、共通配線の抵抗の電圧降下によって生じる電圧が、第１配線９３（ソース端子１５）に印加されることが抑制される。そのため、ソース端子１５の電位が変動し難く、変動電流によるリングオシレータ５１のクロックジッタの発生が抑制される。この変形例においては、グランド配線９８と、グランド端子９２とによって、特許請求の範囲に記載のグランド部材が構成される。また、第２ゲート電極２２は、グランド配線９８を介して配線９３，９４に接続されている。
なお、上記変形例の場合、第２配線９４の抵抗が、第１配線９３の抵抗よりも大きい構成が好ましい。これによれば、第２配線の抵抗が、第１配線の抵抗と同一である構成と比べて、変動電流が第２配線９４に流れ難くなる。そのため、グランド配線９８の抵抗の分、抵抗の電圧降下によって生じる電圧が低くなり、第１配線９３（ソース端子１５）の電位が変動し難くなる。この結果、変動電流によるリングオシレータ５１のクロックジッタの発生が抑制される。なお、第２配線９４の抵抗が、第１配線９３の抵抗よりも大きくするために、第２配線９４に抵抗要素を配置しても良い。
１０・・・半導体基板
１１・・・トランジスタ
１３・・・第１ウェル
１４，１５・・・第２ウェル
１６・・・第３ウェル
３０・・・内部回路
５０・・・クロック生成回路
９２・・・グランド端子
９３・・・第１配線
９４・・・第２配線
１００・・・半導体集積回路

Claims (6)

  1. 複数のトランジスタ（１１）から成る内部回路（３０）及びクロック生成回路（５０）それぞれが、同一の半導体基板（１０）に形成された半導体集積回路であって、
    前記クロック生成回路は、リングオシレータ（５１）を有し、該リングオシレータから出力される信号に基づいたクロック信号を出力するものであり、
    前記半導体基板は、第１導電型であり、
    前記トランジスタは、前記半導体基板に形成された第１導電型の第１ウェル（１３）と、該第１ウェルに形成された、前記第１導電型とは異なる第２導電型の第２ウェル（１４，１５）及び前記第１導電型の第３ウェル（１６）と、を有し、
    １つの前記第１ウェルに形成された２つの前記第２ウェルが、前記トランジスタの端子としての機能を果たしており、
    前記クロック回路を構成するトランジスタの第１ウェルに形成された、２つの前記第２ウェルの内の一方（１５）に第１配線（９３）が接続され、前記第３ウェルに第２配線（９４）が接続され、
    前記第１配線と前記第２配線とがそれぞれ独立して、グランドに接続されるグランド部材（９２，９８）に接続されていることを特徴とする半導体集積回路。
  2. 前記グランド部材は、グランド端子（９２）であることを特徴とする請求項１に記載の半導体集積回路。
  3. 前記グランド部材は、グランド配線（９８）と、グランド端子（９２）とを有し、
    前記第１配線と前記第２配線とが前記グランド配線に接続されていることを特徴とする請求項１に記載の半導体集積回路。
  4. 前記第２配線の抵抗が、前記第１配線の抵抗よりも大きいことを特徴とする請求項３に記載の半導体集積回路。
  5. 前記内部回路を構成するトランジスタの第１ウェルに形成された、２つの第２ウェルの内の一方に接続された第３配線（９５）が、前記グランド端子に接続されていることを特徴とする請求項２〜４のいずれか１項に記載の半導体集積回路。
  6. 前記クロック生成回路に入力される信号に含まれるノイズを除去するためのコンデンサ（７０）を有しており、
    該コンデンサは、前記半導体基板に形成された第２導電型の第４ウェル（１８）と、該第４ウェルに形成された第１導電型の第５ウェル（１９，２０）及び第２導電型の第６ウェル（２１）と、複数の前記第５ウェルの間の第４ウェル上に設けられたゲート（２２）と、を有し、
    複数の前記第５ウェルと前記第６ウェルそれぞれが、前記クロック生成回路と電源端子とを接続する電源配線（９６）に接続され、前記ゲートが、前記第１配線と前記第２配線それぞれと電気的に接続されていることを特徴とする請求項１〜５いずれか１項に記載の半導体集積回路。
JP2012094043A 2012-04-17 2012-04-17 半導体集積回路 Pending JP2013222851A (ja)

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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62185364A (ja) * 1986-02-10 1987-08-13 Hitachi Ltd 半導体集積回路装置
JPH1117111A (ja) * 1997-06-23 1999-01-22 Seiko Epson Corp 半導体集積装置
JP2005269516A (ja) * 2004-03-22 2005-09-29 Denso Corp 集積回路装置
JP2009117858A (ja) * 1997-08-21 2009-05-28 Renesas Technology Corp 半導体集積回路装置

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0691226B2 (ja) * 1988-07-12 1994-11-14 三洋電機株式会社 半導体集積回路
WO1997032399A1 (fr) * 1996-02-29 1997-09-04 Seiko Epson Corporation Dispositif de circuit integre a semi-conducteur
JP5008872B2 (ja) * 2005-02-02 2012-08-22 株式会社リコー 半導体集積装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62185364A (ja) * 1986-02-10 1987-08-13 Hitachi Ltd 半導体集積回路装置
JPH1117111A (ja) * 1997-06-23 1999-01-22 Seiko Epson Corp 半導体集積装置
JP2009117858A (ja) * 1997-08-21 2009-05-28 Renesas Technology Corp 半導体集積回路装置
JP2005269516A (ja) * 2004-03-22 2005-09-29 Denso Corp 集積回路装置

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