JP2011061620A - 半導体装置及びレベルシフト回路 - Google Patents
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Abstract
【解決手段】レベルシフト回路100は、ソースが電源ラインVDDLに接続され且つフリップフロップ接続された一対のPチャネルトランジスタP1,P2と、トランジスタP1,P2の夫々と電源ラインVSSLとの間に設けられ夫々のゲートに相補の入力信号が入力される一対のNチャネルトランジスタN1,N2と、電源ラインVDDLとトランジスタN1,N2のドレインとの間に夫々設けられた電流供給回路11とを備えている。電流供給回路11は、ソースが第1のトランジスタN1,N2のドレインに接続されたNチャネルトランジスタN3,N4と、一端が電源ラインVDDLに接続され、他端がトランジスタN3,N4のドレインに接続された電流制限素子としてのPチャネルトランジスタP3,P4とを備えている。
【選択図】図1
Description
11 電流供給回路
12a 入力端子
12b 反転入力端子
13a 出力端子
13b 反転出力端子
15 P型基板
16 Nウェル
17 ゲート
18a,18b P型拡散層
19a,19b ゲート
20a,20b,20c 型拡散層
21 配線
24 トランジスタ領域
25 Pチャネルトランジスタ領域
26 Nチャネルトランジスタ領域
27 配線領域
28 インバータ領域
29,30 配線
31a〜31d 拡散層
32a〜32d 拡散層
35〜38 配線
40 P型基板
41 ゲート
100 レベルシフト回路
110 レベルシフト回路
200 レベルシフト回路
A 入力信号
Ab 反転入力信号
B 出力信号
Bb 反転出力信号
Da 入力デューティ
Db 出力デューティ
INV1 インバータ
N1〜N6 Nチャネルトランジスタ
P1〜P4 Pチャネルトランジスタ
R1,R2 抵抗素子
R1,R2 抵抗
R1,R2 抵抗素子
VDD 外部電圧(電源電位)
VDDL 電源ライン
VPERI 内部動作電圧(電源電位)
VSS 電源電位
VSSL 電源ライン
20a〜20c N型拡散層
31a-31d 拡散層
32a-32d 拡散層
Claims (17)
- 第1及び第2の電源ラインと、
一端が前記電源ラインに接続された第1の導電型トランジスタ及び他端が前記第1の一導電型トランジスタの他端と接続され一端が前記第2の電源ラインと接続された第1の逆導電型トランジスタの直列回路と、
前記第1の一導電型トランジスタと並列に接続された電流供給回路とを備え、
前記電流供給回路は、一端が前記第1の電源ラインに接続された電流制限素子と、他端が前記電流制限素子の他端と接続され一端が前記第1の逆導電型トランジスタの他端に接続された第2の逆導電型トランジスタとを含むことを特徴とする半導体装置。 - 前記電流制限素子は、ゲートがオン電位にクランプされた第2の一導電型トランジスタであることを特徴とする請求項1に記載の半導体装置。
- 前記電流制限素子は、高融点金属材料からなる抵抗素子であることを特徴とする請求項1に記載の半導体装置。
- 前記第1の逆導電型トランジスタの他端側拡散層と前記第2の逆導電型トランジスタの一端側拡散層が共有されていることを特徴とする請求項1乃至3のいずれか一項に記載の半導体装置。
- 前記第1の逆導電型トランジスタのゲートに供給される入力信号の振幅レベルを前記第1の電圧の振幅レベルに変換して出力することを特徴とする請求項1乃至4のいずれか一項に記載の半導体装置。
- 第1及び第2の電源ラインと、
いずれも前記第1の電源ラインに一端が接続されフリップフロップ接続された一対の第1の一導電型トランジスタと、
前記第1の一導電型トランジスタの夫々の他端に夫々の他端が接続され前記第2の電源ラインに夫々の一端が接続され夫々のゲートに相補の入力信号が入力される一対の第1の逆導電型トランジスタと、
前記第1の電源ラインと前記一対の第1の逆導電型トランジスタの夫々の他端との間に夫々設けられた一対の電流供給回路とを備え、
各電流供給回路は、一端が前記第1の電源ラインに接続された電流制限素子と、他端が前記電流制限素子の他端と接続され一端が前記第1の逆導電型トランジスタの他端に接続された第2の逆導電型トランジスタを含むことを特徴とするレベルシフト回路。 - 前記電流制限素子は、ゲートがオン電位にクランプされた第2の一導電型トランジスタであることを特徴とする請求項6に記載のレベルシフト回路。
- 前記電流制限素子は、高融点金属材料からなる抵抗素子であることを特徴とする請求項6に記載のレベルシフト回路。
- 前記第1の逆導電型トランジスタの他端側拡散層と前記第2の逆導電型トランジスタの一端側拡散層が共有されていることを特徴とする請求項6乃至8のいずれか一項に記載のレベルシフト回路。
- 第1の方向に延びる前記第1及び第2の電源ラインに挟まれた略矩形状のトランジスタ形成領域と、
前記トランジスタ形成領域内において前記第1の電源ラインに近接して設けられた矩形状の一導電型トランジスタ領域と、
前記トランジスタ形成領域内において前記第2の電源ラインに近接して設けられた矩形状の逆導電型トランジスタ領域と、
前記トランジスタ形成領域内において前記一導電型トランジスタ領域と前記逆導電型トランジスタ領域との間に設けられた配線領域とを備え、
を備え、
前記第一導電型トランジスタ領域内には前記一対の第1の一導電型トランジスタ及び前記一対の第2の一導電型トランジスタが形成されており、
前記逆導電型トランジスタ領域内には前記一対の第1の逆導電型トランジスタ及び前記一対の第2の逆導電型トランジスタが形成されており、
前記一導電型トランジスタ領域の前記第1の方向の幅と、前記逆導電型トランジスタ領域の前記第1の方向の幅が実質的に等しいことを特徴とする請求項6乃至9のいずれか一項に記載のレベルシフト回路。 - 互いに直列接続される前記一対の第1の逆導電型トランジスタの一つと前記一対の第2の逆導電型トランジスタの一つは、前記逆導電型トランジスタ領域内において前記第1の方向に細密配置されていることを特徴とする請求項9に記載のレベルシフト回路。
- 入力信号を所定の振幅レベルに変換して出力するレベルシフト回路であって、
前記第1の電位を供給する第1の電源ラインと、
前記第1の電位よりも低い第2の電位を供給する第2の電源ラインと、
各ソースが前記第1の電源ラインに接続され且つ互いにフリップフロップ接続された第1及び第2のPチャネルトランジスタと、
前記第1のPチャネルトランジスタのドレインと前記第2の電源ラインとの間に設けられ、ゲートに前記入力信号が供給される第1のNチャネルトランジスタと、
前記第2のPチャネルトランジスタのドレインと前記第2の電源ラインとの間に設けられ、ゲートに前記第入力信号とは相補の関係を有する反転入力信号が供給される第2のNチャネルトランジスタと、
前記第1のPチャネルトランジスタと並列に接続され、前記第1のNチャネルトランジスタに対して前記第1のPチャネルトランジスタとは異なる経路の電流を供給する第1の電流供給回路と、
前記第2のPチャネルトランジスタと並列に接続され、前記第2のNチャネルトランジスタに対して前記第2のPチャネルトランジスタとは異なる経路の電流を供給する第2の電流供給回路とを備え、
前記第1の電流供給回路は、ソースが前記第1のNチャネルトランジスタのドレインに接続された第2のNチャネルトランジスタと、一端が前記第1の電源ラインに接続され、他端が前記第2のNチャネルトランジスタのドレインに接続された電流制限素子を含み、
前記第2の電流供給回路は、ソースが前記第1のNチャネルトランジスタのドレインに接続された第2のNチャネルトランジスタと、一端が前記第1の電源ラインに接続され、他端が前記第2のNチャネルトランジスタのドレインに接続された電流制限素子を含み、
前記第3のNチャネルトランジスタのゲートには前記反転入力信号が供給され、
前記第4のNチャネルトランジスタのゲートには前記入力信号が供給されることを特徴とするレベルシフト回路。 - 前記電流制限素子は、ゲートがオン電位にクランプされた第2のPチャネルトランジスタであることを特徴とする請求項12に記載の半導体装置。
- 前記電流制限素子は、高融点金属材料からなる抵抗素子であることを特徴とする請求項12に記載のレベルシフト回路。
- 前記第1のNチャネルトランジスタのドレイン側拡散層と前記第3のNチャネルトランジスタのソース側拡散層が共有されており、前記第2のNチャネルトランジスタのドレイン側拡散層と前記第4のNチャネルトランジスタのソース側拡散層が共有されていることを特徴とする請求項12乃至14のいずれか一項に記載の半導体装置。
- 第1の方向に延びる前記第1及び第2の電源ラインに挟まれた略矩形状のトランジスタ形成領域と、
前記トランジスタ形成領域内において、前記第1の電源電位配線に近接して設けられた矩形状のPチャネルトランジスタ領域と、
前記トランジスタ形成領域内において、前記第2の電源電位配線に近接して設けられた矩形状のNチャネルトランジスタ領域と、
前記トランジスタ形成領域内において、前記Pチャネルトランジスタ領域と前記Nチャネルトランジスタ領域との間に設けられ配線領域とを備え、
を備え、
前記Pチャネルトランジスタ領域内には前記第1乃至第4のPチャネルトランジスタが形成されており、
前記Nチャネルトランジスタ領域内には前記第1乃至第4のNチャネルトランジスタが形成されており、
前記Pチャネルトランジスタ領域の前記第1の方向の幅と、前記Nチャネルトランジスタ領域の前記第1の方向の幅が実質的に等しいことを特徴とする請求項12乃至15のいずれか一項に記載のレベルシフト回路。 - 互いに直列接続される前記第1のNチャネルトランジスタと前記第3のNチャネルトランジスタは、前記Nチャネルトランジスタ領域内において前記第1の方向に細密配置されており、
互いに直列接続される前記第2のNチャネルトランジスタと前記第4のNチャネルトランジスタは、前記Nチャネルトランジスタ領域内において前記第1の方向に細密配置されていることを特徴とする請求項16に記載のレベルシフト回路。
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