KR20160002147A

KR20160002147A - 집적회로

Info

Publication number: KR20160002147A
Application number: KR1020140081049A
Authority: KR
Inventors: 박예슬; 지성수
Original assignee: 에스케이하이닉스 주식회사
Priority date: 2014-06-30
Filing date: 2014-06-30
Publication date: 2016-01-07
Also published as: US20150381155A1; KR102135168B1; US20170257083A1; US9680451B2

Abstract

본 기술은 입력신호를 래치하기 위한 집적회로에 관한 것으로서, 제1 노드의 전압을 제2 노드에 반전구동하고, 제2 노드의 전압을 제1 노드에 반전구동하는 래치부, 및 제1 노드와 제2 노드 중 적어도 어느 하나의 노드에 연결되며, 연결된 노드의 차지를 싱크하는 싱크부를 포함한다.

Description

집적회로{INTEGRATED CIRCUIT}

본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 입력신호를 래치하기 위한 집적회로에 관한 것이다.

집적회로에서 입력되는 신호를 래치(latch)하는 구성은 여러 가지 다양한 회로에 빈번하게 사용되는 구성이다.

도 1은 종래기술에 따른 집적회로에서 입력신호를 래치하는 회로의 구성을 설명하기 위해 도시한 도면이다.

도 1을 참조하면, 종래기술에 따른 집적회로에서 입력신호(IN)를 래치하는 회로의 구성은, 두 개의 인버터(INV1, INV2)를 포함한다.

제1 인버터(INV1)의 입력단자와 제2 인버터(INV2)의 출력단자는 서로 접속되고, 제1 인버터(INV1)의 출력단자와 제2 인버터(INV2)의 입력단자는 서로 접속되기 때문에, 입력노드(IN)와 출력노드(OUT)는 그 논리레벨이 상보된 상태로 유지된다.

예를 들면, 입력노드(IN)가 로직'하이'(High)의 전위 상태인 것으로 하면, 출력노드(OUT)는 로직 '로우'(Low)의 전위 상태로 되어 안정하다. 또한, 반대로 입력노드(IN)가 로직 '로우'(Low)의 전위 상태인 것으로 하면, 출력노드(OUT)는 로직'하이'(High)의 전위 상태로 되어 안정하다. 이와 같이, 두 개의 인버터(INV1, INV2)에 의해 구성된 래치 회로는 입력노드(IN)와 출력노드(OUT)의 상태가 로직'하이'(High)인지 로직 '로우'(Low)인지에 따라서 다른 2개의 안정된 논리 상태를 갖고, 그 논리 상태를 유지하게 된다.

전술한 두 개의 인버터(INV1, INV2)를 사용한 래치 회로는 매우 안정성이 좋아 노이즈에 대해서는 지금까지 문제로는 되지 않았다.

하지만, 전리성(電離性)의 방사선에 노출됨으로써 발생하는 전하에 영향을 받게 된다. 즉, 방사선이 조사되는 것에 의해, 래치의 기억 상태가 불안정하게 되어 기억 상태의 반전이라고 하는 오동작이 발생할 가능성이 높아진다.

이러한 현상은 소프트 에러라고 불리며, 전리성의 방사선으로서는 패키지 재료나 배선 재료로부터 나오는 α선이 원인으로 되어 있다.

특히, 소프트 에러는 전원 전압이 낮아짐에 따라 발생하기 쉬워지므로, 최근의 저전원 구동화를 도모한 반도체 기억 장치에서는 이 소프트 에러에 대한 내성을 증가시키는 것이 중요한 테마로 되고 있다.

본 발명의 실시예는 소프트 에러가 발생하는 것을 방지할 수 있는 래치회로를 포함하는 집적회로를 제공한다.

본 발명의 실시예에 따른 집적회로는, 제1 노드의 전압을 제2 노드에 반전구동하고, 상기 제2 노드의 전압을 상기 제1 노드에 반전구동하는 래치부; 및 상기 제1 노드와 상기 제2 노드 중 적어도 어느 하나의 노드에 연결되며, 연 결된 노드의 차지를 싱크하는 싱크부를 포함할 수 있다.

본 발명의 또 다른 실시예에 따른 집적회로는, 제1 노드의 전압을 제2 노드에 반전구동하되, 상기 제2 노드의 차지를 싱크하는 제1 반전구동부; 및 상기 제2 노드의 전압을 상기 제1 노드에 반전구동하되, 상기 제1 노드의 차지를 싱크하는 제2 반전구동부를 포함할 수 있다.

본 기술은 다이오드 또는 트랜지스터를 사용하여 래치회로의 입력노드 또는 출력노드에서 소프트 에러로 인해 발생하는 차지(charge)를 싱크(sink)할 수 있는 효과가 있다.

이로 인해, 래치회로에서 소프트 에러가 발생하는 경우에도 기억상태의 반전이 발생하는 것을 방지하여 안정적인 래치회로 동작을 지원하는 효과가 있다.

도 1은 종래기술에 따른 집적회로에서 입력신호를 래치하는 회로의 구성을 설명하기 위해 도시한 도면.
도 2 및 도 3은 본 발명의 실시예에 따른 집적회로에서 입력신호를 래치하는 회로의 구성을 설명하기 위해 도시한 도면.
도 4 및 도 5는 도 2 및 3에 도시된 본 발명의 실시예에 따른 집적회로서 입력신호를 래치하는 회로의 단면을 도시한 도면.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2 및 도 3은 본 발명의 실시예에 따른 집적회로에서 입력신호를 래치하는 회로의 구성을 설명하기 위해 도시한 도면이다.

도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 집적회로는, 래치부(INT1, INT2), 및 싱크부(210, 220 / 310, 320)을 포함한다.

래치부(INT1, INT2)는, 제1 노드(ND1)의 전압을 제2 노드(ND2)에 반전구동하고, 제2 노드(ND2)의 전압을 제1 노드(ND1)에 반전구동한다. 즉, 래치부(INT1, INT2)는, 제1 노드(ND1)의 전압을 제2 노드(ND2)에 반전구동하기 위한 제1 인버터(INV1), 및 제2 노드(ND2)의 전압을 제1 노드(ND1)에 반전구동하기 위한 제2 인버터(INV2)를 포함한다.

싱크부(210, 220 / 310, 320)는, 제1 노드(ND1)와 제2 노드(ND2) 중 적어도 어느 하나의 노드에 연결되며, 연결된 노드의 차지를 싱크(sink)한다. 예컨대, 싱크부(210, 220 / 310, 320)는, 도면에 도시된 것처럼 제1 노드(ND1)와 제2 노드(ND2)에 모두 연결되어 제1 노드(ND1) 및 제2 노드(ND2)의 차지를 싱크할 수 있다. 또한, 싱크부(210 / 310)는, 도면에 도시된 것과 다르게 제1 노드(ND1)에만 연결되어 제1 노드(ND1)의 차지를 싱크할 수도 있다. 마찬가지로, 싱크부(220 / 320)는, 도면에 도시된 것과 다르게 제2 노드(ND2)에만 연결되어 제2 노드(ND2)의 차지를 싱크할 수도 있다.

구체적으로 도 2를 참조하면, 싱크부(210, 220)는, 제1 노드(ND1)와 제2 노드(ND2) 중 적어도 어느 하나의 노드와 전원전압(VDD)단 사이에 역방향으로 연결된 제1 다이오드(DOD1 or DOD3), 및 제2 노드(ND2)와 제2 노드(ND2) 중 적어도 어느 하나의 노드와 접지전압(VSS)단 사이에 역방향으로 연결된 제2 다이오드(DOD2 or DOD4)를 포함하는 것을 알 수 있다. 즉, 싱크부(210, 220)는, 다이오드의 역방향 바이어스 특성을 사용하여 제1 노드(ND1) 또는 제2 노드(ND2)의 차지를 싱크하는 것을 알 수 있다.

구체적으로 도 3을 참조하면, 싱크부(310, 320)는, 제1 노드(ND1)와 제2 노드(ND2) 중 적어도 어느 하나의 노드에 소스단이 접속되고, 접지전압(VSS)단에 게이트단이 접속되며, 전원전압(VDD)단에 드레인단이 접속되는 NMOS 트랜지스터(SN1 or SN2)를 포함하는 것을 알 수 있다. 즉, 싱크부(310, 320)는, NMOS 트랜지스터의 오프누설전류(off leakage current) 특성을 사용하여 제1 노드(ND1) 또는 제2 노드(ND2)의 차지를 싱크하는 것을 알 수 있다.

전술한 구성에서, 싱크부(210, 220 / 310, 320)가 제1 노드(ND1) 또는 제2 노드(ND2)에 연결되어 연결된 노드의 차지를 싱크하는 동작은, 종래기술에서 설명한 바와 같이 래치부(INT1, INT2)에 소프트 에러가 발생하여 제1 노드(ND1) 및 제2 노드(ND2)에 형성될 수 있는 전하들을 전원전압(VDD)단이나 접지전압(VSS)단으로 싱크시켜주는 동작이다. 따라서, 래치부(INT1, INT2)에 소프트 에러가 발생한다고 하여도 제1 노드(ND1)와 제2 노드(ND2)의 전위가 가변하는 것을 방지할 수 있다.

도 4 및 도 5는 도 2 및 3에 도시된 본 발명의 실시예에 따른 집적회로서 입력신호를 래치하는 회로의 단면을 도시한 도면이다.

먼저, 도 2 및 도 3에서 설명된 본 발명의 실시예에 따른 집적회로는, 동작의 분리에 따른 구분을 통해 래치부(INT1, INT2)와 싱크부(210, 220 / 310, 320)로 구분된바 있다. 이를, 동작의 연관성에 따른 구분을 통해 다시 구분하면, 제1 반전구동부(21 / 31), 및 제2 반전구동부(22 / 32)로 구분될 수 있다.

즉, 제1 반전구동부(21 / 31)는, 래치부(INT1, INT2)의 구성요소 중 제1 인버터(INV1)와, 싱크부(210, 220 / 310, 320)의 구성요소 중 제1 인버터(INV1)의 출력단인 제2 노드(ND2)에 연결되어 전하를 싱크하는 회로(210, 310)를 포함한다.

따라서, 제1 반전구동부(21 / 31)는, 제1 노드(ND1)의 전압을 반전구동하되, 제2 노드(ND2)의 차지를 싱크하는 동작을 수행하게 된다.

그리고, 제2 반전구동부(22 / 32)는, 래치부(INT1, INT2)의 구성요소 중 제2 인버터(INV2)와, 싱크부(210, 220 / 310, 320)의 구성요소 중 제2 인버터(INV2)의 출력단인 제1 노드(ND1)에 연결되어 전하를 싱크하는 회로(210, 310)를 포함한다.

따라서, 제2 반전구동부(22 / 32)는, 제2 노드(ND2)의 전압을 반전구동하되, 제1 노드(ND1)의 차지를 싱크하는 동작을 수행하게 된다.

구체적으로, 도 4를 참조하여 도 2에 대응하는 제1 반전구동부(21)의 단면 구성을 살펴보면 다음과 같다.

기판(401)에 형성되는 제1 활성영역(ACT_AREA1) 및 제1 활성영역(ACT_AREA1)의 일측의 제2 활성영역(ACT_AREA2)을 정의하는 소자분리막(411)과, 제1 활성영역(ACT_AREA1) 상에 형성되어 제1 노드(ND1)에 연결된 제1 게이트(G1_1)와, 제1 게이트(G1_1) 양측 기판(401)에 형성된 제1 접합영역(421)과, 제2 활성영역(ACT_AREA2) 상에 형성되어 제1 노드(ND1)에 연결된 제2 게이트(G1_2)와, 제2 게이트(G1_2) 양측 기판(401)에 형성된 제2 접합영역(431)과, 서로 마주보는 제1 접합영역(421)과 제2 접합영역(431) 사이의 제2 활성영역(ACT_AREA2)에 형성된 정류소자(DOD1)를 포함한다. 또한, 제1 활성영역(ACT_AREA1)에 대응하는 기판(401)에 형성된 웰(451)을 더 포함하고, 기판(401)과 웰(451)은 서로 상보적인 도전형을 갖는다. 또한, 제1 활성영역(ACT_AREA1)을 정의하는 소자분리막(411) 외측의 웰(451)에 형성된 제1 픽업영역(461), 및 제2 활성영역(ACT_AREA2)을 정의하는 소자분리막(411) 외측의 기판(401)에 형성된 제2 픽업영역(471)을 더 포함한다. 이때, 제1 게이트(G1_1) 타측 제1 접합영역(421)에는 전원전압(VDD)이 인가되고, 제1 게이트(G1_1) 일측 제1 접합영역(421) 및 제2 게이트(G1_2) 타측 제2 접합영역(431)에는 제2 노드(ND2)가 연결되며, 제2 게이트(G1_2) 일측 제2 접합영역(431)에는 접지전압(VSS)이 인가되어 제1 인버터(INV1)의 형태가 이루어질 수 있다.

여기서, 정류소자(DOD1)는, 제2 접합영역(431)으로부터 이격되고 기판(401)에 상보적인 도전형을 갖는 불순물영역(441)을 포함한다. 또한, 제1 픽업영역(461), 웰(451), 기판(401) 및 제2 픽업영역(471)으로 추가 정류소자(DOD2)가 이루어질 수 있다. 이와 같은 상태에서, 제1 픽업영역(461)에는 전원전압(VDD)이 인가되고, 제2 픽업영역(471)에는 접지전압(VSS)이 인가되며, 불순물영역(441)에는 전원전압(VDD)이 인가된다. 따라서, 정류소자(DOD1)는 제1 노드(ND1)와 전원전압(VDD) 사이에 연결되어 역방향 바이어스로 인가되는 제1 다이오드(DOD1)가 될 수 있다. 또한, 추가 정류소자(DOD2)는 제1 노드(ND1)와 접지전압(VSS) 사이에 연결되어 역방향 바이어스로 인가되는 제2 다이오드(DOD2)가 될 수 있다.

그리고, 도 4를 참조하여 도 2에 대응하는 제2 반전구동부(22)의 단면 구성을 살펴보면 다음과 같다.

기판(402)에 형성되는 제1 활성영역(ACT_AREA1) 및 제1 활성영역(ACT_AREA1)의 일측의 제2 활성영역(ACT_AREA2)을 정의하는 소자분리막(412)과, 제1 활성영역(ACT_AREA1) 상에 형성되어 제2 노드(ND2)에 연결된 제1 게이트(G2_1)와, 제1 게이트(G2_1) 양측 기판(402)에 형성된 제1 접합영역(422)과, 제2 활성영역(ACT_AREA2) 상에 형성되어 제2 노드(ND2)에 연결된 제2 게이트(G2_2)와, 제2 게이트(G2_2) 양측 기판(402)에 형성된 제2 접합영역(432)과, 서로 마주보는 제1 접합영역(422)과 제2 접합영역(432) 사이의 제2 활성영역(ACT_AREA2)에 형성된 정류소자(DOD3)를 포함한다. 또한, 제1 활성영역(ACT_AREA1)에 대응하는 기판(402)에 형성된 웰(452)을 더 포함하고, 기판(402)과 웰(452)은 서로 상보적인 도전형을 갖는다. 또한, 제1 활성영역(ACT_AREA1)을 정의하는 소자분리막(412) 외측의 웰(452)에 형성된 제1 픽업영역(462), 및 제2 활성영역(ACT_AREA2)을 정의하는 소자분리막(412) 외측의 기판(402)에 형성된 제2 픽업영역(472)을 더 포함한다. 제1 게이트(G2_1) 타측 제1 접합영역(422)에는 전원전압(VDD)이 인가되고, 제1 게이트(G2_1) 일측 제1 접합영역(422) 및 제2 게이트(G2_2) 타측 제2 접합영역(432)에는 제1 노드(ND1)가 연결되며, 제2 게이트(G2_2) 일측 제2 접합영역(432)에는 접지전압(VSS)이 인가되어 제2 인버터(INV2)의 형태가 이루어질 수 있다.

여기서, 정류소자(DOD3)는, 제2 접합영역(432)으로부터 이격되고 기판(402)에 상보적인 도전형을 갖는 불순물영역(442)을 포함한다. 또한, 제1 픽업영역(462), 웰(452), 기판(402) 및 제2 픽업영역(472)으로 추가 정류소자(DOD4)가 이루어질 수 있다. 이와 같은 상태에서, 제1 픽업영역(462)에는 전원전압(VDD)이 인가되고, 제2 픽업영역(472)에는 접지전압(VSS)이 인가되며, 불순물영역(442)에는 전원전압(VDD)이 인가된다. 따라서, 정류소자(DOD3)는 제2 노드(ND2)와 전원전압(VDD) 사이에서 연결되어 역방향 바이어스로 인가되는 제1 다이오드(DOD3)가 될 수 있다. 또한, 추가 정류소자(DOD4)는, 제2 노드(ND2)와 접지전압(VSS) 사이에서 연결되어 역방향 바이어스로 인가되는 제2 다이오드(DOD4)가 될 수 있다.

구체적으로, 도 5를 참조하여 도 3에 대응하는 제1 반전구동부(31)의 단면 구성을 살펴보면 다음과 같다.

기판(501)에 형성되는 제1 활성영역(ACT_AREA1) 및 제1 활성영역(ACT_AREA1)의 일측의 제2 활성영역(ACT_AREA2)을 정의하는 소자분리막(511)과, 제1 활성영역(ACT_AREA1) 상에 형성되어 제1 노드(ND1)에 연결된 제1 게이트(G1_1)와, 제1 게이트(G1_1) 양측 기판(501)에 형성된 제1 접합영역(521)과, 제2 활성영역(ACT_AREA2) 상에 형성되어 제1 노드(ND1)에 연결된 제2 게이트(G1_2)와, 제2 게이트(G1_2) 양측 기판(501)에 형성된 제2 접합영역(531)과, 서로 마주보는 제1 접합영역(521)과 제2 접합영역(531) 사이의 제2 활성영역(ACT_AREA2)에 형성된 정류소자(SN1)을 포함한다. 또한, 제1 활성영역(ACT_AREA1)에 대응하는 기판(501)에 형성된 웰(551)을 더 포함하고, 기판(501)과 웰(551)은 서로 상보적인 도전형을 갖는다. 또한, 제1 활성영역(ACT_AREA1)을 정의하는 소자분리막(511) 외측의 웰(551)에 형성된 제1 픽업영역(561), 및 제2 활성영역(ACT_AREA2)을 정의하는 소자분리막(511) 외측의 기판(501)에 형성된 제2 픽업영역(571)을 더 포함한다. 이때, 제1 게이트(G1_1) 타측 제1 접합영역(521)에는 전원전압(VDD)이 인가되고, 제1 게이트(G1_1) 일측 제1 접합영역(521) 및 제2 게이트(G1_2) 타측 제2 접합영역(531)에는 제2 노드(ND2)가 연결되며, 제2 게이트(G1_2) 일측 제2 접합영역(531)에는 접지전압(VSS)이 인가되어 제1 인버터(INV1)의 형태가 이루어질 수 있다.

여기서, 정류소자(SN1)는, 제2 활성영역(ACT_AREA2) 상에 형성되고 제2 게이트(G1_2)와 이격되어 접지전압(VSS)이 인가되는 제3 게이트(G1_3) 및 제3 게이트(G1_3) 타측에 형성되어 전원전압(VDD)이 인가되는 제3 접합영역(541)을 포함한다. 이때, 제2 게이트(G1_2)와 제3 게이트(G1_3) 사이의 제2 접합영역(431)을 공유하는 형태가 된다. 따라서, 정류소자(SN1)는, 제1 노드(ND1)에 소스단이 연결되고 접지전압(VSS)에 게이트단이 접속되며 전원전압(VDD)단에 드레인단이 접속된 NMOS 트랜지스터(SN1)의 형태가 이루어질 수 있다.

그리고, 도 5를 참조하여 도 3에 대응하는 제2 반전구동부(32)의 단면 구성을 살펴보면 다음과 같다.

기판(502)에 형성되는 제1 활성영역(ACT_AREA1) 및 제1 활성영역(ACT_AREA1)의 일측의 제2 활성영역(ACT_AREA2)을 정의하는 소자분리막(512)과, 제1 활성영역(ACT_AREA1) 상에 형성되어 제2 노드(ND2)에 연결된 제1 게이트(G2_1)와, 제1 게이트(G2_1) 양측 기판(502)에 형성된 제1 접합영역(522)과, 제2 활성영역(ACT_AREA2) 상에 형성되어 제2 노드(ND2)에 연결된 제2 게이트(G2_2)와, 제2 게이트(G2_2) 양측 기판(502)에 형성된 제2 접합영역(532)과, 서로 마주보는 제1 접합영역(522)과 제2 접합영역(532) 사이의 제2 활성영역(ACT_AREA2)에 형성된 정류소자(SN2)를 포함한다. 또한, 제1 활성영역(ACT_AREA1)에 대응하는 기판(502)에 형성된 웰(552)를 더 포함하고, 기판(502)와 웰(552)는 서로 상보적인 도전형을 갖는다. 또한, 제1 활성영역(ACT_AREA1)을 정의하는 소자분리막(512) 외측의 웰(552)에 형성된 제1 픽업영역(562), 및 제2 활성영역(ACT_AREA2)을 정의하는 소자분리막(512) 외측의 기판(502)에 형성된 제2 픽업영역(572)를 더 포함한다. 이때, 제1 게이트(G2_1) 타측 제1 접합영역(522)에는 전원전압(VDD)이 인가되고, 제1 게이트(G2_1) 일측 제1 접합영역(522) 및 제2 게이트(G2_2) 타측 제2 접합영역(532)에는 제2 노드(ND2)가 연결되며, 제2 게이트(G2_2) 일측 제2 접합영역(532)에는 접지전압(VSS)이 인가되어 제2 인버터(INV2)의 형태가 이루어질 수 있다.

여기서, 정류소자(SN2)는, 제2 활성영역(ACT_AREA2) 상에 형성되고 제2 게이트(G2_2)와 이격되어 접지전압(VSS)이 인가되는 제3 게이트(G2_3) 및 제3 게이트(G2_3) 타측에 형성되어 전원전압(VDD)이 인가되는 제3 접합영역(542)를 포함한다. 이때, 제2 게이트(G2_2)와 제3 게이트(G2_3) 사이의 제2 접합영역(432)를 공유하는 형태가 되어 정류소자(SN2)가 제2 노드(ND2)에 연결된다. 따라서, 정류소자(SN2)는, 제2 노드(ND2)에 소스단이 연결되고 접지전압(VSS)에 게이트단이 접속되며 전원전압(VDD)단에 드레인단이 접속된 NMOS 트랜지스터(SN2)의 형태가 이루어질 수 있다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 다이오드 또는 트랜지스터를 사용하여 래치회로의 입력노드 또는 출력노드에서 소프트 에러로 인해 발생하는 차지(charge)를 싱크(sink)할 수 있다.

이로 인해, 래치회로에서 소프트 에러가 발생하는 경우에도 기억상태의 반전이 발생하는 것을 방지하여 안정적인 래치회로 동작을 지원할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

INT1, INT2 : 래치부 210, 310 : 싱크부
21, 31 : 제1 반전구동부 22, 32 : 제2 반전구동부

Claims

제1 노드의 전압을 제2 노드에 반전구동하고, 상기 제2 노드의 전압을 상기 제1 노드에 반전구동하는 래치부; 및
상기 제1 노드와 상기 제2 노드 중 적어도 어느 하나의 노드에 연결되며, 연결된 노드의 차지를 싱크하는 싱크부
를 구비하는 집적회로.
제1항에 있어서,
상기 싱크부는,
상기 제1 노드와 상기 제2 노드 중 적어도 어느 하나의 노드와 전원전압단 사이에 역방향으로 연결된 제1 다이오드; 및
상기 제1 노드와 상기 제2 노드 중 상기 제1 다이오드가 연결된 노드와 접지전압단 사이에 역방향으로 연결된 제2 다이오드를 구비하는 집적회로.
제1항에 있어서,
상기 싱크부는,
상기 제1 노드와 상기 제2 노드 중 적어도 어느 하나의 노드에 소스단이 접속되고, 접지전압단에 게이트단이 접속되며, 전원전압단에 드레인단에 접속되는 NMOS 트랜지스터를 구비하는 집적회로.
제1항에 있어서,
상기 래치부는,
상기 제1 노드의 전압레벨에 응답하여 상기 제2 노드를 반전구동하기 위한 제1 인버터; 및
상기 제2 노드의 전압레벨에 응답하여 상기 제1 노드를 반전구동하기 위한 제2 인버터를 구비하는 집적회로.
제1 노드의 전압을 제2 노드에 반전구동하되, 상기 제2 노드의 차지를 싱크하는 제1 반전구동부; 및
상기 제2 노드의 전압을 상기 제1 노드에 반전구동하되, 상기 제1 노드의 차지를 싱크하는 제2 반전구동부
를 구비하는 집적회로.
제5항에 있어서,
상기 제1 반전구동부는,
기판에 형성되는 제1 활성영역 및 상기 제1 활성영역의 일측의 제2 활성영역을 정의하는 소자분리막;
상기 제1 활성영역 상에 형성되어 상기 제1 노드에 연결된 제1 게이트;
상기 제1 게이트 양측 기판에 형성된 제1 접합영역;
상기 제2 활성영역 상에 형성되어 상기 제1 노드에 연결된 제2 게이트;
상기 제2 게이트 양측 기판에 형성된 제2 접합영역;
서로 마주보는 상기 제1 접합영역과 상기 제2 접합영역 사이의 상기 제2 활성영역에 형성된 정류소자를 포함하고,
상기 제1 게이트 타측 제1 접합영역에는 전원전압이 인가되고,
상기 제1 게이트 일측 제1 접합영역 및 상기 제2 게이트 타측 제2 접합영역에는 상기 제2 노드가 연결되며,
상기 제2 게이트 일측 제2 접합영역에는 접지전압이 인가되는 집적회로.
제6항에 있어서,
상기 제1 활성영역에 대응하는 기판에 형성된 웰을 더 포함하고,
상기 기판과 상기 웰은 서로 상보적인 도전형을 갖는 집적회로.
제7항에 있어서,
상기 제1 활성영역을 정의하는 소자분리막 외측의 상기 웰에 형성된 제1 픽업영역; 및
상기 제2 활성영역을 정의하는 소자분리막 외측의 상기 기판에 형성된 제2 픽업영역을 더 포함하는 집적회로.
제8항에 있어서,
상기 제1 픽업영역, 웰, 기판 및 상기 제2 픽업영역으로 이루어진 추가 정류소자를 포함하는 집적회로.
제9항에 있어서,
상기 정류소자는,
상기 제2 접합영역으로부터 이격되고 상기 기판에 상보적인 도전형을 갖는 불순물영역을 포함하는 집적회로.
제10항에 있어서,
상기 제1 픽업영역에는 전원전압이 인가되고,
상기 제2 픽업영역에는 접지전압이 인가되며,
상기 불순물영역에는 전원전압이 인가되어
상기 정류소자와 상기 추가 정류소자에는 역방향 바이어스가 인가되는 집적회로.
제6항에 있어서,
상기 정류소자는,
상기 제2 활성영역 상에 형성되고 상기 제2 게이트와 이격되어 접지전압이 인가되는 제3 게이트; 및
상기 제3 게이트 타측에 형성되어 전원전압이 인가되는 제3 접합영역을 포함하며,
상기 제2 게이트와 상기 제3 게이트 사이의 상기 제2 접합영역을 공유하여 상기 제2 노드에 연결되는 집적회로.
제5항에 있어서,
상기 제2 반전구동부는,
기판에 형성되어 제1 활성영역 및 상기 제1 활성영역의 일측의 제2 활성영역을 정의하는 소자분리막;
상기 제1 활성영역 상에 형성되어 상기 제2 노드에 연결된 제1 게이트;
상기 제1 게이트 양측 기판에 형성된 제1 접합영역;
상기 제2 활성영역 상에 형성되어 상기 제2 노드에 연결된 제2 게이트;
상기 제2 게이트 양측 기판에 형성된 제2 접합영역;
서로 마주보는 상기 제1 접합영역과 상기 제2 접합영역 사이의 상기 제2 활성영역에 형성된 정류소자를 포함하고,
상기 제1 게이트 타측 제1 접합영역에는 전원전압이 인가되고,
상기 제1 게이트 일측 제1 접합영역 및 상기 제2 게이트 타측 제2 접합영역에는 상기 제1 노드가 연결되며,
상기 제2 게이트 일측 제2 접합영역에는 접지전압이 인가되는 집적회로.
제13항에 있어서,
상기 제1 활성영역에 대응하는 기판에 형성된 웰을 더 포함하고,
상기 기판과 상기 웰은 서로 상보적인 도전형을 갖는 집적회로.
제14항에 있어서,
상기 제1 활성영역을 정의하는 소자분리막 외측의 상기 웰에 형성된 제1 픽업영역; 및
상기 제2 활성영역을 정의하는 소자분리막 외측의 상기 기판에 형성된 제2 픽업영역을 더 포함하는 집적회로.
제15항에 있어서,
상기 제1 픽업영역, 웰, 기판 및 상기 제2 픽업영역으로 이루어진 추가 정류소자를 포함하는 집적회로.
제16항에 있어서,
상기 정류소자는,
상기 제2 접합영역으로부터 이격되고 상기 기판에 상보적인 도전형을 갖는 불순물영역을 포함하는 집적회로.
제17항에 있어서,
상기 제1 픽업영역에는 전원전압이 인가되고,
상기 제2 픽업영역에는 접지전압이 인가되며,
상기 불순물영역에는 전원전압이 인가되어
상기 정류소자와 상기 추가 정류소자에는 역방향 바이어스가 인가되는 집적회로.
제13항에 있어서,
상기 정류소자는,
상기 제2 활성영역 상에 형성되고 상기 제2 게이트와 이격되어 접지전압이 인가되는 제3 게이트;
상기 제3 게이트 타측에 형성되어 전원전압이 인가되는 제3 접합영역을 포함하며,
상기 제2 게이트와 상기 제3 게이트 사이의 상기 제2 접합영역을 공유하여 상기 제1 노드에 연결되는 집적회로.