JPH0746511B2 - 高い出力利得を得るデータ出力ドライバー - Google Patents
高い出力利得を得るデータ出力ドライバーInfo
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- JPH0746511B2 JPH0746511B2 JP3244105A JP24410591A JPH0746511B2 JP H0746511 B2 JPH0746511 B2 JP H0746511B2 JP 3244105 A JP3244105 A JP 3244105A JP 24410591 A JP24410591 A JP 24410591A JP H0746511 B2 JPH0746511 B2 JP H0746511B2
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
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Description
【０００１】
【産業上の利用分野】本発明は半導体メモリー装置にお
けるデータ出力ドライバーに関するもので、特に高い出
力利得を得るデータ出力ドライバーに関するものであ
る。
けるデータ出力ドライバーに関するもので、特に高い出
力利得を得るデータ出力ドライバーに関するものであ
る。
【０００２】
【従来の技術】データ出力ドライバーというのは、半導
体素子の内部の信号を半導体素子の外部に出力させる装
置である。このデータ出力ドライバーは、通常、ｎ型絶
縁ゲート電界効果トランジスタ（以下、“ＮＭＯＳトラ
ンジスタ”と称する）で構成される。その理由は、ｐ型
絶縁ゲート電界効果トランジスタに比べてＮＭＯＳトラ
ンジスタはその活性キャリアーである電子の移動度がｐ
型電界効果絶縁ゲートトランジスタの活性キャリアーで
ある正孔より大きく、またレイアウト面積もより小さく
て済むからである。
体素子の内部の信号を半導体素子の外部に出力させる装
置である。このデータ出力ドライバーは、通常、ｎ型絶
縁ゲート電界効果トランジスタ（以下、“ＮＭＯＳトラ
ンジスタ”と称する）で構成される。その理由は、ｐ型
絶縁ゲート電界効果トランジスタに比べてＮＭＯＳトラ
ンジスタはその活性キャリアーである電子の移動度がｐ
型電界効果絶縁ゲートトランジスタの活性キャリアーで
ある正孔より大きく、またレイアウト面積もより小さく
て済むからである。
【０００３】図４は従来のデータ出力ドライバーの回路
図である。全体的な回路構成をみると、このデータ出力
ドライバーは二つのＮＭＯＳトランジスタを備えてい
る。その一つのプルアップ用第１ＮＭＯＳトランジスタ
１は、ゲートがデータ出力バッファー（図示せず）から
出力されるデータに接続され、ドレインが電源電圧端に
接続されている。また、他の一つのプルダウン用第２Ｎ
ＭＯＳトランジスタ２は、ゲートがデータ出力バッファ
ーから出力されるデータの反転信号に接続され、ソース
が接地電圧端に接続されている。そして、第１ＮＭＯＳ
トランジスタ１の出力用であるソースと、第２ＮＭＯＳ
トランジスタ２の出力用であるドレインとが出力ノード
３に共通に接続され、さらに第１ＮＭＯＳトランジスタ
１及び第２ＮＭＯＳトランジスタ２の各バルクには接地
電圧端が接続されている。
図である。全体的な回路構成をみると、このデータ出力
ドライバーは二つのＮＭＯＳトランジスタを備えてい
る。その一つのプルアップ用第１ＮＭＯＳトランジスタ
１は、ゲートがデータ出力バッファー（図示せず）から
出力されるデータに接続され、ドレインが電源電圧端に
接続されている。また、他の一つのプルダウン用第２Ｎ
ＭＯＳトランジスタ２は、ゲートがデータ出力バッファ
ーから出力されるデータの反転信号に接続され、ソース
が接地電圧端に接続されている。そして、第１ＮＭＯＳ
トランジスタ１の出力用であるソースと、第２ＮＭＯＳ
トランジスタ２の出力用であるドレインとが出力ノード
３に共通に接続され、さらに第１ＮＭＯＳトランジスタ
１及び第２ＮＭＯＳトランジスタ２の各バルクには接地
電圧端が接続されている。
【０００４】図４の動作を説明すると以下の通りであ
る。接地電圧（Ｖss）レベルである論理“ロウ”状態の
データが印加されると、第１ＮＭＯＳトランジスタ１が
“ターンオフ”となる一方で、第２ＮＭＯＳトランジス
タ２が“ターンオン”となり、データ出力ドライバーの
出力は論理“ロウ”になる。他方、電源電圧（Ｖcc）レ
ベルである論理“ハイ”状態のデータが印加されると、
ＮＭＯＳトランジスタ１が“ターンオン”となる一方
で、ＮＭＯＳトランジスタ２は“ターンオフ”となり、
データ出力ドライバーの出力は論理“ハイ”になる。こ
こで、論理“ロウ”は、通常、ＴＴＬレベル例えば０．
８Ｖ以下である状態であり、論理“ハイ”は、通常、Ｔ
ＴＬレベル例えば２．４Ｖ以上の状態であることはこの
分野に公知の事実である。
る。接地電圧（Ｖss）レベルである論理“ロウ”状態の
データが印加されると、第１ＮＭＯＳトランジスタ１が
“ターンオフ”となる一方で、第２ＮＭＯＳトランジス
タ２が“ターンオン”となり、データ出力ドライバーの
出力は論理“ロウ”になる。他方、電源電圧（Ｖcc）レ
ベルである論理“ハイ”状態のデータが印加されると、
ＮＭＯＳトランジスタ１が“ターンオン”となる一方
で、ＮＭＯＳトランジスタ２は“ターンオフ”となり、
データ出力ドライバーの出力は論理“ハイ”になる。こ
こで、論理“ロウ”は、通常、ＴＴＬレベル例えば０．
８Ｖ以下である状態であり、論理“ハイ”は、通常、Ｔ
ＴＬレベル例えば２．４Ｖ以上の状態であることはこの
分野に公知の事実である。
【０００５】論理“ハイ”出力時に電源電圧（Ｖcc）と
しきい電圧(threshold Voltage) の差であるＶcc−Ｖth
の電圧が出力ノード３に蓄積される。しかしながら実際
的には、第１ＮＭＯＳトランジスタ１のソースに掛かる
電圧と第１ＮＭＯＳトランジスタ１のバルクに印加され
る接地電圧との間に電圧差が発生することにより、Ｖcc
−Ｖthレベルよりも小さい電圧が出力ノード３に蓄積さ
れることになる。
しきい電圧(threshold Voltage) の差であるＶcc−Ｖth
の電圧が出力ノード３に蓄積される。しかしながら実際
的には、第１ＮＭＯＳトランジスタ１のソースに掛かる
電圧と第１ＮＭＯＳトランジスタ１のバルクに印加され
る接地電圧との間に電圧差が発生することにより、Ｖcc
−Ｖthレベルよりも小さい電圧が出力ノード３に蓄積さ
れることになる。
【０００６】その理由は、第１ＮＭＯＳトランジスタの
バルクにＶssが印加され、第１ＮＭＯＳトランジスタが
ターンオンされた時に、バルクとソースの間に電圧差が
形成されることに起因してしきい電圧が本来の電圧より
高くなる現象、つまり基板バイアス効果(body effect)
によるものである。
バルクにＶssが印加され、第１ＮＭＯＳトランジスタが
ターンオンされた時に、バルクとソースの間に電圧差が
形成されることに起因してしきい電圧が本来の電圧より
高くなる現象、つまり基板バイアス効果(body effect)
によるものである。
【０００７】図５に基板バイアス効果により変化したし
きい電圧についてのグラフを示した。この図５から基板
バイアス効果により発生したＶBS(VSUBSTRATE -
VSOURCE) 分だけしきい電圧が上昇することを知り得
る。
きい電圧についてのグラフを示した。この図５から基板
バイアス効果により発生したＶBS(VSUBSTRATE -
VSOURCE) 分だけしきい電圧が上昇することを知り得
る。
【０００８】ここで、ＶBSに対して簡単に説明する。Ｎ
ＭＯＳトランジスタのソースに電圧が印加されると、そ
のソースの周辺には空乏層が印加電圧に比例して拡大す
る。そうすると、ＮＭＯＳトランジスタは、本来のしき
い電圧にソースの空乏層の拡大に応じた電圧を加算した
電圧を加えた場合にのみ、そのドレインとソースとの間
に反転層を発生し、導通状態となる。換言すれば、ソー
スの空乏層が拡大された時のしきい電圧とソースの空乏
層が拡大される前のしきい電圧との差がすなわちＶBS
で、これはαで表示される。
ＭＯＳトランジスタのソースに電圧が印加されると、そ
のソースの周辺には空乏層が印加電圧に比例して拡大す
る。そうすると、ＮＭＯＳトランジスタは、本来のしき
い電圧にソースの空乏層の拡大に応じた電圧を加算した
電圧を加えた場合にのみ、そのドレインとソースとの間
に反転層を発生し、導通状態となる。換言すれば、ソー
スの空乏層が拡大された時のしきい電圧とソースの空乏
層が拡大される前のしきい電圧との差がすなわちＶBS
で、これはαで表示される。
【０００９】したがって、出力ノード３にはＶcc−（Ｖ
th＋α）の電圧が蓄積される。これは出力利得（ＶOH）
の減少を招来するが、特に電源電圧の電位が低い場合に
は出力利得（ＶOH）の減少が顕著である。それ故、従来
のデータ出力ドライバーは、要求される高い出力利得機
能を十分に満足させることができなかった。
th＋α）の電圧が蓄積される。これは出力利得（ＶOH）
の減少を招来するが、特に電源電圧の電位が低い場合に
は出力利得（ＶOH）の減少が顕著である。それ故、従来
のデータ出力ドライバーは、要求される高い出力利得機
能を十分に満足させることができなかった。
【００１０】
【発明が解決しようとする課題】したがって、本発明の
目的は基板バイアス効果により発生するしきい電圧の上
昇を抑制して高い出力利得を得ることのできるデータ出
力ドライバー回路を提供することにある。
目的は基板バイアス効果により発生するしきい電圧の上
昇を抑制して高い出力利得を得ることのできるデータ出
力ドライバー回路を提供することにある。
【００１１】
【課題を解決するための手段】このような目的を達成す
るために本発明は、電源電圧端と接地電圧端との間に直
列接続され、一対の相補信号を制御入力としてゲートに
受ける２つの出力トランジスタを備えたデータ出力ドラ
イバーについて、電源電圧端と接地電圧端との間に直列
接続され、電源電圧側の出力トランジスタの制御入力に
より制御される２つのトランジスタを有する定電圧手段
を備え、該定電圧手段の２つのトランジスタ間における
電圧を電源電圧側の出力トランジスタのバルクに印加す
る構成とすることを特徴としている。
るために本発明は、電源電圧端と接地電圧端との間に直
列接続され、一対の相補信号を制御入力としてゲートに
受ける２つの出力トランジスタを備えたデータ出力ドラ
イバーについて、電源電圧端と接地電圧端との間に直列
接続され、電源電圧側の出力トランジスタの制御入力に
より制御される２つのトランジスタを有する定電圧手段
を備え、該定電圧手段の２つのトランジスタ間における
電圧を電源電圧側の出力トランジスタのバルクに印加す
る構成とすることを特徴としている。
【００１２】
【作用】このような定電圧手段を設けることにより、デ
ータ出力ドライバーに論理“ハイ”状態のデータが入っ
てくるときに、プルアップ用である電源電圧側の出力ト
ランジスタのバルクにはそのソース端子と同じ電圧レベ
ルの電圧が印加される。その結果、バルクとソースが常
に同じ電圧レベルを維持することになり、基板バイアス
効果の影響を回避できるようになる。
ータ出力ドライバーに論理“ハイ”状態のデータが入っ
てくるときに、プルアップ用である電源電圧側の出力ト
ランジスタのバルクにはそのソース端子と同じ電圧レベ
ルの電圧が印加される。その結果、バルクとソースが常
に同じ電圧レベルを維持することになり、基板バイアス
効果の影響を回避できるようになる。
【００１３】
【実施例】以下、図面を参照して本発明によるデータ出
力ドライバーの実施例を詳細に説明する。先ず、全体的
な構成を説明する。図１に示されるのは、相互に相補的
な論理レベルを有する一対の信号を制御入力として各々
のゲートに受ける第１及び第２出力トランジスタ１、２
を有するデータ出力ドライバーであり、第１出力トラン
ジスタ１のゲートに接続された入力ライン４と、入力ラ
イン４にゲートが接続され、電源電圧端と第１出力トラ
ンジスタ１のバルクとの間にチャネルが接続されたプル
アップトランジスタ５と、入力ライン４にインバーター
６を介してゲートが接続され、前記バルクと接地電圧端
との間にチャネルが接続されたプルダウントランジスタ
７と、入力ライン４と接地電圧端との間に接続され、入
力ライン４の電位が所定レベル以下である場合に所定の
バイアス電圧を入力ライン４に供給するバイアス手段９
と、を備えた出力ドライバーである。
力ドライバーの実施例を詳細に説明する。先ず、全体的
な構成を説明する。図１に示されるのは、相互に相補的
な論理レベルを有する一対の信号を制御入力として各々
のゲートに受ける第１及び第２出力トランジスタ１、２
を有するデータ出力ドライバーであり、第１出力トラン
ジスタ１のゲートに接続された入力ライン４と、入力ラ
イン４にゲートが接続され、電源電圧端と第１出力トラ
ンジスタ１のバルクとの間にチャネルが接続されたプル
アップトランジスタ５と、入力ライン４にインバーター
６を介してゲートが接続され、前記バルクと接地電圧端
との間にチャネルが接続されたプルダウントランジスタ
７と、入力ライン４と接地電圧端との間に接続され、入
力ライン４の電位が所定レベル以下である場合に所定の
バイアス電圧を入力ライン４に供給するバイアス手段９
と、を備えた出力ドライバーである。
【００１４】本発明においては、好ましい実施例とし
て、プルアップ及びプルダウントランジスタ５、７を図
示のようにＮＭＯＳトランジスタで構成し、プルダウン
トランジスタ７には、入力ライン４の電位がインバータ
ー６を通じて受け入れられるようにしている。また、バ
イアス手段９もＮＭＯＳトランジスタで構成した。
て、プルアップ及びプルダウントランジスタ５、７を図
示のようにＮＭＯＳトランジスタで構成し、プルダウン
トランジスタ７には、入力ライン４の電位がインバータ
ー６を通じて受け入れられるようにしている。また、バ
イアス手段９もＮＭＯＳトランジスタで構成した。
【００１５】図中の点線ブロックが本発明における定電
圧手段１００であり、プルアップ及びプルダウントラン
ジスタ５、７のチャンネルから第１出力トランジスタ１
のバルクに接続するラインが出力ライン８とされてい
る。ここで、インバーター６の出力端子から出た信号を
ａとし、出力ライン８に載せられる信号をｂとする。
圧手段１００であり、プルアップ及びプルダウントラン
ジスタ５、７のチャンネルから第１出力トランジスタ１
のバルクに接続するラインが出力ライン８とされてい
る。ここで、インバーター６の出力端子から出た信号を
ａとし、出力ライン８に載せられる信号をｂとする。
【００１６】以下、図１の回路の動作を説明する。先
ず、データが接地電圧レベルの論理“ロウ”状態である
場合をみる。出力用第１ＮＭＯＳトランジスタ１は、
“ターンオフ”され、出力用第２ＮＭＯＳトランジスタ
２は、“ターンオン”される。そして、出力ノード３
は、論理“ロウ”状態となる。ここで、定電圧手段１０
０の内部をみると、入力ライン４の電位が論理“ロウ”
であるため、プルアップトランジスタ５は“ターンオ
フ”となり、またプルダウントランジスタ７はインバー
ター６から論理“ハイ”状態のａ信号を受けて“ターン
オン”となる。この結果、出力ライン８が論理“ロウ”
状態となり、ｂ信号が論理“ロウ”信号を出力用第１Ｎ
ＭＯＳトランジスタ１のバルクに印加する。
ず、データが接地電圧レベルの論理“ロウ”状態である
場合をみる。出力用第１ＮＭＯＳトランジスタ１は、
“ターンオフ”され、出力用第２ＮＭＯＳトランジスタ
２は、“ターンオン”される。そして、出力ノード３
は、論理“ロウ”状態となる。ここで、定電圧手段１０
０の内部をみると、入力ライン４の電位が論理“ロウ”
であるため、プルアップトランジスタ５は“ターンオ
フ”となり、またプルダウントランジスタ７はインバー
ター６から論理“ハイ”状態のａ信号を受けて“ターン
オン”となる。この結果、出力ライン８が論理“ロウ”
状態となり、ｂ信号が論理“ロウ”信号を出力用第１Ｎ
ＭＯＳトランジスタ１のバルクに印加する。
【００１７】次に、データが電源電圧レベルの論理“ハ
イ”状態に印加される場合をみる。出力用第１ＮＭＯＳ
トランジスタ１は“ターンオン”され、出力用第２ＮＭ
ＯＳトランジスタ２は“ターンオフ”される。したがっ
て出力ノード３には“ハイ”状態の電位が蓄積される。
この時、定電圧手段１００の入力ライン４の電位が論理
“ハイ”であるから、プルアップトランジスタ５は、
“ターンオン”となり、プルアップトランジスタ７は、
インバーター６から論理“ロウ”状態のａ信号を受けて
“ターンオフ”となる。したがって、出力ライン８に
は、電源電圧からプルアップトランジスタ５のしきい電
圧程降下した電圧がのることになり、この電圧がｂ信号
として出力用第１ＮＭＯＳトランジスタ１のバルクに印
加される。これは出力用第１ＮＭＯＳトランジスタ１の
ソースの電位であるＶcc−Ｖthと同等であり、したがっ
て図１の回路では基板バイアス効果が発生しない。そし
てこの結果、出力ノード３にはＶcc−Ｖthの電位がその
ままに蓄積される。
イ”状態に印加される場合をみる。出力用第１ＮＭＯＳ
トランジスタ１は“ターンオン”され、出力用第２ＮＭ
ＯＳトランジスタ２は“ターンオフ”される。したがっ
て出力ノード３には“ハイ”状態の電位が蓄積される。
この時、定電圧手段１００の入力ライン４の電位が論理
“ハイ”であるから、プルアップトランジスタ５は、
“ターンオン”となり、プルアップトランジスタ７は、
インバーター６から論理“ロウ”状態のａ信号を受けて
“ターンオフ”となる。したがって、出力ライン８に
は、電源電圧からプルアップトランジスタ５のしきい電
圧程降下した電圧がのることになり、この電圧がｂ信号
として出力用第１ＮＭＯＳトランジスタ１のバルクに印
加される。これは出力用第１ＮＭＯＳトランジスタ１の
ソースの電位であるＶcc−Ｖthと同等であり、したがっ
て図１の回路では基板バイアス効果が発生しない。そし
てこの結果、出力ノード３にはＶcc−Ｖthの電位がその
ままに蓄積される。
【００１８】バイアス手段９は、入力ライン４の電位
が、論理“ハイ”状態つまり電源電圧レベルとなる場合
以外で、接地電圧レベルの論理“ロウ”状態にならない
場合に入力ライン４の電位を論理“ロウ”に維持するた
めのものである。換言すれば、入力ライン４の電位が論
理“ハイ”にならない場合には出力ライン８の電位を論
理“ロウ”に維持させ、論理“ロウ”状態のｂ信号を出
力用第１ＮＭＯＳトランジスタ１のバルクに印加するた
めのものである。このバイアス手段９は小さいサイズの
ＮＭＯＳトランジスタで構成される。
が、論理“ハイ”状態つまり電源電圧レベルとなる場合
以外で、接地電圧レベルの論理“ロウ”状態にならない
場合に入力ライン４の電位を論理“ロウ”に維持するた
めのものである。換言すれば、入力ライン４の電位が論
理“ハイ”にならない場合には出力ライン８の電位を論
理“ロウ”に維持させ、論理“ロウ”状態のｂ信号を出
力用第１ＮＭＯＳトランジスタ１のバルクに印加するた
めのものである。このバイアス手段９は小さいサイズの
ＮＭＯＳトランジスタで構成される。
【００１９】図２は図１の回路の動作タイミング図であ
る。図２で理解することができるように、データが論理
“ハイ”に上昇すると同時に、出力用第１ＮＭＯＳトラ
ンジスタ１のバルクに印される電圧であるｂ信号が論理
“ハイ”に上昇することが分かる。また、データが論理
“ロウ”である場合にはａ信号が論理“ハイ”を維持
し、ｂ信号が論理“ロウ”を維持することが容易に理解
できるであろう。したがって、高い出力利得のＤOUT が
得られる。
る。図２で理解することができるように、データが論理
“ハイ”に上昇すると同時に、出力用第１ＮＭＯＳトラ
ンジスタ１のバルクに印される電圧であるｂ信号が論理
“ハイ”に上昇することが分かる。また、データが論理
“ロウ”である場合にはａ信号が論理“ハイ”を維持
し、ｂ信号が論理“ロウ”を維持することが容易に理解
できるであろう。したがって、高い出力利得のＤOUT が
得られる。
【００２０】図３は本発明によるデータ出力ドライバー
の理解をより容易にするために示した断面図である。
尚、この図３ではバルク電圧の制御部分のみを図示し、
図１の定電圧手段１００は図示していない。この図３よ
り、出力用第１ＮＭＯＳトランジスタのバルクに不純物
注入による拡散法でＰ＋層を形成し、このＰ＋層を通じ
て出力用第１ＮＭＯＳトランジスタ１のバルク電圧の制
御を行うようにしていることが理解できる。
の理解をより容易にするために示した断面図である。
尚、この図３ではバルク電圧の制御部分のみを図示し、
図１の定電圧手段１００は図示していない。この図３よ
り、出力用第１ＮＭＯＳトランジスタのバルクに不純物
注入による拡散法でＰ＋層を形成し、このＰ＋層を通じ
て出力用第１ＮＭＯＳトランジスタ１のバルク電圧の制
御を行うようにしていることが理解できる。
【００２１】図１の回路は本発明の思想を実現した一実
施例であり、本発明の技術的な範疇を外れない限り、定
電圧手段の各構成素子は変更されることができることを
この分野に通常の知識を有するものは容易に理解するこ
とができる。
施例であり、本発明の技術的な範疇を外れない限り、定
電圧手段の各構成素子は変更されることができることを
この分野に通常の知識を有するものは容易に理解するこ
とができる。
【００２２】
【発明の効果】本発明によるデータ出力ドライバーは、
出力用第１ＮＭＯＳトランジスタのバルクに、この出力
用第１ＮＭＯＳトランジスタのソースの電位と同様の電
位が常に印加されており、基板バイアス効果によるしき
い電圧の上昇を抑制できるので、高い出力利得が得られ
る。そして、このデータ出力ドライバーは、データ出力
ドライバーが使用される半導体素子のすべてに適用で
き、特に、低レベルの電源電圧に適用した場合に出力利
得の低下の問題を有効に解決できる。
出力用第１ＮＭＯＳトランジスタのバルクに、この出力
用第１ＮＭＯＳトランジスタのソースの電位と同様の電
位が常に印加されており、基板バイアス効果によるしき
い電圧の上昇を抑制できるので、高い出力利得が得られ
る。そして、このデータ出力ドライバーは、データ出力
ドライバーが使用される半導体素子のすべてに適用で
き、特に、低レベルの電源電圧に適用した場合に出力利
得の低下の問題を有効に解決できる。
【図１】本発明によるデータ出力ドライバーの回路図で
ある。
ある。
【図２】本発明によるデータ出力ドライバーのタイミン
グ図である。
グ図である。
【図３】本発明によるデータ出力ドライバーの部分断面
図である。
図である。
【図４】従来のデータ出力ドライバーの回路図である。
【図５】基板バイアス効果により変化したしきい電圧の
状態図である。
状態図である。
１ 第１出力トランジスタ ２ 第２出力トランジスタ ４ 入力ライン ５ プルアップトランジスタ ７ プルダウントランジスタ ９ バイアス手段 １００ 定電圧手段
Claims (2)
- 【請求項１】 電源電圧端と接地電圧端との間に直列接
続され、一対の相補信号を制御入力としてゲートに受け
る２つの出力トランジスタを備えたデータ出力ドライバ
ーにおいて、電源電圧端と接地電圧端との間に直列接続され、電源電
圧側の出力トランジスタの制御入力により制御される２
つのトランジスタを有する定電圧手段を備え、該定電圧
手段の２つのトランジスタ間における電圧を電源電圧側
の出力トランジスタのバルクに印加するようにした こと
を特徴とするデータ出力ドライバー。 - 【請求項２】 電源電圧側の出力トランジスタの制御入
力を定電圧手段のトランジスタのゲートへ伝送するため
の入力ラインと接地電圧端との間に、サイズの小さいト
ランジスタで構成されたバイアス手段を更に設けた請求
項１記載のデータ出力ドライバー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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