KR20160010166A - 집적회로 - Google Patents

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KR20160010166A
KR20160010166A KR1020140091200A KR20140091200A KR20160010166A KR 20160010166 A KR20160010166 A KR 20160010166A KR 1020140091200 A KR1020140091200 A KR 1020140091200A KR 20140091200 A KR20140091200 A KR 20140091200A KR 20160010166 A KR20160010166 A KR 20160010166A
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김성진
지성수
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에스케이하이닉스 주식회사
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Abstract

본 기술은 입력신호를 래치하기 위한 집적회로에 관한 것으로서, 서로 번갈아 가면서 반전구동되는 적어도 4개 이상 짝수개의 연결라인을 통해 신호를 저장하는 래치부, 및 적어도 4개 이상 짝수개의 연결라인을 동일논리레벨을 갖는 2개의 연결라인그룹으로 구분하고, 2개의 연결라인그룹 중 어느 하나의 연결라인그룹에 포함된 적어도 2개 이상의 연결라인 사이에 연결되어 차지의 이동 속도를 늦추기 위한 차지 완충부를 포함한다.

Description

집적회로{INTEGRATED CIRCUIT}
본 발명은 반도체 설계 기술에 관한 것으로서, 구체적으로 입력신호를 래치하기 위한 집적회로에 관한 것이다.
집적회로에서 입력되는 신호를 래치(latch)하는 구성은 여러 가지 다양한 회로에 빈번하게 사용되는 구성이다.
도 1은 종래기술에 따른 집적회로에서 입력신호를 래치하는 회로의 구성을 설명하기 위해 도시한 도면이다.
도 1을 참조하면, 종래기술에 따른 집적회로에서 입력신호(IN)를 래치하는 회로의 구성은, 두 개의 인버터(INV1, INV2)를 포함한다.
제1 인버터(INV1)의 입력단자와 제2 인버터(INV2)의 출력단자는 서로 접속되고, 제1 인버터(INV1)의 출력단자와 제2 인버터(INV2)의 입력단자는 서로 접속되기 때문에, 입력노드(IN)와 출력노드(OUT)는 그 논리레벨이 상보된 상태로 유지된다.
예를 들면, 입력노드(IN)가 로직'하이'(High)의 전위 상태인 것으로 하면, 출력노드(OUT)는 로직 '로우'(Low)의 전위 상태로 되어 안정하다. 또한, 반대로 입력노드(IN)가 로직 '로우'(Low)의 전위 상태인 것으로 하면, 출력노드(OUT)는 로직'하이'(High)의 전위 상태로 되어 안정하다. 이와 같이, 두 개의 인버터(INV1, INV2)에 의해 구성된 래치 회로는 입력노드(IN)와 출력노드(OUT)의 상태가 로직'하이'(High)인지 로직 '로우'(Low)인지에 따라서 다른 2개의 안정된 논리 상태를 갖고, 그 논리 상태를 유지하게 된다.
전술한 두 개의 인버터(INV1, INV2)를 사용한 래치 회로는 매우 안정성이 좋아 노이즈에 대해서는 지금까지 문제로는 되지 않았다.
하지만, 전리성(電離性)의 방사선에 노출됨으로써 발생하는 전하에 영향을 받게 된다. 즉, 방사선이 조사되는 것에 의해, 래치의 기억 상태가 불안정하게 되어 기억 상태의 반전이라고 하는 오동작이 발생할 가능성이 높아진다.
이러한 현상은 소프트 에러라고 불리며, 전리성의 방사선으로서는 패키지 재료나 배선 재료로부터 나오는 α선이 원인으로 되어 있다.
특히, 소프트 에러는 전원 전압이 낮아짐에 따라 발생하기 쉬워지므로, 최근의 저전원 구동화를 도모한 반도체 기억 장치에서는 이 소프트 에러에 대한 내성을 증가시키는 것이 중요한 테마로 되고 있다.
본 발명의 실시예는 소프트 에러에 강한 내성을 갖는 래치회로를 포함하는 집적회로를 제공한다.
본 발명의 실시예에 따른 집적회로는, 서로 번갈아 가면서 반전구동되는 적어도 4개 이상 짝수개의 연결라인을 통해 신호를 저장하는 래치부; 및 적어도 4개 이상 짝수개의 상기 연결라인을 동일논리레벨을 갖는 2개의 연결라인그룹으로 구분하고, 2개의 상기 연결라인그룹 중 어느 하나의 연결라인그룹에 포함된 적어도 2개 이상의 연결라인 사이에 연결되어 차지의 이동 속도를 늦추기 위한 차지 완충부를 포함할 수 있다.
본 기술은 서로 번갈아 가면서 반전구동되는 적어도 4개의 연결라인을 통해 신호를 저장하는 다이스 래치(DICE latch)에서, 연결라인에 소프트 에러가 발생하더라도 그로 인해 발생한 잉여 차지가 다이스 래치의 동작에 직접적인 영향을 미치는 신호 라인들로 확산되는 속도를 늦춰 줄 수 있다. 이로 인해, 소프트 에러가 발생하더라도 연결라인에서 기억상태 반전이 발생하는 것을 방지하는 효과가 있다.
도 1은 종래기술에 따른 집적회로에서 입력신호를 래치하는 회로의 구성을 설명하기 위해 도시한 도면.
도 2는 다이스 래치(DICE latch)의 구조를 설명하기 위해 도시한 회로도.
도 3은 도 2에 도시된 다이스 래치(DICE latch)의 레이아웃 형태를 도시한 도면.
도 4는 본 발명의 실시예에 따른 다이스 래치(DICE latch)의 구조를 설명하기 위해 도시한 회로도.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 다이스 래치(DICE latch)의 레이아웃 형태를 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2는 다이스 래치(DICE latch)의 구조를 설명하기 위해 도시한 회로도이다.
도 3은 도 2에 도시된 다이스 래치(DICE latch)의 레이아웃 형태를 도시한 도면이다.
다이스 래치는, 래치부(210, 220, 230, 240)와, 초기화 제어부(250) 및 입력 제어부(260)를 포함한다. 여기서, 래치부(210, 220, 230, 240)는, 적어도 4개 이상 짝수개의 트랜지스터 그룹(210, 220, 230, 240), 및 적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)을 포함한다.
래치부(210, 220, 230, 240)는, 서로 번갈아 가면서 반전구동되는 적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)을 통해 신호를 저장한다.
적어도 4개 이상 짝수개의 트랜지스터 그룹(210, 220, 230, 240)은, 전원전압(VDD)단과 접지전압(VSS)단 사이에서 연결노드(I1, I2, I3, I4)를 기준으로 양측에 직렬로 접속된 PMOS 트랜지스터(MP0, MP1, MP2, MP3)와 NMOS 트랜지스터(MN0, MN1, MN2, MN3)를 각각 포함한다.
적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)은, 적어도 4개 이상 짝수개의 트랜지스터 그룹(210, 220, 230, 240)을 루프(loop) 형태(... 240 -> 210 -> 220 -> 230 -> 240 -> 210 ...)로 연결시킨다. 이때, 적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)은, 각각의 트랜지스터 그룹(210, 220, 230, 240)에 포함된 연결노드(I1, I2, I3, I4)를 앞쪽 트랜지스터 그룹(240, 210, 220, 230)에 포함된 NMOS 트랜지스터(MN3, MN0, MN1, MN2)의 게이트에 연결시킨다. 또한, 적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)은, 각각의 트랜지스터 그룹(210, 220, 230, 240)에 포함된 연결노드(I1, I2, I3, I4)를 뒤쪽 트랜지스터 그룹(220, 230, 240, 210)에 포함된 PMOS 트랜지스터(MP1, MP2, MP3, MP0)에 연결시킨다.
이와 같은 구성을 통해, 적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)은, 서로 번갈아 가면서 반전구동되어 동일논리레벨을 갖는 2개의 연결라인그룹(T0, T1 / BO, B1)으로 구분된다. 예컨대, 4개의 연결라인(T0, B0, T1, B1) 중 홀수 번째에 속하는 2개의 연결라인(T0, T1)이 첫 번째 연결라인그룹(T0, T1)으로 구분되어 로직'하이'(High)가 되는 경우, 짝수 번째에 속하는 2개의 연결라인(B0, B1)은 두 번째 연결라인그룹(BO, B1)으로 구분되어 로직 '로우'(Low)가 된다. 반대로, 첫 번째 연결라인그룹(T0, T1)이 로직 '로우'(Low)인 경우, 두 번째 연결라인그룹(B0, B1)은 로직'하이'(High)가 된다.
초기화 제어부(250)는, 초기화 동작제어신호(RSTB)에 응답하여 다이스 래치의 동작을 초기화시키는 동작을 제어한다. 이를 위해, 초기화 제어부(250)는, 초기화 동작제어신호(RSTB)에 응답하여 2개의 연결라인그룹(T0, T1 / BO, B1) 중 어느 하나의 연결라인그룹(T0, T1 or BO, B1)에 포함된 적어도 2개 이상의 연결라인과 전원전압(VDD)단 또는 접지전압(VSS)단의 연결을 제어하는 방법을 사용한다. 즉, 초기화 제어부(250)는, 초기화 동작제어신호(RSTB)에 응답하여 첫 번째 연결라인그룹(T0, T1)에 포함된 적어도 2개 이상의 연결라인과 전원전압(VDD)단 또는 접지전압(VSS)단의 연결을 제어하는 방법을 사용할 수도 있고, 두 번째 연결라인그룹(BO, B1)에 포함된 적어도 2개 이상의 연결라인과 전원전압(VDD)단 또는 접지전압(VSS)단의 연결을 제어하는 방법을 사용할 수도 있다.
예컨대, 도 2에 도시된 초기화 제어부(250)는, 초기화 동작제어신호(RSTB)에 응답하여 첫 번째 연결라인그룹(T0, T1)에 포함된 2개의 연결라인과 전원전압(VDD)단의 연결을 제어하는 방법을 사용하는 것을 알 수 있다. 즉, 도 2에 도시된 초기화 제어부(250)는, 첫 번째 연결라인그룹(T0, T1)에 포함된 2개의 연결라인이 각각의 드레인단에 접속되고, 전원전압(VDD)단이 각각의 소스단에 접속되며, 초기화 동작제어신호(RSTB)가 각각의 게이트단으로 인가되는 2개의 PMOS 트랜지스터(MP7, MP8)를 포함한다.
이때, 도 3에 도시된 것과 같이, 초기화 제어부(250)에 포함되는 2개의 PMOS 트랜지스터(MP7, MP8)는, 각각의 트랜지스터 그룹(210, 220, 230, 240)에 포함된 4개의 PMOS 트랜지스터(MP0, MP1, MP2, MP3)와 가까운 위치에 배치될 뿐만 아니라 그 연결 형태도 서로 유사하다. 따라서, 초기화 제어부(250)에 포함되는 2개의 PMOS 트랜지스터(MP7, MP8)는, 각각의 트랜지스터 그룹(210, 220, 230, 240)에 포함된 4개의 PMOS 트랜지스터(MP0, MP1, MP2, MP3)와 동일한 활성영역에 형성되는 것이 일반적이다.
입력 제어부(260)는, 입력 동작제어신호(FUSESEL)에 응답하여 다수의 래치에 설정된 신호(FD, FDB)를 입력시키는 동작을 수행한다. 이를 위해, 입력 제어부(260)는, 입력 동작제어신호(FUSESEL)에 응답하여 2개의 연결라인그룹(T0, T1 / BO, B1) 중 어느 하나의 연결라인그룹(T0, T1 or BO, B1)에 포함된 적어도 2개 이상의 연결라인과 설정된 정신호(FD) 입력단의 연결을 제어하고, 나머지 하나의 연결라인그룹(BO, B1 or T0, T1)에 포함된 적어도 2개 이상의 연결라인과 설정된 부신호(FDB) 입력단의 연결을 제어하는 방법을 사용한다.
예컨대, 도 2에 도시된 입력 제어부(260)는, 입력 동작제어신호(FUSESEL)에 응답하여 첫 번째 연결라인그룹(T0, T1)에 포함된 2개의 연결라인과 설정된 부신호(FDB) 입력단이 연결되는 것을 제어하고, 두 번째 연결라인그룹(BO, B1)에 포함된 2개의 연결라인과 설정된 정신호(FD) 입력단이 연결되는 것을 제어하는 방법이 사용되는 것을 알 수 있다. 즉, 도 2에 도시된 입력 제어부(260)는, 첫 번째 연결라인그룹(T0, T1)에 포함된 2개의 연결라인이 각각의 드레인단에 접속되고, 설정된 부신호(FDB) 입력단이 각각의 소스단에 접속되며, 입력 동작제어신호(FUSESEL)가 각각의 게이트단으로 인가되는 2개의 NMOS 트랜지스터(MN5, MN7), 및 두 번째 연결라인그룹(BO, B1)에 포함된 2개의 연결라인이 각각의 드레인단에 접속되고, 설정된 정신호(FD) 입력단이 각각의 소스단에 접속되며, 입력 동작제어신호(FUSESEL)가 각각의 게이트단으로 인가되는 2개의 NMOS 트랜지스터(MN4, MN6)를 포함한다.
이때, 도 3에 도시된 것과 같이, 입력 제어부(260)에 포함되는 4개의 NMOS 트랜지스터(MN4, MN5, MN6, MN7)는, 각각의 트랜지스터 그룹(210, 220, 230, 240)에 포함된 4개의 NMOS 트랜지스터(MN0, MN1, MN2, MN3)와 가까운 위치에 배치될 뿐만 아니라 그 연결 형태도 서로 유사하다. 따라서, 입력 제어부(260)에 포함되는 4개의 NMOS 트랜지스터(MN4, MN5, MN6, MN7)는, 각각의 트랜지스터 그룹(210, 220, 230, 240)에 포함된 4개의 NMOS 트랜지스터(MN0, MN1, MN2, MN3)와 동일한 활성영역에 형성되는 것이 일반적이다.
전술한 바와 같은 다이스 래치의 구성 때문에, 다이스 래치가 방사선에 노출될 때에 어느 한 개의 트랜지스터 그룹(210 or 220 or 230 or 240)에 포함된 연결노드(I1 or I2 or I3 or I4)에 임계 전하량을 넘는 전하가 발생해도 앞쪽 트랜지스터 그룹(240 or 210 or 220 or 230)에 포함된 연결노드(I4 or I1 or I2 or I3) 또는 뒤쪽 트랜지스터 그룹(220 or 230 or 240 or 210)에 포함된 연결노드(I2 or I3 or I4 or I1)에 에러 상태를 전파하기 어렵게 된다. 따라서, 전술한 바와 같은 다이스 래치는 도 1에 도시된 종래기술에 따른 래치에 비해 소프트 에러에 대해 상당히 강한 내성을 갖는다고 볼 수 있다.
하지만, 전술한 바와 같은 다이스 래치에 포함된 초기화 제어부(250)는, 적어도 4개 이상 짝수개의 트랜지스터 그룹(210, 220, 230, 240)에 각각 포함된 NMOS 트랜지스터(MN0, MN1, MN2, MN3) 또는 PMOS 트랜지스터(MP0, MP1, MP2, MP3)와 동일한 활성영역에 배치될 뿐만 아니라, 하나의 라인을 통해 전달되는 초기화 동작제어신호(RSTB)에 응답하여 다이스 래치 내부에 저장된 신호의 논리레벨을 초기화시킨다. 따라서, 다이스 래치가 방사선에 노출될 때에 어느 한 개의 트랜지스터 그룹(210 or 220 or 230 or 240)에 포함된 연결노드(I1 or I2 or I3 or I4)에 임계 전하량을 넘는 전하가 발생하여 동일한 활성영역에 배치된 동작제어신호(RSTB)가 전달되는 라인으로 확산되는 경우 초기화 동작제어신호(RSTB)가 활성화되어 다이스 래치를 초기화시키는 현상이 발생할 수 있다.
참고로, 전술한 도면에서는 다이스 래치의 구성에 4개의 연결라인(T0, B0, T1, B1)을 통해 신호를 저장하는 구성이 예시되어 있으며, 설계자의 선택에 따라 6개의 연결라인 8개의 연결라인 등 더 많은 짝수 개수의 연결라인을 통해 신호를 저장할 수 있다. 물론, 연결라인의 개수가 6개 또는 8개 등으로 늘어날 경우 각 연결라인 사이에서 신호를 반전시켜주기 위한 트랜지스터 그룹도 더 포함되어야 할 것이다.
도 4는 본 발명의 실시예에 따른 다이스 래치(DICE latch)의 구조를 설명하기 위해 도시한 회로도이다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 다이스 래치(DICE latch)의 레이아웃 형태를 도시한 도면이다.
도 4를 참조하면, 다이스 래치는, 래치부(410, 420, 430, 440)와, 차지 완충부(470)와, 초기화 제어부(450) 및 입력 제어부(460)를 포함한다. 여기서, 래치부(410, 420, 430, 440)는, 적어도 4개 이상 짝수개의 트랜지스터 그룹(410, 420, 430, 440), 및 적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)을 포함한다.
래치부(410, 420, 430, 440)는, 서로 번갈아 가면서 반전구동되는 적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)을 통해 신호를 저장한다.
적어도 4개 이상 짝수개의 트랜지스터 그룹(410, 420, 430, 440)은, 전원전압(VDD)단과 접지전압(VSS)단 사이에서 연결노드(I1, I2, I3, I4)를 기준으로 양측에 직렬로 접속된 PMOS 트랜지스터(MP0, MP1, MP2, MP3)와 NMOS 트랜지스터(MN0, MN1, MN2, MN3)를 각각 포함한다.
적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)은, 적어도 4개 이상 짝수개의 트랜지스터 그룹(410, 420, 430, 440)을 루프(loop) 형태(... 440 -> 410 -> 420 -> 430 -> 440 -> 410 ...)로 연결시킨다. 이때, 적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)은, 각각의 트랜지스터 그룹(410, 420, 430, 440)에 포함된 연결노드(I1, I2, I3, I4)를 앞쪽 트랜지스터 그룹(440, 410, 420, 430)에 포함된 NMOS 트랜지스터(MN3, MN0, MN1, MN2)의 게이트에 연결시킨다. 또한, 적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)은, 각각의 트랜지스터 그룹(410, 420, 430, 440)에 포함된 연결노드(I1, I2, I3, I4)를 뒤쪽 트랜지스터 그룹(420, 430, 440, 410)에 포함된 PMOS 트랜지스터(MP1, MP2, MP3, MP0)에 연결시킨다.
이와 같은 구성을 통해, 적어도 4개 이상 짝수개의 연결라인(T0, B0, T1, B1)은, 서로 번갈아 가면서 반전구동되어 동일논리레벨을 갖는 2개의 연결라인그룹(T0, T1 / BO, B1)으로 구분된다. 예컨대, 4개의 연결라인(T0, B0, T1, B1) 중 홀수 번째에 속하는 2개의 연결라인(T0, T1)이 첫 번째 연결라인그룹(T0, T1)으로 구분되어 로직'하이'(High)가 되는 경우, 짝수 번째에 속하는 2개의 연결라인(B0, B1)은 두 번째 연결라인그룹(BO, B1)으로 구분되어 로직 '로우'(Low)가 된다. 반대로, 첫 번째 연결라인그룹(T0, T1)이 로직 '로우'(Low)인 경우, 두 번째 연결라인그룹(B0, B1)은 로직'하이'(High)가 된다.
초기화 제어부(450)는, 초기화 동작제어신호(RSTB)에 응답하여 다이스 래치의 동작을 초기화시키는 동작을 제어한다. 이를 위해, 초기화 제어부(450)는, 초기화 동작제어신호(RSTB)에 응답하여 2개의 연결라인그룹(T0, T1 / BO, B1) 중 어느 하나의 연결라인그룹(T0, T1 or BO, B1)에 포함된 적어도 4개 이상의 연결라인과 전원전압(VDD)단 또는 접지전압(VSS)단의 연결을 제어하는 방법을 사용한다. 즉, 초기화 제어부(450)는, 초기화 동작제어신호(RSTB)에 응답하여 첫 번째 연결라인그룹(T0, T1)에 포함된 적어도 4개 이상의 연결라인과 전원전압(VDD)단 또는 접지전압(VSS)단의 연결을 제어하는 방법을 사용할 수도 있고, 두 번째 연결라인그룹(BO, B1)에 포함된 적어도 4개 이상의 연결라인과 전원전압(VDD)단 또는 접지전압(VSS)단의 연결을 제어하는 방법을 사용할 수도 있다.
예컨대, 도 4에 도시된 초기화 제어부(450)는, 초기화 동작제어신호(RSTB)에 응답하여 첫 번째 연결라인그룹(T0, T1)에 포함된 2개의 연결라인과 전원전압(VDD)단의 연결을 제어하는 방법을 사용하는 것을 알 수 있다. 즉, 도 4에 도시된 초기화 제어부(450)는, 첫 번째 연결라인그룹(T0, T1)에 포함된 2개의 연결라인이 각각의 드레인단에 접속되고, 전원전압(VDD)단이 각각의 소스단에 접속되며, 초기화 동작제어신호(RSTB)가 각각의 게이트단으로 인가되는 2개의 PMOS 트랜지스터(MP7, MP8)를 포함한다.
반대로, 도 4에 도시된 것과 다르게 초기화 제어부(450)는, 초기화 동작제어신호(RSTB)에 응답하여 첫 번째 연결라인그룹(T0, T1)에 포함된 2개의 연결라인과 접지전압(VSS)단의 연결을 제어하는 방법을 사용하는 형태가 될 수도 있다. 즉, 도 4에 도시된 것과 다르게 초기화 제어부(450)는, 첫 번째 연결라인그룹(T0, T1)에 포함된 2개의 연결라인이 각각의 드레인단에 접속되고, 접지전압(VSS)단이 각각의 소스단에 접속되며, 초기화 동작제어신호(RSTB)가 각각의 게이트단으로 인가되는 2개의 NMOS 트랜지스터(미도시)를 포함하는 형태가 될 수도 있다.
차지 완충부(470)는, 2개의 연결라인그룹(T0, T1 / BO, B1) 중 어느 하나의 연결라인그룹(T0, T1 or BO, B1)에 포함된 적어도 2개 이상의 연결라인 사이에 연결되어 차지의 이동 속도를 늦춘다.
예컨대, 도 4에 도시된 것처럼 초기화 제어부(450)에 2개의 PMOS 트랜지스터(MP7, MP8)가 포함되는 경우, 차지 완충부(470)는, 초기화 제어부(450)에 포함된 2개의 PMOS 트랜지스터(MP7, MP8)의 게이트단에 공통으로 연결되어 초기화 동작제어신호(RSTB)가 전달되는 라인에서의 차지 이동 속도를 늦춘다. 이를 위해, 차지 완충부(470)는, 도 4에 도시된 것과 같이 초기화 제어부(450)에 포함된 2개의 PMOS 트랜지스터(MP7, MP8)의 게이트단이 공통으로 게이트단에 연결되고, 전원전압(VDD)단이 소스단 및 드레인단에 연결된 커패시터 형태의 PMOS 트랜지스터(SP)를 포함할 수 있다. 물론, 차지 완충부(470)는, 도 4에 도시된 것과 다르게 초기화 제어부(450)에 포함된 2개의 PMOS 트랜지스터(MP7, MP8)의 게이트단이 공통으로 일측에 연결되고, 전원전압(VDD)단이 타측에 연결된 커패시터를 포함할 수도 있다.
반대로, 도 4에 도시된 것과 다르게 초기화 제어부(450)에 2개의 NMOS 트랜지스터(미도시)가 포함되는 경우, 차지 완충부(470)는, 초기화 제어부(450)에 포함된 2개의 NMOS 트랜지스터(미도시)의 게이트단에 공통으로 연결되어 초기화 동작제어신호(RSTB)가 전달되는 라인에서의 차지 이동 속도를 늦춘다. 이를 위해, 차지 완충부(470)는, 도 4에 도시된 것과 다르게 초기화 제어부(450)에 포함된 2개의 NMOS 트랜지스터(미도시)의 게이트단이 공통으로 게이트단에 연결되고, 접지전압(VSS)단이 소스단 및 드레인단에 연결된 커패시터 형태의 NMOS 트랜지스터(미도시)를 포함할 수 있다. 물론, 차지 완충부(470)는, 초기화 제어부(450)에 포함된 2개의 NMOS 트랜지스터(미도시)의 게이트단이 공통으로 일측에 연결되고, 접지전압(VSS)단이 타측에 연결된 커패시터를 포함할 수도 있다.
이때, 도 5에 도시된 것과 같이, 초기화 제어부(450)에 포함되는 2개의 PMOS 트랜지스터(MP7, MP8) 및 차지 완충부(470)에 포함된 PMOS 트랜지스터(SP)는, 각각의 트랜지스터 그룹(410, 420, 430, 440)에 포함된 4개의 PMOS 트랜지스터(MP0, MP1, MP2, MP3)와 가까운 위치에 배치될 뿐만 아니라 그 연결 형태도 서로 유사하다. 따라서, 초기화 제어부(450)에 포함되는 2개의 PMOS 트랜지스터(MP7, MP8) 및 차지 완충부(470)에 포함된 PMOS 트랜지스터(SP)는, 각각의 트랜지스터 그룹(410, 420, 430, 440)에 포함된 4개의 PMOS 트랜지스터(MP0, MP1, MP2, MP3)는 동일한 활성영역에 형성된다. 물론, 차지 완충부(470)에 포함된 PMOS 트랜지스터(SP) 대신 커패시터(미도시)가 포함되는 경우에도 각각의 트랜지스터 그룹(410, 420, 430, 440)에 포함된 4개의 PMOS 트랜지스터(MP0, MP1, MP2, MP3)와 동일한 활성영역에 형성될 것이다.
반대로, 도 5에 도시된 것과 다르게, 초기화 제어부(450)에 2개의 NMOS 트랜지스터(미도시)가 포함되고 차지 완충부(470)에 NMOS 트랜지스터(미도시) 또는 커패시터(미도시)가 포함되는 경우에도, 각각의 트랜지스터 그룹(410, 420, 430, 440)에 포함된 4개의 NMOS 트랜지스터(MN0, MN1, MN2, MN3)와 가까운 위치에 배치될 뿐만 아니라 그 연결 형태도 서로 유사할 형태가 될 것이다. 따라서, 초기화 제어부(450)에 포함되는 2개의 NMOS 트랜지스터(미도시) 및 차지 완충부(470)에 포함된 NMOS 트랜지스터(미도시) 또는 커패시터(미도시)는, 각각의 트랜지스터 그룹(410, 420, 430, 440)에 포함된 4개의 NMOS 트랜지스터(MN0, MN1, MN2, MN3)와 동일한 활성영역에 형성될 것이다.
입력 제어부(460)는, 입력 동작제어신호(FUSESEL)에 응답하여 다수의 래치에 설정된 신호(FD, FDB)를 입력시키는 동작을 수행한다. 이를 위해, 입력 제어부(460)는, 입력 동작제어신호(FUSESEL)에 응답하여 2개의 연결라인그룹(T0, T1 / BO, B1) 중 어느 하나의 연결라인그룹(T0, T1 or BO, B1)에 포함된 적어도 4개 이상의 연결라인과 설정된 정신호(FD) 입력단의 연결을 제어하고, 나머지 하나의 연결라인그룹(BO, B1 or T0, T1)에 포함된 적어도 4개 이상의 연결라인과 설정된 부신호(FDB) 입력단의 연결을 제어하는 방법을 사용한다.
예컨대, 도 4에 도시된 입력 제어부(460)는, 입력 동작제어신호(FUSESEL)에 응답하여 첫 번째 연결라인그룹(T0, T1)에 포함된 2개의 연결라인과 설정된 부신호(FDB) 입력단이 연결되는 것을 제어하고, 두 번째 연결라인그룹(BO, B1)에 포함된 2개의 연결라인과 설정된 정신호(FD) 입력단이 연결되는 것을 제어하는 방법이 사용되는 것을 알 수 있다. 즉, 도 4에 도시된 입력 제어부(460)는, 첫 번째 연결라인그룹(T0, T1)에 포함된 2개의 연결라인이 각각의 드레인단에 접속되고, 설정된 부신호(FDB) 입력단이 각각의 소스단에 접속되며, 입력 동작제어신호(FUSESEL)가 각각의 게이트단으로 인가되는 2개의 NMOS 트랜지스터(MN5, MN7), 및 두 번째 연결라인그룹(BO, B1)에 포함된 2개의 연결라인이 각각의 드레인단에 접속되고, 설정된 정신호(FD) 입력단이 각각의 소스단에 접속되며, 입력 동작제어신호(FUSESEL)가 각각의 게이트단으로 인가되는 2개의 NMOS 트랜지스터(MN4, MN6)를 포함한다.
이때, 도 5에 도시된 것과 같이, 입력 제어부(460)에 포함되는 4개의 NMOS 트랜지스터(MN4, MN5, MN6, MN7)는, 각각의 트랜지스터 그룹(410, 420, 430, 440)에 포함된 4개의 NMOS 트랜지스터(MN0, MN1, MN2, MN3)와 가까운 위치에 배치될 뿐만 아니라 그 연결 형태도 서로 유사하다. 따라서, 입력 제어부(460)에 포함되는 4개의 NMOS 트랜지스터(MN4, MN5, MN6, MN7)는, 각각의 트랜지스터 그룹(410, 420, 430, 440)에 포함된 4개의 NMOS 트랜지스터(MN0, MN1, MN2, MN3)는 동일한 활성영역에 형성되는 것이 일반적이다.
참고로, 도 4 및 도 5에서는 초기화 제어부(450)가 각각의 트랜지스터 그룹(410, 420, 430, 440)에 포함된 4개의 PMOS 트랜지스터(MP0, MP1, MP2, MP3)에 인접하여 배치되는 형태가 되고, 입력 제어부(460)가 각각의 트랜지스터 그룹(410, 420, 430, 440)에 포함된 4개의 NMOS 트랜지스터(MN0, MN1, MN2, MN3)에 인접하여 배치되는 것으로 예시되었다. 하지만, 이는 어디까지나 실시예일 뿐이며, 그 반대로 배치되는 경우도 본 발명의 범주에 포함될 것이다.
또한, 전술한 도면에서는 다이스 래치의 구성에 4개의 연결라인(T0, B0, T1, B1)을 통해 신호를 저장하는 구성이 예시되어 있으며, 설계자의 선택에 따라 6개의 연결라인 8개의 연결라인 등 더 많은 짝수 개수의 연결라인을 통해 신호를 저장할 수 있다. 물론, 연결라인의 개수가 6개 또는 8개 등으로 늘어날 경우 각 연결라인 사이에서 신호를 반전시켜주기 위한 트랜지스터 그룹도 더 포함되어야 할 것이다.
전술한 구성에서 차지 완충부(470)의 동작인, 초기화 동작제어신호(RSTB)가 전달되는 라인에서의 차지 이동 속도를 늦춘다는 것이 의미하는 것은, 초기화 동작제어신호(RSTB)가 전달되는 라인에 차지가 순간적으로 공급되더라도 그로 인해 초기화 동작제어신호(RSTB)의 논리레벨이 천이하는 현상이 발생하는 것을 방지한다는 것을 의미한다. 즉, 다이스 래치가 방사선에 노출될 때에 어느 한 개의 트랜지스터 그룹(410 or 420 or 430 or 440)에 포함된 연결노드(I1 or I2 or I3 or I4)에 임계 전하량을 넘는 전하가 발생하여 동일한 활성영역에 배치된 초기화 동작제어신호(RSTB)가 전달되는 라인으로 확산되는 경우가 바로 초기화 동작제어신호(RSTB)가 전달되는 라인에 차지가 순간적으로 공급되는 경우라고 볼 수 있다. 따라서, 전술한 차지 완충부(470)는, 다이스 래치에 소프트 에러가 발생하는 경우에도 그로 인해 초기화 동작제어신호(RSTB)의 논리레벨이 천이하는 현상이 발생하는 것을 방지할 수 있다.
이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 서로 번갈아 가면서 반전구동되는 적어도 4개의 연결라인(T0, B0, T1, B1)을 통해 신호를 저장하는 다이스 래치(DICE latch)에서, 연결라인(T0, B0, T1, B1)에 소프트 에러가 발생하더라도 그로 인해 발생한 잉여 차지가 다이스 래치의 동작에 직접적인 영향을 미치는 신호(RSTB) 라인들로 확산되는 속도를 늦춰 줄 수 있다. 이로 인해, 소프트 에러가 발생하더라도 연결라인(T0, B0, T1, B1)에서 기억상태 반전이 발생하는 것을 방지할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
예컨대, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210, 220, 230, 240, 410, 420, 430, 440 : 래치부
250, 450 : 초기화 제어부
260, 460 : 입력 제어부
470 : 차지 완충부

Claims (15)

  1. 서로 번갈아 가면서 반전구동되는 적어도 4개 이상 짝수개의 연결라인을 통해 신호를 저장하는 래치부; 및
    적어도 4개 이상 짝수개의 상기 연결라인을 동일논리레벨을 갖는 2개의 연결라인그룹으로 구분하고, 2개의 상기 연결라인그룹 중 어느 하나의 연결라인그룹에 포함된 적어도 2개 이상의 연결라인 사이에 연결되어 차지의 이동 속도를 늦추기 위한 차지 완충부
    를 구비하는 집적회로.
  2. 제1항에 있어서,
    초기화 동작제어신호에 응답하여 2개의 상기 연결라인그룹 중 어느 하나의 연결라인그룹에 포함된 적어도 2개 이상의 연결라인과 전원전압단 또는 접지전압단의 연결을 제어하기 위한 초기화 제어부를 더 구비하는 집적회로.
  3. 제2항에 있어서,
    상기 래치부는,
    전원전압단과 접지전압단 사이에서 연결노드를 기준으로 양측에 직렬로 접속된 PMOS 트랜지스터와 NMOS 트랜지스터를 각각 포함하는 적어도 4개 이상 짝수개의 트랜지스터 그룹; 및
    적어도 4개 이상 짝수개의 상기 트랜지스터 그룹을 루프(loop) 형태로 연결시키되, 각각의 상기 트랜지스터 그룹에 포함된 연결노드를 앞쪽 트랜지스터 그룹에 포함된 NMOS 트랜지스터의 게이트 및 뒤쪽 트랜지스터 그룹에 포함된 PMOS 트랜지스터의 게이트에 동시에 연결시키는 적어도 4개 이상 짝수개의 상기 연결라인을 포함하는 집적회로.
  4. 제3항에 있어서,
    상기 초기화 제어부는,
    2개의 상기 연결라인그룹 중 어느 하나의 연결라인그룹에 포함된 적어도 2개 이상의 연결라인이 각각의 드레인단이 접속되고, 전원전압단이 각각의 소스단에 접속되며, 상기 초기화 동작제어신호가 각각의 게이트단으로 인가되는 적어도 2개 이상의 PMOS 트랜지스터를 포함하는 집적회로.
  5. 제4항에 있어서,
    상기 차지 완충부는,
    상기 초기화 제어부에 포함된 적어도 2개 이상의 PMOS 트랜지스터의 게이트단에 공통으로 연결되어 상기 초기화 동작제어신호가 전달되는 라인에서의 차지 이동 속도를 늦추는 것을 특징으로 하는 집적회로.
  6. 제5항에 있어서,
    상치 차지 완충부는,
    상기 초기화 제어부에 포함된 적어도 2개 이상의 PMOS 트랜지스터의 게이트단이 공통으로 게이트단에 연결되고, 전원전압단이 소스단 및 드레인단에 연결된 커패시터 형태의 PMOS 트랜지스터를 포함하는 집적회로.
  7. 제6항에 있어서,
    상기 초기화 제어부에 포함된 적어도 2개 이상의 PMOS 트랜지스터 및 상기 차지 완층부에 포함된 커패시터 형태의 PMOS 트랜지스터는, 적어도 4개 이상 짝수개의 트랜지스터 그룹에 각각 포함된 PMOS 트랜지스터와 동일한 활성영역에 형성되는 집적회로.
  8. 제5항에 있어서,
    상치 차지 완충부는,
    상기 초기화 제어부에 포함된 적어도 2개 이상의 PMOS 트랜지스터의 게이트단이 공통으로 일측에 연결되고, 전원전압단이 타측에 연결된 커패시터를 포함하는 집적회로.
  9. 제8항에 있어서,
    상기 초기화 제어부에 포함된 적어도 2개 이상의 PMOS 트랜지스터 및 상기 차지 완층부에 포함된 커패시터는, 적어도 4개 이상 짝수개의 트랜지스터 그룹에 각각 포함된 PMOS 트랜지스터와 동일한 활성영역에 형성되는 집적회로.
  10. 제3항에 있어서,
    상기 초기화 제어부는,
    2개의 상기 연결라인그룹 중 어느 하나의 연결라인그룹에 포함된 적어도 2개 이상의 연결라인이 각각의 드레인단이 접속되고, 접지전압단이 각각의 소스단에 접속되며, 상기 초기화 동작제어신호가 각각의 게이트단으로 인가되는 적어도 2개 이상의 NMOS 트랜지스터를 포함하는 집적회로.
  11. 제10항에 있어서,
    상기 차지 완충부는,
    상기 초기화 제어부에 포함된 적어도 2개 이상의 NMOS 트랜지스터의 게이트단에 공통으로 연결되어 상기 초기화 동작제어신호가 전달되는 라인에서의 차지 이동 속도를 늦추는 것을 특징으로 하는 집적회로.
  12. 제11항에 있어서,
    상치 차지 완충부는,
    상기 초기화 제어부에 포함된 적어도 2개 이상의 NMOS 트랜지스터의 게이트단이 공통으로 게이트단에 연결되고, 접지전압단이 소스단 및 드레인단에 연결된 커패시터 형태의 NMOS 트랜지스터를 포함하는 집적회로.
  13. 제12항에 있어서,
    상기 초기화 제어부에 포함된 적어도 2개 이상의 NMOS 트랜지스터 및 상기 차지 완층부에 포함된 커패시터 형태의 NMOS 트랜지스터는, 적어도 4개 이상 짝수개의 트랜지스터 그룹에 각각 포함된 NMOS 트랜지스터와 동일한 활성영역에 형성되는 집적회로.
  14. 제11항에 있어서,
    상치 차지 완충부는,
    상기 초기화 제어부에 포함된 적어도 2개 이상의 NMOS 트랜지스터의 게이트단이 공통으로 일측에 연결되고, 접지전압단이 타측에 연결된 커패시터를 포함하는 집적회로.
  15. 제14항에 있어서,
    상기 제어부에 포함된 적어도 2개 이상의 NMOS 트랜지스터 및 상기 차지 완층부에 포함된 커패시터는, 적어도 4개 이상 짝수개의 트랜지스터 그룹에 각각 포함된 NMOS 트랜지스터와 동일한 활성영역에 형성되는 집적회로.
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