CN105321575B - 半导体器件 - Google Patents

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Abstract

本发明涉及一种半导体器件，该半导体器件包括：第一块，其在初始化模式下被初始化；和第二块，其当所述第一块在启动模式期间锁存第一信号时被初始化。这里，所述第二块在在所述启动模式期间被初始化之后可以锁存第二信号。

Description

半导体器件
相关申请的交叉引用
本申请要求2014年7月9日提交的申请号为10-2014-0086125的韩国专利申请的优先权，该韩国专利申请以参阅的方式全文并入本申请。
技术领域
本发明的示意性实施例涉及半导体设计技术，并且更具体地，涉及需要初始化操作的半导体器件。
背景技术
半导体器件通常包括熔丝电路以存储设置其操作环境的各种信息。例如，熔丝电路根据缺陷、内电压的修整信息、模式寄存器设置(MRS)信息等存储冗余信息。
熔丝电路被划分成物理熔丝电路和电熔丝电路，物理熔丝电路的连接状态由激光辐射来控制，电熔丝电路的连接状态由电信号控制。
近来，广泛使用可以在封装阶段后被编程的电熔丝电路来取代只能在封装阶段前被编程的物理熔丝电路。
在启动模式期间，熔丝电路输出熔丝信号，该信号表示熔丝是否连接并且被存储在预定的锁存电路中。在初始化模式期间，锁存电路需要初始化操作以使半导体器件稳定操作。
图1是说明根据现有技术的半导体器件的框图。
参照图1，半导体器件100包括用于存储并提供数据的第一至第八内存库110A至110H、对应于第一至第八内存库110A至110H的第一至第八锁存块120A至120H、和用于在启动模式期间将第一至第八熔丝信号FZDATA0<0:n>至FZDATA7<0:n>分别输出至第一至第八锁存块120A至120H的熔丝块130。
第一至第八内存库110A至110H存储在写入模式期间从外部设备输入的数据，并且在读取模式期间向外部设备提供存储的数据。
第一至第八锁存块120A至120H响应于在初始化模式的预定部分期间启用的初始化信号FZLATRSTB被初始化，并且在启动模式期间锁存从熔丝块130输出的第一至第八熔丝信号FZDATA0<0:n>至FZDATA7<0:n>。
熔丝块130响应于在启动模式期间启用的启动模式信号FZYEN和在启动模式期间顺序地启用的第一至第四内存库选择信号FZ_XBK<0:3>，将第一至第八熔丝信号FZDATA0<0:n>至FZDATA7<0:n>分组并且顺序地输出。例如，熔丝块130在启动模式期间将一对第一至第五熔丝信号FZDATA0<0:n>和FZDATA4<0:n>、一对第二和第六熔丝信号FZDATA1<0:n>和FZDATA5<0:n>、一对第三和第七熔丝信号FZDATA2<0:n>和FZDATA6<0:n>以及一对第四和第八熔丝信号FZDATA3<0:n>和FZDATA7<0:n>分组并同时输出。
图2是说明图1中所示的第一锁存块120A的电路图。
参照图2，第一锁存块120A包括多个锁存部120A_1至120A_n，多个锁存部在初始化模式期间响应于初始化信号FZLATRSTB被同时初始化，并且在启动模式期间锁存第一熔丝信号FZDATA0<0:n>。
锁存部120A_1至120A_n的每一个包括初始化单元、加载单元、锁存单元和输出单元。
初始化单元响应于初始化信号FZLATRSTB将第一锁存节点的逻辑电平初始化至逻辑高电平。
加载单元响应于第一熔丝信号FZDATA0<#>将第一锁存节点的逻辑高电平转变为逻辑低电平。
锁存单元将第一锁存节点的逻辑电平反相，并且将第一锁存节点的反相逻辑电平输出至第二锁存节点，且然后锁存第一锁存节点和第二锁存节点的逻辑电平。
输出单元将第二锁存节点的逻辑电平输出为第一熔丝输出信号FZOUT0<#>。
例如，初始化单元包括PMOS晶体管，初始化信号FZLATRSTB被输入至PMOS晶体管的栅极，并且该PMOS晶体管在其源极和漏极与例如电源电压VDD的高电压和第一锁存节点联接。
加载单元包括NMOS晶体管，第一熔丝信号FZDATA<#>被输入至NMOS晶体管的栅极，并且该NMOS晶体管在其源极和漏极与例如接地电压VSS的低电压和第一锁存节点联接。
锁存单元包括第一反相器、分别为第一和第二锁存节点的输入和输出节点、第二反相器、分别为第二和第一锁存节点的输入和输出节点。
输出单元包括彼此串联联接的第一和第二反相器。
第二至第八锁存块120B至120H具有与第一锁存块120A相同的结构。但是，第二锁存块120B接收第二熔丝信号FZDATA1<0:n>，而不是第一熔丝信号FZDATA0<0:n>，第三锁存块120C接收第三熔丝信号FZDATA2<0:n>，而不是第一熔丝信号FZDATA0<0:n>，第四锁存块120D接收第四熔丝信号FZDATA3<0:n>，而不是第一熔丝信号FZDATA0<0:n>，第五锁存块120E接收第五熔丝信号FZDATA4<0:n>，而不是第一熔丝信号FZDATA0<0:n>，第六锁存块120F接收第六熔丝信号FZDATA5<0:n>，而不是第一熔丝信号FZDATA0<0:n>，第七锁存块120G接收第七熔丝信号FZDATA6<0:n>，而不是第一熔丝信号FZDATA0<0:n>，第八锁存块120H接收第八熔丝信号FZDATA7<0:n>，而不是第一熔丝信号FZDATA0<0:n>。
下文描述半导体器件100的操作。
当半导体器件100进入初始化模式时，第一至第八锁存块120A至120H响应于在预定部分期间启用的初始化信号FZLATRSTB被同时初始化。
在这种情况下，当半导体器件100进入启动模式时，熔丝块130响应于第一至第四内存库选择信号FZ_XBK<0:3>将第一至第八熔丝信号FZDATA0<0:n>分组并且顺序地输出。例如，在启动模式期间，熔丝块130分组并且同时输出一对第一和第五熔丝信号FZDATA0<0:n>和FZDATA4<0:n>，然后输出一对第二和第六熔丝信号FZDATA1<0:n>和FZDATA5<0:n>，然后输出一对第三和第七熔丝信号FZDATA2<0:n>和FZDATA6<0:n>，最后输出一对第四和第八熔丝信号FZDATA3<0:n>和FZDATA7<0:n>。
第一至第八锁存块120A至120H锁存被分组且被顺序输入的第一至第八熔丝信号FZDATA0<0:n>和FZDATA7<0:n>。
但是，根据现有技术的半导体器件100具有如下问题。
第一至第八锁存块120A至120H包括针对第一至第八熔丝信号FZDATA0<0:n>和FZDATA7<0:n>的每一个的锁存部。由于包括多个锁存部的第一至第八锁存块120A至120H被同时初始化，在半导体器件100中出现过电流。过电流引起第一至第八锁存块120A至120H执行初始化操作异常，另外，不可避免地引起也在初始化模式中操作的其它电路的故障。
发明内容
本发明的示意性实施例涉及以不同时序初始化锁存块的半导体器件。
根据本发明的一个实施例，一种半导体器件包括：第一块，其在初始化模式下被初始化；和第二块，其当第一块在启动模式期间锁存第一信号时被初始化。
第二块可以在启动模式期间被初始化之后锁存第二信号。
半导体器件可以进一步包括第三块，其当第二块在启动模式期间锁存第二信号时被初始化，其中第三块在启动模式期间被初始化之后锁存第三信号。
第一至第三信号可以包括熔丝信号。
根据本发明的另一个实施例，一种半导体器件包括：第一和第二存储区域；第一块，其对应于第一存储区域形成并且在初始化模式期间响应于初始化信号被初始化；和第二块，其对应于第二存储区域形成并且在启动模式期间响应于启动模式信号和用于选择第一存储区域的第一区域选择信号被初始化。
半导体器件可以进一步包括熔丝块，该熔丝块适于响应于第一区域选择信号将第一熔丝信号传送至第一块，并且响应于用于选择第二存储区域的第二区域选择信号将第二熔丝信号传送至第二块。
第一和第二区域选择信号可以被顺序地启用。
半导体器件可以进一步包括：第三至第n存储区域；和第三至第n块，第三至第n块分别对应于第三至第n存储区域形成，并且第三至第n块在启动模式期间响应于启动模式信号和用于选择第二至第(n-1)存储区域的第二至第(n-1)区域选择信号被初始化。
半导体器件可以进一步包括熔丝块，该熔丝块适于针对第一至第n存储区域的每一个在启动模式期间响应于第一至第(n-1)区域选择信号和用于选择第n存储区域的第n区域选择信号顺序地将第一至第n熔丝信号传送至第一至第n块。
根据本发明的另一个实施例，一种用于驱动半导体器件的方法，该方法包括以下步骤：初始化第一锁存块；当第一锁存块执行启动操作时初始化第二锁存块；以及执行第二锁存块的启动操作。
第一锁存块通过锁存第一熔丝信号可以执行启动操作，并且执行第二锁存块的启动操作可以在第二锁存块中锁存第二熔丝信号。
方法可以进一步包括：在第一和第二锁存块执行启动操作之后顺序地执行第三至第n锁存块的启动操作，其中当第二至第(n-1)锁存块顺序地执行启动操作时第三至第n锁存块被顺序地初始化。
附图说明
图1是说明根据现有技术的半导体器件的框图。
图2是说明在图1中示出的第一锁存块的电路图。
图3是说明根据本发明的实施例的半导体器件的框图。
图4是说明在图3中示出的第一锁存块的电路图。
图5是说明在图3中示出的第二锁存块的电路图。
图6是说明在图3中示出的第三锁存块的电路图。
图7是说明在图3中示出的第四锁存块的电路图。
图8是说明用于驱动根据本发明的实施例的半导体器件的方法的时序图。
具体实施方式
下文参照附图更详细地描述本发明的示意性实施例。提供这些实施例使得本文全面和完整，并且向本领域技术人员完全表达本发明的范围。在本文中提到的所有“实施例”指的是本文公开的发明构思的实施例。所示的实施例仅是示例，并不限制发明构思。
本发明中假定在熔丝块上已经执行熔丝编程操作。熔丝编程操作对本领域技术人员是众所周知的。
图3是说明根据本发明的实施例的半导体器件的框图。
参照图3，半导体器件200可以包括用于存储并提供数据的第一至第八内存库210A至210H、对应于第一至第八内存库210A至210H的第一至第八锁存块220A至220H，和用于在启动模式期间将第一熔丝信号FZDATA0<0:N>至第八熔丝信号FZDATA7<0:N>分别输出至第一至第八锁存块220A至220H的熔丝块230。
第一至第八内存库210A至210H可以存储在写入模式期间从外部设备输入的数据，并且在读取模式期间将存储的数据提供给外部设备。第一至第八内存库210A至210H是本领域技术人员众所周知的一般存储区域。
第一至第八锁存块220A至220H可以被两个锁存块分组并且被顺序地初始化。具体来说，在初始化模式期间可以初始化一对第一至第五锁存块220A和220E，并且在启动模式期间可以初始化第二至第四锁存块220B至220D以及第六至第八锁存块220F至220H。例如，在初始化模式期间，一对第一至第五锁存块220A和220E可以响应于初始化信号FZLATRSTB被启用同时初始化，并且在启动模式期间，一对第二和第六锁存块220B和220F可以响应于启动模式信号FZYEN和第一内存库选择信号FZ_XBK<0>被同时初始化，并且一对第三和第七锁存块220C和220G可以响应于启动模式信号FZYEN和第二内存库选择信号FZ_XBK<1>被同时初始化，并且一对第四和第八锁存块220D和220H可以响应于启动模式信号FZYEN和第三内存库选择信号FZ_XBK<2>被同时初始化。
在启动模式期间，第一至第八锁存块220A至220H可以被两个锁存块分组并且顺序地执行启动操作。例如，第一和第五锁存块220A和220E可以响应于启动模式信号FZYEN和第一内存库选择信号FZ_XBK<0>锁存第一和第五熔丝信号FZDATA0<0:n>和FZDATA4<0:n>，第二和第六锁存块220B和220F可以响应于启动模式信号FZYEN和第二内存库选择信号FZ_XBK<1>锁存第二和第六熔丝信号FZDATA1<0:n>和FZDATA5<0:n>，第三和第七锁存块220C和220G可以响应于启动模式信号FZYEN和第三内存库选择信号FZ_XBK<2>锁存第三和第七熔丝信号FZDATA2<0:n>和FZDATA6<0:n>，第四和第八锁存块220D和220H可以响应于启动模式信号FZYEN和第四内存库选择信号FZ_XBK<3>锁存第四和第八熔丝信号FZDATA3<0:n>和FZDATA7<0:n>。
熔丝块230可以响应于在启动模式期间启用的启动模式信号FZYEN和在启动模式期间顺序启用的第一至第四内存库选择信号FZ_XBK<0:3>将第一至第八熔丝信号FZDATA0<0:n>至FZDATA7<0:n>分组并顺序地输出。例如，熔丝块230可以在启动模式期间将一对第一和第五熔丝信号FZDATA0<0:n>和FZDATA4<0:n>、一对第二和第六熔丝信号FZDATA1<0:n>和FZDATA5<0:n>、一对第三和第七熔丝信号FZDATA2<0:n>和FZDATA6<0:n>、以及一对第四和第八熔丝信号FZDATA3<0:n>和FZDATA7<0:n>分组并且同时输出。具有上述结构的熔丝块230可以包括本领域技术人员众所周知的电熔丝阵列电路。
第一至第八锁存块220A至220H可以与第一至第八内存库210A至210H一起形成在核心区域中，并且熔丝块230可以形成在外周区域中。
图4至图7是说明图3中示出的第一至第四锁存块的电路图。
参照图4，第一锁存块220A可以包括响应于初始化信号FZLATRSTB被同时初始化的多个锁存部220A_1至220A_n，并且在启动模式期间锁存第一熔丝信号FZDATA0<0:n>。
锁存部220A_1至220A_n中的每一个可以包括初始化单元、加载单元、锁存单元和输出单元。
初始化单元可以响应于初始化信号FZLATRSTB将第一锁存节点的逻辑电平初始化至逻辑高电平。
加载单元可以响应于第一熔丝信号FZDATA0<#>将第一锁存节点的逻辑高电平转变至逻辑低电平。
锁存单元可以将第一锁存节点的逻辑电平反相，并且可以将第一锁存节点的反相逻辑电平输出至第二锁存节点，然后锁存第一和第二锁存节点的逻辑电平。
输出单元可以将第二锁存节点的逻辑电平输出为第一熔丝输出信号FZOUT0<#>。
例如，初始化单元可以包括PMOS晶体管，初始化信号FZLATRSTB被输入至PMOS晶体管的栅极，并且该PMOS晶体管在其源极和漏极与例如电源电压VDD的高电压和第一锁存节点联接。
加载单元可以包括NMOS晶体管，第一熔丝信号FZDATA0<#>被输入至NMOS晶体管的栅极，并且该NMOS晶体管在其源极和漏极与例如接地电压VSS的低电压和第一锁存节点联接。
锁存单元可以包括第一反相器、分别为第一和第二锁存节点的输入和输出节点、第二反相器、分别为第二和第一锁存节点的输入和输出节点。
输出单元可以包括彼此串联联接的第一和第二反相器。
参照图5，第二锁存块220B可以包括多个锁存部220B_1至220B_n，多个锁存部响应于启动模式信号FZYEN和第一内存库选择信号FZ_XBK<0>被同时初始化，并且在启动模式期间可以锁存第二熔丝信号FZDATA1<0:n>。
锁存部220B_1至220B_n的每一个可以包括初始化单元、加载单元、锁存单元和输出单元。
初始化单元可以响应于启动模式信号FZYEN和第一内存库选择信号FZ_XBK<0>将第一锁存节点的逻辑电平初始化至逻辑高电平。
加载单元可以响应于第二熔丝信号FZDATA1<#>将第一锁存节点的逻辑高电平转变为逻辑低电平。
锁存单元可以将第一锁存节点的逻辑电平反相，并且可以将第一锁存节点的反相逻辑电平输出至第二锁存节点，然后锁存第一锁存节点和第二锁存节点的逻辑电平。
输出单元可以将第二锁存节点的逻辑电平输出为第二熔丝输出信号FZOUT1<#>。
例如，初始化单元可以包括用于在启动模式信号FZYEN和第一内存库选择信号FZ_XBK<0>上执行与非(NAND)操作的与非门,以及PMOS晶体管，该PMOS晶体管具有输入与非门的输出信号的栅极，并且该PMOS晶体管在其源极和漏极与例如电源电压VDD的高电压和第一锁存节点联接。
加载单元可以包括NMOS晶体管，第二熔丝信号FZDATA1<#>被输入至该NMOS晶体管的栅极，并且该晶体管在其源极和漏极与例如接地电压VSS的低电压和第一锁存节点联接。
锁存单元可以包括第一反相器、分别为第一和第二锁存节点的输入和输出节点、第二反相器、分别为第二和第一锁存节点的输入和输出节点。
输出单元可以包括彼此串联联接的第一和第二反相器。
参照图6，第三锁存块220C可以包括多个锁存部220C_1至220C_n，多个锁存部响应于启动模式信号FZYEN和第二内存库选择信号FZ_XBK<1>被同时初始化，并且在启动模式期间可以锁存第三熔丝信号FZDATA2<0:n>。
锁存部220C_1至220C_n的每一个可以具有和第二锁存块220B的锁存部220B_1至220B_n相同的结构。但是，包括在第三锁存块220C的锁存部220C_1至220C_n可以接收第二内存库选择信号FZ_XBK<1>和第三熔丝信号FZDATA2<0:n>，而不是第一内存库选择信号FZ_XBK<0>和第二熔丝信号FZDATA1<0:n>。
参照图7，第四锁存块220D可以包括响应于启动模式信号FZYEN和第三内存库选择信号FZ_XBK<2>被同时初始化的多个锁存部220D_1至220D_n，并且在启动模式期间可以锁存第四熔丝信号FZDATA3<0:n>。
锁存部220C_1至220D_n可以具有与第二锁存块220B的锁存部220B_1至220B_n相同的结构。但是，包括在第四锁存块220D的锁存部220D_1至220D_n可以接收第三内存库选择信号FZ_XBK<2>和第四熔丝信号FZDATA3<0:n>，而不是第一内存库选择信号FZ_XBK<0>和第二熔丝信号FZDATA1<0:n>。
第五至第八锁存块220E至220H可以分别具有和第一至第四锁存块220A至220D相同的结构。但是，第五锁存块220E可以接收第五熔丝信号FZDATA4<0:n>，而不是第一熔丝信号FZDATA0<0:n>，并且第六锁存块220F可以接收第六熔丝信号FZDATA5<0:n>，而不是第二熔丝信号FZDATA1<0:n>，并且第七锁存块220G可以接收第七熔丝信号FZDATA6<0:n>，而不是第三熔丝信号FZDATA2<0:n>，并且第八锁存块220H可以接收第八熔丝信号FZDATA7<0:n>，而不是第四熔丝信号FZDATA3<0:n>。
下文描述用于驱动根据本发明的实施例的半导体器件200的方法。
用于驱动半导体器件200的方法可以包括在初始化模式期间，同时初始化第一和第五锁存块220A和220E；在启动模式期间，当第一和第五锁存块220A和220E同时执行启动操作时，同时初始化第二和第六锁存块220B和220F；在启动模式期间，当第二和第六锁存块220B和220F同时执行启动操作时，同时初始化第三和第七锁存块220C和220G；在启动模式期间，当第三和第七锁存块220C和220G同时执行启动操作时，同时初始化第四和第八锁存块220D和220H；以及在启动模式期间，同时执行第四和第八锁存块220D和220H的启动操作。
启动操作可以包括在第一至第八锁存块220A至220H中锁存第一至第八熔丝信号FZDATA0<0:n>至FZDATA7<0:n>的过程。
下文将参照图8详细描述用于驱动根据本发明的实施例的半导体器件200的方法。
图8是说明用于驱动根据本发明的实施例的半导体器件的方法的时序图。
参照图8，随着初始化源信号RSTB被启用至逻辑高电平，半导体器件200可以进入初始化模式。当半导体器件200进入初始化模式时，控制块(未示出)可以在预定初始化部分期间响应于初始化源信号RSTB生成启用至逻辑低电平的初始化信号FZLATRSTB。
然后，可以响应于初始化信号FZLATRSTB初始化第一和第五锁存块220A和220E。例如，第一和第五锁存块220A和220E可以响应于初始化信号FZLATRSTB将第一和第五熔丝输出信号FZOUT0<0:n>和FZOUT4<0:n>初始化至逻辑低电平。
在这种情况下，当启动源信号BOOTUPEN被启用至逻辑高电平时，控制块可以在预定的启动部分期间响应于启动源信号BOOTUPEN生成启用至逻辑高电平的启动模式信号FZYEN。并且，在启动部分期间，第一至第四内存库选择信号FZ_XBK<0:3>可以被顺序地启用。
当启动模式信号FZYEN和第一内存库选择信号FZ_XBK<0>被启用至逻辑高电平时，熔丝块230可以将第一熔丝信号FZDATA0<0:n>和第五熔丝信号FZDATA4<0:n>分别输出至第一锁存块220A和第五锁存块220E。然后，第一和第五锁存块220A和220E可以执行启动操作。换句话说，第一锁存块220A可以锁存第一熔丝信号FZDATA0<0:n>，第五锁存块220E可以锁存第五熔丝信号FZDATA4<0:n>。
例如，第一锁存块220A可以响应于对应的具有逻辑低电平的第一熔丝信号FZOUT0<0:n>将第一熔丝输出信号FZOUT0<0:n>保持在逻辑低电平。并且，第一锁存块220A可以响应于对应的具有逻辑高电平的第一熔丝信号FZDATA0<0:n>将第一熔丝输出信号FZOUT0<0:n>的电平转变至逻辑高电平。第五锁存块220E还可以执行和第一锁存块220A相同的操作。
当第一和第五锁存块220A和220E执行启动操作时，第二和第六锁存块220B和220F可以被初始化。例如，第二和第六锁存块220B和220F可以响应于启动模式信号FZYEN和第一内存库选择信号FZ_XBK<0>将第二和第六熔丝输出信号FZOUT1<0:n>和FZOUT5<0:n>初始化至逻辑低电平。
当启用模式信号FZYEN和第二内存库选择信号FZ_XBK<1>被启用至逻辑高电平时，熔丝块230可以分别将第二熔丝信号FZDATA1<0:n>和第六熔丝信号FZDATA5<0:n>输出至第二锁存块220B和第六锁存块220F。然后，第二和第六锁存块220B和220F可以执行启动操作。换句话说，第二锁存块220B可以锁存第二熔丝信号FZDATA1<0:n>，并且第六锁存块220F可以锁存第六熔丝信号FZDATA5<0:n>。
例如，第二锁存块220B可以响应于对应的具有逻辑低电平的第二熔丝信号FZDATA1<0:n>将第二熔丝输出信号FZOUT1<0:n>保持在逻辑低电平。并且，第二锁存块220B可以响应于对应的具有逻辑高电平的第二熔丝信号FZDATA1<0:n>将第二熔丝输出信号FZOUT1<0:n>转变至逻辑高电平。第六锁存块220F也可以执行和第二锁存块220B相同的操作。
当第二和第六锁存块220B和220F执行启动操作时，第三和第七锁存块220C和220G可以被初始化。例如，第三和第七锁存块220C和220G可以响应于启动模式信号FZYEN和第二内存库选择信号FZ_XBK<1>将第三和第七熔丝输出信号FZOUT2<0:n>和FZOUT6<0:n>初始化至逻辑低电平。
当启动模式信号FZYEN和第三内存库选择信号FZ_XBK<2>被启用至逻辑高电平时，熔丝块230可以分别将第三熔丝信号FZDATA2<0:n>和第七熔丝信号FZDATA6<0:n>输出至第三锁存块220C和第七锁存块220G。然后，第三和第七锁存块220C和220G可以执行启动操作。换句话说，第三锁存块220C可以锁存第三熔丝信号FZDATA2<0:n>，并且第七锁存块220G可以锁存第七熔丝信号FZDATA6<0:n>。
例如，第三锁存块220C可以响应于对应的具有逻辑低电平的第三熔丝信号FZDATA2将第三熔丝输出信号FZOUT2<0:n>保持在逻辑低电平。并且，第三锁存块2230C可以响应于对应的具有逻辑高电平的第三熔丝信号FZDATA2<0:N>将第三熔丝输出信号FZOUT2的电平转变至逻辑高电平。第七锁存块220G还可以执行和第三锁存块220C相同的操作。
当第三和第七锁存块220C和220G执行启动操作时，第四和第八锁存块220D和220H可以被初始化。例如，第四和第八锁存块220D和220H可以响应于启动模式信号FZYEN和第三内存库选择信号FZ_XBK<2>将第四和第八熔丝输出信号FZOUT3<0:n>和FZOUT7<0:n>初始化至逻辑低电平。
当启动模式信号FZYEN和第四内存库选择信号FZ_XBK<3>被启用至逻辑高电平时，熔丝块230可以将第四熔丝信号FZDATA3<0:n>和第八熔丝信号FZDATA7<0:n>分别输出至第四锁存块220D和第八锁存块220H。然后，第四和第八锁存块220D和220H可以执行启动操作。换句话说，第四锁存块220D可以锁存第四熔丝信号FZDATA3<0:n>，并且第八锁存块220H可以锁存第八熔丝信号FZDATA7<0:n>。
例如，第四锁存块220D可以响应于对应的具有逻辑低电平的第四熔丝信号FZDATA3<0:n>将第四熔丝输出信号FZOUT3<0:n>保持在逻辑低电平。并且，第四锁存块220D可以响应于对应的具有逻辑高电平的第四熔丝信号FZDATA3<0:n>将第四熔丝输出信号FZOUT3<0:n>转变至逻辑高电平。第八锁存块220H还可以执行和第四锁存块220D相同的操作。
本发明的实施例具有如下优点，锁存块可以以不同时序被初始化，并且将用于以不同时序初始化锁存块的结构最小化，即，将电路最小化。
根据本发明的实施例，由于锁存块的初始化操作可以以不同时序执行，因此防止了过电流。因此，锁存块可以正常地执行初始化操作，并且可以防止由于过电流引起的初始化模式期间操作的其它电路的故障。
此外，根据本发明的实施例，存在将由于以不同时序初始化锁存块的结构(即电路)占用的面积降为最小的有益效果。
虽然参照特定的实施例描述了本发明，本发明的实施例是描述性的，而非限制性的。另外，应注意，在不偏离由随附权利要求书限定的本发明的范围的情况下，本发明可以由本领域技术人员通过替换、修改和变型用各种方式来实现。
例如，尽管在本发明的实施例中描述的是基于内存库控制锁存块的初始化操作，但是发明构思不限于此，锁存内存库的初始化操作可以基于例如垫的较小单元被控制，而不是内存库或例如内存库组的较大单元。

Claims (12)

1.一种半导体器件，其包括：
第一锁存块，其在初始化模式下被初始化；和
第二锁存块，其在启动模式期间，当所述第一锁存块响应于启动模式信号和第一内存库选择信号而锁存第一信号时，响应于所述启动模式信号和所述第一内存库选择信号被初始化。
2.根据权利要求1所述的半导体器件，其中所述第二锁存块在所述启动模式期间被初始化之后锁存第二信号。
3.根据权利要求2所述的半导体器件，其进一步包括第三锁存块，当所述第二锁存块在所述启动模式期间锁存所述第二信号时，所述第三锁存块被初始化，
其中所述第三锁存块在所述启动模式期间被初始化之后锁存第三信号。
4.根据权利要求3所述的半导体器件，其中所述第一至第三信号包括熔丝信号。
5.一种半导体器件，其包括：
第一和第二存储区域；
第一锁存块，其对应于所述第一存储区域形成，并且在初始化模式期间响应于初始化信号被初始化；和
第二锁存块，其对应于所述第二存储区域形成，并且在启动模式期间，当所述第一锁存块响应于启动模式信号和第一区域选择信号而锁存第一熔丝信号时，响应于所述启动模式信号和用于选择所述第一存储区域的所述第一区域选择信号被初始化。
6.根据权利要求5所述的半导体器件，其进一步包括熔丝块，所述熔丝块适于响应于所述第一区域选择信号将所述第一熔丝信号传送至所述第一锁存块，并且响应于用于选择所述第二存储区域的第二区域选择信号将第二熔丝信号传送至所述第二锁存块。
7.根据权利要求6所述的半导体器件，其中所述第一和第二区域选择信号被顺序地启用。
8.根据权利要求5所述的半导体器件，其进一步包括：
第三至第n存储区域；和
第三至第n锁存块，所述第三至第n锁存块分别对应于所述第三至第n存储区域形成，并且所述第三至第n锁存块在所述启动模式期间响应于所述启动模式信号和用于选择第二至第(n-1)存储区域的第二至第(n-1)区域选择信号被初始化。
9.根据权利要求8所述的半导体器件，其进一步包括熔丝块，所述熔丝块适于针对第一至第n存储区域的每一个在所述启动模式期间响应于所述第一至第(n-1)区域选择信号和用于选择第n存储区域的第n区域选择信号顺序地将第一至第n熔丝信号传送至所述第一至第n锁存块。
10.一种用于驱动半导体器件的方法，包括：
初始化第一锁存块；
当所述第一锁存块响应于启动模式信号和第一内存库选择信号而执行启动操作时，响应于所述启动模式信号和所述第一内存库选择信号来初始化第二锁存块；以及
执行所述第二锁存块的所述启动操作。
11.根据权利要求10所述的方法，
其中所述第一锁存块通过锁存第一熔丝信号执行所述启动操作，并且
其中执行所述第二锁存块的所述启动操作在所述第二锁存块中锁存第二熔丝信号。
12.根据权利要求10所述的方法，其进一步包括：在所述第一和第二锁存块执行所述启动操作之后顺序地执行第三至第n锁存块的所述启动操作，
其中当所述第二至第(n-1)锁存块顺序地执行所述启动操作时所述第三至第n锁存块被顺序地初始化。
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