JP6730212B2 - ラッチ回路及びコンパレータ回路 - Google Patents

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Description

SRラッチを用いた半導体回路。
ＳＲラッチ回路を用いたコンパレータ回路が知られている。
特許第５２２４６５７号明細書
動作領域を拡大することが可能なラッチ回路及びコンパレータ回路を提供する。
実施形態のラッチ回路は、第１及び第２ＮＡＮＤ回路、並びに第１及び第２容量素子を含む。第１ＮＡＮＤ回路は、第１入力ノードに第１信号が入力される。第２ＮＡＮＤ回路は、第１入力ノードに第２信号が入力され、第２入力ノードが前記第１ＮＡＮＤ回路の出力ノードに接続され、出力ノードが前記第１ＮＡＮＤ回路の第２入力ノードに接続される。第１容量素子は、一端が第１ＮＡＮＤ回路の第１入力ノードに接続され、他端が第１ＮＡＮＤ回路の出力ノードに接続される。第２容量素子は、一端が第２ＮＡＮＤ回路の第１入力ノードに接続され、他端が第２ＮＡＮＤ回路の出力ノードに接続される。
第１実施形態に係るコンパレータ回路の回路図。 第１実施形態に係るコンパレータ回路の動作タイミングチャート。 第１実施形態の比較例に係るコンパレータ回路の回路図。 第１実施形態に係るコンパレータ回路の動作タイミングチャート。 第１実施形態の比較例に係るコンパレータ回路におけるラッチ回路の動作を説明する図。 第１実施形態に係るコンパレータ回路におけるラッチ回路の動作を説明する図。 第１実施形態に係るコンパレータ回路及び第１実施形態の比較例に係るコンパレータの動作を比較する波形図。 第２実施形態に係るラッチ回路の回路図。 第２実施形態に係るコンパレータ回路におけるラッチ回路の動作を説明する図。 第２実施形態の変形例に係るラッチ回路の回路図。 第３実施形態に係るコンパレータ回路の回路図。 第３実施形態に係るコンパレータ回路におけるラッチ回路の動作を説明する図。 第４実施形態に係るラッチ回路の回路図。 第４実施形態に係るコンパレータ回路におけるラッチ回路の動作を説明する図。 第４実施形態の変形例に係るラッチ回路の回路図。
以下に、実施形態について図面を参照して説明する。図面は模式的なものである。尚、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。
［１］第１実施形態
以下に、第１実施形態に係るコンパレータ回路について説明する。
［１−１］コンパレータ回路１の構成
まず、図１を用いてコンパレータ回路１の構成について説明する。図１には、コンパレータ回路１の回路構成が示されている。図１に示すようにコンパレータ回路１は、ラッチ回路１０及び増幅回路２０を備えている。
ラッチ回路１０は、例えばセット信号ＳＥＴ及びリセット信号ＲＳＴが入力されるＳＲラッチ回路である。図１に示すようにラッチ回路１０は、ＮＡＮＤ回路１１及び１２、並びに容量素子Ｃ１及びＣ２を含んでいる。
セット信号ＳＥＴは、ＮＡＮＤ回路１１の第１入力ノードに入力され、リセット信号ＲＳＴは、ＮＡＮＤ回路１２の第１入力ノードに入力される。ＮＡＮＤ回路１１の出力ノードは、ＮＡＮＤ回路１２の第２入力ノードに接続されている。ＮＡＮＤ回路１２の出力ノードは、ＮＡＮＤ回路１１の第２入力ノードに接続されている。そして、ＮＡＮＤ回路１１の出力ノードからは、出力信号ＱＢが出力され、ＮＡＮＤ回路１２の出力ノードからは、出力信号Ｑが出力される。
容量素子Ｃ１の一端は、ＮＡＮＤ回路１１の第１入力ノードに接続され、容量素子Ｃ１の他端は、ＮＡＮＤ回路１１の出力ノードに接続されている。容量素子Ｃ２の一端は、ＮＡＮＤ回路１２の第１入力ノードに接続され、容量素子Ｃ２の他端は、ＮＡＮＤ回路１２の出力ノードに接続されている。そして、容量素子Ｃ１の容量は、例えばＮＡＮＤ回路１１の寄生容量と同様になるように設計され、容量素子Ｃ２の容量は、例えばＮＡＮＤ回路１２の寄生容量と同様になるように設計される。尚、容量素子Ｃ１及びＣ２の容量はこれに限定されず、あらゆる容量に設計することが可能である。
増幅回路２０は、例えば入力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの差を増幅する差動増幅回路である。図１に示すように増幅回路２０は、ＮチャネルＭＯＳトランジスタ２１〜２５、並びにＰチャネルＭＯＳトランジスタ２６〜２９を含んでいる。
入力信号ＩＮ＿Ｎは、トランジスタ２１のゲートに入力され、入力信号ＩＮ＿Ｐは、トランジスタ２２のゲートに入力される。トランジスタ２１及び２２の一端は、トランジスタ２３の一端に接続され、トランジスタ２３の他端は、接地線ＧＮＤに接続されている。トランジスタ２１及び２２の他端は、それぞれトランジスタ２４及び２５の一端に接続されている。トランジスタ２４及び２５のゲートは、それぞれトランジスタ２５及び２４の他端に接続されている。
トランジスタ２６及び２７の一端は、それぞれトランジスタ２４及び２５の他端に接続され、トランジスタ２６及び２７の他端は、電源線ＶＤＤに接続されている。トランジスタ２６及び２７のゲートは、それぞれトランジスタ２４及び２５のゲートに接続されている。トランジスタ２８及び２９の一端は、それぞれトランジスタ２４及び２５の他端に接続され、トランジスタ２８及び２９の他端は、電源線ＶＤＤに接続されている。
そして、以上で説明した増幅回路２０では、トランジスタ２３、２８、及び２９のゲートにクロック信号ＣＬＫが入力される。また、トランジスタ２８の一端及びトランジスタ２９の一端が、差動増幅回路の出力として使用される。つまり、本実施形態に係るコンパレータ回路１では、トランジスタ２８の一端がＮＡＮＤ回路１１の第１入力ノードに接続され、トランジスタ２９の一端がＮＡＮＤ回路１２の第１入力ノードに接続される。
尚、以上で説明したコンパレータ回路１の回路構成は、これに限定されない。例えば、増幅回路２０は、２つの入力信号の差を増幅することが可能な差動増幅回路であれば良く、図１に示された回路構成でなくても良い。
［１−２］コンパレータ回路１の動作
次に、図２を用いてコンパレータ回路１の動作について説明する。図２はコンパレータ回路１の動作タイミングチャートであり、クロック信号ＣＬＫ、並びにラッチ回路１０の入力信号及び出力信号の波形の一例が示されている。尚、図２では、ラッチ回路１０の入力信号に対応するセット信号ＳＥＴ及びリセット信号ＲＳＴが、それぞれ実線及び破線で示され、ラッチ回路１０の出力信号に対応する出力信号ＱＢ及びＱが、それぞれ実線及び破線で示されている。また、以下の説明において、“Ｈ”レベルとは、第１論理状態に対応する電圧値であることを示し、“Ｌ”レベルとは、第１論理状態と異なる第２論理状態に対応する電圧値であることを示している。
図２に示すように、本例における入力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電圧値は、クロック信号ＣＬＫが時刻ｔ０及びｔ１から“Ｈ”レベルになっている期間においてＩＮ＿Ｎ＜ＩＮ＿Ｐであり、クロック信号ＣＬＫが時刻ｔ２及びｔ３から“Ｈ”レベルになっている期間においてＩＮ＿Ｎ＞ＩＮ＿Ｐである。また、時刻ｔ０より前の初期状態では、セット信号ＳＥＴ及びリセット信号ＲＳＴが“Ｈ”レベル、出力信号ＱＢ及びＱがそれぞれ“Ｌ”レベル及び“Ｈ”レベルとされている。
時刻ｔ０においてクロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルになると、入力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電圧値に基づいて、セット信号ＳＥＴ及びリセット信号ＲＳＴの電圧が下降する。この期間はＩＮ＿Ｎ＜ＩＮ＿Ｐであり、セット信号ＳＥＴの電圧よりもリセット信号ＲＳＴの電圧の方が早く下降するため、リセット信号ＲＳＴの電圧が先に“Ｌ”レベルの電圧まで下降する。その結果、ＮＡＮＤ回路１２は、第１及び第２入力ノードに“Ｌ”レベルの信号が入力された状態となるため、出力信号ＱＢを“Ｌ”レベルから“Ｈ”レベルにする。出力信号ＱＢが“Ｈ”レベルになると、ＮＡＮＤ回路１１は第１及び第２入力ノードに“Ｈ”レベルの信号が入力された状態となるため、出力信号Ｑを“Ｈ”レベルから“Ｌ”レベルにする。そして、クロック信号ＣＬＫが“Ｈ”レベルから“Ｌ”レベルになると、セット信号ＳＥＴ及びリセット信号ＲＳＴに対応するノードが充電されるため、セット信号ＳＥＴ及びリセット信号ＲＳＴの電圧が初期状態に戻る。尚、以下の説明では、クロック信号ＣＬＫに基づいてセット信号ＳＥＴ及びリセット信号ＲＳＴの電圧が初期状態に戻る動作の説明を省略する。
時刻ｔ１においてクロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルになると、時刻ｔ０と同様にセット信号ＳＥＴ及びリセット信号ＲＳＴの電圧が下降し、リセット信号ＲＳＴの電圧が先に“Ｌ”レベルの電圧まで下降する。その結果、ＮＡＮＤ回路１２は第１及び第２入力ノードに“Ｌ”レベルの信号が入力された状態となるため、出力信号Ｑを“Ｈ”レベルに維持する。また、ＮＡＮＤ回路１１は、第１及び第２入力ノードに“Ｈ”レベルの信号が入力された状態が維持されるため、出力信号ＱＢを“Ｌ”レベルに維持する。
時刻ｔ２においてクロックＣＬＫ信号が“Ｌ”レベルから“Ｈ”レベルになると、この期間はＩＮ＿Ｎ＞ＩＮ＿Ｐであり、リセット信号ＲＳＴの電圧よりもセット信号ＳＥＴの電圧の方が早く下降するため、セット信号ＳＥＴの電圧が先に“Ｌ”レベルの電圧まで下降する。その結果、ＮＡＮＤ回路１１は第１及び第２入力ノードに“Ｌ”レベルの信号が入力された状態となるため、出力信号Ｑを“Ｌ”レベルから“Ｈ”レベルにする。出力信号Ｑが“Ｈ”レベルになると、ＮＡＮＤ回路１２は第１及び第２入力ノードに“Ｈ”レベルの信号が入力された状態となるため、出力信号ＱＢを“Ｈ”レベルから“Ｌ”レベルにする。
時刻ｔ３においてクロックＣＬＫ信号が“Ｌ”レベルから“Ｈ”レベルになると、時刻ｔ２と同様にセット信号ＳＥＴ及びリセット信号ＲＳＴの電圧が下降し、セット信号ＳＥＴの電圧が先に“Ｌ”レベルの電圧まで下降する。その結果、ＮＡＮＤ回路１１は第１及び第２入力ノードに“Ｌ”レベルの信号が入力された状態となるため、出力信号Ｑを“Ｈ”レベルに維持する。また、ＮＡＮＤ回路１２は、第１及び第２入力ノードに“Ｈ”レベルの信号が入力された状態が維持されるため、出力信号ＱＢを“Ｌ”レベルに維持する。
［１−３］第１実施形態の効果
以上で説明した第１実施形態に係るコンパレータ回路１によれば、コンパレータ回路１の動作領域を拡大することが出来る。以下に、本効果の詳細について説明する。
コンパレータ回路は、２つの入力信号の電位差が小さい場合に、正しい判定結果が得られないことがある。この要因の一つとしては、例えばコンパレータ回路に用いられるＳＲラッチ回路の寄生容量の影響が考えられる。以下に、このような場合における動作について、図３に示す第１実施形態の比較例に係るコンパレータ回路を用いて説明する。
図３に示す比較例に係るコンパレータ回路の回路構成は、図１を用いて説明した第１実施形態に係るコンパレータ回路１において、ラッチ回路１０を容量素子Ｃ１及びＣ２を含まないラッチ回路３０に置き換えたものと同様である。この比較例に係るコンパレータ回路は、入力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合、例えば図４及び図５に示すように動作する。図４は図２と同様の動作タイミングチャートであり、図５は図４の時刻ｔ０におけるラッチ回路３０の動作を示している。
図４に示すように、本例における入力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電圧値は、図４に示す全期間においてＩＮ＿Ｎ≒ＩＮ＿Ｐである。また、時刻ｔ０より前の初期状態では、セット信号ＳＥＴ及びリセット信号ＲＳＴが“Ｈ”レベル、出力信号ＱＢ及びＱがそれぞれ“Ｌ”レベル及び“Ｈ”レベルとされている。
時刻ｔ０においてクロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルになると、出力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さいため、セット信号ＳＥＴの電圧とリセット信号ＲＳＴの電圧が同様の速度で下降する。すると、セット信号ＳＥＴとリセット信号ＲＳＴの電位差が大きくなる前に、セット信号ＳＥＴ及びリセット信号ＲＳＴの電圧が共に“Ｌ”レベルの電圧まで下降する（図５の（１））。その結果、ＮＡＮＤ回路１１は、第１及び第２入力ノードにそれぞれ“Ｌ”レベル及び“Ｈ”レベルの信号が入力された状態となるため、出力信号ＱＢを“Ｌ”レベルから“Ｈ”レベルにする（図５の（２））。このとき、ＮＡＮＤ回路１１の出力電圧の変化が、ＮＡＮＤ回路１２の第１及び第２入力ノード間の寄生容量を介して伝わり、ＮＡＮＤ回路１２の第１入力ノードの電圧が“Ｌ”レベルから“Ｈ”レベルになる（図５の（３））。これに伴いＮＡＮＤ回路１２は、第１及び第２入力ノードに“Ｈ”レベルの信号が入力された状態となるため、出力信号Ｑを“Ｈ”レベルから“Ｌ”レベルにする（図５の（４））。尚、時刻ｔ１及びｔ３における動作は、時刻ｔ０における動作においてＮＡＮＤ回路１１とＮＡＮＤ回路１２に対応する動作を逆にしたものと同様であり、時刻ｔ２における動作は、時刻ｔ０における動作と同様のため、説明を省略する。
以上のようにコンパレータ回路は、入力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合に、ＳＲラッチ回路の初期状態とＮＡＮＤ回路１１及び１２の寄生容量の影響を受けて出力信号ＱＢ及びＢが変化することがある。この場合、クロック信号ＣＬＫのサイクル毎に、出力信号ＱＢ及びＱの論理状態が入れ替わる。コンパレータ回路は、このように出力信号が発振する領域では正しい判定結果が得られ難いため、判定精度を向上するためには発振領域を抑制する必要がある。
そこで、第１実施形態に係るコンパレータ回路１は、ラッチ回路１０が容量素子Ｃ１及びＣ２を備えている。具体的には、ＮＡＮＤ回路１１の寄生容量と対応させた容量素子Ｃ１が、ＮＡＮＤ回路１１の第１入力ノード及び出力ノード間に接続され、ＮＡＮＤ回路１２の寄生容量と対応させた容量素子Ｃ２が、ＮＡＮＤ回路１２の第１入力ノード及び出力ノード間に接続される。以下に、入力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合における、第１実施形態に係るコンパレータ回路１の動作について、図６を用いて説明する。図６は図５に示すラッチ回路３０と同じ状況におけるラッチ回路１０の動作を示している。
初期状態からクロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルになると、出力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さいため、セット信号ＳＥＴの電圧とリセット信号ＲＳＴの電圧が同様の速度で下降する。すると、セット信号ＳＥＴとリセット信号ＲＳＴの電位差が大きくなる前に、セット信号ＳＥＴ及びリセット信号ＲＳＴの電圧が共に“Ｌ”レベルの電圧まで下降する（図６の（１））。その結果、ＮＡＮＤ回路１１は、第１及び第２入力ノードにそれぞれ“Ｌ”レベル及び“Ｈ”レベルの信号が入力された状態となるため、出力信号ＱＢを“Ｌ”レベルから“Ｈ”レベルにする（図６の（２））。このとき、ＮＡＮＤ回路１１の出力電圧の変化が、ＮＡＮＤ回路１２の第１及び第２入力ノード間の寄生容量を介して伝えられ、ＮＡＮＤ回路１２の第１入力ノードの電圧が上昇する（図６の（３））。そして、これに伴いＮＡＮＤ回路１２の出力電圧が下降し、この電圧変化が容量素子Ｃ２を介してＮＡＮＤ回路１２の第１入力ノードに伝えられる（図６の（４））。つまり、ＮＡＮＤ回路１２の第１入力ノードの電圧は、図６の（３）において“Ｌ”レベルから“Ｈ”レベルに上昇しようとし、図６の（４）において“Ｈ”レベルから“Ｌ”レベルに下降しようとする。
このように、図６の（３）に対応する動作と、図６の（４）に対応する動作とは、打ち消し合う動作（相殺する動作）となるため、ＮＡＮＤ回路１２の第１入力ノード及び出力ノードにおける電圧変化が抑制される。そして、ＮＡＮＤ回路１２の第１入力ノードにおける電圧変化が抑制されることから、ＮＡＮＤ回路１２の第２入力ノードにおける電圧変化も抑制されるため、結果的に図６の（２）で説明した出力信号ＱＢの変化も抑制される。尚、ラッチ回路１０の出力信号ＱＢ及びＱの初期状態が逆の場合の動作は、ＮＡＮＤ回路１１に対応する動作とＮＡＮＤ回路１２に対応する動作とを入れ替え、容量素子Ｃ１に対応する動作と容量素子Ｃ２に対応する動作とを入れ替えたものと同様となるため、説明を省略する。
以上のように、第１実施形態に係るコンパレータ回路１は、容量素子Ｃ１及びＣ２を追加することによって、ラッチ回路１０の初期状態とＮＡＮＤ回路１１及び１２の寄生容量との影響を抑制することが出来る。言い換えると、第１実施形態に係るコンパレータ回路１は、ＮＡＮＤ回路１１及び１２の寄生容量により生じるノイズを、容量素子Ｃ１及びＣ２により生じる逆方向のノイズによって相殺することが出来る。
これにより、第１実施形態に係るコンパレータ回路１は、図７に示すように出力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合においても、比較例に係るコンパレータ回路と比べて発振領域を狭めることが出来る。従って第１実施形態に係るコンパレータ回路１は、出力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合における判定精度を向上することが出来、動作領域を拡大することが出来る。
［２］第２実施形態
次に、第２実施形態に係るラッチ回路１０について説明する。第２実施形態は、第１実施形態で説明したラッチ回路１０が含む容量素子Ｃ１及びＣ２の具体例である。
［２−１］ラッチ回路１０の構成
以下に、図８を用いて第２実施形態に係るラッチ回路１０について説明する。図８には、第２実施形態に係るラッチ回路１０の回路構成が示されている。図８に示すように第２実施形態に係るラッチ回路１０は、第１実施形態で図１を用いて説明したラッチ回路１０において、容量素子Ｃ１及びＣ２をそれぞれＮＡＮＤ回路１３及び１４に置き換えたものと同様である。
具体的には、図８に示すようにＮＡＮＤ回路１３の第１入力ノードがＮＡＮＤ回路１１の第１入力ノードに接続され、ＮＡＮＤ回路１３の第２入力ノードがＮＡＮＤ回路１１の出力ノードに接続されている。同様に、ＮＡＮＤ回路１４の第１入力ノードがＮＡＮＤ回路１２の第１入力ノードに接続され、ＮＡＮＤ回路１４の第２入力ノードがＮＡＮＤ回路１２の出力ノードに接続されている。
そして、ＮＡＮＤ回路１３の第１及び第２入力ノード間における寄生容量が、第１実施形態で説明した容量素子Ｃ１と同様の容量とされ、ＮＡＮＤ回路１４の第１及び第２入力ノード間における寄生容量が、第１実施形態で説明した容量素子Ｃ２と同様の容量とされる。つまり、第２実施形態に係るラッチ回路１０では、ＮＡＮＤ回路１３が容量素子Ｃ１を含み、ＮＡＮＤ回路１４が容量素子Ｃ２を含んでいるとみなすことも出来る。この場合、容量素子Ｃ１の一端がＮＡＮＤ回路１３の第１入力ノードに接続され、容量素子Ｃ１の他端がＮＡＮＤ回路１４の第２入力ノードに接続されているとみなされる。同様に、容量素子Ｃ２の一端がＮＡＮＤ回路１４の第１入力ノードに接続され、容量素子Ｃ２の他端がＮＡＮＤ回路１４の第２入力ノードに接続されているとみなされる。
［２−２］第２実施形態の効果
以上で説明したラッチ回路１０を用いることで、第１実施形態と同様に、コンパレータ回路１の動作領域を拡大することが出来る。以下に、図９を用いて本効果の詳細について説明する。図９は、第２実施形態に係るラッチ回路１０を用いたコンパレータ回路１の動作例であり、入力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合におけるラッチ回路１０の動作が示されている。尚、図９に示す動作における初期状態は、第１実施形態で説明した図６と同じであるとする。
図９の初期状態から（２）までの動作は、第１実施形態で説明した図６の初期状態から（２）までの動作と同様である。つまり、クロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルになると、セット信号ＳＥＴ及びリセット信号ＲＳＴの電圧が共に“Ｌ”レベルの電圧まで下降し（図９の（１））、ＮＡＮＤ回路１１が出力信号ＱＢを“Ｌ”レベルから“Ｈ”レベルにする（図９の（２））。その結果、ＮＡＮＤ回路１１の出力電圧の変化が、ＮＡＮＤ回路１２の第１及び第２入力ノード間の寄生容量を介して伝えられ、ＮＡＮＤ回路１２の第１入力ノードの電圧が上昇する（図９の（３））。そして、これに伴いＮＡＮＤ回路１２の出力電圧が下降し、この電圧変化がＮＡＮＤ回路１４の第１及び第２入力ノード間の寄生容量を介してＮＡＮＤ回路１２の第１入力ノードに伝えられる（図９の（４））。つまり、ＮＡＮＤ回路１２の第１入力ノードの電圧は、図９（３）において“Ｌ”レベルから“Ｈ”レベルになろうとし、図９の（４）において“Ｈ”レベルから“Ｌ”レベルになろうとする。
このように、図９の（３）に対応する動作と、図９の（４）に対応する動作とは、相殺する動作となるため、ＮＡＮＤ回路１２の第１入力ノード及び出力ノードにおける電圧変化が抑制される。そして、ＮＡＮＤ回路１２の第１入力ノードにおける電圧変化が抑制されることから、ＮＡＮＤ回路１２の第２入力ノードにおける電圧変化も抑制されるため、結果的に図９の（２）で説明した出力信号ＱＢの変化も抑制される。尚、ラッチ回路１０の出力信号ＱＢ及びＱの初期状態が逆の場合の動作は、ＮＡＮＤ回路１１に対応する動作とＮＡＮＤ回路１２に対応する動作とを入れ替え、ＮＡＮＤ回路１３に対応する動作とＮＡＮＤ回路１４に対応する動作とを入れ替えたものと同様となるため、説明を省略する。
以上のように、本実施形態に係るラッチ回路１０は、ＮＡＮＤ回路１３及び１４用いることによって、ラッチ回路１０の初期状態とＮＡＮＤ回路１１及び１２の寄生容量との影響を抑制することが出来る。言い換えると、第２実施形態に係るコンパレータ回路１は、ＮＡＮＤ回路１１及び１２の寄生容量により生じるノイズを、ＮＡＮＤ回路１３及び１４の寄生容量により生じる逆方向のノイズによって相殺することが出来る。
これにより、本実施形態に係るラッチ回路１０を用いたコンパレータ回路１は、第１実施形態と同様に、出力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合における判定精度を向上することが出来、動作領域を拡大することが出来る。
尚、本実施形態においてＮＡＮＤ回路１３及び１４は、例えばＮＡＮＤ回路１１及び１４とそれぞれ同様の構造で設けても良い。この場合、ＮＡＮＤ回路１３の第１及び第２入力ノード間における寄生容量は、ＮＡＮＤ回路１１の第１及び第２入力ノード間における寄生容量と同様になり、ＮＡＮＤ回路１４の第１及び第２入力ノード間における寄生容量は、ＮＡＮＤ回路１２の第１及び第２入力ノード間における寄生容量と同様になる。これによりラッチ回路１０は、ＮＡＮＤ回路１１及び１２の寄生容量によるノイズと、ＮＡＮＤ回路１３及び１４の寄生容量による逆方向のノイズとがほぼ同等となるため、精度良く寄生容量の影響を相殺することが出来る。
また、第２実施形態では、ＮＡＮＤ回路１３及び１４の出力ノードに何も接続していない場合を例に説明したが、これに限定されない。例えば、図１０に示すようにＮＡＮＤ回路１１及び１２の出力と、ＮＡＮＤ回路１３及び１４の出力とを同様の構造にしても良い。図１０は、第２実施形態の変形例に係るラッチ回路１０の回路構成であり、ＮＡＮＤ回路における出力部のより詳細な回路構成が示されている。尚、図１０では、各種配線の配線抵抗及び容量が表示されている。
図１０に示すようにＮＡＮＤ回路１１〜１４の出力ノードは、それぞれ出力部４０〜４３に対応している。出力部４０においてＮＡＮＤ回路１１の出力配線は、例えばインバータに接続されている。出力部４１は、例えば出力部４０と同様の構造である。出力部４２においてＮＡＮＤ回路１３のダミー配線は、例えばインバータに接続されている。出力部４３は、例えば出力部４２と同様の構造である。そして本変形例では、出力部４０及び４２を同様の構造とし、出力部４１及び４３を同様の構造とする。これにより、ＮＡＮＤ回路１３及び１４の出力部における配線抵抗及び容量を、ＮＡＮＤ回路１１及び１４の出力部における配線抵抗及び容量と同様にすることが出来る。従って第２実施形態の変形例に係るラッチ回路１０は、ＮＡＮＤ回路１３及び１４の特性をＮＡＮＤ回路１１及び１２により近づけることが出来、ＮＡＮＤ回路１１及び１２の寄生容量の影響を抑制する効果を大きくすることが出来る。
［３］第３実施形態
次に、第３実施形態に係るコンパレータ回路１及びラッチ回路１０について説明する。第３実施形態におけるコンパレータ回路１は、第１実施形態で説明したコンパレータ回路１において、ラッチ回路１０にＮＯＲ回路を利用したものである。
［３−１］コンパレータ回路１の構成
以下に、図１１を用いて第３実施形態に係るコンパレータ回路１の構成について説明する。図１１には、第３実施形態に係るコンパレータ回路１の回路構成が示されている。図１１に示すように第３実施形態に係るコンパレータ回路１は、第１実施形態で図１を用いて説明したコンパレータ回路１に対して、ラッチ回路１０及び増幅回路２０の回路構成が異なる。
具体的には、図１１に示すようにラッチ回路１０は、ＮＯＲ回路１５及び１６、並びに容量素子Ｃ３及びＣ４を含んでいる。ＮＯＲ回路１５及び１６、並びに容量素子Ｃ３及びＣ４の接続関係は、第１実施形態で図１を用いて説明したラッチ回路１０の回路構成における、ＮＡＮＤ回路１１及び１２、並びに容量素子Ｃ１及びＣ２の接続関係と同様のため、説明を省略する。
図１１に示すように増幅回路２０は、第１実施形態で図１を用いて説明した増幅回路１０が上下に反転し、電源線ＶＤＤ及び接地線ＶＳＳが入れ替わったものと同様である。具体的には、トランジスタ２３の他端が電源線ＶＤＤに接続され、トランジスタ２６〜２９の他端が接地線ＧＮＤに接続されている。その他の回路構成は同様のため、説明を省略する。
［３−２］第３実施形態の効果
以上で説明した第３実施形態に係るコンパレータ回路１によれば、コンパレータ回路１の動作領域を拡大することが出来る。以下に、図１２を用いて本効果の詳細について説明する。図１２は、第３実施形態に係るコンパレータ回路１の動作例であり、入力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合におけるラッチ回路１０の動作が示されている。尚、図１２に示す動作における初期状態は、セット信号ＳＥＴ及びリセット信号ＲＳＴが“Ｌ”レベル、出力信号ＱＢ及びＱがそれぞれ“Ｈ”レベル及び“Ｌ”レベルとされている。
クロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルになると、出力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さいため、セット信号ＳＥＴの電圧とリセット信号ＲＳＴの電圧が同様の速度で上昇する。すると、セット信号ＳＥＴとリセット信号ＲＳＴの電位差が大きくなる前に、セット信号ＳＥＴ及びリセット信号ＲＳＴの電圧が共に“Ｈ”レベルの電圧まで上昇する（図１２の（１））。その結果、ＮＯＲ回路１５は、第１及び第２入力ノードにそれぞれ“Ｈ”レベル及び“Ｌ”レベルの信号が入力された状態となるため、出力信号ＱＢを“Ｈ”レベルから“Ｌ”レベルにする（図１２の（２））。このとき、ＮＯＲ回路１５の出力電圧の変化が、ＮＯＲ回路１６の第１及び第２入力ノード間の寄生容量を介して伝えられ、ＮＯＲ回路１６の第１入力ノードの電圧が下降する（図１２の（３））。そして、これに伴いＮＯＲ回路１６の出力電圧が上昇し、この電圧変化が容量素子Ｃ４を介してＮＯＲ回路１６の第１入力ノードに伝えられる（図１２の（４））。つまり、ＮＯＲ回路１６の第１入力ノードの電圧は、図１２の（３）において“Ｈ”レベルから“Ｌ”レベルになろうとし、図１２の（４）において“Ｌ”レベルから“Ｈ”レベルになろうとする。
このように、図１２の（３）に対応する動作と、図１２の（４）に対応する動作とは、相殺する動作となるため、ＮＯＲ回路１６の第１入力ノード及び出力ノードにおける電圧変化が抑制される。そして、ＮＯＲ回路１６の第１入力ノードにおける電圧変化が抑制されることから、ＮＯＲ回路１６の第２入力ノードにおける電圧変化も抑制されるため、結果的に図１２の（２）で説明した出力信号ＱＢの変化も抑制される。尚、ラッチ回路１０の出力信号ＱＢ及びＱの初期状態が逆の場合の動作は、ＮＯＲ回路１５に対応する動作とＮＯＲ回路１６に対応する動作とを入れ替え、容量素子Ｃ３に対応する動作と容量素子Ｃ４に対応する動作とを入れ替えたものと同様となるため、説明を省略する。
以上のように、第３実施形態に係るコンパレータ回路１は、容量素子Ｃ３及びＣ４を追加することによって、ラッチ回路１０の初期状態とＮＯＲ回路１５及び１６の寄生容量との影響を抑制することが出来る。言い換えると、第３実施形態に係るコンパレータ回路１は、ＮＯＲ回路１５及び１６の寄生容量により生じるノイズを、容量素子Ｃ３及びＣ４により生じる逆方向のノイズによって相殺することが出来る。
これにより、第３実施形態に係るコンパレータ回路１は、第１実施形態と同様に、出力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合における発振領域を狭めることが出来る。従って第３実施形態に係るコンパレータ回路１は、出力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合における判定精度を向上することが出来、動作領域を拡大することが出来る。
［４］第４実施形態
次に、第４実施形態に係るラッチ回路１０について説明する。第４実施形態は、第３実施形態で説明したラッチ回路１０が含む容量素子Ｃ３及びＣ４の具体例である。
［４−１］ラッチ回路１０の構成
以下に、図１３を用いて第４実施形態に係るラッチ回路１０について説明する。図１３には、第４実施形態に係るラッチ回路１０の回路構成が示されている。図１３に示すように第４実施形態に係るラッチ回路１０は、第３実施形態で図１１を用いて説明したラッチ回路１０において、容量素子Ｃ３及びＣ４をそれぞれＮＯＲ回路１７及び１８に置き換えたものと同様である。
具体的には、図１１に示すようにＮＯＲ回路１７の第１入力ノードがＮＯＲ回路１５の第１入力ノードに接続され、ＮＯＲ回路１７の第２入力ノードがＮＯＲ回路１５の出力ノードに接続されている。同様に、ＮＯＲ回路１８の第１入力ノードがＮＯＲ回路１６の第１入力ノードに接続され、ＮＯＲ回路１８の第２入力ノードがＮＯＲ回路１６の出力ノードに接続されている。
そして、ＮＯＲ回路１７の第１及び第２入力ノード間における寄生容量が、第３実施形態で説明した容量素子Ｃ３と同様の容量とされ、ＮＯＲ回路１８の第１及び第２入力ノード間における寄生容量が、第３実施形態で説明した容量素子Ｃ４と同様の容量とされる。つまり、第４実施形態に係るラッチ回路１０では、ＮＯＲ回路１７が容量素子Ｃ３を含み、ＮＯＲ回路１８が容量素子Ｃ４を含んでいるとみなすことも出来る。この場合、容量素子Ｃ３の一端がＮＯＲ回路１７の第１入力ノードに接続され、容量素子Ｃ３の他端がＮＯＲ回路１７の第２入力ノードに接続されているとみなされる。同様に、容量素子Ｃ４の一端がＮＯＲ回路１８の第１入力ノードに接続され、容量素子Ｃ４の他端がＮＯＲ回路１８の第２入力ノードに接続されているとみなされる。
［４−２］第４実施形態の効果
以上で説明したラッチ回路１０を用いることで、第３実施形態と同様に、コンパレータ回路１の動作領域を拡大することが出来る。以下に、図１４を用いて本効果の詳細について説明する。図１４は、第４実施形態に係るラッチ回路１０を用いたコンパレータ回路１の動作例であり、入力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合におけるラッチ回路１０の動作が示されている。尚、図１４に示す動作における初期状態は、第３実施形態で説明した図１２と同じであるとする。
図１４の初期状態から（２）までの動作は、第３実施形態で説明した図１２の初期状態から（２）までの動作と同様である。つまり、クロック信号ＣＬＫが“Ｌ”レベルから“Ｈ”レベルになると、セット信号ＳＥＴ及びリセット信号ＲＳＴの電圧が共に“Ｈ”レベルの電圧まで上昇し（図１４の（１））、ＮＯＲ回路１５が出力信号ＱＢを“Ｈ”レベルから“Ｌ”レベルにする（図１４の（２））。その結果、ＮＯＲ回路１５の出力電圧の変化が、ＮＯＲ回路１６の第１及び第２入力ノード間の寄生容量を介して伝えられ、ＮＯＲ回路１６の第１入力ノードの電圧が下降する（図１４の（３））。そして、これに伴いＮＯＲ回路１６の出力電圧が上昇し、この電圧変化がＮＯＲ回路１８の第１及び第２入力ノード間の寄生容量を介してＮＯＲ回路１６の第１入力ノードに伝えられる（図１４の（４））。つまり、ＮＯＲ回路１６の第１入力ノードの電圧は、図１４（３）において“Ｈ”レベルから“Ｌ”レベルになろうとし、図１４の（４）において“Ｌ”レベルから“Ｈ”レベルになろうとする。
このように、図１４の（３）に対応する動作と、図１４の（４）に対応する動作とは、相殺する動作となるため、ＮＯＲ回路１６の第１入力ノード及び出力ノードにおける電圧変化が抑制される。そして、ＮＯＲ回路１６の第１入力ノードにおける電圧変化が抑制されることから、ＮＯＲ回路１６の第２入力ノードにおける電圧変化も抑制されるため、結果的に図１４の（２）で説明した出力信号ＱＢの変化も抑制される。尚、ラッチ回路１０の出力信号ＱＢ及びＱの初期状態が逆の場合の動作は、ＮＯＲ回路１５に対応する動作とＮＡＮＤ回路１６に対応する動作とを入れ替え、ＮＯＲ回路１７に対応する動作とＮＯＲ回路１８に対応する動作とを入れ替えたものと同様となるため、説明を省略する。
以上のように、本実施形態に係るラッチ回路１０は、ＮＯＲ回路１７及び１８用いることによって、ラッチ回路１０の初期状態とＮＯＲ回路１５及び１６の寄生容量との影響を抑制することが出来る。言い換えると、第４実施形態に係るコンパレータ回路１は、ＮＯＲ回路１５及び１６の寄生容量により生じるノイズを、ＮＯＲ回路１７及び１８の寄生容量により生じる逆方向のノイズによって相殺することが出来る。
これにより、本実施形態に係るラッチ回路１０を用いたコンパレータ回路１は、第１実施形態と同様に、出力信号ＩＮ＿Ｎ及びＩＮ＿Ｐの電位差が小さい場合における判定精度を向上することが出来、動作領域を拡大することが出来る。
尚、第４実施形態においてＮＯＲ回路１７及び１８は、例えばＮＯＲ回路１５及び１６とそれぞれ同様の構造で設けても良い。この場合、ＮＯＲ回路１７の第１及び第２入力ノード間における寄生容量は、ＮＯＲ回路１５の第１及び第２入力ノード間における寄生容量と同様になり、ＮＯＲ回路１８の第１及び第２入力ノード間における寄生容量は、ＮＯＲ回路１８の第１及び第２入力ノード間における寄生容量と同様になる。これによりラッチ回路１０は、ＮＯＲ回路１５及び１６における寄生容量によるノイズと、ＮＯＲ回路１７及び１８における寄生容量によるノイズとがほぼ同等となるため、効率的に寄生容量の影響を相殺することが出来る。
また、第４実施形態では、ＮＯＲ回路１７及び１８の出力ノードに何も接続していない場合を例に説明したが、これに限定されない。例えば、図１５に示すようにＮＯＲ回路１５及び１６の出力と、ＮＯＲ回路１７及び１８の出力とを同様の構造にしても良い。図１５は、第４実施形態の変形例に係るラッチ回路１０の回路構成であり、ＮＯＲ回路における出力部のより詳細な回路構成が示されている。尚、図１５では、各種配線の配線抵抗及び容量が表示されている。
図１５に示すように、ＮＯＲ回路１５〜１８の出力ノードは、それぞれ出力部４０〜４３に対応している。出力部４０〜４３は、第１実施形態で図１０を用いて説明した出力部４０〜４３と同様である。これにより、ＮＯＲ回路１７及び１８の出力部における配線抵抗及び容量を、ＮＯＲ回路１５及び１６の出力部における配線抵抗及び容量と同様にすることが出来る。従って第４実施形態の変形例に係るラッチ回路１０は、ＮＯＲ回路１７及び１８の特性をＮＯＲ回路１５及び１６により近づけることが出来、ＮＯＲ回路１５及び１６の寄生容量の影響を抑制する効果を大きくすることが出来る。
［５］変形例等
実施形態のラッチ回路１０は、第１及び第２ＮＡＮＤ回路＜図１、11&12＞、並びに第１及び第２容量素子を含む＜図１、C1&C2＞。第１ＮＡＮＤ回路は、第１入力ノードに第１信号＜図１、SET＞が入力される。第２ＮＡＮＤ回路は、第１入力ノードに第２信号＜図１、RST＞が入力され、第２入力ノードが前記第１ＮＡＮＤ回路の出力ノードに接続され、出力ノードが前記第１ＮＡＮＤ回路の第２入力ノードに接続される。第１容量素子は、一端が第１ＮＡＮＤ回路の第１入力ノードに接続され、他端が第１ＮＡＮＤ回路の出力ノードに接続される。第２容量素子は、一端が第２ＮＡＮＤ回路の第１入力ノードに接続され、他端が第２ＮＡＮＤ回路の出力ノードに接続される。
これにより、動作領域を拡大することが可能なラッチ回路及びコンパレータ回路を提供することが出来る。
尚、上記実施形態では、ラッチ回路１０と増幅回路２０との組み合わせによってコンパレータ回路１を構成した場合を例に説明したが、これに限定されない。例えば、コンパレータ回路１を構成する場合に、増幅回路２０を設ける替わりに、ラッチ回路１０に入力する２つの入力信号をそれぞれ他の回路から入力するようにしても良い。
尚、上記実施形態では、ラッチ回路１０及び増幅回路２０を組み合わせたコンパレータ回路１について説明したが、ラッチ回路１０の用途はこれに限定されない。例えば、ラッチ回路１０は、他の半導体回路に対しても利用することが可能である。
尚、上記実施形態では、ラッチ回路１０がＮＡＮＤ回路又はＮＯＲ回路により構成される場合を例に説明したが、これに限定されない。例えば、第１及び第２実施形態で説明したラッチ回路１０におけるＮＡＮＤ回路は、ＡＮＤ回路及びＮＯＴ回路の組み合わせにより構成されても良い。同様に、第３及び第４実施形態で説明したラッチ回路１０におけるＮＯＲ回路は、ＯＲ回路及びＮＯＴ回路の組み合わせにより構成されても良い。このように上記実施形態は、入力及び出力する信号の論理状態が変わらなければ、あらゆる論理回路の組み合わせを適用することが可能である。
尚、第２及び第４実施形態で説明した出力部４２及び４３の回路構成は、これに限定されない。例えば、出力部４２及び４３をそれぞれ、出力部４０及び４１の途中まで似せた回路構成にしても良い。具体的には、ＮＡＮＤ回路１３及び１４、又はＮＯＲ回路１７及び１８に対して、出力配線に対応するダミー配線のみを設けても良い。このような場合においても、ＮＡＮＤ回路１３及び１４の特性をＮＡＮＤ回路１１及び１２に近づけることが出来、同様にＮＯＲ回路１７及び１８の特性をＮＯＲ回路１５及び１６に近づけることが出来るため、ラッチ回路１０における寄生容量の影響を抑制することが出来る。
尚、本明細書において“接続”とは、電気的に接続されていることを示し、例えば間に別の素子を介することを除外しない。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…コンパレータ回路、１０，３０…ラッチ回路、１１〜１４…ＮＡＮＤ回路、１５〜１８…ＮＯＲ回路、Ｃ１〜Ｃ４…容量素子、２０…増幅回路

Claims (9)

  1. 第１入力ノードに第１信号が入力される第１ＮＡＮＤ回路と、
    第１入力ノードに第２信号が入力され、第２入力ノードが前記第１ＮＡＮＤ回路の出力ノードに接続され、出力ノードが前記第１ＮＡＮＤ回路の第２入力ノードに接続された第２ＮＡＮＤ回路と、
    一端が前記第１ＮＡＮＤ回路の前記第１入力ノードに接続され、他端が前記第１ＮＡＮＤ回路の前記出力ノードに接続された第１容量素子と、
    一端が前記第２ＮＡＮＤ回路の前記第１入力ノードに接続され、他端が前記第２ＮＡＮＤ回路の前記出力ノードに接続された第２容量素子と、
    を備えるラッチ回路。
  2. 前記第１ＮＡＮＤ回路の前記第１及び第２入力ノード間の寄生容量は、前記第１容量素子の容量と略等しく、
    前記第２ＮＡＮＤ回路の前記第１及び第２入力ノード間の寄生容量は、前記第２容量素子の容量と略等しい、
    請求項１に記載のラッチ回路。
  3. 第１入力ノードに第１信号が入力される第１ＮＡＮＤ回路と、
    第１入力ノードに第２信号が入力され、第２入力ノードが前記第１ＮＡＮＤ回路の出力ノードに接続され、出力ノードが前記第１ＮＡＮＤ回路の第２入力ノードに接続された第２ＮＡＮＤ回路と、
    第１入力ノードが前記第１ＮＡＮＤ回路の前記第１入力ノードに接続され、第２入力ノードが前記第１ＮＡＮＤ回路の前記出力ノードに接続された第３ＮＡＮＤ回路と、
    第１入力ノードが前記第２ＮＡＮＤ回路の前記第１入力ノードに接続され、第２入力ノードが前記第２ＮＡＮＤ回路の前記出力ノードに接続された第４ＮＡＮＤ回路と、
    を備えるラッチ回路。
  4. 前記第１ＮＡＮＤ回路の前記第１及び第２入力ノード間の寄生容量は、前記第３ＮＡＮＤ回路の前記第１及び第２入力ノード間の寄生容量と略等しく、
    前記第２ＮＡＮＤ回路の前記第１及び第２入力ノード間の寄生容量は、前記第４ＮＡＮＤ回路の前記第１及び第２入力ノード間の寄生容量と略等しい、
    請求項３に記載のラッチ回路。
  5. 第１入力ノードに第１信号が入力される第１ＮＯＲ回路と、
    第１入力ノードに第２信号が入力され、第２入力ノードが前記第１ＮＯＲ回路の出力ノードに接続され、出力ノードが前記第１ＮＯＲ回路の第２入力ノードに接続された第２ＮＯＲ回路と、
    一端が前記第１ＮＯＲ回路の前記第１入力ノードに接続され、他端が前記第１ＮＯＲ回路の前記出力ノードに接続された第１容量素子と、
    一端が前記第２ＮＯＲ回路の前記第１入力ノードに接続され、他端が前記第２ＮＯＲ回路の前記出力ノードに接続された第２容量素子と、を備えるラッチ回路。
  6. 前記第１ＮＯＲ回路の前記第１及び第２入力ノード間の寄生容量は、前記第１容量素子の容量と略等しく、
    前記第２ＮＯＲ回路の前記第１及び第２入力ノード間の寄生容量は、前記第２容量素子の容量と略等しい、
    請求項５に記載のラッチ回路。
  7. 第１入力ノードに第１信号が入力される第１ＮＯＲ回路と、
    第１入力ノードに第２信号が入力され、第２入力ノードが前記第１ＮＯＲ回路の出力ノードに接続され、出力ノードが前記第１ＮＯＲ回路の第２入力ノードに接続された第２ＮＯＲ回路と、
    第１入力ノードが前記第１ＮＯＲ回路の前記第１入力ノードに接続され、第２入力ノードが前記第１ＮＯＲ回路の前記出力ノードに接続された第３ＮＯＲ回路と、
    第１入力ノードが前記第２ＮＯＲ回路の前記第１入力ノードに接続され、第２入力ノードが前記第２ＮＯＲ回路の前記出力ノードに接続された第４ＮＯＲ回路と、
    を備えるラッチ回路。
  8. 前記第１ＮＯＲ回路の前記第１及び第２入力ノード間の寄生容量は、前記第３ＮＯＲ回路の前記第１及び第２入力ノード間の寄生容量と略等しく、
    前記第２ＮＯＲ回路の前記第１及び第２入力ノード間の寄生容量は、前記第４ＮＯＲ回路の前記第１及び第２入力ノード間の寄生容量と略等しい、
    請求項７に記載のラッチ回路。
  9. 請求項１乃至請求項８のいずれかに記載のラッチ回路と、
    前記第１及び前記第２信号を出力する差動増幅回路と、
    を備えるコンパレータ回路。
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