JP2006230192A

JP2006230192A - 半導体メモリ装置のチャージポンプ回路

Info

Publication number: JP2006230192A
Application number: JP2006039515A
Authority: JP
Inventors: Young-Soo Sohn; 寧洙孫
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2005-02-17
Filing date: 2006-02-16
Publication date: 2006-08-31
Also published as: KR20060092351A; US7456676B2; US20060181938A1; KR100714270B1

Abstract

【課題】差動入出力タイプを有するクロスカップルタイプチャージポンプ回路を提供する。
【解決手段】半導体メモリ装置のチャージポンプ回路において、チャージポンプのために互いに反対の位相で印加される第１及び第２入力信号を受信し、第１及び第２出力端がカスコード接続構造を有するトランジスタに接続されるクロスカップルロード部と、電流ミラー構造を有し、第１，２出力端の電圧にそれぞれ独立的に応答して、カスコード接続構造を有するトランジスタのうち対応するトランジスタのバイアスを独立的に設定するバイアス設定部を備える。
【選択図】図１

Description

本発明は、半導体メモリ装置のチャージポンプ回路に係り、特に差動入出力タイプのクロスカップルされたチャージポンプ回路に関する。

通常、ＤＲＡＭなどのような揮発性半導体メモリ素子においては高電圧発生回路を採用している。高電圧発生器はウェハバーンインテストの際だけでなく、ノーマル動作モードでＤＲＡＭのワードラインを駆動するかまたはＮ型ＭＯＳトランジスタの使用に伴なうしきい電圧の損失を補償するための用途としても広く使用される。

バーンインテストは半導体メモリ素子に対し実際の使用環境よりも高い電圧ストレスまたは高い温度ストレスを一定期間の間に印加する加速テストとして知られている。ストレスの印加後に半導体メモリ素子の電気的特性が評価され、初期欠陥及び正常分布から離れた特性を有する軟弱セル（weak cell）を内包したチップはスクリーニングされる。このようなバーンインテストの際にウェハレベルで行われるウェハバーンインテストに係る技術中の一つは、例えば特許文献１に開示されている。

また、ワードラインの駆動に使用される電圧を生成するか、またはウェハバーンインテスト時に実際の使用環境よりも高い電圧ストレスを半導体メモリ素子に印加するためには、ノーマル電源電圧ＶＤＤのレベルよりも高いレベルを有する高電圧ＶＰＰが必要になる。このような高電圧の発生は、直ちに半導体メモリ装置のチップ内部に搭載された高電圧発生器によりなされる。

通常の高電圧発生器はリング発振器、チャージポンプ、及びレベル検出部からなる。ここで、レベル検出部はフィードバックされる高電圧ＶＰＰと基準電圧Ｒｅｆとを比較して、高電圧ＶＰＰのレベル上昇または下降の程度を表す検出信号を出力する。リング発振器はレベル検出部から出力された検出信号に従い対応するポンピング用クロックＣＫ，／ＣＫを発生する。また、チャージポンプはポンピング用クロックに応じて電荷ポンピング動作を行うことにより、基準電圧Ｒｅｆに追従する高電圧ＶＰＰを出力する役割をする。

図４は高電圧発生器に含まれる通常のチャージポンプの回路図である。図４の回路は本分野で公知のクロスカップルされたチャージポンプの基本的回路構成であって、２つのキャパシタＣ１，Ｃ２、４つのＰ型ＭＯＳトランジスタＰ１−Ｐ４、及び３つのＮ型ＭＯＳトランジスタＮ１−Ｎ３から構成される。また、クロック信号のデューティ比を矯正するために出力特性を得ようとする場合にもこのチャージポンプを使用することができる。そのようなクロスカップルされたチャージポンプは単純性、信頼性、及び高性能の特性を有する２入力と２出力の昇圧回路として知られており、クロック信号のデューティ補正回路ＤＣＣ内のデューティディテクタとして用いることもできる。

即ち、図４の回路は入力クロック信号のデューティが５０％から離れるほど、出力電圧のスプリットは大きくなり、５０％に近接するほど、スプリットは大きくならないという動作特性を有する。このように両出力端で出力電圧のスプリットが現れる理由は、両出力端ｏｕｔ、ｏｕｔｂに流れる電流差に起因してポンピングキャパシタＣ１，Ｃ２の貯蔵電荷量の間に差が発生するからである。

ここで、デューティディテクタの機能を実行しようとする場合、チャージポンプのスプリットの性能は回路の重要な性能指標となり、各種誤差要因によりスプリット性能は制限を受けることがある。

回路の両出力端ｏｕｔ，ｏｕｔｂの間にスプリットが発生すると、負荷に掛かる電圧が異なり、よって、クロスカップルされたＰ型ＭＯＳトランジスタＰ２，Ｐ３のドレイン−ソース電圧Ｖｄｓに互いに差があるようになる。これは電流の差で表れて、入力信号のデューティが５０％にならなくても出力ノードの電流が同一になるのである。即ち、出力インピーダンスが相対的に低い場合、両出力端の出力電圧はこれ以上スプリットされない。言い換えれば、出力負荷の出力インピーダンスが低い場合、両出力ノードを介して流れる電流が同様になって、出力電圧のスプリットが止まるのである。従って、図４の回路において出力インピーダンスを増加させるために負荷トランジスタのゲート長は大きく設定されるべきであるが、そのような場合に占有面積が大きくなって高集積化に制限を与えるようになる。

図５はゲート長に従う出力電圧のスプリット特性を示すグラフである。横軸は時間で、縦軸は電圧を示す。ここで、グラフ符号Ｇ１，Ｇ４は負荷トランジスタのゲート長を長くした場合に両出力端に現れるスプリット曲線をそれぞれ示し、グラフ符号Ｇ２，Ｇ３は負荷トランジスタのゲート長を相対的に小さくした場合に両出力端に現れるスプリット曲線をそれぞれ示す。例えば、４９．５％のデューティを有する信号が図４の回路に差動入力として印加される場合、チャージポンプの出力スプリットは負荷ゲート長が長くなったときにはグラフＧ１，Ｇ４のように継続して隔てられるのに比べ、ゲート長が短くなったときにはグラフＧ２，Ｇ３に示すように、スプリットが一定時点で止まることがわかる。

つまり、従来のチャージポンプ回路は出力インピーダンスを増加させるためにクロスカップルされた負荷トランジスタのゲート長を大きく作らなければならないため、半導体装置の高集積化に制限を加えるという問題点がある。
好ましくは、クロスカップルされたチャージポンプにおいて負荷トランジスタのゲート長を増加させずに負荷の出力インピーダンスを増大させることができる技術が求められている。
米国特許第６，３７２，５２８号

そこで、本発明の目的は、従来の問題点を解決することができる半導体メモリ装置のチャージポンプ回路を提供することにある。
本発明の他の目的は、負荷トランジスタのゲート長を長くせずに負荷の出力インピーダンスを増加させることができるチャージポンプ回路を提供することにある。
本発明のまた他の目的は、回路の単純性、信頼性、及び高性能を維持させながら出力インピーダンスを大きくすることができる半導体メモリ装置用チャージポンプ回路を提供することにある。
本発明のまた他の目的は、クロスカップルされた負荷を構成するトランジスタのゲート長を増加させずに出力電圧のスプリット性能を改善することができるデュティ比矯正回路用チャージポンプ回路を提供することにある。

このような目的を達成するために本発明の一実施例によるチャージポンプ回路は、チャージポンプのために互いに反対の位相で印加される第１及び第２入力信号を受信し、第１及び第２出力端がカスコード接続構造を有するトランジスタに接続されるクロスカップルされたロード部と、電流ミラー構造を有し、第１，２出力端の電圧にそれぞれ独立的に応答してカスコード接続構造を有するトランジスタのうち対応するトランジスタのバイアスを独立的に設定するバイアス設定部と、を備えることを特徴とする。
好ましくは、第１及び第２出力端は差動出力形態で表れ、第１及び第２入力信号の入力端構造はフォールデッド形態に形成されることができる。

また、クロスカップルされたロード部は、入力トランジスタと連結され、電源電圧にソースが共通に連結される第１乃至第４のP型ＭＯＳトランジスタと、第１及び第２のＰ型ＭＯＳトランジスタとはそれぞれカスコード接続構造をなし、第１出力端にドレインがそれぞれ連結される第５及び第６のＰ型ＭＯＳトランジスタと、第３及び第４のＰ型ＭＯＳトランジスタとはそれぞれカスコード接続構造をなし、第２出力端にドレインがそれぞれ連結される第７及び第８のＰ型ＭＯＳトランジスタと、を含むことができる。

また、バイアス設定部は互いに同一の構造の第１及び第２バイアス設定部に分けられ、そのような場合に第１バイアス設定部は、第１バイアス電圧の設定のために電源電圧にソースが共通に連結されるバイアス用第１及び第２のＰ型ＭＯＳトランジスタと、バイアス用第１及び第２のＰ型ＭＯＳトランジスタのそれぞれのドレインにドレインがそれぞれ連結され、ゲートが互いに連結されるバイアス用第１及び第２のＮ型ＭＯＳトランジスタと、を含むことができる。

また、第２バイアス電圧は第２出力端の電圧よりもレベルが低いのが好ましく、バイアス用第２のＰ型ＭＯＳトランジスタのゲートサイズはバイアス用第１のＰ型ＭＯＳトランジスタのゲートサイズよりも約４倍だけ小さく設定することができる。

本発明に係る半導体メモリ装置でのチャージポンプ回路によると、クロスカップルされた負荷を構成するトランジスタのゲート長を増加させずとも出力端の出力インピーダンスが高くなるので、出力電圧のスプリット性能が大幅に改善されるとの効果がある。

以下、半導体メモリ装置でのチャージポンプ回路に係る好ましい実施例が添付図を参照して説明される。図面において従来の回路と同一または類似な機能を有する構成要素は、同一又は類似の参照符号が付される。以下の実施例で多くの特定詳細説明が図面に基づき行われているが、これは本分野の通常の知識を有したものならば本発明の理解を助けるための意図のほかに別の意図なしに説明されていることに注目されたい。

図１は本発明の実施例によるチャージポンプ回路である。図面を参照すると、図４に図示される従来のクロスカップルされたチャージポンプ回路に、カスコードタイプの接続構造で接続された４個のＰ型ＭＯＳトランジスタＰ５−Ｐ８と、それぞれ２つのＰ型及びＮ型ＭＯＳトランジスタＰ１０，Ｐ１１，Ｎ１０，Ｎ１１，Ｐ２０，Ｐ２１，Ｎ２０，Ｎ２１からなる第１及び第２バイアス設定部２００，２１０が追加された構成が図示される。

つまり、図１でのチャージポンプ回路は、チャージポンピングのために互いに反対の位相で印加される第１及び第２入力信号ｉｎ，ｉｎｂを受信し、第１及び第２出力端ａ，ｂがカスコード接続構造を有するトランジスタＰ５−Ｐ８に接続されるクロスカップルのロード部１００と、電流ミラー構造を有し、第１及び第２出力端ａ，ｂの電圧にそれぞれ独立的に応じてカスコード接続構造を有するトランジスタのうち対応するトランジスタのバイアスを独立的に設定するバイアス設定部２００，２１０とを備える。

図１で、第１及び第２出力端ａ，ｂにはそれぞれポンピング用キャパシタが図４に示されたように連結される。図１のチャージポンプ回路を構成するトランジスタの連結は以下のようである。

チャージポンプ回路は、電源電圧ＶＤＤにソースが共通に連結される第１乃至第４のＰ型ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３，Ｐ４と、第１及び第２のＰ型ＭＯＳトランジスタＰ１，Ｐ２とはそれぞれカスコード接続構造をなし、第１出力端ａにドレインがそれぞれ連結される第５及び第６のＰ型ＭＯＳトランジスタＰ５，Ｐ６と、第３及び第４のＰ型ＭＯＳトランジスタＰ３，Ｐ４とはそれぞれカスコード接続構造をなし、第２出力端ｂにドレインがそれぞれ連結される第７及び第８のＰ型ＭＯＳトランジスタＰ７，Ｐ８と、第１及び第２入力信号ｉｎ，ｉｎｂをゲートにそれぞれ受信し、ドレインがそれぞれ第１及び第２出力端ａ，ｂに連結される入力用第１及び第２のＮ型ＭＯＳトランジスタＮ１，Ｎ２と、電源電圧ＶＤＤにソースが共通に連結される第１バイアス用第１及び第２のＰ型ＭＯＳトランジスタＰ１０，Ｐ１１と、バイアス用第１及び第２のＰ型ＭＯＳトランジスタＰ１０，Ｐ１１のそれぞれのドレインにドレインがそれぞれ連結され、ゲートが互いに連結される第１バイアス用第１及び第２のＮ型ＭＯＳトランジスタＮ１０，Ｎ１１と、電源電圧にソースが共通に連結される第２バイアス用第１及び第２のＰ型ＭＯＳトランジスタＰ２０，Ｐ２１と、第２バイアス用第１及び第２のＰ型ＭＯＳトランジスタＰ２０，Ｐ２１のそれぞれのドレインにドレインがそれぞれ連結され、ゲートが互いに連結される第２バイアス用第１及び第２のＮ型ＭＯＳトランジスタＮ２０，Ｎ２１と、から構成される。

ここで、第１乃至第４のＰ型ＭＯＳトランジスタＰ１−Ｐ４は第５乃至第８のＰ型ＭＯＳトランジスタＰ５−Ｐ８に対しそれぞれ１つずつ対応してカスコード接続構造をなし、第２のＰ型ＭＯＳトランジスタＰ２のゲートは第７のＰ型ＭＯＳトランジスタＰ７のドレインに連結され、第３のＰ型ＭＯＳトランジスタＰ３のゲートは第６のＰ型ＭＯＳトランジスタＰ６のドレインに連結されてクロスカップル形態になっており、第５及び第７のＰ型ＭＯＳトランジスタＰ５，Ｐ７のゲートは第１バイアス用第２のＰ型ＭＯＳトランジスタＰ１１のゲートに共通連結され、第６及び第８のＰ型ＭＯＳトランジスタＰ６，Ｐ８のゲートは第２バイアス用第２のＰ型ＭＯＳトランジスタＰ２１のゲートに共通連結され、第１のＰ型ＭＯＳトランジスタＰ１のゲートは第１出力端ａと第１バイアス用第１のＰ型ＭＯＳトランジスタＰ１０のゲートとに連結され、第４のＰ型ＭＯＳトランジスタＰ４のゲートは第２出力端ｂと第２バイアス用第１のＰ型ＭＯＳトランジスタＰ２０のゲートとに連結され、第１及び第２バイアス用第２のＰ型ＭＯＳトランジスタＰ１１，Ｐ２１と第１のＮ型ＭＯＳトランジスタＮ１０，Ｎ２１とはすべてダイオード接続トランジスタであり、第１及び第４のＰ型ＭＯＳトランジスタＰ１，Ｐ４は動作的にダイオード機能を有する動作的ダイオードトランジスタである。

カスコードトランジスタとして機能する第５乃至第８のＰ型ＭＯＳトランジスタＰ５−Ｐ８の追加連結と独立的なバイアシングにより、出力端ａから見る等価抵抗ｒｏはｇｍ＊ｒｏ＊ｒｏになる。即ち、カスコード連結構造によりカスコードトランジスタのゲイン（ｇｍ＊ｒｏ）だけ出力インピーダンスが一層増加するのである。勿論、この場合にカスコードトランジスタＰ５−Ｐ８は第１乃至第４のＰ型ＭＯＳトランジスタＰ１−Ｐ４に対し積層された構造で製造されるため、第１乃至第４のＰ型ＭＯＳトランジスタＰ１−Ｐ４とは独立的にバイアス電圧を受けるようになる。

カスコードトランジスタＰ５−Ｐ８のゲートに電圧を印加するバイアス動作の実現は電流ミラータイプの第１及び第２バイアス設定部２００，２１０により行われる。

第１バイアス設定部２００内で第１バイアス用第１のＰ型ＭＯＳトランジスタＰ１０のゲートサイズ（幅）をＷとする場合、第２のＰ型ＭＯＳトランジスタＰ１１のゲートサイズはＷ／４に設定することが好ましい。なぜならば、第１のＰ型ＭＯＳトランジスタＰ１のゲートに印加される電圧レベルよりも第５のＰ型ＭＯＳトランジスタＰ５のゲートに印加される電圧レベルを低くするのが出力インピーダンスを大きく増加させることができるからである。勿論、この場合に第１及び第５のＰ型ＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓは互いに同一になる。また、第２のＰ型ＭＯＳトランジスタＰ１１のゲートに現れる第１バイアス電圧ａｐは第７のＰ型ＭＯＳトランジスタＰ７のゲートにも印加される。

一方、第２バイアス設定部２１０の構成及び動作は第１バイアス設定部２００のそれと実質的に同一なので、これ以上の説明は省略する。
つまり、Ｐ型ＭＯＳトランジスタＰ１０の１／４ほどのサイズを有するダイオードトランジスタＰ１１を用いてカスコードトランジスタＰ５，Ｐ７のバイアス電圧を独立的に作る。増加された出力端の出力インピーダンスｒｏのため、クロスカップルされたチャージポンプのスプリット性能はゲート長を増加させずにも改善される。

図１の回路構造においては、カスコード構造によるアクティブ出力範囲の減少が発生するが、これを解決するためには差動入力部分をフォールデッド（folded）形態に変更すればよい。即ち、図１においてＮ型ＭＯＳトランジスタＮ３を除去し、接地との直接的連結を行って、差動入力部分に対しフォールデッド入力構造が実現される場合、ゲート長を相対的に長くした図４のアクティブ範囲と実質的に同一の出力範囲を有することができる。

図２は図１に従うスパイスシミュレーションの結果を示すグラフである。横軸はゲート長を、縦軸はスプリット性能を電圧形態で示している。従来の通常の回路は差動チャージポンプにデューティ４９．５％を印加する場合、スプリットがゲート長をいくら伸ばしても１００ｍＶ以上には隔てられなかった。しかし、本実施例の場合にはゲート長を最小限にしても１００ｍＶ以上の出力がスプリットされることがわかる。図２でグラフＰＩは本発明の場合を、グラフＣＩは従来の場合を示す。これから本発明の効果がわかる。

図３はゲート長に従い出力インピーダンスを測定した結果である。本実施例による出力インピーダンスに対するグラフＰＩ１が既存の回路によるグラフＣＩ１に比べ２倍以上ほど大きくなったことがわかる。
つまり、本発明によるチャージポンプ回路は、カスコードトランジスタ及びバイアス部の追加により、クロスカップルされた負荷を構成するトランジスタのゲート長を増加させずとも出力端の出力インピーダンスを高くすることができることがわかる。

上述の説明では、本発明の実施例に基づき図面を参照して説明したが、本発明の技術的思想の範囲内で本発明を多様に変形または変更できるのは本発明が属する分野の当業者には明白なことである。例えば、事案の異なった場合にトランジスタのタイプ、トランジスタの個数を本発明の技術的思想から外れない限り多様な形態に変更できるのは勿論のことである。

本発明の実施例によるチャージポンプの回路図である。図１による回路の出力電圧に対するスプリット特性を示すグラフである。図１による差動出力インピーダンスの特性を示すグラフである。通常のチャージポンプの回路図である。図４による回路の出力電圧に対するスプリット特性を示すグラフである。

符号の説明

１００ロード部
２００，２１０バイアス設定部

Claims

半導体メモリ装置のチャージポンプ回路において、
チャージポンプのために互いに反対の位相で印加される第１及び第２入力信号を受信し、第１及び第２出力端がカスコード接続構造を有するトランジスタに接続されるクロスカップルロード部と、
電流ミラー構造を有し、前記第１及び第２出力端の電圧にそれぞれ独立的に応答して、前記カスコード接続構造を有するトランジスタのうち対応するトランジスタのバイアスを独立的に設定するバイアス設定部と、を備えることを特徴とする半導体メモリ装置でのチャージポンプ回路。
前記第１及び第２出力端は差動出力形態で表れることを特徴とする請求項１に記載の半導体装置のチャージポンプ回路。
前記第１及び第２入力信号の入力端構造はフォールデッド形態に形成されることを特徴とする請求項１に記載の半導体メモリ装置のチャージポンプ回路。
前記クロスカップルロード部は、入力トランジスタと連結され、電源電圧にソースが共通に連結される第１乃至第４のP型ＭＯＳトランジスタと、
前記第１及び第２のＰ型ＭＯＳトランジスタとはそれぞれカスコード接続構造をなし、前記第１出力端にドレインがそれぞれ連結される第５及び第６のＰ型ＭＯＳトランジスタと、
前記第３及び第４のＰ型ＭＯＳトランジスタとはそれぞれカスコード接続構造をなし、前記第２出力端にドレインがそれぞれ連結される第７及び第８のＰ型ＭＯＳトランジスタと、を含むことを特徴とする請求項１に記載の半導体メモリ装置のチャージポンプ回路。
前記バイアス設定部は互いに同一の構造の第１及び第２のバイアス設定部に分けられることを特徴とする請求項４に記載の半導体メモリ装置のチャージポンプ回路。
前記第１のバイアス設定部は、第１バイアス電圧の設定のために電源電圧にソースが共通に連結されるバイアス用第１及び第２のＰ型ＭＯＳトランジスタと、
前記バイアス用第１及び第２のＰ型ＭＯＳトランジスタのそれぞれのドレインにドレインがそれぞれ連結され、ゲートが互いに連結されるバイアス用第１及び第２のＮ型ＭＯＳトランジスタと、を含むことを特徴とする請求項５に記載の半導体メモリ装置でのチャージポンプ回路。
前記第２のバイアス設定部は、第２バイアス電圧の設定のために電源電圧にソースが共通に連結されるバイアス用第１及び第２のＰ型ＭＯＳトランジスタと、
前記バイアス用第１及び第２のＰ型ＭＯＳトランジスタのそれぞれのドレインにドレインがそれぞれ連結され、ゲートが互いに連結されるバイアス用第１及び第２のＮ型ＭＯＳトランジスタと、を備えることを特徴とする請求項５に記載の半導体メモリ装置でのチャージポンプ回路。
前記第２バイアス電圧は前記第２出力端の電圧よりもレベルが低いことを特徴とする請求項７に記載の半導体メモリ装置でのチャージポンプ回路。
前記バイアス用第２のＰ型ＭＯＳトランジスタのゲートサイズは前記バイアス用第１のＰ型ＭＯＳトランジスタのゲートサイズよりも約４倍だけ小さいことを特徴とする請求項７に記載の半導体メモリ装置でのチャージポンプ回路。
ポンピング用キャパシタがそれぞれ第１及び第２出力端に接続されるチャージポンプ回路において、
電源電圧にソースが共通に連結される第１乃至第４のＰ型ＭＯＳトランジスタと、
前記第１及び第２のＰ型ＭＯＳトランジスタとはそれぞれカスコード接続構造をなし、前記第１出力端にドレインがそれぞれ連結される第５及び第６のＰ型ＭＯＳトランジスタと、
前記第３及び第４のＰ型ＭＯＳトランジスタとはそれぞれカスコード接続構造をなし、前記第２出力端にドレインがそれぞれ連結される第７及び第８のＰ型ＭＯＳトランジスタと、
第１及び第２入力信号をゲートにそれぞれ受信し、ドレインがそれぞれ前記第１及び第２出力端に連結される入力用第１及び第２のＮ型ＭＯＳトランジスタと、
電源電圧にソースが共通に連結される第１バイアス用第１及び第２のＰ型ＭＯＳトランジスタと、
前記バイアス用第１及び第２のＰ型ＭＯＳトランジスタのそれぞれのドレインにドレインがそれぞれ連結され、ゲートが互いに連結される第１バイアス用第１及び第２のＮ型ＭＯＳトランジスタと、
電源電圧にソースが共通に連結される第２バイアス用第１及び第２のＰ型ＭＯＳトランジスタと、
前記第２バイアス用第１及び第２のＰ型ＭＯＳトランジスタのそれぞれのドレインにドレインがそれぞれ連結され、ゲートが互いに連結される第２バイアス用第１及び第２のＮ型ＭＯＳトランジスタと、を含み、
前記第１乃至第４のＰ型ＭＯＳトランジスタは前記第５乃至第８のＰ型ＭＯＳトランジスタに対しそれぞれ１つずつ対応してカスコード接続構造をなし、前記第２のＰ型ＭＯＳトランジスタのゲートは前記第７のＰ型ＭＯＳトランジスタのドレインに連結され、前記第３のＰ型ＭＯＳトランジスタのゲートは前記第６のＰ型ＭＯＳトランジスタのドレインに連結されてクロスカップル形態になっており、前記第５及び第７のＰ型ＭＯＳトランジスタのゲートは前記第１バイアス用第２のＰ型ＭＯＳトランジスタのゲートに共通連結され、前記第６及び第８のＰ型ＭＯＳトランジスタのゲートは前記第２バイアス用第２のＰ型ＭＯＳトランジスタのゲートに共通連結され、前記第１のＰ型ＭＯＳトランジスタのゲートは前記第１出力端と前記第１バイアス用第１のＰ型ＭＯＳトランジスタのゲートとに連結され、前記第４のＰ型ＭＯＳトランジスタのゲートは前記第２出力端と前記第２バイアス用第１のＰ型ＭＯＳトランジスタのゲートとに連結され、前記第１及び第２バイアス用第２のＰ型ＭＯＳトランジスタと第１のＮ型ＭＯＳトランジスタはすべてダイオード接続トランジスタであり、前記第１及び第４のＰ型ＭＯＳトランジスタは動作的にダイオード機能を有する動作的ダイオードトランジスタであることを特徴とする半導体メモリ装置でのチャージポンプ回路。