KR20000002337A - 반도체 메모리 장치의 감지 증폭기 - Google Patents
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Abstract
반도체 메모리 장치의 감지 증폭기가 게재되어 있다. 상기 감지 증폭기는 차동 증폭기, 상기 차동 증폭기의 입력단과 데이터 라인 또는 더미 데이터 라인을 연결하는 접속 트랜지스터, 상기 접속 트랜지스터의 게이트를 감지 초기 동안에 VCC레벨로 챠지하기 위한 회로를 포함한다. 그에 따라, 비트 라인의 챠지 속도가 빨라 감지 속도를 지연을 줄일 수 있다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로서, 더 구체적으로는 감지 구간 내에 비트 라인을 설정된 레벨로 충분히 챠지시킬 수 있는 감지 증폭기 (sense amplifier)를 갖는 반도체 메모리 장치에 관한 것이다.
비동기식 반도체 메모리 장치(asynchronous semiconductor memory device)는 내부 회로에 인가되는 클럭 신호의 생성을 위해 어드레스 신호들의 변화를 감지하여 펄스를 발생하는 어드레스 천이 검출 회로(Address Transition Detection : 이하 ATD라 칭함)를 이용한다. ATD를 사용하게 되면, 펄스를 이용하여 내부 회로들을 구동하기 때문에 소비 전력을 감소시킬 수 있고, 신호 전송의 고속화도 이룰 수 있다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이 (100), 로우 디코더 (110), Y 패스 게이트 (120) 그리고 감지 증폭기 (130)로 구성된다. 도 2는 상기 감지 증폭기 (130)를 보다 상세하게 보여주는 회로도로서, 기준 셀과 선택된 메모리 셀과의 전류 차에 의해 감지 동작을 수행한다. 기준 셀은 메모리 셀에 흐르는 전류의 1/2가 흐르도록 설정된다. 예를 들면, 선택된 셀에 기준 전류보다 많은 양의 전류가 흐르게 되면 온셀로 감지하고 이와 반대로, 선택된 셀의 기준 전류보다 적은 양의 전류가 흐르게 되면 오프셀로 감지하게 된다.
도 3을 참조하면, ATD 회로가 어드레스들의 변화를 감지하므로서 ψdis, ψPRE, CESA1b 신호들이 일정 폭을 갖는 펄스 신호들로 출력된다. 이로써 선택된 비트 라인 (B/L), 데이터 라인 (D/L), 더미 데이터 라인 (DD/L)은 NM1, NM11로 인해 ψdis가 활성화되는 동안 접지레벨로 디스챠지된다.
바이어스 노드 MBIAS는 CESA1b를 게이트로 인가받는 PM1, PM11을 통해 하이레벨로 챠지된다. 그런 후, 프리챠지 신호 ψPRE가 활성화되어 데이터 라인 (D/L)과 더미 데이터 라인 (DD/L)은 NM4, NM5로 인해 일정레벨로 챠지된다. 상기 더미 데이터 라인 (DD/L) 또한 NM14, NM15들을 통해 일정레벨로 챠지된다.
상기 데이터 라인 (D/L)은 MBIAS의 전압 레벨에 의해 결정된다. 그리고 상기 MBIAS 레벨은 PM1, NM2의 도통되는 전류비에 따라 달라진다. 이때, 데이터 라인 (D/L)의 전압레벨을 높게 설정하면, 비트 라인을 챠지하기가 더욱 어려워지고, 상기 데이터 라인 (D/L)을 낮게 설정하면 온셀로 도통되는 전류 양이 줄어들게 된다. 그리고 MBIAS가 낮게 설정되어 있으면 NM4의 게이트-소오스간의 전압 차 (Vgs)가 작아져 비트 라인 챠지가 부족하게 이루어진다.
도 3을 참조하면, ψdis가 활성화되는 디스챠지구간 동안 MBIAS는 완만한 기울기로 챠지된다. 그후에 ψPRE에 의해 NM5가 턴온되어 NM4를 통해 비트 라인의 챠지가 이루어진다. 이때 MBIAS의 레벨이 낮게 설정되면 NM4의 게이트-소오스간의 전압 차 (Vgs)가 낮아져 비트 라인을 충분히 챠지시킬 수 없게 된다. 즉, 데이터 라인 및 더미 데이터 라인 (D/L, DD/L)이 A와 같은 경우로 챠지되지 못하고, B와 같이 챠지가 부족하여 감지 동작 속도의 손실 (speed loss)을 가져오게 된다.
따라서, 본 발명의 목적은 비트 라인 챠지 부족으로 인한 감지 증폭기의 동작 속도 지연을 줄일 수 있는 반도체 메모리 장치를 제공하기 위함이다.
도 1은 일반적인 반도체 메모리 장치의 블록도:
도 2는 종래 기술에 따른 감지 증폭기의 회로도:
도 3은 도 2의 동작 타이밍도:
도 4는 본 발명에 따른 감지 증폭기의 회로도: 그리고
도 5는 도 4의 동작 타이밍도이다.
*도면의 주요부분에 대한 부호 설명
100 : 메모리 셀 어레이 110 : 로우 디코더
120 : Y 패스 게이트 130 : 감지 증폭기
130a: 차동 증폭기 130b, 130d : 바이어스 회로
130c, 130e : 챠지 회로
(구성)
상술한 바와 같은 목적을 달성하기 위한 일 특징에 의하면, 반도체 메모리 장치의 감지 증폭기는 제 1 입력단 및 제 2 입력단에 연결되는 비교 회로, 상기 기준 셀에 대응하는 더미 데이터 라인, 상기 메모리 셀에 대응하는 데이터 라인, 상기 제 1 입력단과 상기 더미 데이터 라인을 연결하는 제 1 접속 트랜지스터, 상기 제 2 입력단과 상기 데이터 라인을 연결하는 제 2 접속 트랜지스터, 디스챠지 제어 신호와 상보적인 신호에 응답하여 감지 초기에 상기 제 1 접속 트랜지스터의 게이트를 VCC레벨로 챠지시키는 제 1 챠지 회로, 상기 제 1 접속 트랜지스터의 게이트가 VCC레벨로 챠지된 후에, 감지 구간동안 상기 게이트의 전압 레벨을 일정하게 유지하기 위한 제 1 바이어스 회로, 상기 상보적인 신호에 응답하여 감지 초기에 상기 제 2 트랜지스터의 게이트를 VCC레벨로 챠지시키는 제 2 챠지 회로 및 상기 제 2 접속 트랜지스터의 게이트가 VCC레벨로 챠지된 후, 감지 구간 동안 상기 게이트를 일정하게 유지하기 위한 제 2 바이어스 회로를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 챠지 회로는 상기 디스챠지 제어 신호와 상보적인 레벨을 갖는 신호를 인가받는 게이트와 전원 전압을 받아들이는 소오스와 상기 제 1 접속 트랜지스터의 게이트에 연결되는 드레인을 구비하는 제 1 MOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 2 챠지 회로는 상기 디스챠지 제어 신호와는 상보적인 신호를 인가받는 게이트와 전원 전압을 인가하는 소오스와 상기 제 1 접속 트랜지스터의 게이트에 연결되는 드레인을 구비하는 제 2 MOS 트랜지스터를 포함한다.
바람직한 실시예에 있어서, 상기 제 1 및 제 2 접속 트랜지스터들은 상기 제 1 및 제 2 챠지 회로들에 의해 감지 초기에 상기 더미 데이터 라인 및 데이터 라인을 챠지시킨다.
이와 같은 장치에 의해서, 비트 라인 챠지 부족으로 인한 감지 속도의 저하를 줄일 수 있다.
(실시예)
이하 본 발명의 바람직한 실시예에 따른 참조도면 도 4 및 도 5에 의거하여 설명한다.
도 4를 참조하면, 도 3의 구성요소들과 동일한 기능을 수행하는 구성요소들에 대해서 동일한 참조 번호를 병기한다.
도 4를 참조하면, 감지 증폭기 (130)는 비트 라인 디스챠지 동안 디스챠지 신호 (ψdis)와 상보적인 관계인 신호 ψdisb를 이용하여 제 1 및 제 2 챠지 회로들 (130c, 130e)들을 활성화시킨다. 그 결과, 바이어스 노드 (MBIAS', MBIAS)는 VCC레벨로 챠지되고, 제 1 및 제 2 접속 트랜지스터들 (NM4, NM14)의 게이트 전압은 높아져 데이터 라인 (D/L) 과 더미 데이터 라인 (DD/L)을 감지 구간 내에서 충분히 챠지시킬 수 있다.
도 4는 본 발명에 따른 감지 증폭기의 구성을 보여주는 회로도이다.
감지 증폭기 (130)는 기준 셀 (100a)과 메모리 셀 (100b)의 전류들을 제 1 및 제 2 입력단 (IN1, IN2)으로 받아들이고, 이들의 차를 증폭하여 데이터를 출력하는 차동 증폭기 (130a), 감지 증폭기 활성화 신호 (CESA1b)에 응답하여 바이어스 노드(MBIAS', MBIAS)를 일정레벨로 유지하기 위한 제 1 및 제 2 바이어스 회로 (130b, 130e)들, 상기 제 1 및 제 2 입력단들 (IN1, IN2) 각각을 더미 데이터 라인 (DD/L), 데이터 라인 (D/L)과 연결하기 위한 제 1 및 제 2 접속 트랜지스터들 (NM4, NM14)을 포함한다.
감지 증폭기 (130)는 차동 증폭기 (130a), 제 1 및 제 2 접속 트랜지스터들(NM4, NM14), 제 1 및 제 2 바이어스 회로들 (130b, 130d) 그리고 제 1 및 제 2 챠지 회로들 (130c, 130e)을 포함한다. 상기 차동 증폭기 (130a)는 전류 미러 (current mirror)를 이루는 PMOS 트랜지스터들 (PM31, PM32)과 NMOS 트랜지스터들(NM31, NM32, NM33)로 구성된다. 차동 증폭기 (130a)는 기준 셀 (100a)에 흐르는 전류를 제 1 입력단 (IN1)으로 메모리 셀 (100b)에 흐르는 전류를 제 2 입력단 (IN2)으로 받아들이고, 이들의 차를 증폭하여 상기 메모리 셀의 데이터를 출력한다. 상기 제 1 접속 트랜지스터 (NM14)는 상기 차동 증폭기 (130a)의 제 1 입력단 (IN1)과 데이터 라인 (D/L)사이에 연결된다. 그리고 상기 제 2 접속 트랜지스터 (NM4)는 상기 차동 증폭기 (130a)의 제 2 입력단 (IN2)과 더미 데이터 라인 (DD/L) 사이에 연결된다.
상기 제 1 바이어스 회로 (130b)는 차동 증폭기 (130a)의 제 1 입력단 (IN1)측에 형성되는데, 게이트가 상호 접속되어 감지 증폭기 활성화 신호 (CESA1b)를 받아들이고, 전원 전압이 인가되는 단자와 접지사이에 채널들이 직렬로 접속되는 트랜지스터들 (PM11, NM13)을 구비한다. 이외에도 상기 제 1 바이어스 회로 (130b)는 제 1 바이어스 노드 (MBIAS')와 접지 사이에 연결되는 트랜지스터 (NM12)를 구비한다. 제 2 바이어스 회로 (130d)는 상기 차동 증폭기 (130a)의 제 2 입력단 (IN2)에 위치하는 것을 제외하고는 트랜지스터들 (PM1, NM2, NM3)이 상기 제 1 바이어스 회로 (130b)와 동일하게 제 2 바이어스 노드 (MBIAS)에 연결된다. 상기 바이어스 회로들 (130b, 130d)은 감지 증폭기 활성화 신호 (CEAS1b)에 응답하여 바이어스 노드들 (MBIAS', MBIAS)의 전압레벨을 결정한다.
상기 제 1 챠지 회로 (130c)는 게이트로 디스챠지 신호 (ψdis)와 상보적인 신호 (ψdisb)를 받아들이고, 전원 전압이 인가되는 전원 단자와 제 1 바이어스 노드 (MBIAS')사이에 채널이 연결되는 PMOS 트랜지스터 (PM14)를 포함한다. 제 2 챠지 회로 (130d)는 게이트로 상기 신호 (ψdisb)를 받아들이고, 전원 단자와 제 2 바이어스 노드 (MBIAS)에 채널이 연결되는 PMOS 트랜지스터 (PM4)를 포함한다. 상기 챠지 회로들 (130c, 130e)은 바이어스 노드들 (MBIAS', MBIAS)을 VCC레벨로 챠지시켜 상기 접속 트랜지스터들 (NM4, NM14)의 챠지 전달 특성을 향상시킨다.
이외에도 감지 동작을 위한 여러 주변 회로들이 도 4에 도시되어 있으며, 이는 이 분야의 통상적인 지식을 가진 자들에게는 널리 알려진 지식이므로 구성에 대한 상세한 설명은 이하 생략한다.
도 5는 감지 증폭기의 동작 타이밍도로서, 도 4와 더불어 감지 증폭기의 동작을 구체적으로 설명한다.
먼저, 감지 증폭기 활성화 신호(CESA1b)가 로우레벨로 활성화되어 PM1, PM11이 턴온되고 바이어스 노드(MBIAS', MBIAS)가 챠지된다. 이와 동시에 디스챠지 신호(ψdis)가 하이레벨로 천이되어 NM1, NM11이 턴온되고, 더미 데이터 라인(DD/L)및 데이터 라인(D/L)이 접지 레벨로 디스챠지된다. 상기 더미 데이터 라인(DD/L) 및 데이터 라인(D/L)이 디스챠지되는 동안, 상기 제 1 및 제 2 챠지 회로들(130c, 130e)은 상기 디스챠지 신호(ψdis)와 상보적인 신호 (ψdisb)에 응답하여 활성화된다. 그러므로 ψdis가 하이레벨인 동안 (즉,ψdisb가 로우레벨인 동안) 바이어스 노드 (MBIAS', MBIAS)는 PM1, PM11/ PM4, PM14로 인해 종래에 비해 급격한 기울기를 갖고 VCC레벨로 챠지된다. 상기 바이어스 노드 (MBIAS', MBIAS)는 제 1 및 제 2 접속 트랜지스터들 (NM4, NM14)의 게이트에 각각 연결되어 이들을 턴온시킨다. 그러나 제 1 및 제 2 입력단 (IN1, IN2)에 아무런 전하가 공급되지 않아 더미 데이터 라인 (DD/L) 및 데이터 라인 (D/L)은 일정구간동안 디스챠지된다.
디스챠지 신호 (ψdis)가 로우레벨로 천이하고, 프리챠지 신호 (ψPRE)가 하이레벨로 활성화된다. 제 1 및 제 2 입력단들 (IN1, IN2)은 상기 신호들 (ψdis, ψPRE)에 응답하는 트랜지스터들 (PM2, PM3, NM5/ PM12, PM13, NM15)에 의해 일정레벨로 챠지된다. 상기 제 1 및 제 2 접속 트랜지스터들 (NM4, NM14)은 턴온되면 더미 데이터 라인(DD/L)과 데이터 라인 (D/L)은 챠지되기 시작한다. 이때 NM2, NM12도 턴온되어 VCC레벨로 챠지된 상기 바이어스 노드 (MBIAS', MBIAS)가 일정레벨을 유지하게 된다. 상기 바이어스 노드들 (MBIAS', MBIAS)의 전압 레벨은 PM1, PM4, NM2/ PM11, PM14, NM12에 의해 결정된다. 감지 증폭기 활성화 신호 (CESA1b)가 하이레벨로 비활성화되면 상기 바이어스 노드 (MBIAS', MBIAS)는 로우레벨로 천이하게 된다.
이에 따라, 더미 데이터 라인 (DD/L)과 데이터 라인 (D/L)은 종전보다 빠른 시간 내에 챠지되므로 감지 속도의 지연을 줄일 수 있다.
도 5를 참조하면, CESA1b가 활성화됨과 동시에 ψdis가 하이레벨로 천이하게되면, 데이터 라인 (D/L)과 더미 데이터 라인 (DD/L)은 디스챠지된다. 이때 상기 ψdis와 상보적인 ψdisb로 인해 MBIAS는 감지 구간 초기에 급격하게 VCC 레벨로 챠지된다. 이는 상기 ψdis의 폭이 좁아진다 하더라도 PM4는 ψdisb가 활성화되는 동안 항상 턴온된다. 그에 따라, 프리챠지 트랜지스터(NM5, NM15)로부터 공급되는 전류를 데이터 라인 및 더미 데이터 라인으로 전달하는 트랜지스터들(NM4, NM14)의 게이트 전압이 높게 설정되어 감지 구간 초기에 비트 라인으로 많은 양의 챠지를 공급할 수 있다.
본 발명에 따르면 감지 구간 내에 비트 라인을 충분히 챠지시킬 수 있어 비트 라인 챠지 부족으로 인한 센싱 속도의 지연을 줄이 수 있다.
Claims (4)
- 기준 셀과 메모리 셀의 전류차를 증폭하여 메모리 셀의 데이터를 감지하는 감지 증폭기에 있어서,제 1 입력단 및 제 2 입력단에 연결되는 비교 회로와;상기 기준 셀에 대응되는 더미 데이터 라인과;상기 메모리 셀에 대응되는 데이터 라인과;상기 제 1 입력단과 상기 더미 데이터 라인을 연결하는 제 1 접속 트랜지스터와;상기 제 2 입력단과 상기 데이터 라인을 연결하는 제 2 접속 트랜지스터와;디스챠지 제어 신호와 상보적인 신호에 응답하여 감지 초기에 상기 제 1 접속 트랜지스터의 게이트를 VCC레벨로 챠지시키는 제 1 챠지 회로와;상기 제 1 접속 트랜지스터의 게이트가 VCC레벨로 챠지된 후에, 감지 구간동안 상기 게이트를 일정하게 유지하기 위한 제 1 바이어스 회로와;상기 상보적인 신호에 응답하여 감지 초기에 상기 제 2 트랜지스터의 게이트를 VCC레벨로 챠지시키는 제 2 챠지 회로 및;상기 제 2 접속 트랜지스터의 게이트가 VCC레벨로 챠지된 후, 감지 구간 동안 상기 게이트의 전압레벨을 일정하게 유지하기 위한 제 2 바이어스 회로를 포함하는 반도체 메모리 장치의 감지 증폭기.
- 제 1 항에 있어서,상기 제 1 챠지 회로는 상기 디스챠지 제어 신호와는 상보적인 신호를 인가받는 게이트와 전원 전압을 받아들이는 소오스와 상기 제 1 접속 트랜지스터의 게이트에 연결되는 드레인을 구비하는 제 1 MOS 트랜지스터를 포함하는 반도체 메모리 장치의 감지 증폭기.
- 제 1 항에 있어서,상기 제 2 챠지 회로는, 상기 디스챠지 제어 신호와는 반대의 레벨을 갖는 신호를 인가받는 게이트와 전원 전압을 인가받는 소오스와 상기 제 1 접속 트랜지스터의 게이트에 연결되는 드레인을 구비하는 제 2 MOS 트랜지스터를 포함하는 반도체 메모리 장치의 감지 증폭기.
- 제 1 항에 있어서,상기 제 1 및 제 2 접속 트랜지스터들은, 상기 제 1 및 제 2 챠지 회로들에 의해 감지 초기에 상기 더미 데이터 라인 및 데이터 라인을 챠지시키는 반도체 메모리 장치의 감지 증폭기.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980023019A KR20000002337A (ko) | 1998-06-18 | 1998-06-18 | 반도체 메모리 장치의 감지 증폭기 |
Applications Claiming Priority (1)
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| KR1019980023019A KR20000002337A (ko) | 1998-06-18 | 1998-06-18 | 반도체 메모리 장치의 감지 증폭기 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000002337A true KR20000002337A (ko) | 2000-01-15 |
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ID=19540000
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| KR1019980023019A KR20000002337A (ko) | 1998-06-18 | 1998-06-18 | 반도체 메모리 장치의 감지 증폭기 |
Country Status (1)
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| KR (1) | KR20000002337A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100532507B1 (ko) * | 2004-03-05 | 2005-11-30 | 삼성전자주식회사 | 안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭회로 |
| KR100714270B1 (ko) * | 2005-02-17 | 2007-05-02 | 삼성전자주식회사 | 반도체 메모리 장치에서의 차아지 펌핑회로 |
| KR20190037348A (ko) * | 2016-09-09 | 2019-04-05 | 실리콘 스토리지 테크놀로지 인크 | 어레이의 플래시 메모리 셀들을 판독하기 위한, 비트 라인 사전 충전 회로를 갖는 개선된 감지 증폭기 |
-
1998
- 1998-06-18 KR KR1019980023019A patent/KR20000002337A/ko not_active Application Discontinuation
Cited By (4)
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|---|---|---|---|---|
| KR100532507B1 (ko) * | 2004-03-05 | 2005-11-30 | 삼성전자주식회사 | 안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭회로 |
| KR100714270B1 (ko) * | 2005-02-17 | 2007-05-02 | 삼성전자주식회사 | 반도체 메모리 장치에서의 차아지 펌핑회로 |
| KR20190037348A (ko) * | 2016-09-09 | 2019-04-05 | 실리콘 스토리지 테크놀로지 인크 | 어레이의 플래시 메모리 셀들을 판독하기 위한, 비트 라인 사전 충전 회로를 갖는 개선된 감지 증폭기 |
| CN112863581A (zh) * | 2016-09-09 | 2021-05-28 | 硅存储技术公司 | 用于读取阵列中的闪存单元的带位线预充电电路的改进读出放大器 |
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