KR100532507B1

KR100532507B1 - 안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭회로

Info

Publication number: KR100532507B1
Application number: KR10-2004-0014953A
Authority: KR
Inventors: 김남석; 윤용진; 조욱래
Original assignee: 삼성전자주식회사
Priority date: 2004-03-05
Filing date: 2004-03-05
Publication date: 2005-11-30
Also published as: JP2005253091A; US20070139084A1; US20050194995A1; US7400177B2; US7187214B2; JP4942942B2; KR20050089499A

Abstract

안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭 회로가 개시된다. 본 발명의 실시예에 따른 증폭 회로는 제 1 바이어스부, 제 2 바이어스부, 비교부 및 증폭부를 구비한다. 제 1 바이어스부는 소정의 전압 레벨을 유지하는 내부 기준 신호에 응답하여 제 1 전류의 전류 량을 일정하게 유지시킨다. 제 2 바이어스부는 외부 기준 신호를 수신하고 제어 전압에 응답하여 제 2 전류의 전류 량이 상기 제 1 전류의 전류량과 동일하도록 제어한다. 비교부는 제 1 노드의 전압 레벨과 제 2 노드의 전압 레벨을 비교하고 비교 결과에 따라 상기 제어 전압의 전압 레벨을 제어한다. 증폭부는 외부 입력 신호와 상기 외부 기준 신호의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 상기 제어 전압에 응답하여 상기 외부 기준 신호의 레벨이 변화되더라도 제 3 전류의 전류 량이 상기 제 1 전류의 전류 량과 동일하도록 제어한다. 본 발명에 따른 증폭 회로 및 데이터 수신 회로는 외부 입력 신호 또는 외부 기준 신호의 전압 레벨의 변화에 무관하게 일정한 출력 스윙 폭과 일정한 지연 시간을 유지할 수 있는 장점이 있다.

Description

안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭 회로{Amplifier having stable output swing width and stable delay time}

본 발명은 증폭 회로에 관한 것으로서, 특히 입력되는 외부 기준 전압이나 외부 입력 신호의 레벨이 변동되어도 안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭 회로에 관한 것이다.

반도체 장치 분야에서 최근 반도체 칩 사이의 데이터 전송 속도가 빠른 속도로 증가하고 있다. 이에 따라 데이터 인터페이스(interface) 장치에서의 전력 소모도 증가하고 있다.

전력 소비를 줄이기 위하여 동작 전압의 전압 레벨을 내려 전력 소모를 줄이는 방법이 이용되고 있다. 하지만 동작 전압의 전압 레벨이 낮아지고 인터페이스 장치에서의 잡음(noise)이 많이 감소하지 않은 상태에서는 데이터 수신기가 전송되는 데이터를 수신하여 출력하는 것이 점점 어려워지고 있다.

특히, 인터페이스 장치의 속도 증가, 그에 따른 전력 소모의 증가를 막기 위한 동작 전압 레벨의 감소 및 신호들 사이의 잡음을 줄이기 위한 터미네이션(termination) 회로의 사용으로 인한 전체 신호들의 전압 레벨 감소로 인하여, 증폭 회로로 입력되는 외부 신호의 스윙 폭이 대폭 감소되고 있다.

도 1은 외부 입력 신호의 스윙 폭 감소 및 지연 시간 변화를 설명하는 도면이다.

도 1을 참조하면, 외부 입력 신호가 하이 레벨로 인식되는 하이 레벨 영역(VIHBAND)과 외부 입력 신호가 로우 레벨로 인식되는 로우 레벨 영역(VILBAND)이 점점 줄어들어 기준 신호 영역(VREFBAND)보다 좁아진 것을 알 수 있다.

이와 같이 하이 레벨 영역(VIHBAND)과 로우 레벨 영역(VILBAND)이 줄어들면, 기준 신호 영역(VREFBAND)내에서 기준 신호의 레벨이 변동되는 경우 외부 입력 신호가 하이 레벨 또는 로우 레벨로 인식될 수 있는 유효한 범위(valid window)가 줄어드는 문제가 발생한다.

도 2는 종래의 증폭 회로를 설명하는 회로도이다.

도 2를 참조하면, 종래의 증폭 회로(200)는 일정한 전압 레벨을 가지는 바이어스 전압(VBIAS)을 발생하는 바이어스부(210)와 바이어스 전압(VBIAS)에 응답하여 증폭된 데이터를 출력하는 증폭부(220)를 구비한다.

바이어스부(210)는 전류 거울(current mirror)을 형성하는 제 1 내지 제 4 트랜지스터들(TR1, TR2, TR3, TR4)을 구비한다.

제 3 트랜지스터(TR3)의 게이트로 전원 전압(VDD)이 인가되므로 제 3 트랜지스터(TR3)는 항상 턴 온 되어 있고 따라서 제 1 트랜지스터(TR1)의 게이트는 접지 전압(VSS)에 의하여 로우 레벨이 된다.

따라서, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2)는 턴 온 되고 제 2 트랜지스터(TR2)를 통하여 흐르는 전류에 의하여 제 1 노드(N1)는 일정한 전압 레벨을 유지하게 된다.

이때, 제 1 트랜지스터(TR1)와 제 2 트랜지스터(TR2)의 사이즈를 조절하여 제 2 트랜지스터(TR2)에 흐르는 전류의 양을 조절할 수 있고 제 1 노드(N1)의 전압 레벨도 조절할 수 있다.

제 1 노드(N1)의 전압은 제 4 트랜지스터(TR4)를 턴 온 시키고 바이어스 전압(VBIAS)으로서 출력된다. 바이어스부(210)에서 출력되는 바이어스 전압 (VBIAS)의 전압 레벨은 일정하게 유지된다.

증폭부(220)는 외부 기준 신호(XVREF)와 외부 입력 신호(XIN)의 전압 차를 증폭하여 출력 노드(OU수) 및 반전 출력 노드(OUTNB)를 통하여 데이터(DATA) 및 반전 데이터(DATAB)로서 출력하는 제 5 내지 제 9 트랜지스터들(TR5, TR6, TR7, TR8, TR9)을 구비한다.

제 5 트랜지스터(TR5)와 제 6 트랜지스터(TR6)는 게이트에 연결된 접지 전압(VSS)에 의해서 턴 온 되고 제 7 트랜지스터(TR7)와 제 8 트랜지스터(TR8)는 각각 입력되는 외부 기준 신호(XVREF)와 외부 입력 신호(XIN)의 전압 레벨에 따라 턴 온 되는 정도가 결정된다.

제 9 트랜지스터(TR9)는 바이어스 전압(VBIAS)에 응답하여 증폭부(220) 전체의 동작을 결정한다. 즉, 제 9 트랜지스터(TR9)가 턴 온 되면 증폭부(220)도 동작되고 제 9 트랜지스터(TR9)가 턴 오프 되면 증폭부(220)는 동작되지 아니한다.

제 9 트랜지스터(TR9)로 인가되는 바이어스 전압(VBIAS)의 전압 레벨이 일정하면 증폭부(220)로부터 출력되는 데이터(DTA) 및 반전 데이터(DATAB)의 스윙 폭도 일정하게 유지된다.

증폭부(220)의 동작은 일반적인 차동 증폭기와 동일하며 이는 당업자라면 알 수 있으므로 상세한 설명을 생략한다.

도 3(a)는 도 2의 증폭 회로로 입력되는 외부 입력 신호와 외부 기준 신호를 나타내는 도면이다.

도 3(b)는 도 2의 증폭 회로에서 출력되는 데이터를 나타내는 도면이다.

도 3(a)를 참조하면, 외부 입력 신호(XIN)의 레벨과 외부 기준 신호(XVREF)의 레벨이 일정하지 아니하고 변화되는 것을 알 수 있다. 즉, 외부 입력 신호(XIN)의 레벨이 변화됨에 따라 외부 기준 신호(XVREF)의 레벨도 0.55V, 0.75V 및 0.95V로 변화되고 있다.

따라서, 증폭부(220)의 제 9 트랜지스터(TR9)로 인가되는 바이어스 전압(VBIAS)의 전압 레벨이 일정하더라도 외부 입력 신호(XIN)의 레벨과 외부 기준 신호(XVREF)의 레벨이 도 3(a)와 같이 변동되면 증폭 회로(200)에서 출력되는 데이터(DATA) 및 반전 데이터(DATAB)의 스윙 폭도 일정하지 아니하고 또한 출력 지연 시간도 길어지게 된다.

이는 외부 입력 신호(XIN)와 외부 기준 신호(XVREF)의 전압 레벨이 변화됨에 따라 증폭부(220)의 제 2 노드(N2)의 전압 레벨이 변화되기 때문이다. 도 3(b)를 보면, 데이터(DATA)의 스윙 폭이 (ⅰ), (ⅱ) 및 (ⅲ)과 같이 일정하지 아니함을 있음을 알 수 있다.

또한 데이터(DATA)가 출력되고 다음 데이터(DATA)가 출력되기까지 소요되는 출력 지연 시간(TD)이 비교적 긴 것을 알 수 있다.

이와 같이, 종래의 증폭 회로는 외부 입력 신호(XIN)와 외부 기준 신호(XVREF)의 전압 레벨의 변화에 따라 출력 스윙 폭이 일정하지 못하고 출력 지연 시간도 길어지는 문제가 있다.

본 발명이 이루고자하는 기술적 과제는, 외부 입력 신호 또는 외부 기준 신호의 전압 레벨의 변화에 무관하게 일정한 출력 스윙 폭과 안정된 출력 지연 시간을 유지하는 증폭 회로를 제공하는데 있다.

본 발명이 이루고자하는 다른 기술적 과제는, 외부 입력 신호 또는 외부 기준 신호의 전압 레벨의 변화에 무관하게 일정한 출력 스윙 폭과 안정된 출력 지연 시간을 유지하는 증폭 회로를 구비하는 데이터 수신 회로를 제공하는데 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 증폭 회로는 제 1 바이어스부, 제 2 바이어스부, 비교부 및 증폭부를 구비한다.

제 1 바이어스부는 소정의 전압 레벨을 유지하는 내부 기준 신호에 응답하여 제 1 전류의 전류 량을 일정하게 유지시킨다. 제 2 바이어스부는 외부 기준 신호를 수신하고 제어 전압에 응답하여 제 2 전류의 전류 량이 상기 제 1 전류의 전류량과 동일하도록 제어한다.

비교부는 제 1 노드의 전압 레벨과 제 2 노드의 전압 레벨을 비교하고 비교 결과에 따라 상기 제어 전압의 전압 레벨을 제어한다. 증폭부는 외부 입력 신호와 상기 외부 기준 신호의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 상기 제어 전압에 응답하여 상기 외부 기준 신호의 레벨이 변화되더라도 제 3 전류의 전류 량이 상기 제 1 전류의 전류 량과 동일하도록 제어한다.

상기 제 1 노드는 상기 제 1 전류가 흐르는 노드이고, 상기 제 2 노드는 상기 제 2 전류가 흐르는 노드이며, 상기 제 2 전류는 상기 외부 기준 신호의 전압 레벨에 응답하여 전류 량이 변동된다.

상기 제 1 바이어스부는 제 1 내지 제 3 바이어스 트랜지스터를 구비한다.

제 1 바이어스 트랜지스터는 전원 전압에 제 1 단이 연결되고 게이트가 접지 전압에 연결되며 상기 제 1 노드에 제 2 단이 연결된다. 제 2 바이어스 트랜지스터는 상기 제 1 노드에 제 1 단이 연결되고 게이트에 상기 내부 기준 신호가 인가된다.

제 3 바이어스 트랜지스터는상기 제 2 바이어스 트랜지스터의 제 2 단에 제 1 단이 연결되고 상기 내부 기준 신호가 게이트로 인가되며 상기 접지 전압에 제 2 단이 연결된다.

상기 내부 기준 신호는 상기 제 2 바이어스 트랜지스터 및 상기 제 3 바이어스 트랜지스터를 턴 온 시켜 상기 제 1 전류의 전류 량이 일정하게 유지되도록 한다.

상기 제 2 바이어스부는 제 4 내지 제 6 바이어스 트랜지스터를 구비한다.

제 4 바이어스 트랜지스터는 상기 전원 전압에 제 1 단이 연결되고 게이트가 접지 전압에 연결되며 상기 제 2 노드에 제 2 단이 연결된다. 제 5 바이어스 트랜지스터는 상기 제 2 노드에 제 1 단이 연결되고 게이트에 상기 외부 기준 신호가 인가된다.

제 6 바이어스 트랜지스터는 상기 제 5 바이어스 트랜지스터의 제 2 단에 제 1 단이 연결되고 상기 제어 전압이 게이트로 인가되며 상기 접지 전압에 제 2 단이 연결된다.

상기 제어 전압은 상기 제 6 바이어스 트랜지스터가 턴 온 되는 정도를 제어하여 상기 제 2 전류의 전류 량이 상기 제 1 전류의 전류 량과 동일하도록 제어한다.

상기 비교부는 상기 제 1 노드에 음의 단자가 연결되고 상기 제 2 노드에 양의 단자가 연결되며 상기 제 2 노드의 전압 레벨이 상기 제 1 노드의 전압 레벨보다 높아지면 상기 제어 전압의 전압 레벨을 낮추고 상기 제 2 노드의 전압 레벨이 상기 제 1 노드의 전압 레벨보다 낮아지면 상기 제어 전압의 전압 레벨을 높이는 비교기이다.

상기 증폭부는 제 1 내지 제 5 트랜지스터를 구비한다.

제 1 트랜지스터는 상기 전원 전압에 제 1 단이 연결되고 게이트에 접지 전압이 연결되며 제 2단이 출력 노드에 연결된다. 제 2 트랜지스터는 제 1 단이 상기 출력 노드에 연결되고 게이트에 상기 외부 기준 신호가 인가되며 제 2 단이 제 3 노드에 연결된다.

제 3 트랜지스터는 상기 전원 전압에 제 1 단이 연결되고 게이트에 접지 전압이 연결되며 제 2단이 반전 출력 노드에 연결된다. 제 4 트랜지스터는 제 1 단이 상기 반전 출력 노드에 연결되고 게이트에 상기 외부 입력 신호가 인가되며 제 2 단이 상기 제 3 노드에 연결된다.

제 5 트랜지스터는 상기 제 3 노드에 제 1 단이 연결되고 게이트에 상기 제어 전압이 인가되며 제 2 단이 상기 접지 전압에 연결된다. 상기 제 5 트랜지스터의 사이즈는 상기 제 6 바이어스 트랜지스터의 사이즈의 2배이다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 실시예에 따른 데이터 수신 회로는 증폭 회로, 내부 래치 회로 및 외부 래치 회로를 구비한다.

증폭 회로는 외부 입력 신호 및 외부 기준 신호의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 제어 전압에 응답하여 출력되는 데이터의 스윙 폭을 일정하게 유지한다.

내부 래치 회로는 상기 증폭 회로에서 출력되는 상기 데이터를 저장하고 증폭시킨다. 외부 래치 회로는 상기 내부 래치 회로에서 출력되는 상기 데이터를 저장하거나 외부로 출력한다.

상기 증폭 회로는 제 1 바이어스부, 제 2 바이어스부, 비교부 및 증폭부를 구비한다.

제 1 바이어스부는 소정의 전압 레벨을 유지하는 내부 기준 신호에 응답하여 제 1 전류의 전류 량을 일정하게 유지시킨다. 제 2 바이어스부는 상기 외부 기준 신호를 수신하고 상기 제어 전압에 응답하여 제 2 전류의 전류 량이 상기 제 1 전류의 전류량과 동일하도록 제어한다.

비교부는 제 1 노드의 전압 레벨과 제 2 노드의 전압 레벨을 비교하고 비교 결과에 따라 상기 제어 전압의 전압 레벨을 제어한다.

증폭부는 상기 외부 입력 신호와 상기 외부 기준 신호의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 상기 제어 전압에 응답하여 상기 외부 기준 신호 및 상기 외부 입력 신호의 레벨이 변화되더라도 출력 데이터의 스윙 폭을 일정하게 유지한다.

상기 증폭 회로는 소정의 증폭 회로 구동 펄스에 응답하여 동작이 턴 온 또는 턴 오프 된다.

상기 내부 래치 회로는 제 1 내지 제 4 내부 래치 트랜지스터를 구비한다. 제 1 내부 래치 트랜지스터는 전원 전압에 제 1 단이 연결되고 게이트가 상기 증폭 회로의 반전 출력 노드에 연결되고 제 2 단이 상기 증폭 회로의 출력 노드에 연결된다.

제 2 내부 래치 트랜지스터는 상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 증폭 회로의 출력 노드에 연결되고 제 2 단이 상기 증폭 회로의 반전 출력 노드에 연결된다.

제 3 내부 래치 트랜지스터는 상기 출력 노드에 제 1 단이 연결되고 게이트가 상기 반전 출력 노드에 연결되며 제 2 단이 내부 래치 노드에 연결된다. 제 4 내부 래치 트랜지스터는 상기 반전 출력 노드에 제 1 단이 연결되고 게이트가 상기 출력 노드에 연결되며 제 2 단이 상기 내부 래치 노드에 연결된다.

상기 래치 노드는 상기 내부 래치 회로를 구동시키는 내부 래치 회로 구동 펄스를 수신한다.

상기 외부 래치 회로는 등화 트랜지스터, 제 1 전송부, 제 2 전송부 및 래치부를 구비한다.

등화 트랜지스터는 등화 펄스에 응답하여 상기 출력 노드와 상기 반전 출력 노드를 연결하거나 차단한다. 제 1 전송부는 데이터 제어 펄스에 응답하여 상기 출력 노드에서 출력되는 상기 데이터를 래치 하거나 제 1 전송 노드를 통하여 출력한다.

제 2 전송부는 상기 데이터 제어 펄스에 응답하여 상기 반전 출력 노드에서 출력되는 반전 데이터를 래치 하거나 제 2 전송 노드를 통하여 출력한다. 래치부는 상기 제 1 전송 노드와 상기 제 2 전송 노드 사이에 연결되며 상기 제 1 전송부 및 상기 제 2 전송부에서 출력되는 상기 데이터 및 반전 데이터를 저장한다.

상기 제 1 전송부는 상기 데이터 제어 펄스가 제 1 레벨이면 상기 출력 노드에서 출력되는 상기 데이터를 반전시켜 상기 제 1 전송 노드로 전송하고 제 2 레벨이면 상기 제 1 전송 노드를 플로우팅(floating) 시킨다.

상기 제 2 전송부는 상기 데이터 제어 펄스가 제 1 레벨이면 상기 반전 출력 노드에서 출력되는 상기 데이터를 반전시켜 상기 제 2 전송 노드로 전송하고 제 2 레벨이면 상기 제 2 전송 노드를 플로우팅(floating) 시킨다.

상기 증폭 회로 구동 펄스가 활성화됨과 동시에 상기 등화 펄스가 활성화되면 상기 증폭 회로가 상기 데이터를 증폭하고, 그리고 상기 내부 래치 회로 구동 펄스가 활성화되면 상기 등화 펄스가 비활성화 된다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 4는 본 발명의 실시예에 따른 증폭 회로의 구조를 설명하는 회로도이다.

도 4를 참조하면, 증폭 회로(400)는 제 1 바이어스부(410), 제 2 바이어스부(420), 비교부(430) 및 증폭부(440)를 구비한다.

제 1 바이어스부(410)는 소정의 전압 레벨을 유지하는 내부 기준 신호(IVREF)에 응답하여 제 1 전류(I1)의 전류 량을 일정하게 유지시킨다. 제 2 바이어스부(420)는 외부 기준 신호(XVREF)를 수신하고 제어 전압(CTRLV)에 응답하여 제 2 전류(I2)의 전류 량이 제 1 전류(I1)의 전류 량과 동일하도록 제어한다.

비교부(430)는 제 1 노드(N1)의 전압 레벨과 제 2 노드(N2)의 전압 레벨을 비교하고 비교 결과에 따라 제어 전압(CTRLV)의 전압 레벨을 제어한다. 증폭부(440)는 외부 입력 신호(XIN)와 외부 기준 신호(XVREF)의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 제어 전압(CTRLV)에 응답하여 외부 기준 신호(XVREF)의 레벨이 변화되더라도 제 3 전류(I3)의 전류 량이 제 1 전류(I1)의 전류 량과 동일하도록 제어한다.

이하, 도 4를 참조하여 본 발명의 실시예에 따른 증폭 회로의 동작이 상세히 설명된다.

제 1 바이어스부(410)는 제 1 내지 제 3 바이어스 트랜지스터(BTR1,BTR2, BTR3)를 구비한다.

제 1 바이어스 트랜지스터(BTR1)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트가 접지 전압(VSS)에 연결되며 제 1 노드(N1)에 제 2 단이 연결된다. 제 1 바이어스 트랜지스터(BTR1)는 피모스 트랜지스터이다. 따라서, 제 1 바이어스 트랜지스터(BTR1)는 항상 턴 온 상태를 유지한다.

제 2 바이어스 트랜지스터(BTR2)는 제 1 노드(N1)에 제 1 단이 연결되고 게이트에 내부 기준 신호(IVREF)가 인가된다. 제 3 바이어스 트랜지스터(BTR3)는 제 2 바이어스 트랜지스터(BTR2)의 제 2 단에 제 1 단이 연결되고 내부 기준 신호(IVREF)가 게이트로 인가되며 접지 전압(VSS)에 제 2 단이 연결된다.

제 2 및 제 3 바이어스 트랜지스터(BTR2, BTR3)는 엔모스 트랜지스터이다. 제 1 전류(I1)는 상기 제 1 내지 제 3 바이어스 트랜지스터(BTR1, BTR2, BTR3)를 통하여 흐르는 전류이다.

내부 기준 신호(IVREF)는 제 2 바이어스 트랜지스터(BTR2) 및 제 3 바이어스 트랜지스터(BTR3)를 턴 온 시켜 제 1 전류(I1)의 전류 량이 일정하게 유지되도록 한다. 즉, 내부 기준 신호(IVREF)의 전압 레벨을 일정하게 유지하면 제 1 전류(I1)의 전류 량도 일정하게 유지된다. 이는 제 1 노드(N1)의 전압 레벨이 일정하게 유지된다는 의미이다.

제 1 바이어스부(410)는 후술하는 증폭부(440)의 절반(half) 회로이다. 제 1 바이어스 트랜지스터(BTR1)의 사이즈는 후술하는 증폭부(440)의 제 1 트랜지스터(TR1)의 사이즈와 동일하고 제 2 바이어스 트랜지스터(BTR2)의 사이즈는 후술하는 증폭부(440)의 제 2 트랜지스터(TR2)의 사이즈와 동일하다.

제 2 바이어스부(420)는 제 4 내지 제 6 바이어스 트랜지스터(BTR4, BTR5, BTR6)를 구비한다.

제 4 바이어스 트랜지스터(BTR4)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트가 접지 전압(VSS)에 연결되며 제 2 노드(N2)에 제 2 단이 연결된다. 제 2 바이어스 트랜지스터(BTR2)는 피모스 트랜지스터이다. 따라서, 제 2 바이어스 트랜지스터(BTR2)는 항상 턴 온 상태를 유지한다.

제 5 바이어스 트랜지스터(BTR5)는 제 2 노드(N2)에 제 1 단이 연결되고 게이트에 외부 기준 신호(XVREF)가 인가된다. 제 6 바이어스 트랜지스터(BTR6)는 제 5 바이어스 트랜지스터(BTR5)의 제 2 단에 제 1 단이 연결되고 제어 전압(CTRLV)이 게이트로 인가되며 접지 전압(VSS)에 제 2 단이 연결된다.

제 5 및 제 6 바이어스 트랜지스터(BTR5, BTR6)는 엔모스 트랜지스터이다. 제 2 전류(I2)는 상기 제 4 내지 제 6 바이어스 트랜지스터(BTR4, BTR5, BTR6)를 통하여 흐르는 전류이다.

제어 전압(CTRLV)은 제 6 바이어스 트랜지스터(BTR6)가 턴 온 되는 정도를 제어하여 제 2 전류(I2)의 전류 량이 제 1 전류(I1)의 전류 량과 동일하도록 제어한다.

즉, 제 5 바이어스 트랜지스터(BTR5)로 입력되는 외부 기준 신호(XVREF)의 전압 레벨이 증가되면 제 5 바이어스 트랜지스터(BTR5)를 통하여 흐르는 제 2 전류(I2)의 전류 량이 증가된다.

그러면, 제어 전압(CTRLV)은 제 6 바이어스 트랜지스터(BTR6)가 턴 온 되는 정도를 작게 하여 제 2 전류(I2)의 전류 량을 감소시킨다. 이와 같은 방법으로 제어 전압(CTRLV)은 제 2 전류(I2)의 전류 량이 제 1 전류(I1)의 전류 량과 동일하도록 제어한다.

제 2 바이어스부(420)는 후술하는 증폭부(440)의 절반(half) 회로이다. 제 4 바이어스 트랜지스터(BTR4)의 사이즈는 후술하는 증폭부(440)의 제 1 트랜지스터(TR1)의 사이즈와 동일하고 제 5 바이어스 트랜지스터(BTR5)의 사이즈는 후술하는 증폭부(440)의 제 2 트랜지스터(TR2)의 사이즈와 동일하다.

비교부(430)는 비교기이다. 제 1 노드(N1)가 비교기의 음의 단자가 연결되고 제 2 노드(N2)가 비교기의 양의 단자에 연결되며 제 2 노드(N2)의 전압 레벨이 제 1 노드(N1)의 전압 레벨보다 높아지면 비교기는 제어 전압(CTRLV)의 전압 레벨을 낮춘다.

반대로, 비교기는 제 2 노드(N2)의 전압 레벨이 제 1 노드(N1)의 전압 레벨보다 낮아지면 제어 전압(CTRLV)의 전압 레벨을 높인다. 제 2 노드(N2)의 전압 레벨이 제 1 노드(N1)의 전압 레벨보다 낮다는 것은 제 2 전류(I2)의 전류 량이 제 1 전류(I1)의 전류 량보다 많다는 것을 의미한다.

그러면, 비교기는 제어 전압(CTRLV)의 전압 레벨을 낮추어 제 6 바이어스 트랜지스터(BTR6)가 턴 온 되는 정도를 작게 한다. 그러면 제 2 전류(I2)의 전류 량이 줄어들고 제 2 노드(N2)의 전압 레벨은 높아져서 제 1 노드(N1)의 전압 레벨과 동일하게 유지된다.

비교기는 제 1 노드(N1)와 제 2 노드(N2)의 전압 레벨을 비교하여 양 전압 레벨이 동일하게 유지되도록 제어한다.

증폭부(440)는 제 1 내지 제 5 트랜지스터(TR1, TR2, TR3, TR4, TR5)를 구비한다.

제 1 트랜지스터(TR1)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트에 접지 전압(VSS)이 연결되며 제 2단이 출력 노드(OUTN)에 연결된다. 제 1 트랜지스터(TR1)는 피모스 트랜지스터이다. 따라서, 제 1 트랜지스터(TR1)는 항상 턴 온 상태를 유지한다.

제 2 트랜지스터(TR2)는 제 1 단이 출력 노드(OUTN)에 연결되고 게이트에 외부 기준 신호(XVREF)가 인가되며 제 2 단이 제 3 노드(N3)에 연결된다. 제 2 트랜지스터(TR2)는 엔모스 트랜지스터이다.

제 3 트랜지스터(TR3)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트에 접지 전압(VSS)이 연결되며 제 2단이 반전 출력 노드(OUTNB)에 연결된다. 제 3 트랜지스터(TR3)는 피모스 트랜지스터이다. 따라서, 제 3 트랜지스터(TR3)는 항상 턴 온 상태를 유지한다.

제 4 트랜지스터(TR4)는 제 1 단이 반전 출력 노드(OUTNB)에 연결되고 게이트에 외부 입력 신호(XIN)가 인가되며 제 2 단이 제 3 노드(N3)에 연결된다. 제 4 트랜지스터(TR4)는 엔모스 트랜지스터이다.

제 5 트랜지스터(TR5)는 제 3 노드(N3)에 제 1 단이 연결되고 게이트에 제어 전압(CTRLV)이 인가되며 제 2 단이 접지 전압(VSS)에 연결된다. 제 5 트랜지스터(TR5)는 엔모스 트랜지스터이다.

외부 기준 신호(XVREF)의 레벨이나 외부 입력 신호(XIN)의 레벨이 변화됨에 따라 증폭부(440)에서 출력되는 데이터(DATA) 및 반전 데이터(DATAB)의 스윙 폭 및 출력 지연 시간이 변하게 된다.

이러한 문제를 해결하기 위하여 본 발명의 증폭 회로(400)는 제 1 및 제 2 바이어스부(410, 420)를 이용한다.

제 5 트랜지스터(TR5)의 사이즈는 제 6 바이어스 트랜지스터(BTR6)의 사이즈의 2배이다. 제 1 바이어스부(410) 및 제 2 바이어스부(420)는 증폭부(440)의 절반(half) 회로이다.

제 1 바이어스부(410)는 제 1 전류(I1)의 전류 량을 항상 일정하게 유지하고 제 2 바이어스부(420)는 외부 기준 신호(XVREF)의 전압 레벨이 변화되어도 제어 전압(CTRLV)에 응답하여 제 2 전류(I2)의 전류 량이 제 1 전류(I1)의 전류 량과 동일하도록 유지한다.

외부 기준 신호(XVREF)는 제 2 바이어스부(420)의 제 5 바이어스 트랜지스터(BTR5)와 증폭부(440)의 제 2 트랜지스터(TR2)에 공통으로 입력되므로 외부 기준 신호(XVREF)의 레벨 변화가 증폭부(440)에 미치는 영향은 외부 기준 신호(XVREF)의 레벨 변화가 제 2 바이어스부(420)에 미치는 영향과 동일하다.

제어 전압(CTRLV)은 외부 기준 신호(XVREF)의 전압 레벨이 변화되어도 제 2 전류(I2)의 전류 량이 일정하게 유지되도록 하는 기능을 한다. 제어 전압(CTRLV)은 증폭부(440)의 제 5 트랜지스터(TR5)의 게이트로 인가되어 외부 기준 신호(XVREF)의 전압 레벨이 변화되어도 제 3 전류(I3)의 전류 량이 일정하게 유지되도록 한다.

즉, 외부 기준 신호(XVREF)의 전압 레벨의 변화에 상관없이 증폭부(440)에는 제 1 바이어스부(410)에 의해서 결정된 일정한 전류가 흐른다. 이는 증폭부(440)가 외부 기준 신호(XVREF)의 전압 레벨의 변화에 상관없이 일정한 지연 시간과 일정한 출력 스윙 폭을 가진다는 것을 의미한다.

예를 들어, 외부 기준 신호(XVREF)의 전압 레벨이 높아져서 제 2 트랜지스터(TR2)가 턴 온 되는 정도가 커지고 제 3 전류(I3)의 전류 량도 늘어난다고 가정한다. 그러면 앞서 설명된 바와 같이 비교부(430)에서 출력되는 제어 전압(CTRLV)의 전압 레벨이 낮아져서 제 5 트랜지스터(TR5)가 턴 온 되는 정도를 작게 한다.

그러면 제 3 전류(I3)의 전류 량은 줄어들고 결국, 제 3 전류(I3)의 전류 량은 일정한 값을 유지하고 증폭부(440)는 일정한 지연 시간과 일정한 출력 스윙 폭을 갖게된다.

도 5(a)는 도 4의 증폭 회로로 입력되는 외부 입력 신호와 외부 기준 신호를 나타내는 도면이다.

도 5(b)는 도 4의 증폭 회로에서 출력되는 데이터를 나타내는 도면이다.

도 5(a)를 참조하면, 외부 입력 신호(XIN)의 레벨과 외부 기준 신호(XVREF)의 레벨이 일정하지 아니하고 변화되는 것을 알 수 있다. 즉, 외부 입력 신호(XIN)의 레벨이 변화됨에 따라 외부 기준 신호(XVREF)의 레벨도 0.55V, 0.75V 및 0.95V로 변화되고 있다.

따라서, 종래의 증폭 회로(220)라면 도 3(b)와 같이 증폭 회로(220)에서 출력되는 데이터(DATA) 및 반전 데이터(DATAB)의 스윙 폭도 일정하지 아니하고 출력 지연 시간도 크다

그러나, 도 5(b)를 보면 제어 전압(CTRLV)에 의해서 제어되는 본원 발명의 증폭부(440)에서 출력되는 데이터(DATA)의 스윙 폭이(ⅰ) 일정하게 유지됨을 알 수 있다. 또한 출력 지연 시간(TD)도 도 3(b)의 출력 지연 시간(TD)에 비하여 짧아지는 것을 알 수 있다.

도 6은 본 발명의 다른 실시예에 따른 데이터 수신기의 구조를 나타내는 회로도이다.

도 6을 참조하면, 데이터 수신 회로(600)는 증폭 회로(610), 내부 래치 회로(620) 및 외부 래치 회로(630)를 구비한다.

증폭 회로(610)는 외부 입력 신호(XIN) 및 외부 기준 신호(XVREF)의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 제어 전압(CTRLV)에 응답하여 출력되는 데이터의 스윙 폭을 일정하게 유지한다.

내부 래치 회로(620)는 증폭 회로(610)에서 출력되는 데이터를 저장하고 증폭시킨다. 외부 래치 회로(630)는 내부 래치 회로(620)에서 출력되는 데이터를 저장하거나 외부로 출력한다.

도 7은 도 6의 구동 펄스를 발생하는 펄스 발생 회로의 구조를 설명하는 회로도이다.

도 8은 도 6의 데이터 수신 회로의 동작을 설명하는 타이밍도이다.

이하, 도 6, 도 7 및 도 8을 참조하여 본 발명의 실시예에 따른 데이터 수신 회로의 동작이 상세히 설명된다.

증폭 회로(610)는 제 1 바이어스부(미도시), 제 2 바이어스부(미도시), 비교부(미도시) 및 증폭부를 구비한다.

증폭 회로(610)의 구조 및 동작은 도 4의 증폭 회로(400)의 구조 및 동작과 동일하다. 도 6의 증폭 회로(610)에는 설명의 편의를 위하여 제 1 바이어스부, 제 2 바이어스부 및 비교부가 도시되지 아니하고 증폭부만 도시된다.

제 1 바이어스부, 제 2 바이어스부 및 비교부의 구조 및 동작은 도 4의 증폭 회로(400)의 제 1 바이어스부(410), 제 2 바이어스부(420) 및 비교부(430)와 동일하므로 상세한 설명을 생략한다.

증폭 회로(610)의 증폭부는 외부 입력 신호(XIN)와 외부 기준 신호(XVREF)의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 제어 전압(CTRLV)에 응답하여 외부 기준 신호(XVREF) 및 외부 입력 신호(XIN)의 레벨이 변화되더라도 출력 데이터의 스윙 폭을 일정하게 유지한다.

즉, 증폭 회로(610)는 도 4의 증폭 회로(400)에서 설명된 대로 외부 입력 신호(XIN) 또는 외부 기준 신호(XVREF)의 전압 레벨이 변화되어도 출력되는 데이터(DATA, DATAB)의 스윙폭을 일정하게 유지한다.

증폭 회로(610)는 소정의 증폭 회로 구동 펄스(KOB)에 응답하여 동작이 턴 온 또는 턴 오프 된다.

내부 래치 회로(620)는 제 1 내지 제 4 내부 래치 트랜지스터(LTR1, LTR2, LTR3, LTR4)를 구비한다. 제 1 내부 래치 트랜지스터(LTR1)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트가 증폭 회로(610)의 반전 출력 노드(OUTNB)에 연결되고 제 2 단이 증폭 회로(610)의 출력 노드(OUTN)에 연결된다.

제 2 내부 래치 트랜지스터(LTR2)는 전원 전압(VDD)에 제 1 단이 연결되고 게이트가 증폭 회로(610)의 출력 노드(OUTN)에 연결되고 제 2 단이 증폭 회로(610)의 반전 출력 노드(OUTNB)에 연결된다.

제 3 내부 래치 트랜지스터(LTR3)는 출력 노드(OUTN)에 제 1 단이 연결되고 게이트가 반전 출력 노드(OUTNB)에 연결되며 제 2 단이 내부 래치 노드(LN)에 연결된다. 제 4 내부 래치 트랜지스터(LTR4)는 반전 출력 노드(OUTNB)에 제 1 단이 연결되고 게이트가 출력 노드(OUTN)에 연결되며 제 2 단이 내부 래치 노드(LN)에 연결된다.

내부 래치 노드(LN)는 내부 래치 회로(620)를 구동시키는 내부 래치 회로 구동 펄스(KSPB)를 수신한다.

도 7 및 도 8을 참조하면, 도 6의 데이터 수신 회로(600)를 구동하기 위한 펄스들은 구동 펄스(KB)에 의하여 발생된다.

구동 펄스(KB)가 로우 레벨로 활성화되면 증폭 회로(610)의 제 6 및 제 7 트랜지스터(TR6, TR7)를 턴 온 시키는 펄스(KPATH)가 하이 레벨로 된다.(ⅰ) 그리고 외부 래치 회로(630)를 증폭 회로(610) 및 내부 래치 회로(620)와 분리시키기 위하여 등화 펄스(KSPP)가 로우 레벨을 유지하다가 하이 레벨로 된다.(ⅱ) 등화 펄스(KSPP)에 대해서는 후술된다.

등화 펄스(KSPP)가 하이 레벨이 되면 증폭 회로 구동 펄스(KOB)는 로우 레벨로 되어 증폭 회로를 구동시킨다.(ⅲ) 이때, 내부 래치 회로(620)를 구동하는 내부 래치 회로 구동 펄스(KSPB)는 하이 레벨 상태를 유지하고 제 1 및 제 3 트랜지스터(TR1, TR3)를 턴 온 시키는 펄스(KPS)가 로우 레벨을 유지한다. 내부 래치 회로 구동 펄스(KSPB)가 하이 레벨인 동안 내부 래치 회로(620)는 동작하지 않는다.

증폭 회로 구동 펄스(KOB)가 로우 레벨로 되면 증폭 회로가 동작되어 외부 입력 신호(XIN)와 외부 기준 신호(XVREF)의 차이를 증폭하여 출력 노드(OUTN) 및 반전 출력 노드(OUTNB)로 출력한다.

증폭 회로(610)의 동작은 도 4에서 이미 설명되었으므로 자세한 동작의 설명은 생략한다. 증폭 회로(610)의 동작은 내부 래치 회로 구동 펄스(KSPB)가 로우 레벨이 될 때까지 진행된다.(ⅳ) 도 8의 (1) 구간은 외부 입력 신호(XIN)와 외부 기준 신호(XVREF)의 차이를 약간 증폭시키는 구간이다.

증폭 회로(610)가 동작하는 동안 내부 래치 회로 구동 펄스(KSPB)가 하이 레벨로 유지시됨에 의하여 증폭 회로(610)는 외부에서 입력되는 외부 입력 신호(XIN)와 외부 기준 신호(XVREF)의 작은 입력 차이에 민감하게 반응하고 내부 래치 회로(620)의 오프셋(offset)에 둔감하게 된다.

내부 래치 회로 구동 펄스(KSPB)가 로우 레벨로 되면(ⅳ) 증폭 회로 구동 펄스(KOB)는 하이 레벨로 되어 증폭 회로(610)를 턴 오프 시키고, 펄스(KSP)에 의하여 제 1 및 제 3 트랜지스터(TR1, TR3)는 턴 오프 되고 펄스(KPATH)에 의하여 제 6 및 제 7 트랜지스터(TR6, TR7)도 턴 오프 된다.

내부 래치 회로 구동 펄스(KSPB)가 로우 레벨로 되면 내부 래치 회로(620)가 동작되고 출력 노드(OUTN)와 반전 출력 노드(OUTNB)로 발생되는 데이터(DATA)와 반전 데이터(DATAB)가 좀 더 증폭된다. 도 8의 (2) 구간은 내부 래치 회로(620)에 의해서 데이터(DATA) 및 반전 데이터(DATAB)가 거의 CMOS(complementary metal-oxide semiconductor) 레벨까지 증폭되는 구간이다.

내부 래치 회로(620)에 의해서 증폭된 데이터(DATA) 및 반전 데이터(DATAB)가 제 1 및 제 2 전송부(631, 633)로 인가되고 데이터 제어 펄스(KSP2)가 하이 레벨로 된 후(ⅴ) 등화 펄스(KSPP)는 로우 레벨로 되어 내부 래치 회로(620)와 외부 래치 회로(630)를 분리시킨다.

외부 래치 회로(630)는 등화 트랜지스터(ETR), 제 1 전송부(631), 제 2 전송부(633) 및 래치부(635)를 구비한다.

등화 트랜지스터(ETR)는 등화 펄스(KSPP)에 응답하여 출력 노드(OUTN)와 반전 출력 노드(OUTNB)를 연결하거나 차단한다. 등화 펄스(KSPP)가 로우 레벨인 동안 내부 래치 회로(620)와 외부 래치 회로(630)는 분리되고 등화 펄스(KSPP)가 하이 레벨이면 내부 래치 회로(620)로부터 외부 래치 회로(630)로 데이터(DATA) 및 반전 데이터(DATAB)가 전송된다.

제 1 전송부(631)는 데이터 제어 펄스(KSP2)에 응답하여 출력 노드(OUTN)에서 출력되는 데이터(DATA)를 래치 하거나 제 1 전송 노드(NTM1)를 통하여 출력한다. 제 2 전송부(633)는 데이터 제어 펄스(KSP2)에 응답하여 반전 출력 노드(OUTNB)에서 출력되는 반전 데이터(DATAB)를 래치 하거나 제 2 전송 노드(NTM2)를 통하여 출력한다.

래치부(635)는 제 1 전송 노드(NTM1)와 제 2 전송 노드(NTM2) 사이에 연결되며 제 1 전송부(631) 및 제 2 전송부(633)에서 출력되는 데이터(DATA) 및 반전 데이터(DATAB)를 저장한다.

제 1 전송부(631)는 데이터 제어 펄스(KSP2)가 제 1 레벨이면 출력 노드(OUTN)에서 출력되는 데이터(DATA)를 반전시켜 제 1 전송 노드(NTM1)로 전송하고 제 2 레벨이면 제 1 전송 노드(NTM1)를 플로우팅(floating) 시킨다.

제 2 전송부(633)는 데이터 제어 펄스(KSP2)가 제 1 레벨이면 반전 출력 노드(OUTNB)에서 출력되는 반전 데이터(DATAB)를 반전시켜 제 2 전송 노드(NTM2)로 전송하고 제 2 레벨이면 제 2 전송 노드(NTM2)를 플로우팅(floating) 시킨다.

도 6의 제 1 전송부(631)를 참조하면, 데이터 제어 펄스(KSP2)가 제 1 레벨, 즉 하이 레벨인 경우 데이터 제어 펄스(KSP2)는 트랜지스터(TTR3)로 전송되고, 인버터(INV3)는 데이터 제어 펄스(KSP2)를 반전시켜 트랜지스터(TTR2)로 전송한다.

따라서, 트랜지스터(TRR3)는 턴 온 되고 트랜지스터(TTR2)도 턴 온 된다. 그러면, 제 1 전송부(631)는 트랜지스터(TTR1)와 트랜지스터(TTR4)에 의해서 인버터로서 동작하고 데이터(DATA)는 제 1 전송 노드(NTM1)로 반전되어 전송된다.

만일 데이터 제어 펄스(KSP2)가 제 2 레벨, 즉 로우 레벨이면 트랜지스터들(TTR2, TTR3)이 턴 오프 되고 제 1 전송 노드(NTM1)는 플로우팅(floating) 된다. 제 1 전송 노드(NTM1)와 제 2 전송 노드(NTM2)가 플로우팅 되면 데이터(DATA) 및 반전 데이터(DATAB)는 인버터들(INV1, INV2)로 구성되는 래치부(635)에 저장된다.

도 8의 (3) 구간은 데이터(DATA) 및 반전 데이터(DATAB)가 외부 래치부(635)에 저장되거나 제 1 및 제 2 전송 노드(NTM1, NTM2)를 통하여 출력되는 구간이다. 도 6의 데이터 수신 회로(600)는 도 4의 증폭 회로(400)를 이용함으로써 일정한 출력 스윙 폭을 가질 수 있으며 도 8의(1) 구간, 즉 증폭 회로(610)의 동작 시간을 줄임으로써 데이터 수신 회로(600)의 전체 전류 소비를 줄일 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따른 증폭 회로 및 데이터 수신 회로는 외부 입력 신호 또는 외부 기준 신호의 전압 레벨의 변화에 무관하게 일정한 출력 스윙 폭과 일정한 지연 시간을 유지할 수 있는 장점이 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 2는 종래의 증폭 회로를 설명하는 회로도이다.

Claims

소정의 전압 레벨을 유지하는 내부 기준 신호에 응답하여 제 1 전류의 전류 량을 일정하게 유지시키는 제 1 바이어스부 ;

외부 기준 신호를 수신하고 제어 전압에 응답하여 제 2 전류의 전류 량이 상기 제 1 전류의 전류량과 동일하도록 제어하는 제 2 바이어스부 ;

제 1 노드의 전압 레벨과 제 2 노드의 전압 레벨을 비교하고 비교 결과에 따라 상기 제어 전압의 전압 레벨을 제어하는 비교부 ; 및

외부 입력 신호와 상기 외부 기준 신호의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 상기 제어 전압에 응답하여 상기 외부 기준 신호의 레벨이 변화되더라도 제 3 전류의 전류 량이 상기 제 1 전류의 전류 량과 동일하도록 제어하는 증폭부를 구비하는 것을 특징으로 하는 증폭 회로.
제 1항에 있어서, 상기 제 1 노드는,

상기 제 1 전류가 흐르는 노드이고, 상기 제 2 노드는 상기 제 2 전류가 흐르는 노드이며, 상기 제 2 전류는,

상기 외부 기준 신호의 전압 레벨에 응답하여 전류 량이 변동되는 것을 특징으로 하는 증폭 회로.
제 1항에 있어서, 상기 제 1 바이어스부는,

전원 전압에 제 1 단이 연결되고 게이트가 접지 전압에 연결되며 상기 제 1 노드에 제 2 단이 연결되는 제 1 바이어스 트랜지스터 ;

상기 제 1 노드에 제 1 단이 연결되고 게이트에 상기 내부 기준 신호가 인가되는 제 2 바이어스 트랜지스터 ; 및

상기 제 2 바이어스 트랜지스터의 제 2 단에 제 1 단이 연결되고 상기 내부 기준 신호가 게이트로 인가되며 상기 접지 전압에 제 2 단이 연결되는 제 3 바이어스 트랜지스터를 구비하는 것을 특징으로 하는 증폭 회로.
제 3항에 있어서, 상기 내부 기준 신호는

상기 제 2 바이어스 트랜지스터 및 상기 제 3 바이어스 트랜지스터를 턴 온 시켜 상기 제 1 전류의 전류 량이 일정하게 유지되도록 하는 것을 특징으로 하는 증폭 회로.
제 1항에 있어서, 상기 제 2 바이어스부는,

상기 전원 전압에 제 1 단이 연결되고 게이트가 접지 전압에 연결되며 상기 제 2 노드에 제 2 단이 연결되는 제 4 바이어스 트랜지스터 ;

상기 제 2 노드에 제 1 단이 연결되고 게이트에 상기 외부 기준 신호가 인가되는 제 5 바이어스 트랜지스터 ; 및

상기 제 5 바이어스 트랜지스터의 제 2 단에 제 1 단이 연결되고 상기 제어 전압이 게이트로 인가되며 상기 접지 전압에 제 2 단이 연결되는 제 6 바이어스 트랜지스터를 구비하는 것을 특징으로 하는 증폭 회로.
제 5항에 있어서, 상기 제어 전압은,

상기 제 6 바이어스 트랜지스터가 턴 온 되는 정도를 제어하여 상기 제 2 전류의 전류 량이 상기 제 1 전류의 전류 량과 동일하도록 제어하는 것을 특징으로 하는 증폭 회로.
제 5항에 있어서, 상기 비교부는,

상기 제 1 노드에 음의 단자가 연결되고 상기 제 2 노드에 양의 단자가 연결되며 상기 제 2 노드의 전압 레벨이 상기 제 1 노드의 전압 레벨보다 높아지면 상기 제어 전압의 전압 레벨을 낮추고 상기 제 2 노드의 전압 레벨이 상기 제 1 노드의 전압 레벨보다 낮아지면 상기 제어 전압의 전압 레벨을 높이는 비교기인 것을 특징으로 하는 증폭 회로.
제 5항에 있어서, 상기 증폭부는,

상기 전원 전압에 제 1 단이 연결되고 게이트에 접지 전압이 연결되며 제 2단이 출력 노드에 연결되는 제 1 트랜지스터 ;

제 1 단이 상기 출력 노드에 연결되고 게이트에 상기 외부 기준 신호가 인가되며 제 2 단이 제 3 노드에 연결되는 제 2 트랜지스터 ;

상기 전원 전압에 제 1 단이 연결되고 게이트에 접지 전압이 연결되며 제 2단이 반전 출력 노드에 연결되는 제 3 트랜지스터 ;

제 1 단이 상기 반전 출력 노드에 연결되고 게이트에 상기 외부 입력 신호가 인가되며 제 2 단이 상기 제 3 노드에 연결되는 제 4 트랜지스터 ; 및

상기 제 3 노드에 제 1 단이 연결되고 게이트에 상기 제어 전압이 인가되며 제 2 단이 상기 접지 전압에 연결되는 제 5 트랜지스터를 구비하는 것을 특징으로 하는 증폭 회로.
제 8항에 있어서, 상기 제 5 트랜지스터의 사이즈는,

상기 제 6 바이어스 트랜지스터의 사이즈의 2배인 것을 특징으로 하는 증폭 회로.
외부 입력 신호 및 외부 기준 신호의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 제어 전압에 응답하여 출력되는 데이터의 스윙 폭을 일정하게 유지하는 증폭 회로 ;

상기 증폭 회로에서 출력되는 상기 데이터를 저장하고 증폭시키는 내부 래치 회로 ; 및

상기 내부 래치 회로에서 출력되는 상기 데이터를 저장하거나 외부로 출력하는 외부 래치 회로를 구비하는 것을 특징으로 하는 데이터 수신 회로.
제 10항에 있어서, 상기 증폭 회로는,

소정의 전압 레벨을 유지하는 내부 기준 신호에 응답하여 제 1 전류의 전류 량을 일정하게 유지시키는 제 1 바이어스부 ;

상기 외부 기준 신호를 수신하고 상기 제어 전압에 응답하여 제 2 전류의 전류 량이 상기 제 1 전류의 전류량과 동일하도록 제어하는 제 2 바이어스부 ;

제 1 노드의 전압 레벨과 제 2 노드의 전압 레벨을 비교하고 비교 결과에 따라 상기 제어 전압의 전압 레벨을 제어하는 비교부 ; 및

상기 외부 입력 신호와 상기 외부 기준 신호의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 상기 제어 전압에 응답하여 상기 외부 기준 신호 및 상기 외부 입력 신호의 레벨이 변화되더라도 출력 데이터의 스윙 폭을 일정하게 유지하는 증폭부를 구비하며,

상기 증폭 회로는,

소정의 증폭 회로 구동 펄스에 응답하여 동작이 턴 온 또는 턴 오프 되는 것을 특징으로 하는 데이터 수신 회로.
제 11항에 있어서, 상기 제 1 노드는,

상기 제 1 전류가 흐르는 노드이고, 상기 제 2 노드는 상기 제 2 전류가 흐르는 노드이며, 상기 제 2 전류는,

상기 외부 기준 신호의 전압 레벨에 응답하여 전류 량이 변동되는 것을 특징으로 하는 데이터 수신 회로.
제 11항에 있어서, 상기 비교부는,

상기 제 1 노드에 음의 단자가 연결되고 상기 제 2 노드에 양의 단자가 연결되며 상기 제 2 노드의 전압 레벨이 상기 제 1 노드의 전압 레벨보다 높아지면 상기 제어 전압의 전압 레벨을 낮추고 상기 제 2 노드의 전압 레벨이 상기 제 1 노드의 전압 레벨보다 낮아지면 상기 제어 전압의 전압 레벨을 높이는 비교기인 것을 특징으로 하는 데이터 수신 회로.
제 10항에 있어서, 상기 내부 래치 회로는,

전원 전압에 제 1 단이 연결되고 게이트가 상기 증폭 회로의 반전 출력 노드에 연결되고 제 2 단이 상기 증폭 회로의 출력 노드에 연결되는 제 1 내부 래치 트랜지스터 ;

상기 전원 전압에 제 1 단이 연결되고 게이트가 상기 증폭 회로의 출력 노드에 연결되고 제 2 단이 상기 증폭 회로의 반전 출력 노드에 연결되는 제 2 내부 래치 트랜지스터 ;

상기 출력 노드에 제 1 단이 연결되고 게이트가 상기 반전 출력 노드에 연결되며 제 2 단이 내부 래치 노드에 연결되는 제 3 내부 래치 트랜지스터 ; 및

상기 반전 출력 노드에 제 1 단이 연결되고 게이트가 상기 출력 노드에 연결되며 제 2 단이 상기 내부 래치 노드에 연결되는 제 4 내부 래치 트랜지스터를 구비하고,

상기 내부 래치 노드는,

상기 내부 래치 회로를 구동시키는 내부 래치 회로 구동 펄스를 수신하는 것을 특징으로 하는 데이터 수신 회로.
제 14항에 있어서, 상기 외부 래치 회로는,

등화 펄스에 응답하여 상기 출력 노드와 상기 반전 출력 노드를 연결하거나 차단하는 등화 트랜지스터 ;

데이터 제어 펄스에 응답하여 상기 출력 노드에서 출력되는 상기 데이터를 래치 하거나 제 1 전송 노드를 통하여 출력하는 제 1 전송부 ;

상기 데이터 제어 펄스에 응답하여 상기 반전 출력 노드에서 출력되는 반전 데이터를 래치 하거나 제 2 전송 노드를 통하여 출력하는 제 2 전송부 ; 및

상기 제 1 전송 노드와 상기 제 2 전송 노드 사이에 연결되며 상기 제 1 전송부 및 상기 제 2 전송부에서 출력되는 상기 데이터 및 반전 데이터를 저장하는 래치부를 구비하는 것을 특징으로 하는 데이터 수신 회로.
제 15항에 있어서, 상기 제 1 전송부는,

상기 데이터 제어 펄스가 제 1 레벨이면 상기 출력 노드에서 출력되는 상기 데이터를 반전시켜 상기 제 1 전송 노드로 전송하고 제 2 레벨이면 상기 제 1 전송 노드를 플로우팅(floating) 시키며,

상기 제 2 전송부는,

상기 데이터 제어 펄스가 제 1 레벨이면 상기 반전 출력 노드에서 출력되는 상기 반전 데이터를 반전시켜 상기 제 2 전송 노드로 전송하고 제 2 레벨이면 상기 제 2 전송 노드를 플로우팅(floating) 시키는 것을 특징으로 하는 데이터 수신 회로.
제 16항에 있어서,

상기 증폭 회로 구동 펄스가 활성화됨과 동시에 상기 등화 펄스가 활성화되면 상기 증폭 회로가 상기 데이터를 증폭하고, 그리고 상기 내부 래치 회로 구동 펄스가 활성화되면 상기 등화 펄스가 비활성화 되는 것을 특징으로 하는 데이터 수신 회로.