KR100468717B1 - 신호적분을 이용하는 데이터 리시버 및 데이터 수신 방법 - Google Patents
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Abstract
고속으로 데이터를 검출하는 경우에 발생되는 고주파 잡음을 감소시키기 위하여 신호적분방식을 이용하는 데이터 리시버 및 데이터 수신 방법이 제공된다. 상기 데이터 리시버는 적분증폭회로 및 감지증폭회로를 구비한다. 상기 적분증폭회로는 차동 기준신호들과 입력 데이터의 차이를 적분하고 증폭하여 제 1차동신호들 또는 제 2차동신호들을 출력하고, 상기 감지증폭회로는 상기 제 1차동신호들의 차이 또는 상기 제 2차동신호들의 차이를 감지하고 증폭하여 상기 입력 데이터를 검출한다. 신호적분방식을 이용하는 데이터 리시버 및 데이터 수신방법은 고속으로 데이터를 검출하는 경우에 발생되는 고주파 잡음을 감소시키기 효과가 있다. 또한, 두 개의 기준신호선들과 하나의 데이터선을 통하여 입력되는 신호를 적분증폭하여 데이터를 검출하는 데이터 리시버 및 데이터 수신방법은 압력, 전압 또는 온도의 변화에 둔감하게 차동 신호방식으로 데이터를 고속으로 그리고 정확하게 검출하는 효과를 얻을 수 있다.
Description
본 발명은 반도체장치에 관한 것으로, 보다 상세하게는 클락신호에 동기되어 수신된 차동 기준신호들과 데이터를 적분하여 수신데이터를 고속으로 검출할 수 있는 데이터 리시버 및 데이터 수신방법에 관한 것이다.
반도체 소자사이에 데이터를 고속으로 송/수신하기 위한 방법중의 하나는 데이터를 차동(differential)으로 송/수신하는 것이다. 이 방법은 데이터를 송/수신하기 위한 데이터 라인들의 수가 증가되는 단점이 있다.
도 1은 종래의 단일 기준신호방식을 사용하는 데이터 리시버의 블락 다이어그램이다. 도 2는 도 1의 신호레벨을 나타내는 타이밍 다이어그램이다.
도 1 및 도 2를 참조하면, 데이터 리시버(10)는 하나의 기준신호(VREF)를 수신하는 하나의 기준신호선(1)과 N개의 데이터(DATA1, DATA2,.., DATAN)를 수신하는 N개의 데이터선들(3, 5,.., 7)을 구비하여, 데이터 리시버(10)는 기준신호(VREF)와 N개의 데이터(DATA1, DATA2,..., DATAN) 각각을 비교하여 수신된 데이터를 검출한다.
그러나 단일 기준신호방식을 사용하는 데이터 리시버(10)는 잡음에 민감하므로 데이터를 고속으로 수신하기 어렵다. 또한, 데이터 전송속도가 빨라질수록 전송선의 감쇄효과 때문에 데이터의 크기가 작아지므로, 기준신호와 데이터의 차이(DD1)도 작아져서 수신된 데이터를 정확하게 검출하기 어려운 문제점이 있다.
도 3은 종래의 차동 신호방식을 사용하는 데이터 리시버의 블락 다이어그램이다. 도 4는 도 3의 신호레벨을 나타내는 타이밍 다이어그램이다. 도 3 및 도 4를 참조하면, 차동 신호방식을 사용하는 리시버(20)는 2N개의 데이터(DATAi, /DATAi, i는 1 내지 N)를 수신하는 2N개의 데이터선들(11, 13,..., 15, 17)을 구비한다. 여기서 데이터(DATAi)와 데이터(/DATAi)는 서로 상보적인 데이터(complementary data)이다.
데이터 리시버(20)로 입력되는 전압차이(DD2)와 데이터 리시버(10)의 입력되는 전압차이(DD1)가 동일한 경우, 데이터 리시버(20)로 입력되는 데이터(DATAi)의 스윙 폭이 감소하므로 데이터 리시버(20)는 고속으로 데이터를 수신할 수 있다. 그러나 데이터 리시버(20)는 단일 기준신호 리시버(10)보다 약 N개의 데이터선들을 더 구비해야 하는 문제점이 있다.
미국 등록번호 6,160,423에 상세하게 기술된 리시버는 공정, 전압 및 온도의 변화에 따라 두 인버터들의 트립-포인트(trip-point)가 변화될 수 있으므로 수신된 데이터를 정확하게 검출하지 못하는 문제점이 있다. 그리고 비교기들의 출력신호 레벨이 작은 경우 수신된 데이터를 정확하게 검출하지 못하는 문제점이 있다.
또한, 고주파영역에서 동작하는 경우 '423에 기술된 리시버는 수신된 데이터를 정확하게 검출하지 못하는 문제점이 있으며, 스위치들의 스위칭 동작 시에 글리취(glitch)가 발생될 수 있는 문제점이 있다. '423에 기술된 리시버는 배타적 논리합(XOR)을 사용하므로 리시버의 전체적인 레이아웃 면적은 증가되는 문제점이 있다.
따라서 본 발명이 이루고자 하는 기술적인 과제는 고속으로 데이터를 검출하는 경우에 발생되는 고주파 잡음을 감소시키기 위하여 신호적분방식을 이용하는 데이터 리시버 및 데이터 수신 방법을 제공하는 것이다.
그리고 두 개의 기준신호 선들과 하나의 데이터 선을 사용하여 공정, 전압 또는 온도의 변화에 둔감하게 차동 신호방식으로 데이터를 고속으로 그리고 정확하게 검출하는 효과를 얻을 수 있는 데이터 리시버 및 데이터 수신 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 종래의 단일 기준 신호방식을 사용하는 데이터 리시버의 블락 다이어그램이다.
도 2는 도 1의 신호 레벨을 나타내는 타이밍 다이어그램이다.
도 3은 종래의 차동신호 방식을 사용하는 데이터 리시버의 블락 다이어그램이다.
도 4는 도 3의 신호레벨을 나타내는 타이밍 다이어그램이다.
도 5는 본 발명의 제 1실시예에 따른 데이터 리시버의 회로도를 나타낸다.
도 6은 도 5의 적분 증폭회로로 입력되는 입력신호의 타이밍 다이어그램이다.
도 7은 도 5의 적분증폭회로의 회로도를 나타낸다.
도 8은 도 5의 신호연산 및 감지회로의 회로도를 나타낸다.
도 9는 도 5의 래치 및 홀드회로의 회로도를 나타낸다.
도 10은 본 발명의 제 2실시예에 따른 데이터 리시버의 회로도를 나타낸다.
상기 기술적 과제를 달성하기 위한 데이터 리시버는 적분증폭회로 및 감지증폭회로를 구비한다. 상기 적분증폭회로는 차동 기준신호들과 입력 데이터의 차이를 적분하고 증폭하여 제 1차동신호들 또는 제 2차동신호들을 출력하고, 상기 감지증폭회로는 상기 제 1차동신호들의 차이 또는 상기 제 2차동신호들의 차이를 감지하고 증폭하여 상기 입력 데이터를 검출한다.
또한 데이터 리시버는 클락신호에 응답하여 제 1신호전송선을 통하여 입력되는 제 1기준신호 또는 제 2신호전송선을 통하여 입력되는 제 2기준신호와 제 3신호전송선을 통하여 입력되는 데이터의 차이를 각각 적분하고 증폭하여 제 1차동신호들 또는 제 2차동신호들을 출력하는 적분증폭회로 및 상기 클락신호에 응답하여 상기 제 1차동신호들의 차이 또는 상기 제 2차동신호들의 차이를 감지하고 증폭하여 상기 입력 데이터를 검출하는 감지증폭회로를 구비한다.
또한, 데이터 리시버는 클락신호에 응답하여 제 1기준신호와 입력 데이터의 차이를 적분하고 증폭하여 제 1차동 신호들을 출력하는 제 1적분증폭회로; 상기 클락신호에 응답하여 신호에 응답하여 제 2기준신호와 상기 입력 데이터의 차이를 적분하고 증폭하여 제 2차동 신호들을 출력하는 제 2적분증폭회로; 및 상기 클락신호에 응답하여 상기 제 1차동 신호들의 차이 또는 상기 제 2차동 신호들의 차이를 감지하고 증폭하여 상기 입력데이터를 검출하는 감지증폭회로를 구비하며, 상기 제 1기준신호와 상기 제 2기준신호는 차동 신호들인 것이 바람직하다.
상기 제 1기준신호는 제 1신호전송선을 통하여 상기 제 1적분증폭회로의 제 1입력단으로 입력되고 상기 제 2기준신호는 제 2신호전송선을 통하여 상기 제 2적분증폭회로의 제 1입력단으로 입력되며, 상기 입력 데이터는 제 3신호전송선을 통하여 상기 제 1적분증폭회로의 제 2입력단 및 상기 제 2적분증폭회로의 제 2입력단으로 입력된다.
상기 제 1적분증폭회로는 상기 클락신호의 제 1상태에 응답하여 상기 제 1차동 신호들의 레벨을 제 1전원전압레벨로 프리차지시키는 제 1프리차지회로; 및 상기 클락신호의 제 2상태에 응답하여 상기 제 1기준신호와 상기 입력 데이터의 차이를 적분하고 증폭하여 상기 제 1차동 신호들을 출력하는 제 1증폭회로를 구비한다. 제 2적분증폭회로는 상기 클락신호의 상기 제 1상태에 응답하여 상기 제 2차동 신호들의 레벨을 상기 제 1전원전압레벨로 프리차지시키는 제 2프리차지회로; 및 상기 클락신호의 상기 제 2상태에 응답하여 상기 제 2기준신호와 상기 입력 데이터의 차이를 적분하고 증폭하여 상기 제 2차동 신호들을 출력하는 제 2증폭회로를 구비한다.
상기 감지증폭회로는 상기 제 1차동 신호들의 차이 또는 상기 제 2차동 신호들의 차이를 감지하고 증폭하여 제 3차동신호들을 출력하는 감지회로; 및 상기 제 3차동신호들을 래치하는 래치회로를 구비하며, 제 3차동신호들은 상기 클락신호의 제 1상태에 응답하여 제 1전원전압 레벨로 프리차지되고 상기 클락신호의 제 2상태에 응답하여 CMOS레벨을 갖는 것이 바람직하다.
또한, 데이터 리시버는 클락신호에 응답하여 차동 기준신호들과 입력 데이터의 차이를 적분하고 증폭하여 제 1차동신호들 또는 제 2차동신호들을 출력하는 제 1적분증폭회로; 및 상기 클락신호에 응답하여 상기 제 1차동신호들의 차이 또는 상기 제 2차동신호들의 차이를 감지하고 증폭하여 상기 입력 데이터중에서 홀수번째 데이터를 검출하는 제 1감지증폭회로; 상기 클락신호에 응답하여 상기 차동 기준신호들과 상기 입력 데이터의 차이를 적분하고 증폭하여 제 3차동신호들 또는 제 4차동신호들을 출력하는 제 2적분증폭회로; 및 반전된 상기 클락신호에 응답하여 상기 제 3차동신호들의 차이 또는 상기 제 4차동신호들의 차이를 감지하고 증폭하여 상기 입력 데이터중에서 짝수번째 데이터를 검출하는 제 2감지증폭회로를 구비한다.
상기 차동 기준신호들은 직류 또는 진동하는 것이고, 상기 입력 데이터는 싱글 엔디드 신호인 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 데이터 수신방법은 클락신호에 응답하여 차동 기준신호들과 입력 데이터의 차이를 적분하고 증폭하여 제 1차동신호들 또는 제 2차동신호들을 출력하는 (a)단계; 및 상기 클락신호에 응답하여 상기 제 1차동신호들의 차이 또는 상기 제 2차동신호들의 차이를 감지하고 증폭하여 상기 입력 데이터를 검출하는 (b)단계를 구비한다. 상기 (a)단계는 직류 또는 진동하는 상기 차동 기준신호들을 수신하고, 싱글 엔디드 신호인 상기 입력 데이터를 수신한다.
상기 (a)단계는 상기 클락신호의 제 1상태에 응답하여 상기 제 1 및 제 2차동 신호들의 레벨을 제 1전원전압레벨로 프리차지시키는 (a1)단계; 및 상기 클락신호의 제 2상태에 응답하여 상기 기준신호들과 상기 입력 데이터의 차이를 적분하고 증폭하여 상기 제 1차동 신호들 또는 상기 제 2차동 신호들을 출력하는 (a2)단계를 구비한다.
상기 (b)단계는 상기 제 1차동 신호들의 차이 또는 상기 제 2차동 신호들의 차이를 감지하고 증폭하여 제 3차동신호들을 출력하는 (b1)단계; 및 상기 클락신호의 제 1상태에 응답하여 제 1전원전압 레벨로 프리차지되고, 상기 클락신호의 제 2상태에 응답하여 CMOS레벨을 갖는 상기 제 3차동신호들을 출력하는 (b2)단계를 구비한다.
또한 데이터 수신방법은 클락신호에 응답하여 제 1신호전송선 또는 제 2신호전송선을 통하여 각각 입력되는 차동 기준신호들과 제 3신호전송선을 통하여 입력되는 데이터의 차이를 적분하고 증폭하여 제 1차동신호들 또는 제 2차동신호들을 출력하는 (a)단계; 및 상기 클락신호에 응답하여 상기 제 1차동신호들의 차이 또는 상기 제 2차동신호들의 차이를 감지하고 증폭하여 상기 입력 데이터를 검출하는 (b)단계를 구비한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 5는 본 발명의 제 1실시예에 따른 데이터 리시버의 회로도를 나타낸다. 도 5는 설명의 편의를 위하여 데이터(DATAi)를 수신하기 위한 하나의 데이터선(103)과 차동 기준신호들(VREF, /VREF)을 수신하기 위한 기준신호선들(101, 105)을 구비하는 리시버(100)를 도시한다. 차동 기준신호들(VREF, /VREF)은 오실레이팅하는 신호 또는 DC인 것이 바람직하다.
따라서 클락신호에 동기되어 적분신호방식으로 N(N은 자연수, 예컨대 N=16)개의 데이터를 동시에 고속으로 정확하게 수신하는 데이터 리시버는 차동 기준신호들을 수신하기 위한 두 개의 기준신호선들과 N개의 데이터를 각각을 수신하기 위한 N개의 데이터선들이 필요하며, N개의 데이터를 수신하는 데이터 리시버는 본 발명의 실시예로부터 용이하게 실현될 수 있다.
도 5를 참조하면, 데이터 리시버(100)는 적분 증폭회로(110) 및 감지증폭회로(130)를 구비한다. 적분 증폭회로(110)는 제 1적분 증폭회로(111)와 제 2적분 증폭회로(115)를 구비하며, 감지증폭회로(130)는 신호연산/감지회로(131)와 래치/홀드회로(137)를 구비한다.
제 1적분 증폭회로(111)는 클락신호(CLK)에 응답하여 신호전송선(101)을 통하여 제 1입력단으로 입력되는 제 1기준신호(VREF)와 신호전송선(103)을 통하여 제 2입력단으로 입력되는 데이터(DATAi)의 차이를 적분·증폭하여 그 결과에 따른 제 1출력신호(V1P) 및 제 2출력신호(V1N)를 제 1출력단 및 제 2출력단을 통하여 각각 신호연산/감지회로(131)로 출력한다. 제 1출력신호(V1P) 및 제 2출력신호(V1N)는 차동신호들(differential signals)이다.
제 2적분 증폭회로(115)는 클락신호(CLK)에 응답하여 신호전송선(103)을 통하여 제 3입력단으로 입력되는 데이터(DATAi)와 신호전송선(105)을 통하여 제 4입력단으로 입력되는 제 2기준신호(/VREF)의 차이를 적분·증폭하여 그 결과에 따른 제 3출력신호(V2P) 및 제 4출력신호(V2N)를 제 3출력단 및 제 4출력단을 통하여 각각 신호연산/감지회로(131)로 출력한다. 제 3출력신호(V2P) 및 제 4출력신호(V2N)는 차동신호들이다.
신호연산/감지회로(131)는 클락신호(CLK)에 응답하여 제 1출력신호(V1P)와 제 2출력신호(V1N)의 차이 또는 제 3출력신호(V2P)와 제 4출력신호(V2N)의 차이를 덧셈, 뺄셈과 센싱(sensing)동작을 통하여 검출하여 제 5출력신호(VOUT)와 제 6출력신호(VOUTB)를 래치/홀드회로(137)로 출력한다. 제 5출력신호(VOUT)와 제 6출력신호(VOUTB)는 차동신호들이므로, 제 5출력신호(VOUT)가 전원전압(VDD)레벨을 갖는 경우 제 6출력신호(VOUTB)는 접지전압(VSS)레벨을 갖는 것이 바람직하지만, 제 5출력신호(VOUT)와 제 6출력신호(VOUTB)가 CMOS 레벨로 풀스윙을 하지 않아도 무방하다.
래치/홀드회로(137)는 제 5출력신호(VOUT)와 제 6출력신호(VOUTB)를 래치 및홀드하여 제 7출력신호(Q)와 제 8출력신호(QB)를 출력하며, 제 7출력신호(Q)와 제 8출력신호(QB)는 서로 차동신호들이다. 제 7출력신호(Q)는 적분증폭회로(110)로 입력된 데이터(DATAi)를 검출한 신호이다.
도 6은 도 5의 적분 증폭회로(110)로 입력되는 입력신호의 타이밍 다이어그램이다. 도 6을 참조하면, 적분증폭회로(110)로 입력되는 신호는 데이터(DATAi, i는 1 내지 3)와 제 1기준신호(VREF)와 제 2기준신호(/VREF)를 구비하며, 데이터(DATA1)는 제 1기준신호(VREF)의 위상 및 크기과 동일하며, 데이터(DATA2)는 제 2기준신호(/VREF)의 위상 및 크기가 동일하다.
도 7은 도 5의 적분증폭회로의 회로도를 나타낸다. 도 7을 참조하면, 제 1적분 증폭회로(111)는 제 1프리차지회로(112)와 제 1증폭회로(113)를 구비한다.
제 1프리차지회로(112)의 구성은 다음과 같다. 제 1커패시터(C1)는 전원전압(VDD)과 노드(NOD1)사이에 접속되고, 제 2커패시터(C3)는 전원전압(VDD)과 노드(NOD2)사이에 접속된다.
클락신호(CLK)는 PMOS트랜지스터들(P1 내지 P3)의 게이트로 입력되고, PMOS트랜지스터(P1)는 전원전압(VDD)과 노드(NOD1)사이에 접속되고 PMOS트랜지스터(P3)는 전원전압(VDD)과 노드(NOD2)사이에 접속되며, PMOS트랜지스터(P2)는 노드(NOD1)와 노드(NOD2)사이에 접속된다. 예컨대 노드(NOD1)와 노드(NOD2)는 클락신호(CLK)의 비활성화에 응답하여 전원전압(VDD)레벨로 프리차지(precharge)된다.
제 1증폭회로(113)의 구성은 다음과 같다. 제 1기준신호(VREF)는 NMOS트랜지스터(N1)의 게이트로 입력되고, NMOS트랜지스터(N1)는 노드(NOD1)와 노드(NOD3)사이에 접속된다. 데이터(DATAi)는 NMOS트랜지스터(N2)의 게이트로 입력되고, NMOS트랜지스터(N2)는 노드(NOD2)와 노드(NOD3)사이에 접속된다. 제 1전류원(114)은 노드(NOD3)와 접지전원(VSS)사이에 접속된다. 제 1출력신호(V1P)는 노드(NOD2)의 출력신호이고, 제 2출력신호(V1N)는 노드(NOD1)의 출력신호이다.
제 2적분회로(115)는 제 2프리차지회로(116)와 제 2증폭회로(117)를 구비한다. 제 2프리차지회로(116)의 구성은 다음과 같다. 제 3커패시터(C5)는 전원전압(VDD)과 노드(NOD4)사이에 접속되고, 제 4커패시터(C7)는 전원전압(VDD)과 노드(NOD5)사이에 접속된다.
클락신호(CLK)는 PMOS트랜지스터들(P4 내지 P6)의 게이트로 입력되고, PMOS트랜지스터(P4)는 전원전압(VDD)과 노드(NOD4)사이에 접속되고 PMOS트랜지스터(P6)는 전원전압(VDD)과 노드(NOD5)사이에 접속되며, PMOS트랜지스터(P5)는 노드(NOD4)와 노드(NOD5)사이에 접속된다. 예컨대 노드(NOD4)와 노드(NOD5)는 클락신호(CLK)의 비활성화에 응답하여 전원전압(VDD)레벨로 프리차지된다.
제 2증폭회로(117)의 구성은 다음과 같다. 제 2기준신호(/VREF)는 NMOS트랜지스터(N4)의 게이트로 입력되고, NMOS트랜지스터(N4)는 노드(NOD5)와 노드(NOD6)사이에 접속된다. 데이터(DATAi)는 NMOS트랜지스터(N3)의 게이트로 입력되고, NMOS트랜지스터(N3)는 노드(NOD4)와 노드(NOD6)사이에 접속된다. 제 2전류원(118)은 노드(NOD6)와 접지전원(VSS)사이에 접속되어 노드(NOD6)의 전류를 접지전압(VSS)쪽으로 싱크(sink)한다. 제 3출력신호(V2P)는 노드(NOD5)의 출력신호이고, 제 4출력신호(V2N)는 노드(NOD4)의 출력신호이다.
도 6 및 7을 참조하여, 적분증폭회로의 동작을 간단히 설명하면 다음과 같다. 예컨대 제 1기준신호(VREF)의 레벨이 데이터(DATAi)의 신호레벨보다 상대적으로 높은 경우, 제 1적분증폭회로(111)는 제 1기준신호(VREF)의 레벨과 데이터(DATA)의 신호레벨의 차이를 적분·증폭하여 제 2출력신호(V1N)와 제 2출력신호(V1N)보다 상대적으로 높은 신호레벨을 갖는 제 1출력신호(V1P)를 출력한다.
만일 제 1기준신호(VREF)의 레벨이 데이터(DATAi)의 신호레벨보다 상대적으로 낮은 경우, 제 1적분증폭회로(111)는 제 1기준신호(VREF)의 레벨과 데이터(DATA)의 신호레벨의 차이를 적분·증폭하여 제 1출력신호(V1P)와 제 1출력신호(V1P)보다 상대적으로 높은 신호레벨을 갖는 제 2출력신호(V1N)를 출력한다.
그리고 제 1기준신호(VREF)의 레벨과 데이터(DATAi)의 신호레벨이 동일한 경우, 제 1적분증폭회로(111)의 제 1출력신호(V1P)와 제 2출력신호(V1N)는 동일한 신호레벨을 출력한다.
또한, 제 2기준신호(/VREF)의 레벨이 데이터(DATAi)의 신호레벨보다 상대적으로 높은 경우, 제 2적분증폭회로(115)는 제 2기준신호(/VREF)의 레벨과 데이터(DATA)의 신호레벨의 차이를 적분·증폭하여 제 4출력신호(V2N)와 제 4출력신호(V2N)보다 상대적으로 낮은 신호레벨을 갖는 제 3출력신호(V2P)를 출력한다.
만일 제 2기준신호(/VREF)의 레벨이 데이터(DATAi)의 신호레벨보다 상대적으로 낮은 경우, 제 2적분증폭회로(115)는 제 2기준신호(VREF)의 레벨과 데이터(DATA)의 신호레벨의 차이를 적분·증폭하여 제 4출력신호(V2N)와 제 4출력신호(V2N)보다 상대적으로 높은 신호레벨을 갖는 제 3출력신호(V2P)를 출력한다.
그리고 제 2기준신호(/VREF)의 레벨과 데이터(DATA)의 신호레벨이 동일한 경우, 제 2적분증폭회로(115)의 제 3출력신호(V1P)와 제 4출력신호(V1N)는 동일한 신호레벨을 출력한다.
도 8은 도 5의 신호연산/감지회로의 회로도를 나타낸다. 도 8을 참조하면, 신호연산/감지회로(131)는 프리차지회로(133)와 감지회로(135)를 구비한다.
프리차지회로(133)의 구성은 다음과 같다. 클락신호(CLK)는 PMOS트랜지스터들(P11과 P14)의 게이트로 입력되며, PMOS트랜지스터들(P11과 P12) 각각은 전원전압(VDD)과 노드(NOD11)사이에 접속되며, PMOS트랜지스터들(P13 및 P14) 각각은 전원전압(VDD)과 노드(NOD12)사이에 각각 접속된다.
그리고 트랜지스터(P12)의 게이트는 노드(NOD12)에 접속되고 PMOS트랜지스터(P13)의 게이트는 노드(NOD11)에 접속되며 PMOS 트랜지스터(P15)는 노드(NOD11)와 노드(NOD12)사이에 접속된다.
직렬로 접속된 NMOS트랜지스터들(N11과 N17)은 노드(NOD11)와 접지전압(VSS)사이에 접속되고, 특히 NMOS트랜지스터(N11)의 게이트는 노드(NOD12)에 접속되며 NMOS트랜지스터(N17)의 게이트로 클락신호(CLK)가 입력된다. 그리고 직렬로 접속된 NMOS트랜지스터들(N12와 N22)은 노드(NOD12)와 접지전압(VSS)사이에 접속되고, 특히 NMOS트랜지스터(N12)의 게이트는 노드(NOD11)에 접속되며 NMOS트랜지스터(N22)의 게이트로 클락신호(CLK)가 입력된다.
제 5출력신호(VOUT)는 노드(NOD11)의 출력신호이고, 제 6출력신호(VOUTB)는 노드(NOD12)의 출력신호이다. 예컨대 프리차지회로(133)는 클락신호(CLK)의 비활성화에 응답하여 노드(NOD11)와 노드(NOD12)를 전원전압(VDD) 레벨로 프리차지한다.
감지회로(135)의 구성은 다음과 같다. 직렬로 접속된 NMOS트랜지스터들(N13과 N18)은 노드(NOD11)와 노드(NOD13)사이에 접속되며, 특히 NMOS트랜지스터(N13)의 게이트로 제 1출력신호(V1P)가 입력되며 NMOS트랜지스터(N18)의 게이트로 클락신호(CLK)가 입력된다. 또한, 직렬로 접속된 NMOS트랜지스터들(N14와 N19)은 노드(NOD12)와 노드(NOD13)사이에 접속되며, 특히 NMOS트랜지스터(N14)의 게이트로 제 3출력신호(V2P)가 입력되며 NMOS트랜지스터(N19)의 게이트로 클락신호(CLK)가 입력된다.
그리고 직렬로 접속된 NMOS트랜지스터들(N16과 N21)은 노드(NOD12)와 노드(NOD14)사이에 접속되며, 특히 NMOS트랜지스터(N16)의 게이트로 제 2출력신호(V1N)가 입력되며 NMOS트랜지스터(N21)의 게이트로 클락신호(CLK)가 입력된다. 또한, 직렬로 접속된 NMOS트랜지스터들(N15와 N20)은 노드(NOD11)와 노드(NOD14)사이에 접속되며, 특히 NMOS트랜지스터(N15)의 게이트로 제 4출력신호(V2N)가 입력되며 NMOS트랜지스터(N20)의 게이트로 클락신호(CLK)가 입력된다.
NMOS 트랜지스터(N23)는 노드(NOD13)와 접지전원(VSS)사이에 접속되며, 바이어스(BIAS)는 NMOS 트랜지스터(N23)의 게이트로 입력된다. 또한, NMOS 트랜지스터(N24)는 노드(NOD14)와 접지전원(VSS)사이에 접속되며, 바이어스(BIAS)는 NMOS 트랜지스터(N24)의 게이트로 입력된다. NMOS 트랜지스터들(N23과 N24)은 소정의 전류원이다.
도 9는 도 5의 래치/홀드회로의 회로도를 나타낸다. 래치/홀드회로(137)의 구성은 다음과 같다. 제 5출력신호(VOUT)는 인버터(IN2)로 입력되며 인버터(IN2)의 출력단(NOD33)은 NMOS트랜지스터(N33)의 게이트와 접속된다. 그리고 제 6출력신호(VOUTB)는 인버터(IN1)로 입력되며 인버터(IN1)의 출력단(NOD31)은 NMOS트랜지스터(N34)의 게이트와 접속된다.
인버터(IN3)는 노드(NOD31)와 PMOS트랜지스터(P31)의 게이트사이에 접속되며, 인버터(IN4)는 노드(NOD33)와 PMOS트랜지스터(P32)의 게이트사이에 접속된다. 그리고 PMOS트랜지스터들(P31과 P33)각각은 전원전압(VDD)과 노드(NOD35)사이에 접속되며, NMOS트랜지스터들(N31과 N33)각각은 노드(NOD35)와 접지전압(VSS)사이에 접속된다. 특히 PMOS트랜지스터(P33)와 NMOS트랜지스터(N31)의 게이트는 노드(NOD37)에 접속된다.
PMOS트랜지스터들(P32와 P34)각각은 전원전압(VDD)과 노드(NOD37)사이에 접속되며, NMOS트랜지스터들(N32와 N34)각각은 노드(NOD37)와 접지전압(VSS)사이에 접속된다. 특히 PMOS트랜지스터(P34)와 NMOS트랜지스터(N32)의 게이트는 노드(NOD35)에 접속된다. 제 7출력신호(Q)는 노드(NOD35)의 출력신호이고 제 8출력신호(QB)는 노드(NOD37)의 출력신호이며, 제 7출력신호(Q)와 제 8출력신호(QB)는 서로 상보적인 신호들이다. 래치/홀드회로(137)의 출력신호들(Q와 QB)은 완전한 CMOS디지털 신호이다.
이하 도 6 내지 도 9를 참조하여 본 발명의 일 실시예에 따른 데이터 리시버(100)의 동작이 상세히 설명된다. 그리고 도 7의 노드(NOD4)와 노드(NOD5)의전압과 도 8의 노드(NOD11)와 노드(NOD12)의 전압은 클락신호(CLK)의 비활성화에 응답하여 전원전압(VDD)레벨로 프라챠지되어 있다고 가정한다. 이하 제 1및 제 2기준신호(VREF. /VREF)를 제 1및 제 2기준전압으로 표현한다.
우선 도 6의 구간(T1)에서 논리 '로우'인 데이터(DATA1)가 데이터 리시버(100)에 의하여 검출되는 동작을 설명하면 다음과 같다. 데이터(DATA1)와 제 1기준전압(VREF)의 차이는 데이터(DATA1)와 제 2기준전압(/VREF)의 차이보다 작다. 따라서 클락신호(CLK)가 활성화되는 경우, 도 7의 제 2적분 증폭회로(115)가 제 1적분 증폭회로(111)보다 지배적(dominant)으로 동작되므로 제 2적분 증폭회로(115)가 데이터(DATA1)와 제 2기준전압(/VREF)의 차이를 적분증폭하여 그 차이에 해당되는 제 3출력신호(V2P)와 제 4출력신호(V2N)를 출력한다.
즉, 도 7의 제 2증폭회로(117)는 제 2기준전압(/VREF)과 데이터(DATA1)를 수신하여 이들의 차이를 적분증폭하여 그 차이에 해당되는 제 3출력신호(V2P)와 제 4출력신호(V2N)를 출력한다. 이 경우 제 3출력신호(V2P)레벨은 제 4출력신호(V2N)레벨보다 낮다.
그리고 도 8의 감지회로(135)는 클락신호(CLK) 및 바이어스(BIAS)가 활성화되는 경우 제 3출력신호(V2P)와 제 4출력신호(V2N)에 응답하여 전원전압(VDD)레벨을 갖는 제 6출력신호(VOUTB)와 접지전원(VSS)레벨을 갖는 제 5출력신호(VOUT)를 출력한다. 제 5출력신호(VOUT)와 제 6출력신호(VOUTB)는 차동신호들이다.
도 9의 래치/홀드회로(137)의 NMOS 트랜지스터(N33)는 인터버(IN2)에 의하여 반전된 제 5출력신호(VOUT)에 응답하여 턴온되므로, 노드(NOD35)의 출력신호(Q)는논리'로우'로 된다. 따라서 논리 '로우'인 데이터(DATA1)는 데이터 리시버(100)에 의하여 논리 '로우'로 검출된다. 즉, 감지증폭회로(130)는 제 2기준전압(/VREF)과 데이터(DATA1)를 수신하고, 이들을 뎃셈, 뺄셈, 센싱 및 래치하여 입력된 데이터(DATA1)를 검출한다.
계속하여 도 6의 구간(T1)에서 논리 '하이'인 데이터(DATA2)가 데이터 리시버(100)에 의하여 검출되는 동작을 설명하면 다음과 같다. 데이터(DATA2)와 제 1기준전압(VREF)의 차이는 데이터(DATA2)와 제 2기준전압(/VREF)의 차이보다 크다. 따라서 클락신호(CLK)가 활성화되는 경우, 도 7의 제 1적분 증폭회로(111)는 제 2적분 증폭회로(115)보다 지배적(dominant)으로 동작한다.
도 7의 제 1증폭회로(113)는 제 1기준전압(VREF)과 데이터(DATA2)를 수신하여 이들의 차를 적분증폭하여 이들의 차에 상응하는 제 1출력신호(V1P)와 제 2출력신호(V1N)를 각각 출력한다. 이 경우 제 1출력신호(V1P)의 레벨은 제 2출력신호(V1N)의 레벨보다 낮다.
도 8의 감지회로(135)는 클락신호(CLK) 및 바이어스(BIAS)가 활성화되는 경우 제 1출력신호(V1P)와 제 2출력신호(V1N)에 응답하여 전원전압(VDD)레벨을 갖는 제 5출력신호(VOUT)와 접지전원(VSS)레벨을 갖는 제 6출력신호(VOUTB)를 출력하는 것이 바람직하나, 제 5출력신호(VOUT)와 제 6출력신호(VOUTB)가 풀스윙(full swing)을 하지 않는 경우도 있다. 따라서 제 5출력신호(VOUT)는 전원전압(VDD)레벨보다 낮은 레벨을 갖거나 제 6출력신호(VOUTB)는 접지전원(VSS)레벨보다 높을 수 있다. 제 5출력신호(VOUT)와 제 6출력신호(VOUTB)는 차동신호들인 것이 바람직하다.
도 9의 래치/홀드회로(137)의 NMOS 트랜지스터(N34)는 인터버(IN1)에 의하여 반전된 제 6출력신호(VOUTB)에 응답하여 턴온되므로, 노드(NOD37)의 출력신호(QB)는 논리'로우'로 된다. 그러나 PMOS트랜지스터(P31)는 제 6출력신호(VOUTB)에 의하여 턴온되므로 노드(NOD35)의 출력신호(Q)는 논리 '하이'가 된다. 래치/홀드회로(137)의 출력신호들(Q과 QB)은 완전한 CMOS 디지털 신호이므로, 논리 '하이'인 데이터(DATA2)는 데이터 리시버(100)에 의하여 논리 '하이'로 검출된다.
또한, 도 6의 구간(T1)에서 논리 '하이'인 데이터(DATA3)가 데이터 리시버(100)에 의하여 검출되는 동작은 데이터(DATA2)가 데이터 리시버(100)에 의하여 검출되는 동작과 동일하므로 논리 '하이'인 데이터(DATA3)를 검출하는 동작을 생략한다.
도 6의 구간(T2)에서 논리 '하이'인 데이터(DATA1)와 데이터(DATA3)가 데이터 리시버(100)에 의하여 검출되는 동작을 간단히 설명하면 다음과 같다. 도 7을 참조하면, 제 2증폭회로(117)가 제 1증폭회로(113)보다 지배적으로 동작하며 제 2증폭회로(117)의 제 3출력신호(V2P)의 레벨이 제 4출력신호(V2N)의 레벨보다 높다.
따라서 도 8의 제 6출력신호(VOUTB)는 트랜지스터(N14)로 입력되는 제 3출력신호(V2P)에 응답하여 접지전압(VSS)레벨로 풀-다운되고, 제 5출력신호(VOUT)는 트랜지스터(P12)에 의하여 전원전압(VDD)레벨을 유지하는 것이 바람직하다. 그러나 제 5출력신호(VOUT)와 제 6출력신호(VOUTB) 각각은 풀스윙하지 않을 수도 있다.
결국 신호연산/감지회로(131)는 전원전압(VDD)레벨을 갖는 제5출력신호(VOUT)와 접지전압(VSS)레벨을 갖는 제 6출력신호(VOUTB)를 래치/홀드회로(137)로 각각 출력하는 것이 바람직하다.
도 9의 래치/홀드회로(137)의 트랜지스터(N34)는 인버터(IN1)의 출력신호에 응답하여 턴-온되어 제 8출력신호(QB)를 접지전압(VSS)레벨로 풀다운하고, 트랜지스터(P31)는 인버터(IN3)의 출력신호에 응답하여 턴-온되어 제 7출력신호(QB)를 전원전압(VDD)레벨로 풀업한다. 따라서 구간(T2)에서 논리 '하이'인 데이터(DATA1) 또는 데이터(DATA3)는 데이터 리시버(100)에 의하여 논리 '하이'로 검출된다.
계속하여 도 6의 구간(T2)에서 논리 '로우'인 데이터(DATA2)가 데이터 리시버(100)에 의하여 검출되는 동작을 간단히 설명하면 다음과 같다. 도 7을 참조하면, 제 1증폭회로(113)가 제 2증폭회로(117)보다 지배적으로 동작하며 제 1증폭회로(113)의 제 1출력신호(V1P)의 레벨이 제 2출력신호(V1N)의 레벨보다 높다.
따라서 도 8의 제 5출력신호(VOUT)는 트랜지스터(N13)로 입력되는 제 1출력신호(V1P)에 응답하여 접지전압(VSS)레벨로 풀-다운되고, 제 6출력신호(VOUTB)는 트랜지스터(P13)에 의하여 전원전압(VDD)레벨을 유지하는 것이 바람직하다. 그러나 제 5출력신호(VOUT)와 제 6출력신호(VOUTB)각각은 CMOS레베로 풀스윙하지 않아도 무방하다.
결국 신호연산/감지회로(131)는 전원전압(VDD)레벨을 갖는 제 6출력신호(VOUTB)와 접지전압(VSS)레벨을 갖는 제 5출력신호(VOUT)를 래치/홀드회로(137)로 각각 출력하는 것이 바람직하나, 제 5출력신호(VOUT)가 풀스윙을 하지 않는 경우 제 5출력신호(VOUT)는 낮은 레벨을 갖는다.
도 9의 래치/홀드회로(137)의 트랜지스터(N33)는 인버터(IN2)의 출력신호에 응답하여 턴-온되어 제 7출력신호(Q)를 접지전압(VSS)레벨로 풀다운하고, 트랜지스터(P32)는 인버터(IN4)의 출력신호에 응답하여 턴-온되어 제 8출력신호(QB)를 전원전압(VDD)레벨로 풀업한다. 따라서 구간(T2)에서 논리 '로우'인 데이터(DATA2)는 데이터 리시버(100)에 의하여 논리 '로우'로 검출된다.
도 10은 본 발명의 제 2실시예에 따른 데이터 리시버의 회로도를 나타낸다. 도 10을 참조하면, 데이터 리시버(200)는 홀수번째 데이터와 짝수번째 데이터를 모두 수신하기 위한 구조를 갖는다.
데이터 리시버(200)의 적분증폭회로(110A)와 감지증폭기(130A)는 홀수번째 데이터를 검출하기 위한 회로이며, 리시버(200)의 적분증폭회로(110B)와 감지증폭기(130B)는 짝수번째 데이터를 검출하기 위한 회로이다.
도 10의 적분증폭회로들(111A와 115A) 또는 적분증폭회로(111B 또는 115B)의 구조와 동작은 도 7에 도시된 적분증폭회로들(111과 115)의 구조와 동작과 동일하고, 도 10의 감지증폭기(130A)의 구조와 동작은 도 5의 감지증폭기(130)의 구조와 동작과 동일하다. 따라서 리시버(200)의 구체적인 동작은 도 5의 데이터 리시버(100)의 동작으로부터 용이하게 이해될 것이다.
즉, 도 10의 감지증폭기(130A)는 클락신호(CLKB)에 응답하여 적분증폭회로(110A)의 출력신호들을 감지·증폭하여 데이터라인(103)을 통하여 입력되는 데이터(DATAi) 중에서 홀수번째 데이터를 검출하여 출력(Q_OD)한다.
그러나 도 10의 감지증폭기(130B)는 반전 클락신호(CLKB)에 응답하여 적분증폭회로(110B)의 출력신호들을 감지·증폭하여 데이터라인(103)을 통하여 입력되는 데이터(DATAi) 중에서 짝수번째 데이터를 검출하여 출력(Q_EV)한다. 도 10의 감지증폭기(130B)의 구조는 도 5의 감지증폭기(130)의 구조와 동일하다. 따라서 도 10의 데이터 리시버(200)의 상세한 설명은 생략한다.
본 발명의 실시예에 따른 데이터 리시버(100 또는 200))는 데이터와 차동 기준신호들을 수신하여 적분신호방식으로 데이터를 안정적으로 검출할 수 있으므로, 데이터 리시버(100 또는 200)는 하나의 데이터 라인을 이용하여 차동 신호방식으로 데이터를 검출하는 효과를 얻을 수 있으므로 데이터를 안정적으로 그리고 고속으로 검출할 수 있다.
예컨대 16개의 데이터를 동시에 고속으로 수신하는 경우, 차동 신호방식의 데이터 리시버는 32개의 신호 라인들이 필요했으나, 본 발명의 실시예에 따른 데이터 리시버는 두 개의 차동 기준신호라인들과 16개의 데이터라인들을 이용하여 차동 신호방식의 데이터 리시버와 같은 효과를 얻을 수 있는 장점이 있다.
또한, 본 발명의 실시예에 따른 데이터 리시버의 소비전력은 감소하며, 데이터 리시버의 전체적인 레이아웃 면적이 감소한다. 그리고 본 발명의 데이터 리시버는 클락신호에 동기되어 동작하므로 고주파에서도 데이터를 고속으로 그리고 안정적으로 검출할 수 있다. 그리고 적분 증폭회로로 입력되는 신호들의 레벨차이가 작은 경우 또는 공정, 신호 또는 온도가 변하는 경우에도 데이터를 정확하게 검출할 수 있다.
본 발명에 따른 데이터 리시버는 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 신호적분방식을 이용하는 데이터 리시버 및 데이터 수신방법은 고속으로 데이터를 검출하는 경우에 발생되는 고주파 잡음을 감소시키기 효과가 있다.
또한, 두 개의 기준신호선들과 하나의 데이터선을 통하여 입력되는 신호를 적분증폭하여 데이터를 검출하는 데이터 리시버 및 데이터 수신방법은 공정, 전압 또는 온도의 변화에 둔감하게 차동 신호방식으로 데이터를 고속으로 그리고 정확하게 검출하는 효과를 얻을 수 있다.
Claims (21)
- 차동 기준신호들과 입력 데이터를 수신하고, 상기 차동 기준신호들과 상기 입력 데이터의 차이들을 적분하고 증폭하고 제1차동신호들과 제 2차동신호들을 서로 다른 출력단들을 통하여 출력하는 적분증폭회로; 및상기 제1차동신호들과 상기 제2차동신호들을 수신하고, 상기 제1차동신호들의 차이와 상기 제2차동신호들의 차이를 검출하고, 그 결과로서 상기 입력 데이터를 검출하는 감지증폭회로를 구비하는 것을 특징으로 하는 데이터 리시버.
- 제 1항에 있어서, 상기 차동 기준신호들은 직류 또는 진동하는 것을 특징으로 하는 데이터 리시버.
- 제 1항에 있어서, 상기 입력 데이터는 싱글 엔디드 신호인 것을 특징으로 하는 데이터 리시버.
- 클락신호에 응답하여, 제1신호전송선을 통하여 입력되는 제1기준신호와 제3신호전송선을 통하여 입력되는 데이터의 차이를 적분하고 증폭하여 제1차동신호들을 대응되는 출력단들을 통하여 출력하고, 제2신호전송선을 통하여 입력되는 제2기준신호와 상기 제3신호전송선을 통하여 입력되는 상기 데이터의 차이를 적분하고 증폭하여 제2차동신호들을 대응되는 출력단들을 통하여 출력하는 적분증폭회로; 및상기 클락신호에 응답하여 상기 제1차동신호들과 상기 제2차동신호들을 수신하고, 상기 제1차동신호들의 차이와 상기 제2차동신호들의 차이를 검출하고, 그 결과로서 상기 데이터를 검출하는 감지증폭회로를 구비하는 것을 특징으로 하는 데이터 리시버.
- 제 4항에 있어서, 상기 차동 기준신호들은 직류 또는 진동하는 것을 특징으로 하는 리시버.
- 제 4항에 있어서, 상기 입력 데이터는 싱글 엔디드 신호인 것을 특징으로 하는 데이터 리시버.
- 클락신호에 응답하여 제1기준신호와 입력 데이터의 차이를 적분하고 증폭하여 제1차동 신호들을 출력하는 제1적분증폭회로;상기 클락신호에 응답하여 제2기준신호와 상기 입력 데이터의 차이를 적분하고 증폭하여 제2차동 신호들을 출력하는 제2적분증폭회로; 및상기 클락신호에 응답하여 상기 제1차동신호들과 상기 제2차동신호들을 수신하고, 상기 제1차동신호들의 차이와 상기 제2차동신호들의 차이를 검출하고, 그 결과로서 상기 입력 데이터를 검출하는 감지증폭회로를 구비하며,상기 제1기준신호와 상기 제2기준신호는 차동 신호들인 것을 특징으로 하는 데이터 리시버.
- 제 7항에 있어서, 상기 제 1기준신호는 제 1신호전송선을 통하여 상기 제 1적분증폭회로의 제 1입력단으로 입력되고 상기 제 2기준신호는 제 2신호전송선을 통하여 상기 제 2적분증폭회로의 제 1입력단으로 입력되며,상기 입력 데이터는 제 3신호전송선을 통하여 상기 제 1적분증폭회로의 제 2입력단 및 상기 제 2적분증폭회로의 제 2입력단으로 입력되는 것을 특징으로 하는 데이터 리시버.
- 제 7항에 있어서, 상기 제 1적분증폭회로는상기 클락신호의 제 1상태에 응답하여 상기 제 1차동 신호들의 레벨을 제 1전원전압레벨로 프리차지시키는 제 1프리차지회로; 및상기 클락신호의 제 2상태에 응답하여 상기 제 1기준신호와 상기 입력 데이터의 차이를 적분하고 증폭하여 상기 제 1차동 신호들을 출력하는 제 1증폭회로를 구비하며,상기 제 2적분증폭회로는상기 클락신호의 상기 제 1상태에 응답하여 상기 제 2차동 신호들의 레벨을 상기 제 1전원전압레벨로 프리차지시키는 제 2프리차지회로; 및상기 클락신호의 상기 제 2상태에 응답하여 상기 제 2기준신호와 상기 입력 데이터의 차이를 적분하고 증폭하여 상기 제 2차동 신호들을 출력하는 제 2증폭회로를 구비하는 것을 특징으로 하는 데이터 리시버.
- 제 7항에 있어서, 상기 감지증폭회로는,상기 제 1차동 신호들의 차이 또는 상기 제 2차동 신호들의 차이를 감지하고 증폭하여 제 3차동신호들을 출력하는 감지회로; 및상기 제 3차동신호들을 래치하는 래치회로를 구비하며,제 3차동신호들은 상기 클락신호의 제 1상태에 응답하여 제 1전원전압 레벨로 프리차지되고 상기 클락신호의 제 2상태에 응답하여 CMOS레벨을 갖는 것을 특징으로 하는 데이터 리시버.
- 클락신호에 응답하여 차동 기준신호들과 입력 데이터의 차이를 적분하고 증폭하여 제 1차동신호들 또는 제 2차동신호들을 출력하는 제 1적분증폭회로; 및상기 클락신호에 응답하여 상기 제 1차동신호들의 차이 또는 상기 제 2차동신호들의 차이를 감지하고 증폭하여 상기 입력 데이터중에서 홀수번째 데이터를 검출하는 제 1감지증폭회로;상기 클락신호에 응답하여 상기 차동 기준신호들과 상기 입력 데이터의 차이를 적분하고 증폭하여 제 3차동신호들 또는 제 4차동신호들을 출력하는 제 2적분증폭회로; 및반전된 클락신호에 응답하여 상기 제 3차동신호들의 차이 또는 상기 제 4차동신호들의 차이를 감지하고 증폭하여 상기 입력 데이터중에서 짝수번째 데이터를 검출하는 제 2감지증폭회로를 구비하는 것을 특징으로 하는 데이터 리시버.
- 제 11항에 있어서, 상기 차동 기준신호들은 직류 또는 진동하는 것을 특징으로 하는 데이터 리시버.
- 제 11항에 있어서, 상기 입력 데이터는 싱글 엔디드 신호인 것을 특징으로 하는 데이터 리시버.
- 데이터 수신방법에 있어서,(a) 클락신호에 응답하여 차동 기준신호들과 입력 데이터의 차이들을 적분하고 증폭하여 제 1차동신호들 또는 제 2차동신호들을 출력하는 단계; 및(b) 상기 클락신호에 응답하여 상기 제 1차동신호들의 차이 또는 상기 제 2차동신호들의 차이를 감지하고 증폭하여 상기 입력 데이터를 검출하는 단계를 구비하는 것을 특징으로 하는 데이터 수신방법.
- 제 14항에 있어서, 상기 (a)단계는,상기 클락신호의 제 1상태에 응답하여 상기 제 1 및 제 2차동 신호들의 레벨을 제 1전원전압레벨로 프리차지시키는 (a1)단계; 및상기 클락신호의 제 2상태에 응답하여 상기 기준신호들과 상기 입력 데이터의 차이를 적분하고 증폭하여 상기 제 1차동 신호들 또는 상기 제 2차동 신호들을 출력하는 (a2)단계를 구비하는 것을 특징으로 하는 데이터 수신방법.
- 상기 제 14항에 있어서, 상기 (b)단계는,상기 제 1차동 신호들의 차이 또는 상기 제 2차동 신호들의 차이를 감지하고 증폭하여 제 3차동신호들을 출력하는 (b1)단계; 및상기 클락신호의 제 1상태에 응답하여 제 1전원전압 레벨로 프리차지되고, 상기 클락신호의 제 2상태에 응답하여 CMOS레벨을 갖는 상기 제 3차동신호들을 출력하는 (b2)단계를 구비하는 것을 특징으로 하는 데이터 수신방법.
- 제 14항에 있어서, 상기 (a)단계는 직류 또는 진동하는 상기 차동 기준신호들을 수신하는 것을 특징으로 하는 데이터 수신방법.
- 제 14항에 있어서, 상기 (a)단계는 싱글 엔디드 신호인 상기 입력 데이터를수신하는 것을 특징으로 하는 데이터 수신방법.
- 데이터 수신방법에 있어서,(a) 클락신호에 응답하여 제1신호전송선과 제2신호전송선을 통하여 입력되는 차동 기준신호들 및 제3신호전송선을 통하여 입력되는 데이터의 차이들을 적분하고 증폭하여 제1차동신호들과 제2차동신호들을 출력하는 단계; 및(b) 상기 클락신호에 응답하여 상기 제1차동신호들의 차이 및 상기 제2차동신호들의 차이를 감지하고 증폭하여 상기 입력 데이터를 검출하는 단계를 구비하는 것을 특징으로 하는 데이터 수신방법.
- 제 19항에 있어서, 상기 (a)단계는,상기 클락신호의 제 1상태에 응답하여 상기 제 1 및 제 2차동 신호들의 레벨을 제 1전원전압레벨로 프리차지시키는 (a1)단계; 및상기 클락신호의 제 2상태에 응답하여 상기 제 1기준신호와 상기 입력 데이터의 차이를 적분하고 증폭하여 상기 제 1차동 신호들을 출력하거나 또는 상기 제 2기준신호와 상기 입력 데이터의 차이를 적분하고 증폭하여 상기 제 2차동 신호들을 출력하는 (a2)단계를 구비하는 것을 특징으로 하는 데이터 수신방법.
- 상기 제 19항에 있어서, 상기 (b)단계는,상기 제 1차동 신호들의 차이 또는 상기 제 2차동 신호들의 차이를 감지하고 증폭하여 제 3차동신호들을 출력하는 (b1)단계; 및상기 클락신호의 제 1상태에 응답하여 제 1전원전압 레벨로 프리차지되고 상기 클락신호의 제 2상태에 응답하여 CMOS레벨을 갖는 상기 제 3차동신호들을 출력하는 (b2)단계를 구비하는 것을 특징으로 하는 데이터 수신방법.
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