KR101147360B1

KR101147360B1 - 버퍼링 회로 및 이를 구비하는 반도체 장치

Info

Publication number: KR101147360B1
Application number: KR1020100084641A
Authority: KR
Inventors: 김정현
Original assignee: 매그나칩 반도체 유한회사
Priority date: 2010-08-31
Filing date: 2010-08-31
Publication date: 2012-05-23
Also published as: CN102386909B; CN102386909A; US20130285702A1; KR20120020795A; US20120049888A1; TWI537907B; US8502562B2; TW201220270A; US9094003B2

Abstract

반도체 장치의 미니 저전압 차동 신호(mLVDS) 수신기에 관한 것으로서, 정 클록의 활성화구간에서 입력 데이터로부터 짝수 데이터를 샘플링하고 샘플링된 짝수 데이터를 증폭하여 출력하며, 정 클록의 비활성화구간에서 짝수 데이터를 래치하는 짝수 데이터 버퍼링부, 및 부 클록의 활성화구간에서 입력 데이터로부터 홀수 데이터를 샘플링하고 샘플링된 홀수 데이터를 증폭하여 출력하며, 부 클록의 비활성화구간에서 홀수 데이터를 래치하는 홀수 데이터 버퍼링부를 구비하는 반도체 장치의 버퍼링 회로를 제공한다.

Description

버퍼링 회로 및 이를 구비하는 반도체 장치{BUFFERING CIRCUIT AND SEMICONDUCTOR DEVICE OF THE SAME}

본 발명은 반도체 설계 기술에 관한 것으로서, 특히, 반도체 장치의 미니 저전압 차동 신호(mLVDS) 수신기에 관한 것이다.

노트북 모니터나 TV 등에 사용되는 LCD 를 구동하는데, DDI(display drivier IC)가 사용된다. 상기 DDI 의 인터페이스용으로 미니 저전압 차동 신호(mini low voltage differential signal, mLVDS) 수신기가 사용된다.

도 1은 종래기술에 따른 미니 저전압 차동 신호 수신기의 동작을 설명하기 위해 도시한 블록 다이어그램이다.

도 1을 참조하면, 종래기술에 따른 미니 저전압 차동 신호 수신기는, 저전압 차동 신호(DATA_PLUS, DATA_MINUS)를 입력받아 버퍼링하는 과정을 통해 그 논리레벨을 판단하고, 전압레벨을 증폭시켜 출력(DATA_AMP)하기 위한 입력 버퍼링부(100)와, 입력 버퍼링부(100)의 출력신호(DATA_AMP)를 인가받아 클록 신호(CLK_OUT, CLK_OUTB)을 기준으로 짝수 데이터(EVEN_DATA)와 홀수 데이터(ODD_DATA)로 직병렬 변환하여 출력하기 위한 제1 직병렬 변환부(120), 및 제1 직병렬 변환부(120)에서 출력되는 짝수 데이터(EVEN_DATA)와 홀수 데이터(ODD_DATA)를 인가받아 클록 신호(CLK_OUT, CLK_OUTB)를 기준으로 다수의 병렬 데이터(DATA_OUT<0>, DATA_OUT<1>, DATA_OUT<2>, DATA_OUT<3>, DATA_OUT<4>, DATA_OUT<5>)로 직병렬 변환하여 출력하기 위한 제2 직병렬 변환부(140)를 구비한다.

전술한 바와 같이 종래기술에 따른 미니 저전압 차동 신호 수신기는 입력 버퍼링부(100)를 통해 증폭되는 신호(DATA_AMP)를 제1 직병렬 변환부(120)로 전달하여 첫 번째 직병렬 변환을 통해 짝수 데이터(EVEN_DATA) 및 홀수 데이터(ODD_DATA)로 변환하고, 다시 짝수 데이터(EVEN_DATA) 및 홀수 데이터(ODD_DATA)를 제2 직병렬 변환부(140)로 전달하여 두 번째 직병렬 변환을 통해 다수의 병렬 데이터(DATA_OUT<0>, DATA_OUT<1>, DATA_OUT<2>, DATA_OUT<3>, DATA_OUT<4>, DATA_OUT<5>)로 변환하는 것을 알 수 있다.

그런데, 상기와 같이 두 단계의 직병렬 변환 동작을 통해 다수의 병렬 데이터(DATA_OUT<0>, DATA_OUT<1>, DATA_OUT<2>, DATA_OUT<3>, DATA_OUT<4>, DATA_OUT<5>)를 생성하기 위해 동일한 동작을 수행한다고 볼 수 있는 두 개의 구성요소 - 제1 직병렬 변환부(120) 및 제2 직병렬 변환부(140)를 의미함 - 가 필요하게 된다.

이와 같은 종래기술에 따른 미니 저전압 차동 신호 수신기의 동작은 사실 매우 비효율적인 방법이라고 볼 수 있으며, 이로 인해, 소비 전력이 증가하고, 레이아웃 면적이 증가하게 되며, 신호 패스가 복잡해지는 문제가 발생한다.

본 발명은 전술한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 버퍼링 회로가 버퍼링 동작을 수행하는 과정에 짝수 데이터 및 홀수 데이터를 생성하는 직병렬 변환 동작이 포함되는 버퍼링 회로를 제공하는데 그 목적이 있다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 정 클록의 활성화구간에서 입력 데이터로부터 짝수 데이터를 샘플링하고 샘플링된 상기 짝수 데이터를 증폭하여 출력하며, 상기 정 클록의 비활성화구간에서 상기 짝수 데이터를 래치하는 짝수 데이터 버퍼링부; 및 부 클록의 활성화구간에서 상기 입력 데이터로부터 홀수 데이터를 샘플링하고 샘플링된 상기 홀수 데이터를 증폭하여 출력하며, 상기 부 클록의 비활성화구간에서 상기 홀수 데이터를 래치하는 홀수 데이터 버퍼링부를 구비하는 반도체 장치의 버퍼링 회로를 제공한다.

상기의 해결하고자 하는 과제를 달성하기 위한 본 발명의 다른 측면에 따르면, (N * M)개의 비트로 이루어진 입력 데이터를 직렬로 인가받아 정 클록에 대응하는 {(N/2) * M}비트로 이루어진 직렬형태의 짝수 데이터 및 부 클록에 대응하는 {(N/2) * M}비트로 이루어진 직렬형태의 홀수 데이터로 버퍼링하는 데이터 버퍼링부; 및 상기 짝수 및 홀수 데이터를 입력받아 N비트씩 병렬로 변환하여 병렬형태로 이루어진 N개의 출력 데이터 - 각각 M비트의 직렬형태로 이루어짐 - 를 생성하기 위한 데이터 직병렬 변환부를 구비하며, 상기 데이터 버퍼링부는, 상기 정 클록의 활성화 구간마다 직렬화된 상기 입력 데이터 중 짝수번째 비트를 순차적으로 샘플링하고 증폭하여 상기 짝수 데이터로서 출력하며, 상기 정 클록의 비활성화 구간마다 이전 활성화 구간에서 샘플링된 상기 짝수 데이터를 래치하는 짝수 데이터 버퍼링부; 및 상기 부 클록의 활성화 구간마다 직렬화된 상기 입력 데이터 중 홀수번째 비트를 순차적으로 샘플링하고 증폭하여 상기 홀수 데이터로서 출력하며, 상기 부 클록의 비활성화 구간마다 이전 활성화 구간에서 샘플링된 상기 홀수 데이터를 래치하는 홀수 데이터 버퍼링부를 구비하는 것을 특징으로 하는 반도체 장치를 제공한다.

전술한 본 발명은 저전압 차동 신호를 인가받아 버퍼링하는 과정을 통해 그 논리레벨을 판단하고, 전압레벨을 증폭하는 버퍼링 회로 내부에 짝수 데이터와 홀수 데이터를 분별할 수 있는 데이터 샘플링회로가 포함되도록 구성함으로써, 버퍼링 회로에서 버퍼링 동작과 짝수 데이터와 홀수 데이터를 생성하는 직병렬 변환동작이 동시에 수행될 수 있도록 하는 효과가 있다.

이로 인해, 다수의 비트로 이루어진 직렬 데이터를 병렬로 변환시키는 과정을 보다 단순하게 구성하는 것이 가능하다. 또한, 소비전력을 감소시킬 수 있으며, 레이아웃 면적을 감소시킬 수 있다.

도 1은 종래기술에 따른 미니 저전압 차동 신호 수신기의 동작을 설명하기 위해 도시한 블록 다이어그램이다.
도 2는 본 발명의 실시예에 따른 미니 저전압 차동 신호 수신기의 동작을 설명하기 위해 도시한 블록 다이어그램이다.
도 3은 도 2에 도시된 본 발명의 실시예에 따른 미니 저전압 차동 신호 수신기에 직렬형태로 이루어진 다수의 데이터가 인가되는 것을 설명하기 위한 타이밍 다이어그램이다.
도 4는 도 2에 도시된 본 발명의 실시예에 따른 미니 저전압 차동 신호 수신기의 구성요소 중 데이터 버퍼링부를 상세히 도시한 블록 다이어그램이다.
도 5는 도 4에 도시된 본 발명의 실시예에 따른 데이터 버퍼링부의 구성요소 중 레일투레일 신호 입력부를 상세히 도시한 회로도이다.
도 6은 도 4에 도시된 본 발명의 실시예에 따른 데이터 버퍼링부의 구성요소 중 짝수 데이터 버퍼링부를 상세히 도시한 회로도이다.
도 7은 도 4에 도시된 본 발명의 실시예에 따른 데이터 버퍼링부의 구성요소 중 홀수 데이터 버퍼링부를 상세히 도시한 회로도이다.
도 8은 도 4에 도시된 본 발명의 실시예에 따른 데이터 버퍼링부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 2는 본 발명의 실시예에 따른 미니 저전압 차동 신호 수신기의 동작을 설명하기 위해 도시한 블록 다이어그램이다.

도 2를 참조하면, 본 발명의 실시예에 따른 미니 저전압 차동 신호 수신기는, (N * M)개의 비트로 이루어진 입력 데이터(DATA_PLUS{6 * 3 SERIAL BIT}, DATA_MINUS{6 * 3 SERIAL BIT})를 직렬로 인가받아 정 클록(CLK_OUT)에 대응하는 {(N/2) * M}비트로 이루어진 직렬형태의 짝수 데이터(EVEN_DATA{3 * 3 SERIAL BIT}) 및 부 클록(CLK_OUTB)에 대응하는 {(N/2) * M}비트로 이루어진 직렬형태의 홀수 데이터(ODD_DATA{3 * 3 SERIAL BIT})로 버퍼링하는 데이터 버퍼링부(200), 및 짝수 데이터(EVEN_DATA{3 * 3 SERIAL BIT}) 및 홀수 데이터(ODD_DATA{3 * 3 SERIAL BIT})를 입력받아 N비트씩 병렬로 변환하여 병렬형태로 이루어진 N개의 출력 데이터(DATA_OUT<0>{3 SERIAL BIT}, DATA_OUT<1>{3 SERIAL BIT}, DATA_OUT<2>{3 SERIAL BIT}, DATA_OUT<3>{3 SERIAL BIT}, DATA_OUT<4>{3 SERIAL BIT}, DATA_OUT<5>{3 SERIAL BIT}) - 각각 M비트의 직렬형태로 이루어짐 - 를 생성하기 위한 데이터 직병렬 변환부(240)를 구비한다.

참고로, 전술한 구성에서 'N'은 0보다 큰 정수 중 짝수이고, 'M'은 0보다 큰 정수이다. 따라서, 도면에 도시된 예시와 같이 'N'은 '6'이 될 수 있고 'M'은 '3'이 될 수 있지만, 이는 하나의 예시일 뿐이며 얼마든지 다른 숫자를 대입하는 것이 가능하다.

도 3은 도 2에 도시된 본 발명의 실시예에 따른 미니 저전압 차동 신호 수신기에 직렬형태로 이루어진 다수의 데이터가 인가되는 것을 설명하기 위한 타이밍 다이어그램이다.

도 3을 참조하면, 본 발명의 실시예에 따른 미니 저전압 차동 신호 수신기는, (6 * 3)개의 비트로 이루어진 입력 데이터(DATA_PLUS{6 * 3 SERIAL BIT}, DATA_MINUS{6 * 3 SERIAL BIT})가 인가될 때, 정 클록(CLK_OUT)을 기준으로 (3 * 3)개의 짝수 데이터(EVEN_DATA{3 * 3 SERIAL BIT})를 샘플링하고, 부 클록(CLK_OUTB)을 기준으로 (3 * 3)개의 홀수 데이터(ODD_DATA{3 * 3 SERIAL BIT})를 샘플링한다.

따라서, 입력 데이터(DATA_PLUS{6 * 3 SERIAL BIT}, DATA_MINUS{6 * 3 SERIAL BIT})의 데이터 윈도우 구간길이보다 짝수 데이터(EVEN_DATA{3 * 3 SERIAL BIT}) 및 홀수 데이터(ODD_DATA{3 * 3 SERIAL BIT})의 데이터 윈도우 구간길이가 2배 더 길어지게 된다.

그리고, 다시 짝수 데이터(EVEN_DATA{3 * 3 SERIAL BIT})이 인가될 때, 정 클록(CLK_OUT)을 기준으로 0번째 출력 데이터(DATA_OUT<0>{3 SERIAL BIT})와 2번째 출력 데이터(DATA_OUT<2>{3 SERIAL BIT}) 및 4번째 출력 데이터(DATA_OUT<4>{3 SERIAL BIT})를 샘플링한다. 마찬가지로, 홀수 데이터(ODD_DATA{3 * 3 SERIAL BIT})를 인가될 때, 정 클록(CLK_OUT)을 기준으로 1번째 출력 데이터(DATA_OUT<1>{3 SERIAL BIT})와 3번째 출력 데이터(DATA_OUT<3>{3 SERIAL BIT}) 및 5번째 출력 데이터(DATA_OUT<5>{3 SERIAL BIT})를 샘플링한다.

따라서, 짝수 데이터(EVEN_DATA{3 * 3 SERIAL BIT}) 및 홀수 데이터(ODD_DATA{3 * 3 SERIAL BIT})의 데이터 윈도우 구간길이보다 출력 데이터(DATA_OUT<0>{3 SERIAL BIT}, DATA_OUT<1>{3 SERIAL BIT}, DATA_OUT<2>{3 SERIAL BIT}, DATA_OUT<3>{3 SERIAL BIT}, DATA_OUT<4>{3 SERIAL BIT}, DATA_OUT<5>{3 SERIAL BIT})의 윈도우 구간길이가 3배 더 길어지게 된다.

이와 같은 본 발명의 실시예에 따른 미니 저전압 차동 신호 수신기의 동작은 사실 종래기술에 따른 미니 저전압 차동 신호 수신기의 동작과 동일하다. 하지만, 본 발명의 실시예에 따른 미니 저전압 차동 신호 수신기에서는 (6 * 3)개의 입력 데이터(DATA_PLUS{6 * 3 SERIAL BIT}, DATA_MINUS{6 * 3 SERIAL BIT})를 인가받아 버퍼링하는 과정에 (3 * 3)개의 짝수 데이터(EVEN_DATA{3 * 3 SERIAL BIT}) 및 (3 * 3)개의 홀수 데이터(ODD_DATA{3 * 3 SERIAL BIT})를 샘플링하는 동작이 포함된다.

도 4는 도 2에 도시된 본 발명의 실시예에 따른 미니 저전압 차동 신호 수신기의 구성요소 중 데이터 버퍼링부를 상세히 도시한 블록 다이어그램이다.

도 4를 참조하면, 본 발명의 실시예에 따른 미니 저전압 차동 신호 수신기의 구성요소 중 데이터 버퍼링부(200)는, 정 클록(CLK_OUT)의 활성화 구간마다 직렬화되어 입력되는 데이터(DATA_PLUS{6 * 3 SERIAL BIT}, DATA_MINUS{6 * 3 SERIAL BIT}) 중 짝수번째 비트를 순차적으로 샘플링하고 증폭하여 짝수 데이터(EVEN_DATA{3 * 3 SERIAL BIT})로서 출력하며, 정 클록(CLK_OUT)의 비활성화 구간마다 이전 활성화 구간에서 샘플링된 짝수 데이터(EVEN_DATA{3 * 3 SERIAL BIT})를 래치(latch)하는 짝수 데이터 버퍼링부(204), 및 부 클록(CLK_OUTB)의 활성화 구간마다 직렬화되어 입력되는 데이터(DATA_PLUS{6 * 3 SERIAL BIT}, DATA_MINUS{6 * 3 SERIAL BIT}) 중 홀수번째 비트를 순차적으로 샘플링하고 증폭하여 홀수 데이터(ODD_DATA{3 * 3 SERIAL BIT})로서 출력하며, 부 클록(CLK_OUTB)의 비활성화 구간마다 이전 활성화 구간에서 샘플링된 홀수 데이터(ODD_DATA{3 * 3 SERIAL BIT})를 래치(latch)하는 홀수 데이터 버퍼링부(206)를 구비한다. 또한, 직렬화되어 인가되는 데이터(DATA_PLUS{6 * 3 SERIAL BIT}, DATA_MINUS{6 * 3 SERIAL BIT})를 전압레벨 스윙 범위를 감쇄시키지 않은 상태로 입력받기 위한 레일투레일 신호 입력부(202)를 더 구비한다.

참고로, 데이터 버퍼링부(200)로 직렬화되어 입력되는 데이터(DATA_PLUS{6 * 3 SERIAL BIT}, DATA_MINUS{6 * 3 SERIAL BIT})가 'DATA_PLUS{6 * 3 SERIAL BIT}'데이터와 'DATA_MINUS{6 * 3 SERIAL BIT}'데이터로 나뉘어져 입력되는 것을 알 수 있는데, 이는 미니 저전압 차동 증폭기의 경우 입력되는 신호가 차동 형태로 입력되는 것이 일반적이기 때문이다. 따라서, 'DATA_PLUS{6 * 3 SERIAL BIT}'데이터와 'DATA_MINUS{6 * 3 SERIAL BIT}'데이터는 단지 서로 상반되는 전압레벨을 갖는 신호일 뿐 내부에 실린 데이터의 값은 서로 같다.

반면, 데이터 버퍼링부(200)에서 출력되는 짝수 데이터(EVEN_DATA{3 * 3 SERIAL BIT}) 및 홀수 데이터(ODD_DATA{3 * 3 SERIAL BIT})는 차동 형태의 신호가 아니므로 입력되는 데이터(DATA_PLUS{6 * 3 SERIAL BIT}, DATA_MINUS{6 * 3 SERIAL BIT})에 실린 데이터의 값을 짝수 데이터(EVEN_DATA{3 * 3 SERIAL BIT}) 및 홀수 데이터(ODD_DATA{3 * 3 SERIAL BIT})의 값을 통해 모두 싣는 것이 가능하다.

도 5는 도 4에 도시된 본 발명의 실시예에 따른 데이터 버퍼링부의 구성요소 중 레일투레일 신호 입력부를 상세히 도시한 회로도이다.

도 5를 참조하면, 본 발명의 실시예에 따른 데이터 버퍼링부(200)의 구성요소 중 레일투레일 신호 입력부(202)는, 입력되는 데이터(INN, INP)의 전압레벨이 특정 레벨보다 낮은 전압레벨 영역에 속하는 경우 전압레벨의 감쇄 없이 입력받기 위한 PMOS 타입의 입력부(2024)와, 입력되는 데이터(INN, INP)의 전압레벨이 특정 레벨보다 높은 전압레벨 영역에 속하는 경우 전압레벨의 감쇄 없이 입력받기 위한 NMOS 타입의 입력부(2022), 및 PMOS 타입의 입력부(2024)와 NMOS 타입의 입력부(2022)를 전류 미러 형태로 연결함으로써 입력 데이터(INN, INP)의 전압레벨을 감쇄하지 않은 상태의 데이터를 최종 입력 데이터(NLOAD_L, NLOAD_R)로서 출력하는 입력 연결부(2026)를 구비한다.

참고로, 입력되는 데이터(INN, INP)의 전압레벨에 비해 PMOS 타입의 입력부(2024)에서 출력되는 데이터(PLOAD_L, PLOAD_R)의 전압레벨이 일정량 증폭된 상태가 되고, PMOS 타입의 입력부(2024)에서 출력되는 데이터(PLOAD_L, PLOAD_R)의 전압레벨에 비해 입력 연결부(2026)를 통해 NMOS 타입의 입력부(2022)에서 출력되는 최종 입력 데이터(NLOAD_L, NLOAD_R)의 전압레벨이 일정량 증폭된 상태가 되는 것을 알 수 있는데, 이는 입력되는 과정에서 일정량의 차동 증폭 동작이 발생하기 때문이다. 그럼에도 불구하고, 레일투레일 신호 입력부(202)의 주 동작이 데이터를 증폭하는 동작이 아니라 입력받는 동작이라고 정의한 이유는, 본 발명의 전체적인 동작을 두고 볼 때 레일투레일 신호 입력부(202)를 통해 증폭되는 전압레벨은 매우 작은 크기에 불과하기 때문이다.

도 6은 도 4에 도시된 본 발명의 실시예에 따른 데이터 버퍼링부의 구성요소 중 짝수 데이터 버퍼링부를 상세히 도시한 회로도이다.

도 6을 참조하면, 본 발명의 실시예에 따른 데이터 버퍼링부(200)의 구성요소 중 짝수 데이터 버퍼링부(204)는, 정 클록(CLK_OUT)에 응답하여 레일투레일 신호 입력부(202)로부터 인가되는 직렬화된(6 * 3 SERIAL BIT) 입력 데이터(NLOAD_L, NLOAD_R) 중 짝수번째 비트의 데이터가 짝수 데이터 입력단(NR_E, NL_E)으로 제공되는 것을 온/오프 제어하는 짝수 데이터 샘플링부(2042)와, 정 클록(CLK_OUT)의 활성화 구간마다 짝수 데이터 입력단(NR_E, NL_E)의 데이터를 증폭하여 짝수 증폭 데이터(CRE_L, CRE_R)를 생성하고, 정 클록(CLK_OUT)의 비활성화 구간마다 짝수 증폭 데이터(CRE_L, CRE_R)를 래치(latch)하는 짝수 데이터 증폭부(2044), 및 짝수 증폭 데이터(CRE_L, CRE_R)의 전압레벨에 대응하여 짝수 데이터(EVEN_DATA) - 3 * 3 SERIAL BIT로 이루어져 있음 - 의 논리레벨을 결정하기 위한 짝수 데이터 출력부(2046)를 구비한다.

전술한 구성과 같은 본 발명의 실시예에 따른 짝수 데이터 버퍼링부(204)는, 정 클록(CLK_OUT)의 상승 에지(rising edge) 및 부 클록(CLK_OUTB)의 하강 에지(falling edge)에 대응하는 시점마다 짝수 데이터(CRE_L, CRE_R)를 샘플링한다. 또한, 정 클록(CLK_OUT)의 활성화구간 및 부 클록(CLK_OUTB)의 비활성화구간마다 샘플링된 짝수 데이터(CRE_L, CRE_R)를 증폭하고, 정 클록(CLK_OUT)의 비활성화 구간 및 부 클록(CLK_OUTB)의 활성화 구간마다 샘플링된 짝수 데이터(CRE_L, CRE_R)를 래치(latch)한다.

즉, 짝수 데이터 버퍼링부(204)는 정 클록(CLK_OUT)의 토글링 동작에 대응하여 레일투레일 데이터 입력부(202)로부터의 입력 데이터(NLOAD_L, NLOAD_R) 중 짝수 데이터(CRE_L, CRE_R)를 샘플링하는 동작과 샘플링된 짝수 데이터(CRE_L, CRE_R)를 증폭하는 동작이 함께 수행되는 것과 샘플링하고 증폭된 짝수 데이터(CRE_L, CRE_R)를 래치(latch)하는 동작이 수행되는 것이 반복된다.

구체적으로, 짝수 데이터 버퍼링(204)의 구성요소 중 짝수 데이터 샘플링부(2042)는, 정 클록(CLK_OUT)이 비활성화 상태에서 활성화 상태로 천이 - 부 클록(CLK_OUTB)이 활성화 상태에서 비활성화 상태로 천이함 - 하는 것에 응답하여 레일투레일 신호 입력부(202)로부터의 입력 데이터(NLOAD_L, NLOAD_R)를 짝수 데이터 입력단(NR_E, NL_E)으로 제공한다. 반대로, 정 클록(CLK_OUT)이 활성화 상태에서 비활성화 상태로 천이 - 부 클록(CLK_OUTB)이 비활성화 상태에서 활성화 상태로 천이함 - 하는 것에 응답하여 레일투레일 신호 입력부(202)로부터의 입력 데이터(NLOAD_L, NLOAD_R)를 짝수 데이터 입력단(NR_E, NL_E)으로 제공하지 않는다.

그리고, 짝수 데이터 버퍼링(204)의 구성요소 중 짝수 데이터 증폭부(2044)가 샘플링된 짝수 데이터(CRE_L, CRE_R)를 증폭하는 동작과 래치하는 동작을 번갈아 가면서 하는 방법은, 정 클록(CLK_OUT)의 활성화구간 - 부 클록(CLK_OUTB)의 비활성화구간임 - 에서 짝수 증폭 데이터 출력단(CRE_L, CRE_R)의 싱킹(sinking) 전류 패스를 쇼트(short) 시킴으로써 짝수 데이터 입력단(NR_E, NL_E)의 데이터를 증폭하여 짝수 증폭 데이터(CRE_L, CRE_R)를 생성하는 방법을 사용한다. 또한, 정 클록(CLK_OUT)의 비활성화구간 - 부 클록(CLK_OUTB)의 활성화구간임 - 에서 짝수 증폭 데이터 출력단(CRE_L, CRE_R)의 싱킹(sinking) 전류 패스를 오픈(open) 시킴으로써 짝수 증폭 데이터(CRE_L, CRE_R)를 래치하는 방법을 사용한다.

즉, 짝수 데이터 증폭부(2044)는 샘플링된 짝수 데이터(CRE_L, CRE_R)를 증폭하는 동작에서 짝수 증폭 데이터 출력단(CRE_L, CRE_R)의 싱킹(sinking) 전류 패스를 통해 전류가 흘러나가도록 동작함으로써 정상적인 차동 증폭 동작을 수행하게 된다. 이때, 정 짝수 증폭 데이터 출력단(CRE_L)과 부 짝수 증폭 데이터 출력단(CRE_R)은 서로 오픈(open)된 상태를 유지함으로써 차동 증폭 동작이 정상적으로 수행될 수 있도록 한다.

반면, 샘플링되고 증폭된 짝수 데이터(CRE_L, CRE_R)를 래치하는 동작에서는 싱킹(sinking) 전류 패스를 통해 전류가 흘러나가지 못하도록 동작함으로써 이전 차동 증폭 동작에서 증폭되었던 짝수 데이터(CRE_L, CRE_R)가 그 전압레벨을 그대로 유지할 수 있도록 동작한다. 이때, 정 짝수 증폭 데이터 출력단(CRE_L)과 부 짝수 증폭 데이터 출력단(CRE_R)은 서로 쇼트(short)된 상태를 유지함으로써 래치 동작이 정상적으로 수행될 수 있도록 한다.

그리고, 짝수 데이터 버퍼링(204)의 구성요소 중 짝수 데이터 출력부(2046)는, 짝수 데이터 증폭부(2044)가 샘플링된 짝수 데이터(CRE_L, CRE_R)를 증폭하는 동작이 되어 정 짝수 증폭 데이터 출력단(CRE_L)과 부 짝수 증폭 데이터 출력단(CRE_R)이 서로 상반되는 전압레벨을 가질 때, 그에 응답하여 짝수 데이터(EVEN_DATA)의 논리레벨을 결정하게 된다. 반대로, 짝수 데이터 증폭부(2044)가 샘플링되고 증폭된 짝수 데이터(CRE_L, CRE_R)를 래치하는 동작이 되어 정 짝수 증폭 데이터 출력단(CRE_L)과 부 짝수 증폭 데이터 출력단(CRE_R)이 서로 동일한 전압레벨을 가질 때, 그에 응답하여 짝수 데이터(EVEN_DATA)는 이전 증폭구간에서 결정된 논리레벨을 그대로 유지하게 된다.

참고로, 정 짝수 증폭 데이터 출력단(CRE_L)과 부 짝수 증폭 데이터 출력단(CRE_R)이 서로 오픈(open)된 상태가 되어 서로 상반되는 전압레벨을 가질 때에는 짝수 데이터 출력부(2046)에 속한 PMOS 트랜지스터인 'MP15'와 'MP16'의 소스-드레인단에 전류량이 큰 차이를 갖게 되므로 당연히 짝수 데이터(EVEN_DATA)의 논리레벨이 로직'하이'(High) 또는 로직'로우'(Low)로 결정될 수 있게 된다. 하지만, 정 짝수 증폭 데이터 출력단(CRE_L)과 부 짝수 증폭 데이터 출력단(CRE_R)이 서로 쇼트(short)된 상태가 되어 서로 동일한 전압레벨을 가질 때에는 PMOS 트랜지스터인 'MP15'와 'MP16'의 소스-드레인단에 전류량이 동일한 크기가 되므로 짝수 데이터(EVEN_DATA)의 논리레벨을 변동시킬 수 없게 되며 따라서 짝수 데이터(EVEN_DATA)의 논리레벨은 이전 증폭구간에서 결정된 논리레벨을 그대로 유지하게 된다.

물론, 전술한 바와 같은 짝수 데이터 증폭부(2044)가 샘플링되고 증폭된 짝수 데이터(CRE_L, CRE_R)를 래치하는 동작에는 짝수 데이터(EVEN_DATA)의 논리레벨을 강제로 래치시키는 동작이 포함되어 있지 못하므로 그 동작 시간이 너무 오랬동안 지속될 경우 짝수 데이터 출력부(2046)에 속한 PMOS 트랜지스터인 'MP15'와 'MP16'의 소스-드레인단에 전류가 흐르지 않게 되어 짝수 데이터(EVEN_DATA)의 논리레벨이 변동될 수도 있다. 하지만, 이는 정 클록(CLK_OUT)의 주파수가 매우 느린 경우에 발생할 수 있는 현상이며, 본 발명의 실시예가 적용되는 미니 저전압 차동 신호 수신기는 일반적으로 매우 고속의 클록을 사용하여 동작하기 때문에 상기와 같은 문제가 발생할 가능성은 없다고 볼 수 있다.

도 7은 도 4에 도시된 본 발명의 실시예에 따른 데이터 버퍼링부의 구성요소 중 홀수 데이터 버퍼링부를 상세히 도시한 회로도이다.

도 7을 참조하면, 본 발명의 실시예에 따른 데이터 버퍼링부(200)의 구성요소 중 홀수 데이터 버퍼링부(206)는, 부 클록(CLK_OUTB)에 응답하여 레일투레일 신호 입력부(202)로부터 인가되는 직렬화된(6 * 3 SERIAL BIT) 입력 데이터(NLOAD_L, NLOAD_R) 중 홀수번째 비트의 데이터가 홀수 데이터 입력단(NR_O, NL_O)으로 제공되는 것을 온/오프 제어하는 홀수 데이터 샘플링부(2062)와, 부 클록(CLK_OUTB)의 활성화 구간마다 홀수 데이터 입력단(NR_O, NL_O)의 데이터를 증폭하여 홀수 증폭 데이터(CRO_L, CRO_R)를 생성하고, 부 클록(CLK_OUTB)의 비활성화 구간마다 홀수 증폭 데이터(CRO_L, CRO_R)를 래치(latch)하는 홀수 데이터 증폭부(2064), 및 홀수 증폭 데이터(CRO_L, CRO_R)의 전압레벨에 대응하여 홀수 데이터(EVEN_DATA) - 3 * 3 SERIAL BIT로 이루어져 있음 - 의 논리레벨을 결정하기 위한 홀수 데이터 출력부(2066)를 구비한다.

전술한 구성과 같은 본 발명의 실시예에 따른 홀수 데이터 버퍼링부(206)는, 부 클록(CLK_OUTB)의 상승 에지(rising edge) 및 정 클록(CLK_OUT)의 하강 에지(falling edge)에 대응하는 시점마다 홀수 데이터(CRO_L, CRO_R)를 샘플링한다. 또한, 부 클록(CLK_OUTB)의 활성화구간 및 정 클록(CLK_OUT)의 비활성화구간마다 샘플링된 홀수 데이터(CRO_L, CRO_R)를 증폭하고, 부 클록(CLK_OUTB)의 비활성화 구간 및 정 클록(CLK_OUT)의 활성화 구간마다 샘플링된 홀수 데이터(CRO_L, CRO_R)를 래치(latch)한다.

즉, 홀수 데이터 버퍼링부(206)는 부 클록(CLK_OUTB)의 토글링 동작에 대응하여 레일투레일 데이터 입력부(202)로부터의 입력 데이터(NLOAD_L, NLOAD_R) 중 홀수 데이터(CRO_L, CRO_R)를 샘플링하는 동작과 샘플링된 홀수 데이터(CRO_L, CRO_R)를 증폭하는 동작이 함께 수행되는 것과 샘플링하고 증폭된 홀수 데이터(CRO_L, CRO_R)를 래치(latch)하는 동작이 수행되는 것이 반복된다.

구체적으로, 홀수 데이터 버퍼링(206)의 구성요소 중 홀수 데이터 샘플링부(2062)는, 부 클록(CLK_OUTB)이 비활성화 상태에서 활성화 상태로 천이 - 정 클록(CLK_OUT)이 활성화 상태에서 비활성화 상태로 천이함 - 하는 것에 응답하여 레일투레일 신호 입력부(202)로부터의 입력 데이터(NLOAD_L, NLOAD_R)를 홀수 데이터 입력단(NR_O, NL_O)으로 제공한다. 반대로, 부 클록(CLK_OUTB)이 활성화 상태에서 비활성화 상태로 천이 - 정 클록(CLK_OUT)이 비활성화 상태에서 활성화 상태로 천이함 - 하는 것에 응답하여 레일투레일 신호 입력부(202)로부터의 입력 데이터(NLOAD_L, NLOAD_R)를 홀수 데이터 입력단(NR_O, NL_O)으로 제공하지 않는다.

그리고, 홀수 데이터 버퍼링(206)의 구성요소 중 홀수 데이터 증폭부(2064)가 샘플링된 홀수 데이터(CRO_L, CRO_R)를 증폭하는 동작과 래치하는 동작을 번갈아 가면서 하는 방법은, 부 클록(CLK_OUTB)의 활성화구간 - 정 클록(CLK_OUT)의 비활성화구간임 - 에서 홀수 증폭 데이터 출력단(CRO_L, CRO_R)의 싱킹(sinking) 전류 패스를 쇼트(short) 시킴으로써 홀수 데이터 입력단(NR_O, NL_O)의 데이터를 증폭하여 홀수 증폭 데이터(CRO_L, CRO_R)를 생성하는 방법을 사용한다. 또한, 부 클록(CLK_OUTB)의 비활성화구간 - 정 클록(CLK_OUT)의 활성화구간임 - 에서 홀수 증폭 데이터 출력단(CRO_L, CRO_R)의 싱킹(sinking) 전류 패스를 오픈(open) 시킴으로써 홀수 증폭 데이터(CRO_L, CRO_R)를 래치하는 방법을 사용한다.

즉, 홀수 데이터 증폭부(2064)는 샘플링된 홀수 데이터(CRO_L, CRO_R)를 증폭하는 동작에서 홀수 증폭 데이터 출력단(CRO_L, CRO_R)의 싱킹(sinking) 전류 패스를 통해 전류가 흘러나가도록 동작함으로써 정상적인 차동 증폭 동작을 수행하게 된다. 이때, 정 홀수 증폭 데이터 출력단(CRO_L)과 부 홀수 증폭 데이터 출력단(CRO_R)은 서로 오픈(open)된 상태를 유지함으로써 차동 증폭 동작이 정상적으로 수행될 수 있도록 한다.

반면, 샘플링되고 증폭된 홀수 데이터(CRO_L, CRO_R)를 래치하는 동작에서는 싱킹(sinking) 전류 패스를 통해 전류가 흘러나가지 못하도록 동작함으로써 이전 차동 증폭 동작에서 증폭되었던 홀수 데이터(CRO_L, CRO_R)가 그 전압레벨을 그대로 유지할 수 있도록 동작한다. 이때, 정 홀수 증폭 데이터 출력단(CRO_L)과 부 홀수 증폭 데이터 출력단(CRO_R)은 서로 쇼트(short)된 상태를 유지함으로써 래치 동작이 정상적으로 수행될 수 있도록 한다.

그리고, 홀수 데이터 버퍼링(206)의 구성요소 중 홀수 데이터 출력부(2066)는, 홀수 데이터 증폭부(2064)가 샘플링된 홀수 데이터(CRO_L, CRO_R)를 증폭하는 동작이 되어 정 홀수 증폭 데이터 출력단(CRO_L)과 부 홀수 증폭 데이터 출력단(CRO_R)이 서로 상반되는 전압레벨을 가질 때, 그에 응답하여 홀수 데이터(EVEN_DATA)의 논리레벨을 결정하게 된다. 반대로, 홀수 데이터 증폭부(2064)가 샘플링되고 증폭된 홀수 데이터(CRO_L, CRO_R)를 래치하는 동작이 되어 정 홀수 증폭 데이터 출력단(CRO_L)과 부 홀수 증폭 데이터 출력단(CRO_R)이 서로 동일한 전압레벨을 가질 때, 그에 응답하여 홀수 데이터(EVEN_DATA)는 이전 증폭구간에서 결정된 논리레벨을 그대로 유지하게 된다.

참고로, 정 홀수 증폭 데이터 출력단(CRO_L)과 부 홀수 증폭 데이터 출력단(CRO_R)이 서로 오픈(open)된 상태가 되어 서로 상반되는 전압레벨을 가질 때에는 홀수 데이터 출력부(2066)에 속한 PMOS 트랜지스터인 'MP25'와 'MP26'의 소스-드레인단에 전류량이 큰 차이를 갖게 되므로 당연히 홀수 데이터(EVEN_DATA)의 논리레벨이 로직'하이'(High) 또는 로직'로우'(Low)로 결정될 수 있게 된다. 하지만, 정 홀수 증폭 데이터 출력단(CRO_L)과 부 홀수 증폭 데이터 출력단(CRO_R)이 서로 쇼트(short)된 상태가 되어 서로 동일한 전압레벨을 가질 때에는 PMOS 트랜지스터인 'MP25'와 'MP26'의 소스-드레인단에 전류량이 동일한 크기가 되므로 홀수 데이터(EVEN_DATA)의 논리레벨을 변동시킬 수 없게 되며 따라서 홀수 데이터(EVEN_DATA)의 논리레벨은 이전 증폭구간에서 결정된 논리레벨을 그대로 유지하게 된다.

물론, 전술한 바와 같은 홀수 데이터 증폭부(2064)가 샘플링되고 증폭된 홀수 데이터(CRO_L, CRO_R)를 래치하는 동작에는 홀수 데이터(EVEN_DATA)의 논리레벨을 강제로 래치시키는 동작이 포함되어 있지 못하므로 그 동작 시간이 너무 오랬동안 지속될 경우 홀수 데이터 출력부(2066)에 속한 PMOS 트랜지스터인 'MP25'와 'MP26'의 소스-드레인단에 전류가 흐르지 않게 되어 홀수 데이터(EVEN_DATA)의 논리레벨이 변동될 수도 있다. 하지만, 이는 부 클록(CLK_OUTB)의 주파수가 매우 느린 경우에 발생할 수 있는 현상이며, 본 발명의 실시예가 적용되는 미니 저전압 차동 신호 수신기는 일반적으로 매우 고속의 클록을 사용하여 동작하기 때문에 상기와 같은 문제가 발생할 가능성은 없다고 볼 수 있다.

도 8은 도 4에 도시된 본 발명의 실시예에 따른 데이터 버퍼링부의 동작을 설명하기 위해 도시한 타이밍 다이어그램이다.

도 8을 참조하면, 본 발명의 실시예에 따른 데이터 버퍼링부(200)로 입력되는 데이터(DATA_PLUS{8 SERIAL BIT}, DATA_MINUS{8 SERIAL BIT}) 중 'DATA_PLUS{8 SERIAL BIT}'는 '10110010'이고, 'DATA_MINUS{6 SERIAL BIT}'는 '01001101'인 것을 알 수 있다..

이러한 상태에서 데이터 버퍼링부(200)의 구성요소 중 레일투레일 신호 입력부(202)로 인가되는 데이터(INN, INP)는 순차적으로 '10','01','10','10','01','01','10','01'이 될 것이고, 그에 따라 PMOS 타입의 입력부(2024)에서 출력되는 데이터(PLOAD_L, PLOAD_R)는 '10','01','10','10','01','01','10','01'이 되고, 입력 연결부(2026)을 통해 NMOS 타입의 입력부(2022)에서 출력되는 최종 입력 데이터(NLOAD_L, NLOAD_R)는 '01','10','01','01','10','10','01','10'이 된다.

이와 같은 최종 입력 데이터(NLOAD_L, NLOAD_R)는 짝수 데이터 버퍼링부(204)와 홀수 데이터 버퍼링부(206)로 각각 입력된다.

먼저, 짝수 데이터 버퍼링부(204)의 동작을 살펴보면, 짝수 데이터 샘플링부(2042)는 정 클록(CLK_OUT)이 로직'하이'(High)로 활성화되는 구간에서만 최종 입력 데이터(NLOAD_L, NLOAD_R)가 짝수 데이터 입력단(NR_E, NL_E)으로 전달하게 되므로 짝수 증폭 데이터(CRE_L, CRE_R)는 정 클록(CLK_OUT)이 로직'하이'(High)로 활성화되는 구간에서만 특정한 값을 갖는 상황이 되는 것을 알 수 있다.

따라서, 짝수 데이터 증폭부(2044)는, 최종 입력 데이터(NLOAD_L, NLOAD_R)는 '01','10','01','01','10','10','01','10'이지만 그 중 짝수 번째 데이터인 0번째 데이터'01'과 2번째 데이터'01'과 4번째 데이터'10'과 6번째 데이터'01'가 입력될 때에만 증폭동작을 수행하고, 홀수 번째 데이터인 1번째 데이터'10'과 3번째 데이터인'01'과 5번째 데이터인'10'과 7번째 데이터인'10'이 입력될 때에는 입력되는 값과 상관없이 래치동작을 수행하게 된다. 따라서, 짝수 데이터 증폭부(2044)에서 최종으로 출력되는 짝수 증폭 데이터(CRE_L, CRE_R)는 '10', 래치구간 ,'10', 래치구간 ,'01', 래치구간 ,'10', 래치구간이 된다.

이와 같이 짝수 증폭 데이터(CRE_L, CRE_R)의 값이 결정됨에 따라 짝수 데이터 출력부(2046)에서는 짝수 데이터(EVEN_DATA)의 논리레벨을 결정하게 되므로, 짝수 증폭 데이터(CRE_L, CRE_R)의 값이 증폭되는 구간에서는 그에 대응하여 짝수 데이터(EVEN_DATA)의 값이 변경될 수 있지만, 짝수 증폭 데이터(CRE_L, CRE_R)의 값이 래치되는 구간에서는 이전 증폭구간에서 결정된 값을 그대로 유지하는 상태가 된다.

따라서, 짝수 데이터 출력부(2046)에서 출력되는 짝수 데이터(EVEN_DATA)는, 정 클록(CLK_OUT)이 활성화되는 첫 번째 증폭구간에서 로직'하이'(High)로 천이 - 짝수 데이터(EVEN_DATA)의 초기 레벨이 로직'로우'(Low)라고 가정함 - 하고, 정 클록(CLK_OUT)이 비활성화되는 첫 번째 래치구간에서 로직'하이'(High)의 논리레벨 값을 그대로 유지한다. 또한, 정 클록(CLK_OUT)이 활성화되는 두 번째 증폭구간에서 논리레벨 변동없이 그대로 로직'하이'(High)가 되고, 정 클록(CLK_OUT)이 비활성화되는 두 번째 래치구간에서도 로직'하이'(High)의 논리레벨 값을 그대로 유지한다. 그리고, 정 클록(CLK_OUT)이 활성화되는 세 번째 증폭구간에서 로직'로우'(Low)로 천이하고, 정 클록(CLK_OUT)이 비활성화되는 세 번째 래치구간에서 로직'로우'(Low)의 논리레벨 값을 그대로 유지한다. 또한, 정 클록(CLK_OUT)이 활성화되는 네 번째 증폭구간에서 다시 로직'하이'(High)로 천이하고, 정 클록(CLK_OUT)이 비활성화되는 네 번째 래치구간에서 로직'하이'(High)의 논리레벨 값을 그대로 유지한다.

그리고, 홀수 데이터 버퍼링부(206)의 동작을 살펴보면, 홀수 데이터 샘플링부(2062)는 부 클록(CLK_OUTB)이 로직'하이'(High)로 활성화되는 구간에서만 최종 입력 데이터(NLOAD_L, NLOAD_R)가 홀수 데이터 입력단(NR_O, NL_O)으로 전달하게 되므로 홀수 증폭 데이터(CRO_L, CRO_R)는 부 클록(CLK_OUTB)이 로직'하이'(High)로 활성화되는 구간에서만 특정한 값을 갖는 상황이 되는 것을 알 수 있다.

따라서, 홀수 데이터 증폭부(2064)는, 최종 입력 데이터(NLOAD_L, NLOAD_R)는 '01','10','01','01','10','10','01','10'이지만 그 중 홀수 번째 데이터인 1번째 데이터'10'과 3번째 데이터인'01'과 5번째 데이터인'10'과 7번째 데이터인'10'이 입력될 때에만 증폭동작을 수행하고, 짝수 번째 데이터인 0번째 데이터'01'과 2번째 데이터'01'과 4번째 데이터'10'과 6번째 데이터'01'가 입력될 때에는 입력되는 값과 상관없이 래치동작을 수행하게 된다. 따라서, 홀수 데이터 증폭부(2064)에서 최종으로 출력되는 홀수 증폭 데이터(CRO_L, CRO_R)는 래치구간,'10', 래치구간 ,'01', 래치구간 ,'10', 래치구간 ,'10'이 된다.

이와 같이 홀수 증폭 데이터(CRO_L, CRO_R)의 값이 결정됨에 따라 홀수 데이터 출력부(2066)에서는 홀수 데이터(ODD_DATA)의 논리레벨을 결정하게 되므로, 홀수 증폭 데이터(CRO_L, CRO_R)의 값이 증폭되는 구간에서는 그에 대응하여 홀수 데이터(ODD_DATA)의 값이 변경될 수 있지만, 홀수 증폭 데이터(CRO_L, CRO_R)의 값이 래치되는 구간에서는 이전 증폭구간에서 결정된 값을 그대로 유지하는 상태가 된다.

따라서, 홀수 데이터 출력부(2066)에서 출력되는 홀수 데이터(ODD_DATA)는, 부 클록(CLK_OUTB)이 활성화되는 첫 번째 증폭구간에서 논리레벨 변경없이 로직'로우'(Low) - 홀수 데이터(ODD_DATA)의 초기 레벨이 로직'로우'(Low)라고 가정함 - 가 되고, 부 클록(CLK_OUTB)이 비활성화되는 첫 번째 래치구간에서 로직'로우'(Low)의 논리레벨 값을 그대로 유지한다. 또한, 부 클록(CLK_OUTB)이 활성화되는 두 번째 증폭구간에서 로직'하이'(High)로 천이하고, 부 클록(CLK_OUTB)이 비활성화되는 두 번째 래치구간에서 로직'하이'(High)의 논리레벨 값을 그대로 유지한다. 그리고, 부 클록(CLK_OUTB)이 활성화되는 세 번째 증폭구간에서 로직'로우'(Low)로 천이하고, 부 클록(CLK_OUTB)이 비활성화되는 세 번째 래치구간에서 로직'로우'(Low)의 논리레벨 값을 그대로 유지한다. 또한, 부 클록(CLK_OUTB)이 활성화되는 네 번째 증폭구간에서 논리레벨 변경없이 로직'로우'(Low)가 되고, 부 클록(CLK_OUTB)이 비활성화되는 네 번째 래치구간에서 로직'로우'(Low)의 논리레벨 값을 그대로 유지한다.

이상에서 살펴본 바와 같이 본 발명의 실시예를 적용하면, 저전압 차동 신호를 인가받아 버퍼링하는 과정을 통해 그 논리레벨을 판단하고, 전압레벨을 증폭하는 버퍼링 회로 내부에 짝수 데이터와 홀수 데이터를 분별할 수 있는 데이터 샘플링회로가 포함되도록 구성함으로써, 버퍼링 회로에서 버퍼링 동작과 짝수 데이터와 홀수 데이터를 생성하는 직병렬 변환동작이 동시에 수행될 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.

예컨대, 전술한 본 발명의 실시예에서는 정 클록(CLK_OUT)에 대응하여 짝수 데이터 버퍼링부(204)가 동작하고, 부 클록(CLK_OUTB)에 대응하여 홀수 데이터 버퍼링(206)가 동작하는 것으로 설명되었는데, 이는 설명의 편의를 위한 것일 뿐으로써 반드시 한정되는 것은 아니다.

또한, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.

100 : 입력 버퍼링부 120 : 제1 직병렬 변환부
140 : 제2 직병렬 변환부 200 : 데이터 버퍼링부
240 : 직병렬 변환부 202 : 레일투레일 신호 입력부
204 : 짝수 데이터 버퍼링부 206 : 홀수 데이터 버퍼링부
2024 : PMOS 타입의 입력부 2022 : NMOS 타입의 입력부
2026 : 입력 연결부 2042 : 짝수 데이터 샘플링부
2044 : 짝수 데이터 증폭부 2046 : 짝수 데이터 출력부
2062 : 홀수 데이터 샘플링부 2064 : 홀수 데이터 증폭부
2066 : 홀수 데이터 출력부

Claims

정 클록의 활성화구간에서 직렬화된 입력 데이터로부터 짝수 데이터를 샘플링하고 샘플링된 상기 짝수 데이터를 정 짝수 증폭 데이터와 부 짝수 증폭 데이터로 증폭하여 출력하고, 상기 정 클록의 비활성화구간에서 상기 정 짝수 증폭 데이터 및 상기 부 짝수 증폭 데이터를 래치하는 짝수 데이터 버퍼링부; 및
부 클록의 활성화구간에서 상기 직렬화된 입력 데이터로부터 홀수 데이터를 샘플링하고 샘플링된 상기 홀수 데이터를 정 홀수 증폭 데이터와 부 홀수 증폭 데이터로 증폭하여 출력하며, 상기 부 클록의 비활성화구간에서 상기 정 홀수 증폭 데이터 및 상기 부 짝수 증폭 데이터를 래치하는 홀수 데이터 버퍼링부를 구비하고,
상기 정 짝수 증폭 데이터와 상기 부 짝수 증폭 데이터의 전압 레벨에 따라 상기 짝수 데이터의 논리 레벨을 결정하며,
상기 정 홀수 증폭 데이터와 상기 부 홀수 증폭 데이터의 전압 레벨에 따라 상기 홀수 데이터의 논리 레벨을 결정하는 것을 특징으로 하는 반도체 장치의 버퍼링 회로.
제1항에 있어서,
전압레벨 스윙 범위를 감쇄시키지 않은 상태로 상기 직렬화된 입력 데이터를 입력받기 위한 레일투레일 신호 입력부를 더 구비하는 것을 특징으로 하는 반도체 장치의 버퍼링 회로.
제2항에 있어서,
상기 짝수 데이터 버퍼링부는,
상기 정 클록에 응답하여 상기 레일투레일 신호 입력부로부터의 상기 직렬화된 입력 데이터를 짝수 데이터 입력단으로 제공하는 것을 온/오프 제어하는 짝수 데이터 샘플링부;
상기 정 클록의 활성화구간에서 상기 짝수 데이터 입력단으로 제공되는 데이터를 증폭하여 상기 짝수 증폭 데이터를 생성하고, 상기 정 클록의 비활성화구간에서 상기 짝수 증폭 데이터를 래치하는 짝수 데이터 증폭부; 및
상기 짝수 데이터의 논리레벨을 결정하기 위해 정 짝수 출력단과 부 짝수 출력단을 포함하는 짝수 데이터 출력부를 구비하는 것을 특징으로 하는 반도체 장치의 버퍼링 회로.
제3항에 있어서,
상기 홀수 데이터 버퍼링부는,
상기 부 클록에 응답하여 상기 레일투레일 신호 입력부로부터의 상기 직렬화된 입력 데이터를 홀수 데이터 입력단으로 제공하는 것을 온/오프 제어하는 홀수 데이터 샘플링부;
상기 부 클록의 활성화구간에서 상기 홀수 데이터 입력단으로 제공되는 데이터를 증폭하여 상기 홀수 증폭 데이터를 생성하고, 상기 부 클록의 비활성화구간에서 상기 홀수 증폭 데이터를 래치하는 홀수 데이터 증폭부; 및
상기 홀수 데이터의 논리레벨을 결정하기 위해 정 홀수 출력단 및 부 홀수 출력단을 포함하는 홀수 데이터 출력부를 구비하는 것을 특징으로 하는 반도체 장치의 버퍼링 회로.
제4항에 있어서,
상기 짝수 데이터 샘플링부는,
상기 정 클록이 비활성화 상태에서 활성화 상태로 천이 - 상기 부 클록이 활성화 상태에서 비활성화 상태로 천이함 - 하는 것에 응답하여 상기 레일투레일 신호 입력부로부터의 상기 입력 데이터를 상기 짝수 데이터 입력단으로 제공하고,
상기 정 클록이 활성화 상태에서 비활성화 상태로 천이 - 상기 부 클록이 비활성화 상태에서 활성화 상태로 천이함 - 하는 것에 응답하여 상기 레일투레일 신호 입력부로부터의 상기 입력 데이터를 상기 짝수 데이터 입력단으로 제공하지 않는 것을 특징으로 하는 반도체 장치의 버퍼링 회로.
제5항에 있어서,
상기 홀수 데이터 샘플링부는,
상기 부 클록이 비활성화 상태에서 활성화 상태로 천이 - 상기 정 클록이 활성화 상태에서 비활성화 상태로 천이함 - 하는 것에 응답하여 상기 레일투레일 신호 입력부로부터의 상기 입력 데이터를 상기 홀수 데이터 입력단으로 제공하고,
상기 부 클록이 활성화 상태에서 비활성화 상태로 천이 - 상기 정 클록이 비활성화 상태에서 활성화 상태로 천이함 - 하는 것에 응답하여 상기 레일투레일 신호 입력부로부터의 상기 입력 데이터를 상기 홀수 데이터 입력단으로 제공하지 않는 것을 특징으로 하는 반도체 장치의 버퍼링 회로.
제6항에 있어서,
상기 짝수 데이터 증폭부는,
상기 정 클록의 활성화구간 - 상기 부 클록의 비활성화구간임 - 에서 상기 짝수 증폭 데이터 출력단의 싱킹(sinking) 전류 패스를 쇼트(short) 시킴으로써 상기 짝수 데이터 입력단의 데이터를 증폭하여 상기 짝수 증폭 데이터를 생성하고,
상기 정 클록의 비활성화구간 - 상기 부 클록의 활성화구간임 - 에서 상기 짝수 증폭 데이터 출력단의 싱킹(sinking) 전류 패스를 오픈(open) 시킴으로써 상기 짝수 증폭 데이터를 래치하는 것을 특징으로 하는 반도체 장치의 버퍼링 회로.
제7항에 있어서,
상기 홀수 데이터 증폭부는,
상기 부 클록의 활성화구간 - 상기 정 클록의 비활성화구간임 - 에서 상기 홀수 증폭 데이터 출력단의 싱킹(sinking) 전류 패스를 쇼트(short) 시킴으로써 상기 홀수 데이터 입력단의 데이터를 증폭하여 상기 홀수 증폭 데이터를 생성하고,
상기 부 클록의 비활성화구간 - 상기 정 클록의 활성화구간임 - 에서 상기 홀수 증폭 데이터 출력단의 싱킹(sinking) 전류 패스를 오픈(open) 시킴으로써 상기 홀수 증폭 데이터를 래치하는 것을 특징으로 하는 반도체 장치의 버퍼링 회로.
제1항에 있어서,
상기 짝수 데이터 버퍼링부는,
상기 정 클록의 상승 에지 및 상기 부 클록의 하강 에지에 대응하는 시점에서 상기 짝수 데이터를 샘플링하며, 상기 정 클록의 활성화구간 및 상기 부 클록의 비활성화구간 동안 샘플링된 상기 짝수 데이터를 증폭하고,
상기 정 클록의 비활성화 구간 및 상기 부 클록의 활성화 구간동안 샘플링된 상기 짝수 데이터를 래치하는 것을 특징으로 하는 반도체 장치의 버퍼링 회로.
제9항에 있어서,
상기 홀수 데이터 버퍼링부는,
상기 정 클록의 하강 에지 및 상기 부 클록의 상승 에지에 대응하는 시점에서 상기 홀수 데이터를 샘플링하며, 상기 정 클록의 비활성화구간 및 상기 부 클록의 활성화구간 동안 샘플링된 상기 홀수 데이터를 증폭하고,
상기 정 클록의 활성화 구간 및 상기 부 클록의 비활성화 구간동안 샘플링된 상기 홀수 데이터를 래치하는 것을 특징으로 하는 반도체 장치의 버퍼링 회로.
(N * M)개의 비트로 이루어진 입력 데이터를 직렬로 인가받아 정 클록에 대응하는 {(N/2) * M}비트로 이루어진 직렬형태의 짝수 데이터 및 부 클록에 대응하는 {(N/2) * M}비트로 이루어진 직렬형태의 홀수 데이터로 버퍼링하는 데이터 버퍼링부; 및
상기 짝수 및 홀수 데이터를 입력받아 N비트씩 병렬로 변환하여 병렬형태로 이루어진 N개의 출력 데이터 - 각각 M비트의 직렬형태로 이루어짐 - 를 생성하기 위한 데이터 직병렬 변환부를 구비하고
상기 데이터 버퍼링부는,
상기 정 클록의 활성화 구간마다 직렬화된 상기 입력 데이터 중 짝수번째 비트를 순차적으로 샘플링하고 증폭하여 상기 짝수 데이터로서 출력하며, 상기 정 클록의 비활성화 구간마다 이전 활성화 구간에서 샘플링된 상기 짝수 데이터를 래치하는 짝수 데이터 버퍼링부; 및
상기 부 클록의 활성화 구간마다 직렬화된 상기 입력 데이터 중 홀수번째 비트를 순차적으로 샘플링하고 증폭하여 상기 홀수 데이터로서 출력하며, 상기 부 클록의 비활성화 구간마다 이전 활성화 구간에서 샘플링된 상기 홀수 데이터를 래치하는 홀수 데이터 버퍼링부를 구비하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서,
상기 N은 0보다 큰 정수 중 짝수이고,
상기 M은 0보다 큰 정수인 것을 특징으로 하는 반도체 장치.
삭제
제11항에 있어서,
상기 데이터 버퍼링부는,
전압레벨 스윙 범위를 감쇄시키지 않은 상태로 직렬화된 상기 입력 데이터를 입력받기 위한 레일투레일 신호 입력부를 더 구비하는 것을 특징으로 하는 반도체 장치.
제14항에 있어서,
상기 짝수 데이터 버퍼링부는,
상기 정 클록에 응답하여 상기 레일투레일 신호 입력부로부터 인가되는 직렬화된 상기 입력 데이터 중 짝수번째 비트의 데이터가 짝수 데이터 입력단으로 제공되는 것을 온/오프 제어하는 짝수 데이터 샘플링부;
상기 정 클록의 활성화 구간마다 상기 짝수 데이터 입력단의 데이터를 증폭하여 짝수 증폭 데이터를 생성하고, 상기 정 클록의 비활성화 구간마다 상기 짝수 증폭 데이터를 래치하는 짝수 데이터 증폭부; 및
상기 짝수 증폭 데이터의 전압레벨에 대응하여 상기 짝수 데이터의 논리레벨을 결정하기 위한 짝수 데이터 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
제15항에 있어서,
상기 홀수 데이터 버퍼링부는,
상기 부 클록에 응답하여 상기 레일투레일 신호 입력부로부터 인가되는 직렬화된 상기 입력 데이터 중 홀수번째 비트의 데이터가 홀수 데이터 입력단으로 제공되는 것을 온/오프 제어하는 홀수 데이터 샘플링부;
상기 부 클록의 활성화 구간마다 상기 홀수 데이터 입력단의 데이터를 증폭하여 홀수 증폭 데이터를 생성하고, 상기 부 클록의 비활성화 구간마다 상기 홀수 증폭 데이터를 래치하는 홀수 데이터 증폭부; 및
상기 홀수 증폭 데이터의 전압레벨에 대응하여 상기 홀수 데이터의 논리레벨을 결정하기 위한 홀수 데이터 출력부를 구비하는 것을 특징으로 하는 반도체 장치.
제11항에 있어서,
상기 짝수 데이터 버퍼링부는,
상기 정 클록의 상승 에지 및 상기 부 클록의 하강 에지에 대응하는 시점마다 상기 짝수 데이터를 샘플링하며, 상기 정 클록의 활성화구간 및 상기 부 클록의 비활성화구간마다 샘플링된 상기 짝수 데이터를 증폭하고,
상기 정 클록의 비활성화 구간 및 상기 부 클록의 활성화 구간마다 샘플링된 상기 짝수 데이터를 래치하는 것을 특징으로 하는 반도체 장치.
제17항에 있어서,
상기 홀수 데이터 버퍼링부는,
상기 정 클록의 하강 에지 및 상기 부 클록의 상승 에지에 대응하는 시점마다 상기 홀수 데이터를 샘플링하며, 상기 정 클록의 비활성화구간 및 상기 부 클록의 활성화구간마다 샘플링된 상기 홀수 데이터를 증폭하고,
상기 정 클록의 활성화 구간 및 상기 부 클록의 비활성화 구간마다 샘플링된 상기 홀수 데이터를 래치하는 것을 특징으로 하는 반도체 장치.