JP2003188927A - データレシーバ及びデータ受信方法 - Google Patents
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Abstract
(57)【要約】
【課題】 高速でデータを検出する場合に生じる高周波
雑音を減らすために信号積分方式を利用したデータレシ
ーバ及びデータ受信方法を提供する。 【解決手段】 積分増幅回路及び感知増幅回路を備え、
前記積分増幅回路は差動基準信号対と入力データとの差
を積分して増幅して第１差動信号対及び第２差動信号対
を出力し、前記感知増幅回路は前記第１差動信号対の差
及び前記第２差動信号対の差を感知して増幅して前記入
力データを検出する。信号積分方式を利用するデータレ
シーバ及びデータ受信方法によれば、高速でデータを検
出する場合に生じる高周波雑音を減らすことができ、ま
た、二つの基準信号線と一つのデータ線とを通じて入力
される信号を積分増幅してデータを検出するデータレシ
ーバ及びデータ受信方法によれば、圧力、電圧または温
度の変化に鈍感に差動信号方式でデータを高速かつ正確
に検出することができる。
雑音を減らすために信号積分方式を利用したデータレシ
ーバ及びデータ受信方法を提供する。 【解決手段】 積分増幅回路及び感知増幅回路を備え、
前記積分増幅回路は差動基準信号対と入力データとの差
を積分して増幅して第１差動信号対及び第２差動信号対
を出力し、前記感知増幅回路は前記第１差動信号対の差
及び前記第２差動信号対の差を感知して増幅して前記入
力データを検出する。信号積分方式を利用するデータレ
シーバ及びデータ受信方法によれば、高速でデータを検
出する場合に生じる高周波雑音を減らすことができ、ま
た、二つの基準信号線と一つのデータ線とを通じて入力
される信号を積分増幅してデータを検出するデータレシ
ーバ及びデータ受信方法によれば、圧力、電圧または温
度の変化に鈍感に差動信号方式でデータを高速かつ正確
に検出することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
より詳細にはクロック信号に同期して受信された差動基
準信号とデータを積分して受信データを高速で検出でき
るデータレシーバ及びデータ受信法に関する。
より詳細にはクロック信号に同期して受信された差動基
準信号とデータを積分して受信データを高速で検出でき
るデータレシーバ及びデータ受信法に関する。
【０００２】
【従来の技術】半導体素子間でデータを高速で送受信す
るための方法のうちの一つは、データを差動で送受信す
ることである。しかし、この方法は、データを送受信す
るためのデータラインの数が増えるという短所がある。
るための方法のうちの一つは、データを差動で送受信す
ることである。しかし、この方法は、データを送受信す
るためのデータラインの数が増えるという短所がある。
【０００３】図１は、従来の単一基準信号方式を用いる
データレシーバのブロックダイヤグラムである。図２
は、図１の信号レベルを示すタイミングダイヤグラムで
ある。
データレシーバのブロックダイヤグラムである。図２
は、図１の信号レベルを示すタイミングダイヤグラムで
ある。
【０００４】図１及び図２を参照して説明すると、デー
タレシーバ１０は、一つの基準信号ＶＲＥＦを受信する
一つの基準信号線１とＮ個のデータＤＡＴＡ１，ＤＡＴ
Ａ２，．．．，ＤＡＴＡ Ｎを受信するＮ個のデータ線
３，５，．．．，７とを備え、データレシーバ１０は、
基準信号ＶＲＥＦとＮ個のデータＤＡＴＡ１，ＤＡＴＡ
２，．．．，ＤＡＴＡ Ｎのそれぞれとを比較して、受
信されたデータを検出する。
タレシーバ１０は、一つの基準信号ＶＲＥＦを受信する
一つの基準信号線１とＮ個のデータＤＡＴＡ１，ＤＡＴ
Ａ２，．．．，ＤＡＴＡ Ｎを受信するＮ個のデータ線
３，５，．．．，７とを備え、データレシーバ１０は、
基準信号ＶＲＥＦとＮ個のデータＤＡＴＡ１，ＤＡＴＡ
２，．．．，ＤＡＴＡ Ｎのそれぞれとを比較して、受
信されたデータを検出する。
【０００５】しかし、単一基準信号方式を用いるデータ
レシーバ１０は雑音に敏感なので、データを高速に受信
することが難しい。また、データ伝送速度が速くなるほ
ど伝送線の減衰効果のゆえにデータが小さくなるので、
基準信号とデータとの差ＤＤ１も小さくなって受信され
たデータを正確に検出することが難しいという問題点が
ある。
レシーバ１０は雑音に敏感なので、データを高速に受信
することが難しい。また、データ伝送速度が速くなるほ
ど伝送線の減衰効果のゆえにデータが小さくなるので、
基準信号とデータとの差ＤＤ１も小さくなって受信され
たデータを正確に検出することが難しいという問題点が
ある。
【０００６】図３は、従来の差動信号方式を用いるデー
タレシーバのブロックダイヤグラムである。図４は、図
３の信号レベルを示すタイミングダイヤグラムである。
図３及び図４を参照すれば、差動信号方式を用いるレシ
ーバ２０は、２Ｎ個のデータＤＡＴＡｉ，／ＤＡＴＡｉ
（ｉは１ないしＮ）を受信する２Ｎ個のデータ線１１，
１３，．．．，１５，１７を備える。ここで、データＤ
ＡＴＡｉとデータ／ＤＡＴＡｉとは互いに相補的なデー
タである。
タレシーバのブロックダイヤグラムである。図４は、図
３の信号レベルを示すタイミングダイヤグラムである。
図３及び図４を参照すれば、差動信号方式を用いるレシ
ーバ２０は、２Ｎ個のデータＤＡＴＡｉ，／ＤＡＴＡｉ
（ｉは１ないしＮ）を受信する２Ｎ個のデータ線１１，
１３，．．．，１５，１７を備える。ここで、データＤ
ＡＴＡｉとデータ／ＤＡＴＡｉとは互いに相補的なデー
タである。
【０００７】データレシーバ２０に入力される電圧差Ｄ
Ｄ２とデータレシーバ１０に入力される電圧差ＤＤ１と
が同じ場合、データレシーバ２０に入力されるデータＤ
ＡＴＡｉのスイング幅の方が小さいので、データレシー
バ２０の方が高速にデータを受信できる。しかし、デー
タレシーバ２０は、単一基準信号レシーバ１０より概ね
Ｎ本多いデータ線を備えなければならないという問題点
がある。
Ｄ２とデータレシーバ１０に入力される電圧差ＤＤ１と
が同じ場合、データレシーバ２０に入力されるデータＤ
ＡＴＡｉのスイング幅の方が小さいので、データレシー
バ２０の方が高速にデータを受信できる。しかし、デー
タレシーバ２０は、単一基準信号レシーバ１０より概ね
Ｎ本多いデータ線を備えなければならないという問題点
がある。
【０００８】米国特許第６，１６０，４２３号公報に詳
細に記述されたレシーバでは、工程、電圧及び温度の変
化により２つのインバータのトリップポイントが変化さ
れうるので、受信されたデータを正確に検出できないと
いう問題点がある。そして、比較器の出力信号レベルが
小さい場合に、受信されたデータを正確に検出できない
という問題点がある。
細に記述されたレシーバでは、工程、電圧及び温度の変
化により２つのインバータのトリップポイントが変化さ
れうるので、受信されたデータを正確に検出できないと
いう問題点がある。そして、比較器の出力信号レベルが
小さい場合に、受信されたデータを正確に検出できない
という問題点がある。
【０００９】また、高周波領域で動作する場合に、’４
２３号公報に記述されたレシーバは受信されたデータを
正確に検出できないという問題点があり、スイッチのス
イッチング動作時にグリッチが生じうるという問題点も
ある。更に、’４２３号公報に記述されたレシーバは、
排他的論理和（ＸＯＲ）を用いるので、レシーバの全体
的なレイアウト面積が拡大するという問題点もある。
２３号公報に記述されたレシーバは受信されたデータを
正確に検出できないという問題点があり、スイッチのス
イッチング動作時にグリッチが生じうるという問題点も
ある。更に、’４２３号公報に記述されたレシーバは、
排他的論理和（ＸＯＲ）を用いるので、レシーバの全体
的なレイアウト面積が拡大するという問題点もある。
【００１０】［特許文献］米国特許第６，１６０，４２
３号公報
３号公報
【発明が解決しようとする課題】よって、本発明が解決
しようとする技術的な課題は、高速でデータを検出する
場合に生じる高周波雑音を減らすために信号積分方式を
利用したデータレシーバ及びデータ受信方法を提供する
ことである。
しようとする技術的な課題は、高速でデータを検出する
場合に生じる高周波雑音を減らすために信号積分方式を
利用したデータレシーバ及びデータ受信方法を提供する
ことである。
【００１１】そして、もう１つの課題は、二つの基準信
号線と一つのデータ線とを使用して工程、電圧または温
度の変化に鈍く、しかも差動信号方式でデータを高速か
つ正確に検出することができるデータレシーバ及びデー
タ受信方法を提供することである。
号線と一つのデータ線とを使用して工程、電圧または温
度の変化に鈍く、しかも差動信号方式でデータを高速か
つ正確に検出することができるデータレシーバ及びデー
タ受信方法を提供することである。
【００１２】
【課題を解決するための手段】前記技術的課題を達成す
るためのデータレシーバは、積分増幅回路及び感知増幅
回路を備える。前記積分増幅回路は、２つの差動基準信
号の一方と入力データとの差を積分して増幅し、第１差
動信号対及び第２差動信号対を出力し、前記感知増幅回
路は、前記第１差動信号対の差及び前記第２差動信号対
の差を感知して増幅し、前記入力データを検出する。
るためのデータレシーバは、積分増幅回路及び感知増幅
回路を備える。前記積分増幅回路は、２つの差動基準信
号の一方と入力データとの差を積分して増幅し、第１差
動信号対及び第２差動信号対を出力し、前記感知増幅回
路は、前記第１差動信号対の差及び前記第２差動信号対
の差を感知して増幅し、前記入力データを検出する。
【００１３】或いは、データレシーバは、クロック信号
に応答して、第１信号伝送線を通じて入力される第１基
準信号または第２信号伝送線を通じて入力される第２基
準信号と第３信号伝送線を通じて入力されるデータとの
差を積分して増幅し、第１差動信号対及び第２差動信号
対を出力する積分増幅回路、及び、前記クロック信号に
応じて前記第１差動信号対の差及び前記第２差動信号対
の差を感知して増幅して前記入力データを検出する感知
増幅回路を備える。
に応答して、第１信号伝送線を通じて入力される第１基
準信号または第２信号伝送線を通じて入力される第２基
準信号と第３信号伝送線を通じて入力されるデータとの
差を積分して増幅し、第１差動信号対及び第２差動信号
対を出力する積分増幅回路、及び、前記クロック信号に
応じて前記第１差動信号対の差及び前記第２差動信号対
の差を感知して増幅して前記入力データを検出する感知
増幅回路を備える。
【００１４】或いは、データレシーバは、クロック信号
に応答して第１基準信号と入力データとの差を積分して
増幅し、第１差動信号対を出力する第１積分増幅回路
と、前記クロック信号に応答して第２基準信号と前記入
力データとの差を積分して増幅し、第２差動信号対を出
力する第２積分増幅回路と、前記クロック信号に応答し
て前記第１差動信号対の差及び前記第２差動信号対の差
を感知して増幅し、前記入力データを検出する感知増幅
回路とを備え、ここで、前記第１基準信号対及び前記第
２基準信号対は差動信号であることが望ましい。
に応答して第１基準信号と入力データとの差を積分して
増幅し、第１差動信号対を出力する第１積分増幅回路
と、前記クロック信号に応答して第２基準信号と前記入
力データとの差を積分して増幅し、第２差動信号対を出
力する第２積分増幅回路と、前記クロック信号に応答し
て前記第１差動信号対の差及び前記第２差動信号対の差
を感知して増幅し、前記入力データを検出する感知増幅
回路とを備え、ここで、前記第１基準信号対及び前記第
２基準信号対は差動信号であることが望ましい。
【００１５】前記第１基準信号は第１信号伝送線を通じ
て前記第１積分増幅回路の第１入力端に入力され、前記
第２基準信号は第２信号伝送線を通じて前記第２積分増
幅回路の第１入力端に入力され、前記入力データは第３
信号伝送線を通じて前記第１積分増幅回路の第２入力端
及び前記第２積分増幅回路の第２入力端に入力される。
て前記第１積分増幅回路の第１入力端に入力され、前記
第２基準信号は第２信号伝送線を通じて前記第２積分増
幅回路の第１入力端に入力され、前記入力データは第３
信号伝送線を通じて前記第１積分増幅回路の第２入力端
及び前記第２積分増幅回路の第２入力端に入力される。
【００１６】前記第１積分増幅回路は、前記クロック信
号の第１状態に応答して前記第１差動信号対のレベルを
第１電源電圧レベルにプリチャージする第１プリチャー
ジ回路と、前記記クロック信号の第２状態に応答して前
記第１基準信号と前記入力データとの差を積分して増幅
し、前記第１差動信号対を出力する第１増幅回路とを備
える。第２積分増幅回路は、前記クロック信号の前記第
１状態に応答して前記第２差動信号対のレベルを前記第
１電源電圧レベルにプリチャージする第２プレチャージ
回路と、前記クロック信号の前記第２状態に応答して前
記第２基準信号と前記入力データとの差を積分して増幅
し、前記第２差動信号対を出力する第２増幅回路とを備
える。
号の第１状態に応答して前記第１差動信号対のレベルを
第１電源電圧レベルにプリチャージする第１プリチャー
ジ回路と、前記記クロック信号の第２状態に応答して前
記第１基準信号と前記入力データとの差を積分して増幅
し、前記第１差動信号対を出力する第１増幅回路とを備
える。第２積分増幅回路は、前記クロック信号の前記第
１状態に応答して前記第２差動信号対のレベルを前記第
１電源電圧レベルにプリチャージする第２プレチャージ
回路と、前記クロック信号の前記第２状態に応答して前
記第２基準信号と前記入力データとの差を積分して増幅
し、前記第２差動信号対を出力する第２増幅回路とを備
える。
【００１７】前記感知増幅回路は、前記第１差動信号対
の差及び前記第２差動信号対の差を感知して増幅し、第
３差動信号を出力する感知回路と、前記第３差動信号を
ラッチするラッチ回路とを備え、第３差動信号は、前記
クロック信号の第１状態に応答して第１電源電圧レベル
にプリチャージされ、前記クロック信号の第２状態に応
答してＣＭＯＳレベルを有することが望ましい。
の差及び前記第２差動信号対の差を感知して増幅し、第
３差動信号を出力する感知回路と、前記第３差動信号を
ラッチするラッチ回路とを備え、第３差動信号は、前記
クロック信号の第１状態に応答して第１電源電圧レベル
にプリチャージされ、前記クロック信号の第２状態に応
答してＣＭＯＳレベルを有することが望ましい。
【００１８】或いは、データレシーバは、クロック信号
に応答して差動基準信号と入力データとの差を積分して
増幅し、第１差動信号対及び第２差動信号対を出力する
第１積分増幅回路と、前記クロック信号に応答して前記
第１差動信号対の差及び前記第２差動信号対の差を感知
して増幅し、前記入力データのうち奇数番目データを検
出する第１感知増幅回路と、前記クロック信号に応答し
て前記差動基準信号と前記入力データとの差を積分して
増幅し、第３差動信号対及び第４差動信号対を出力する
第２積分増幅回路と、前記クロック信号を反転させた反
転クロック信号に応答して前記第３差動信号対の差及び
前記第４差動信号対の差を感知して増幅し、前記入力デ
ータのうち偶数番号目データを検出する第２感知増幅回
路とを備える。
に応答して差動基準信号と入力データとの差を積分して
増幅し、第１差動信号対及び第２差動信号対を出力する
第１積分増幅回路と、前記クロック信号に応答して前記
第１差動信号対の差及び前記第２差動信号対の差を感知
して増幅し、前記入力データのうち奇数番目データを検
出する第１感知増幅回路と、前記クロック信号に応答し
て前記差動基準信号と前記入力データとの差を積分して
増幅し、第３差動信号対及び第４差動信号対を出力する
第２積分増幅回路と、前記クロック信号を反転させた反
転クロック信号に応答して前記第３差動信号対の差及び
前記第４差動信号対の差を感知して増幅し、前記入力デ
ータのうち偶数番号目データを検出する第２感知増幅回
路とを備える。
【００１９】前記差動基準信号は、直流信号または振動
する信号であり、前記入力データはシングルエンディド
信号であることが望ましい。
する信号であり、前記入力データはシングルエンディド
信号であることが望ましい。
【００２０】前記技術的課題を達成するためのデータ受
信方法は、クロック信号に応答して２つの差動基準信号
の一方と入力データとの差を積分して増幅し、第１差動
信号対及び第２差動信号対を出力する（ａ）段階と、前
記クロック信号に応答して前記第１差動信号対の差及び
前記第２差動信号対の差を感知して増幅し、前記入力デ
ータを検出する（ｂ）段階とを含む。ここで、前記
（ａ）段階は、直流または振動する前記差動基準信号を
受信し、シングルエンディド信号の前記入力データを受
信することが望ましい。
信方法は、クロック信号に応答して２つの差動基準信号
の一方と入力データとの差を積分して増幅し、第１差動
信号対及び第２差動信号対を出力する（ａ）段階と、前
記クロック信号に応答して前記第１差動信号対の差及び
前記第２差動信号対の差を感知して増幅し、前記入力デ
ータを検出する（ｂ）段階とを含む。ここで、前記
（ａ）段階は、直流または振動する前記差動基準信号を
受信し、シングルエンディド信号の前記入力データを受
信することが望ましい。
【００２１】前記（ａ）段階は、前記クロック信号の第
１状態に応答して前記第１及び第２差動信号対のレベル
を第１電源電圧レベルにプリチャージする（ａ１）段階
と、前記クロック信号の第２状態に応答して前記基準信
号と前記入力データとの差を積分して増幅し、前記第１
差動信号対及び前記第２差動信号対を出力する（ａ２）
段階とを含むことが望ましい。
１状態に応答して前記第１及び第２差動信号対のレベル
を第１電源電圧レベルにプリチャージする（ａ１）段階
と、前記クロック信号の第２状態に応答して前記基準信
号と前記入力データとの差を積分して増幅し、前記第１
差動信号対及び前記第２差動信号対を出力する（ａ２）
段階とを含むことが望ましい。
【００２２】前記（ｂ）段階は、前記第１差動信号対の
差及び前記第２差動信号対の差を感知して増幅し、第３
差動信号を出力する（ｂ１）段階と、前記クロック信号
の第１状態に応答して第１電源電圧レベルにプリチャー
ジされ、前記クロック信号の第２状態に応答してＣＭＯ
Ｓレベルを有する前記第３差動信号を出力する（ｂ２）
段階とを含むことが望ましい。
差及び前記第２差動信号対の差を感知して増幅し、第３
差動信号を出力する（ｂ１）段階と、前記クロック信号
の第１状態に応答して第１電源電圧レベルにプリチャー
ジされ、前記クロック信号の第２状態に応答してＣＭＯ
Ｓレベルを有する前記第３差動信号を出力する（ｂ２）
段階とを含むことが望ましい。
【００２３】或いは、データ受信方法は、クロック信号
に応答して第１信号伝送線または第２信号伝送線を通じ
てそれぞれ入力される差動基準信号と第３信号伝送線を
通じて入力されるデータとの差を積分して増幅し、第１
差動信号対及び第２差動信号対を出力する（ａ）段階
と、前記クロック信号に応答して前記第１差動信号対の
差及び前記第２差動信号対の差を感知して増幅し、前記
入力データを検出する（ｂ）段階とを含む。
に応答して第１信号伝送線または第２信号伝送線を通じ
てそれぞれ入力される差動基準信号と第３信号伝送線を
通じて入力されるデータとの差を積分して増幅し、第１
差動信号対及び第２差動信号対を出力する（ａ）段階
と、前記クロック信号に応答して前記第１差動信号対の
差及び前記第２差動信号対の差を感知して増幅し、前記
入力データを検出する（ｂ）段階とを含む。
【００２４】
【発明の実施の形態】以下、添付した図面を参照して本
発明の望ましい実施形態を説明することにより、本発明
を詳細に説明する。各図面に提示された同じ参照符号は
同じ構成要素を示す。
発明の望ましい実施形態を説明することにより、本発明
を詳細に説明する。各図面に提示された同じ参照符号は
同じ構成要素を示す。
【００２５】図５は、本発明の第１実施形態によるデー
タレシーバの回路図を示す。図５には、説明の便宜のた
めに、データＤＡＴＡｉを受信するための一つのデータ
線１０３と差動基準信号対ＶＲＥＦ，／ＶＲＥＦを受信
するための基準信号線対１０１，１０５とを備えるレシ
ーバ１００が示されている。差動基準信号対ＶＲＥＦ，
／ＶＲＥＦは、オシレーティング（振動）する信号また
はＤＣ信号であることが望ましい。
タレシーバの回路図を示す。図５には、説明の便宜のた
めに、データＤＡＴＡｉを受信するための一つのデータ
線１０３と差動基準信号対ＶＲＥＦ，／ＶＲＥＦを受信
するための基準信号線対１０１，１０５とを備えるレシ
ーバ１００が示されている。差動基準信号対ＶＲＥＦ，
／ＶＲＥＦは、オシレーティング（振動）する信号また
はＤＣ信号であることが望ましい。
【００２６】従って、クロック信号に同期して積分信号
方式でＮ（Ｎは自然数、例えばＮ＝１６）個のデータを
同時に高速で正確に受信するデータレシーバは、差動基
準信号対を受信するための二つの基準信号線とＮ個のデ
ータをそれぞれを受信するためのＮ個のデータ線とが必
要であり、Ｎ個のデータを受信するデータレシーバは、
本発明の実施形態に従って容易に実現できる。
方式でＮ（Ｎは自然数、例えばＮ＝１６）個のデータを
同時に高速で正確に受信するデータレシーバは、差動基
準信号対を受信するための二つの基準信号線とＮ個のデ
ータをそれぞれを受信するためのＮ個のデータ線とが必
要であり、Ｎ個のデータを受信するデータレシーバは、
本発明の実施形態に従って容易に実現できる。
【００２７】図５を参照すれば、データレシーバ１００
は、積分増幅回路１１０及び感知増幅回路１３０を備え
る。積分増幅回路１１０は、第１積分増幅回路１１１と
第２積分増幅回路１１５とを備え、感知増幅回路１３０
は、信号演算・感知回路１３１とラッチ・ホールド回路
１３７とを備える。
は、積分増幅回路１１０及び感知増幅回路１３０を備え
る。積分増幅回路１１０は、第１積分増幅回路１１１と
第２積分増幅回路１１５とを備え、感知増幅回路１３０
は、信号演算・感知回路１３１とラッチ・ホールド回路
１３７とを備える。
【００２８】第１積分増幅回路１１１は、クロック信号
ＣＬＫに応答して、信号伝送線１０１を通じて第１入力
端に入力される第１基準信号ＶＲＥＦと信号伝送線１０
３を通じて第２入力端に入力されるデータＤＡＴＡｉと
の差を積分・増幅し、その結果として第１出力信号Ｖ１
Ｐ、第２出力信号Ｖ１Ｎを第１出力端、第２出力端を通
じてそれぞれ信号演算・感知回路１３１に出力する。第
１出力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎは差動信号で
ある。
ＣＬＫに応答して、信号伝送線１０１を通じて第１入力
端に入力される第１基準信号ＶＲＥＦと信号伝送線１０
３を通じて第２入力端に入力されるデータＤＡＴＡｉと
の差を積分・増幅し、その結果として第１出力信号Ｖ１
Ｐ、第２出力信号Ｖ１Ｎを第１出力端、第２出力端を通
じてそれぞれ信号演算・感知回路１３１に出力する。第
１出力信号Ｖ１Ｐ及び第２出力信号Ｖ１Ｎは差動信号で
ある。
【００２９】第２積分増幅回路１１５は、クロック信号
ＣＬＫに応答して、信号伝送線１０３を通じて第３入力
端に入力されるデータＤＡＴＡｉと信号伝送線１０５を
通じて第４入力端に入力される第２基準信号／ＶＲＥＦ
との差を積分・増幅し、その結果として第３出力信号Ｖ
２Ｐ、第４出力信号Ｖ２Ｎを第３出力端、第４出力端を
通じてそれぞれ信号演算・感知回路１３１に出力する。
第３出力信号Ｖ２Ｐ及び第４出力信号Ｖ２Ｎは差動信号
である。
ＣＬＫに応答して、信号伝送線１０３を通じて第３入力
端に入力されるデータＤＡＴＡｉと信号伝送線１０５を
通じて第４入力端に入力される第２基準信号／ＶＲＥＦ
との差を積分・増幅し、その結果として第３出力信号Ｖ
２Ｐ、第４出力信号Ｖ２Ｎを第３出力端、第４出力端を
通じてそれぞれ信号演算・感知回路１３１に出力する。
第３出力信号Ｖ２Ｐ及び第４出力信号Ｖ２Ｎは差動信号
である。
【００３０】信号演算・感知回路１３１は、クロック信
号ＣＬＫに応答して、第１出力信号Ｖ１Ｐと第２出力信
号Ｖ１Ｎとの差及び／又は第３出力信号Ｖ２Ｐと第４出
力信号Ｖ２Ｎとの差を加算、減算とセンシング動作を通
じて検出し、第５出力信号ＶＯＵＴと第６出力信号ＶＯ
ＵＴＢとをラッチ・ホールド回路１３７に出力する。第
５出力信号ＶＯＵＴと第６出力信号ＶＯＵＴＢとは差動
信号であるので、第５出力信号ＶＯＵＴが電源電圧ＶＤ
Ｄレベルを有する場合、第６出力信号ＶＯＵＴＢは接地
電圧ＶＳＳレベルを有することが望ましいが、第５出力
信号ＶＯＵＴ及び第６出力信号ＶＯＵＴＢは必ずしもＣ
ＭＯＳレベルでフルスウィングする必要はない。
号ＣＬＫに応答して、第１出力信号Ｖ１Ｐと第２出力信
号Ｖ１Ｎとの差及び／又は第３出力信号Ｖ２Ｐと第４出
力信号Ｖ２Ｎとの差を加算、減算とセンシング動作を通
じて検出し、第５出力信号ＶＯＵＴと第６出力信号ＶＯ
ＵＴＢとをラッチ・ホールド回路１３７に出力する。第
５出力信号ＶＯＵＴと第６出力信号ＶＯＵＴＢとは差動
信号であるので、第５出力信号ＶＯＵＴが電源電圧ＶＤ
Ｄレベルを有する場合、第６出力信号ＶＯＵＴＢは接地
電圧ＶＳＳレベルを有することが望ましいが、第５出力
信号ＶＯＵＴ及び第６出力信号ＶＯＵＴＢは必ずしもＣ
ＭＯＳレベルでフルスウィングする必要はない。
【００３１】ラッチ・ホールド回路１３７は、第５出力
信号ＶＯＵＴと第６出力信号ＶＯＵＴＢとをラッチ及び
ホールドして第７出力信号Ｑと第８出力信号ＱＢとを出
力する。ここで、第７出力信号Ｑと第８出力信号ＱＢと
は差動信号であってＣＭＯＳレベルでフルスウィングす
ることが望ましい。第７出力信号Ｑは積分増幅回路１１
０に入力されたデータＤＡＴＡｉを検出した信号であ
る。
信号ＶＯＵＴと第６出力信号ＶＯＵＴＢとをラッチ及び
ホールドして第７出力信号Ｑと第８出力信号ＱＢとを出
力する。ここで、第７出力信号Ｑと第８出力信号ＱＢと
は差動信号であってＣＭＯＳレベルでフルスウィングす
ることが望ましい。第７出力信号Ｑは積分増幅回路１１
０に入力されたデータＤＡＴＡｉを検出した信号であ
る。
【００３２】図６は、図５の積分増幅回路１１０に入力
される入力信号のタイミングダイヤグラムである。図６
を参照すれば、積分増幅回路１１０に入力される信号
は、データＤＡＴＡｉ（ｉは１ないし３）と第１基準信
号ＶＲＥＦと第２基準信号／ＶＲＥＦとを含み、データ
ＤＡＴＡ１は第１基準信号ＶＲＥＦと位相及び大きさが
同一であり、データＤＡＴＡ２は第２基準信号／ＶＲＥ
Ｆと位相及び大きさが同一である。
される入力信号のタイミングダイヤグラムである。図６
を参照すれば、積分増幅回路１１０に入力される信号
は、データＤＡＴＡｉ（ｉは１ないし３）と第１基準信
号ＶＲＥＦと第２基準信号／ＶＲＥＦとを含み、データ
ＤＡＴＡ１は第１基準信号ＶＲＥＦと位相及び大きさが
同一であり、データＤＡＴＡ２は第２基準信号／ＶＲＥ
Ｆと位相及び大きさが同一である。
【００３３】図７は、図５の積分増幅回路の回路図を示
す。図７を参照すれば、第１積分増幅回路１１１は、第
１プリチャージ回路１１２と第１増幅回路１１３とを備
える。
す。図７を参照すれば、第１積分増幅回路１１１は、第
１プリチャージ回路１１２と第１増幅回路１１３とを備
える。
【００３４】第１プリチャージ回路１１２の構成は次の
通りである。第１キャパシタＣ１は電源電圧ＶＤＤとノ
ードＮＯＤ１との間に接続され、第２キャパシタＣ３は
電源電圧ＶＤＤとノードＮＯＤ２との間に接続されてい
る。
通りである。第１キャパシタＣ１は電源電圧ＶＤＤとノ
ードＮＯＤ１との間に接続され、第２キャパシタＣ３は
電源電圧ＶＤＤとノードＮＯＤ２との間に接続されてい
る。
【００３５】クロック信号ＣＬＫはＰＭＯＳトランジス
タＰ１ないしＰ３のゲートに入力され、ＰＭＯＳトラン
ジスタＰ１は電源電圧ＶＤＤとノードＮＯＤ１との間に
接続され、ＰＭＯＳトランジスタＰ３は電源電圧ＶＤＤ
とノードＮＯＤ２との間に接続され、ＰＭＯＳトランジ
スタＰ２はノードＮＯＤ１とノードＮＯＤ２との間に接
続されている。例えば、ノードＮＯＤ１とノードＮＯＤ
２とは、クロック信号ＣＬＫの非活性化（例えば、論理
ロー）に応答して電源電圧ＶＤＤレベルにプリチャージ
される。
タＰ１ないしＰ３のゲートに入力され、ＰＭＯＳトラン
ジスタＰ１は電源電圧ＶＤＤとノードＮＯＤ１との間に
接続され、ＰＭＯＳトランジスタＰ３は電源電圧ＶＤＤ
とノードＮＯＤ２との間に接続され、ＰＭＯＳトランジ
スタＰ２はノードＮＯＤ１とノードＮＯＤ２との間に接
続されている。例えば、ノードＮＯＤ１とノードＮＯＤ
２とは、クロック信号ＣＬＫの非活性化（例えば、論理
ロー）に応答して電源電圧ＶＤＤレベルにプリチャージ
される。
【００３６】第１増幅回路１１３の構成は次の通りであ
る。第１基準信号ＶＲＥＦはＮＭＯＳトランジスタＮ１
のゲートに入力され、ＮＭＯＳトランジスタＮ１はノー
ドＮＯＤ１とノードＮＯＤ３との間に接続されている。
データＤＡＴＡｉはＮＭＯＳトランジスタＮ２のゲート
に入力され、ＮＭＯＳトランジスタＮ２はノードＮＯＤ
２とノードＮＯＤ３との間に接続されている。第１電源
１１４は、ノードＮＯＤ３と接地電源ＶＳＳとの間に接
続されている。第１出力信号Ｖ１ＰはノードＮＯＤ２の
出力信号であり、第２出力信号Ｖ１ＮはノードＮＯＤ１
の出力信号である。
る。第１基準信号ＶＲＥＦはＮＭＯＳトランジスタＮ１
のゲートに入力され、ＮＭＯＳトランジスタＮ１はノー
ドＮＯＤ１とノードＮＯＤ３との間に接続されている。
データＤＡＴＡｉはＮＭＯＳトランジスタＮ２のゲート
に入力され、ＮＭＯＳトランジスタＮ２はノードＮＯＤ
２とノードＮＯＤ３との間に接続されている。第１電源
１１４は、ノードＮＯＤ３と接地電源ＶＳＳとの間に接
続されている。第１出力信号Ｖ１ＰはノードＮＯＤ２の
出力信号であり、第２出力信号Ｖ１ＮはノードＮＯＤ１
の出力信号である。
【００３７】第２積分回路１１５は、第２プリチャージ
回路１１６と第２増幅回路１１７とを備える。第２プリ
チャージ回路１１６の構成は次の通りである。第３キャ
パシタＣ５は電源電圧ＶＤＤとノードＮＯＤ５との間に
接続され、第４キャパシタＣ７は電源電圧ＶＤＤとノー
ドＮＯＤ４との間に接続されている。
回路１１６と第２増幅回路１１７とを備える。第２プリ
チャージ回路１１６の構成は次の通りである。第３キャ
パシタＣ５は電源電圧ＶＤＤとノードＮＯＤ５との間に
接続され、第４キャパシタＣ７は電源電圧ＶＤＤとノー
ドＮＯＤ４との間に接続されている。
【００３８】クロック信号ＣＬＫはＰＭＯＳトランジス
タＰ４ないしＰ６のゲートに入力され、ＰＭＯＳトラン
ジスタＰ４は電源電圧ＶＤＤとノードＮＯＤ５との間に
接続され、ＰＭＯＳトランジスタＰ６は電源電圧ＶＤＤ
とノードＮＯＤ４との間に接続され、ＰＭＯＳトランジ
スタＰ５はノードＮＯＤ４とノードＮＯＤ５との間に接
続されている。例えば、ノードＮＯＤ４とノードＮＯＤ
５とは、クロック信号ＣＬＫの非活性化に応答して電源
電圧ＶＤＤレベルにプリチャージされる。
タＰ４ないしＰ６のゲートに入力され、ＰＭＯＳトラン
ジスタＰ４は電源電圧ＶＤＤとノードＮＯＤ５との間に
接続され、ＰＭＯＳトランジスタＰ６は電源電圧ＶＤＤ
とノードＮＯＤ４との間に接続され、ＰＭＯＳトランジ
スタＰ５はノードＮＯＤ４とノードＮＯＤ５との間に接
続されている。例えば、ノードＮＯＤ４とノードＮＯＤ
５とは、クロック信号ＣＬＫの非活性化に応答して電源
電圧ＶＤＤレベルにプリチャージされる。
【００３９】第２増幅回路１１７の構成は次の通りであ
る。第２基準信号／ＶＲＥＦはＮＭＯＳトランジスタＮ
４のゲートに入力され、ＮＭＯＳトランジスタＮ４はノ
ードＮＯＤ４とノードＮＯＤ６との間に接続されてい
る。データＤＡＴＡｉはＮＭＯＳトランジスタＮ３のゲ
ートに入力され、ＮＭＯＳトランジスタＮ３はノードＮ
ＯＤ５とノードＮＯＤ６との間に接続されている。第２
電源１１８はノードＮＯＤ６と接地電源ＶＳＳ間に接続
され、ノードＮＯＤ６の電流を接地電圧ＶＳＳ側にシン
クする。第３出力信号Ｖ２ＰはノードＮＯＤ５の出力信
号であり、第４出力信号Ｖ２ＮはノードＮＯＤ４の出力
信号である。
る。第２基準信号／ＶＲＥＦはＮＭＯＳトランジスタＮ
４のゲートに入力され、ＮＭＯＳトランジスタＮ４はノ
ードＮＯＤ４とノードＮＯＤ６との間に接続されてい
る。データＤＡＴＡｉはＮＭＯＳトランジスタＮ３のゲ
ートに入力され、ＮＭＯＳトランジスタＮ３はノードＮ
ＯＤ５とノードＮＯＤ６との間に接続されている。第２
電源１１８はノードＮＯＤ６と接地電源ＶＳＳ間に接続
され、ノードＮＯＤ６の電流を接地電圧ＶＳＳ側にシン
クする。第３出力信号Ｖ２ＰはノードＮＯＤ５の出力信
号であり、第４出力信号Ｖ２ＮはノードＮＯＤ４の出力
信号である。
【００４０】図６及び７を参照して積分増幅回路の動作
を簡単に説明すれば次の通りである。例えば、第１基準
信号ＶＲＥＦのレベルがデータＤＡＴＡｉの信号レベル
より相対的に高い場合、第１積分増幅回路１１１は、第
１基準信号ＶＲＥＦのレベルとデータＤＡＴＡの信号レ
ベルとの差を積分・増幅し、第２出力信号Ｖ１Ｎと、該
第２出力信号Ｖ１Ｎより相対的に高い信号レベルを有す
る第１出力信号Ｖ１Ｐとを出力する。
を簡単に説明すれば次の通りである。例えば、第１基準
信号ＶＲＥＦのレベルがデータＤＡＴＡｉの信号レベル
より相対的に高い場合、第１積分増幅回路１１１は、第
１基準信号ＶＲＥＦのレベルとデータＤＡＴＡの信号レ
ベルとの差を積分・増幅し、第２出力信号Ｖ１Ｎと、該
第２出力信号Ｖ１Ｎより相対的に高い信号レベルを有す
る第１出力信号Ｖ１Ｐとを出力する。
【００４１】逆に、第１基準信号ＶＲＥＦのレベルがデ
ータＤＡＴＡｉの信号レベルより相対的に低い場合、第
１積分増幅回路１１１は、第１基準信号ＶＲＥＦのレベ
ルとデータＤＡＴＡの信号レベルとの差を積分・増幅
し、第１出力信号Ｖ１Ｐと、該第１出力信号Ｖ１Ｐより
相対的に高い信号レベルを有する第２出力信号Ｖ１Ｎと
を出力する。
ータＤＡＴＡｉの信号レベルより相対的に低い場合、第
１積分増幅回路１１１は、第１基準信号ＶＲＥＦのレベ
ルとデータＤＡＴＡの信号レベルとの差を積分・増幅
し、第１出力信号Ｖ１Ｐと、該第１出力信号Ｖ１Ｐより
相対的に高い信号レベルを有する第２出力信号Ｖ１Ｎと
を出力する。
【００４２】そして、第１基準信号ＶＲＥＦのレベルと
データＤＡＴＡｉの信号レベルとが同じ場合、第１積分
増幅回路１１１の第１出力信号Ｖ１Ｐと第２出力信号Ｖ
１Ｎとは同じ信号レベルになる。
データＤＡＴＡｉの信号レベルとが同じ場合、第１積分
増幅回路１１１の第１出力信号Ｖ１Ｐと第２出力信号Ｖ
１Ｎとは同じ信号レベルになる。
【００４３】また、第２基準信号／ＶＲＥＦのレベルが
データＤＡＴＡｉの信号レベルより相対的に高い場合、
第２積分増幅回路１１５は、第２基準信号／ＶＲＥＦの
レベルとデータＤＡＴＡの信号レベルとの差を積分・増
幅し、第４出力信号Ｖ２Ｎと、該第４出力信号Ｖ２Ｎよ
り相対的に低い信号レベルを有する第３出力信号Ｖ２Ｐ
とを出力する。
データＤＡＴＡｉの信号レベルより相対的に高い場合、
第２積分増幅回路１１５は、第２基準信号／ＶＲＥＦの
レベルとデータＤＡＴＡの信号レベルとの差を積分・増
幅し、第４出力信号Ｖ２Ｎと、該第４出力信号Ｖ２Ｎよ
り相対的に低い信号レベルを有する第３出力信号Ｖ２Ｐ
とを出力する。
【００４４】逆に、第２基準信号／ＶＲＥＦのレベルが
データＤＡＴＡの信号レベルより相対的に低い場合、第
２積分増幅回路１１５は、第２基準信号ＶＲＥＦのレベ
ルとデータＤＡＴＡの信号レベルとの差を積分・増幅
し、第４出力信号Ｖ２Ｎと、該第４出力信号Ｖ２Ｎより
相対的に高い信号レベルを有する第３出力信号Ｖ２Ｐと
を出力する。
データＤＡＴＡの信号レベルより相対的に低い場合、第
２積分増幅回路１１５は、第２基準信号ＶＲＥＦのレベ
ルとデータＤＡＴＡの信号レベルとの差を積分・増幅
し、第４出力信号Ｖ２Ｎと、該第４出力信号Ｖ２Ｎより
相対的に高い信号レベルを有する第３出力信号Ｖ２Ｐと
を出力する。
【００４５】そして、第２基準信号／ＶＲＥＦのレベル
とデータＤＡＴＡの信号レベルとが同じ場合、第２積分
増幅回路１１５の第３出力信号Ｖ１Ｐと第４出力信号Ｖ
１Ｎとは同じ信号レベルになる。
とデータＤＡＴＡの信号レベルとが同じ場合、第２積分
増幅回路１１５の第３出力信号Ｖ１Ｐと第４出力信号Ｖ
１Ｎとは同じ信号レベルになる。
【００４６】図８は、図５の信号演算及び感知回路の回
路図を示す。図８を参照すれば、信号演算・感知回路１
３１は、プリチャージ回路１３３と感知回路１３５とを
備える。
路図を示す。図８を参照すれば、信号演算・感知回路１
３１は、プリチャージ回路１３３と感知回路１３５とを
備える。
【００４７】プリチャージ回路１３３の構成は次の通り
である。クロック信号ＣＬＫはＰＭＯＳトランジスタＰ
１１，Ｐ１４のゲートに入力され、ＰＭＯＳトランジス
タＰ１１，Ｐ１２はともに電源電圧ＶＤＤとノードＮＯ
Ｄ１１との間に接続され、ＰＭＯＳトランジスタＰ１
３，Ｐ１４はともに電源電圧ＶＤＤとノードＮＯＤ１２
との間にそれぞれ接続されている。
である。クロック信号ＣＬＫはＰＭＯＳトランジスタＰ
１１，Ｐ１４のゲートに入力され、ＰＭＯＳトランジス
タＰ１１，Ｐ１２はともに電源電圧ＶＤＤとノードＮＯ
Ｄ１１との間に接続され、ＰＭＯＳトランジスタＰ１
３，Ｐ１４はともに電源電圧ＶＤＤとノードＮＯＤ１２
との間にそれぞれ接続されている。
【００４８】そして、トランジスタＰ１２のゲートはノ
ードＮＯＤ１２に接続され、ＰＭＯＳトランジスタＰ１
３のゲートはノードＮＯＤ１１に接続され、ＰＭＯＳト
ランジスタＰ１５はノードＮＯＤ１１とノードＮＯＤ１
２との間に接続されている。
ードＮＯＤ１２に接続され、ＰＭＯＳトランジスタＰ１
３のゲートはノードＮＯＤ１１に接続され、ＰＭＯＳト
ランジスタＰ１５はノードＮＯＤ１１とノードＮＯＤ１
２との間に接続されている。
【００４９】直列に接続されたＮＭＯＳトランジスタＮ
１１，Ｎ１７はノードＮＯＤ１１と接地電圧ＶＳＳとの
間に接続され、ＮＭＯＳトランジスタＮ１１のゲートは
ノードＮＯＤ１２に接続され、ＮＭＯＳトランジスタＮ
１７のゲートにはクロック信号ＣＬＫが入力される。そ
して、直列に接続されたＮＭＯＳトランジスタＮ１２，
Ｎ２２はノードＮＯＤ１２と接地電圧ＶＳＳとの間に接
続され、ＮＭＯＳトランジスタＮ１２のゲートはノード
ＮＯＤ１１に接続され、ＮＭＯＳトランジスタＮ２２の
ゲートにはクロック信号ＣＬＫが入力される。
１１，Ｎ１７はノードＮＯＤ１１と接地電圧ＶＳＳとの
間に接続され、ＮＭＯＳトランジスタＮ１１のゲートは
ノードＮＯＤ１２に接続され、ＮＭＯＳトランジスタＮ
１７のゲートにはクロック信号ＣＬＫが入力される。そ
して、直列に接続されたＮＭＯＳトランジスタＮ１２，
Ｎ２２はノードＮＯＤ１２と接地電圧ＶＳＳとの間に接
続され、ＮＭＯＳトランジスタＮ１２のゲートはノード
ＮＯＤ１１に接続され、ＮＭＯＳトランジスタＮ２２の
ゲートにはクロック信号ＣＬＫが入力される。
【００５０】第５出力信号ＶＯＵＴはノードＮＯＤ１１
の出力信号であり、第６出力信号ＶＯＵＴＢはノードＮ
ＯＤ１２の出力信号である。例えば、プリチャージ回路
１３３は、クロック信号ＣＬＫの非活性化に応答して、
ノードＮＯＤ１１とノードＮＯＤ１２とを電源電圧ＶＤ
Ｄレベルにプリチャージする。
の出力信号であり、第６出力信号ＶＯＵＴＢはノードＮ
ＯＤ１２の出力信号である。例えば、プリチャージ回路
１３３は、クロック信号ＣＬＫの非活性化に応答して、
ノードＮＯＤ１１とノードＮＯＤ１２とを電源電圧ＶＤ
Ｄレベルにプリチャージする。
【００５１】感知回路１３５の構成は次の通りである。
直列に接続されたＮＭＯＳトランジスタＮ１３，Ｎ１８
はノードＮＯＤ１１とノードＮＯＤ１３との間に接続さ
れ、ＮＭＯＳトランジスタＮ１３のゲートには第１出力
信号Ｖ１Ｐが入力され、ＮＭＯＳトランジスタＮ１８の
ゲートにはクロック信号ＣＬＫが入力される。また、直
列に接続されたＮＭＯＳトランジスタＮ１４，Ｎ１９は
ノードＮＯＤ１２とノードＮＯＤ１３との間に接続さ
れ、ＮＭＯＳトランジスタＮ１４のゲートには第３出力
信号Ｖ２Ｐが入力され、ＮＭＯＳトランジスタＮ１９の
ゲートにはクロック信号ＣＬＫが入力される。
直列に接続されたＮＭＯＳトランジスタＮ１３，Ｎ１８
はノードＮＯＤ１１とノードＮＯＤ１３との間に接続さ
れ、ＮＭＯＳトランジスタＮ１３のゲートには第１出力
信号Ｖ１Ｐが入力され、ＮＭＯＳトランジスタＮ１８の
ゲートにはクロック信号ＣＬＫが入力される。また、直
列に接続されたＮＭＯＳトランジスタＮ１４，Ｎ１９は
ノードＮＯＤ１２とノードＮＯＤ１３との間に接続さ
れ、ＮＭＯＳトランジスタＮ１４のゲートには第３出力
信号Ｖ２Ｐが入力され、ＮＭＯＳトランジスタＮ１９の
ゲートにはクロック信号ＣＬＫが入力される。
【００５２】そして、直列に接続されたＮＭＯＳトラン
ジスタＮ１６，Ｎ２１はノードＮＯＤ１２とノードＮＯ
Ｄ１４との間に接続され、ＮＭＯＳトランジスタＮ１６
のゲートには第２出力信号Ｖ１Ｎが入力され、ＮＭＯＳ
トランジスタＮ２１のゲートにはクロック信号ＣＬＫが
入力される。また、直列に接続されたＮＭＯＳトランジ
スタＮ１５，Ｎ２０はノードＮＯＤ１１とノードＮＯＤ
１４との間に接続され、ＮＭＯＳトランジスタＮ１５の
ゲートには第４出力信号Ｖ２Ｎが入力され、ＮＭＯＳト
ランジスタＮ２０のゲートにはクロック信号ＣＬＫが入
力される。
ジスタＮ１６，Ｎ２１はノードＮＯＤ１２とノードＮＯ
Ｄ１４との間に接続され、ＮＭＯＳトランジスタＮ１６
のゲートには第２出力信号Ｖ１Ｎが入力され、ＮＭＯＳ
トランジスタＮ２１のゲートにはクロック信号ＣＬＫが
入力される。また、直列に接続されたＮＭＯＳトランジ
スタＮ１５，Ｎ２０はノードＮＯＤ１１とノードＮＯＤ
１４との間に接続され、ＮＭＯＳトランジスタＮ１５の
ゲートには第４出力信号Ｖ２Ｎが入力され、ＮＭＯＳト
ランジスタＮ２０のゲートにはクロック信号ＣＬＫが入
力される。
【００５３】ＮＭＯＳトランジスタＮ２３はノードＮＯ
Ｄ１３と接地電源ＶＳＳとの間に接続され、バイアスＢ
ＩＡＳがＮＭＯＳトランジスタＮ２３のゲートに入力さ
れる。また、ＮＭＯＳトランジスタＮ２４はノードＮＯ
Ｄ１４と接地電源ＶＳＳとの間に接続され、バイアスＢ
ＩＡＳがＮＭＯＳトランジスタＮ２４のゲートに入力さ
れる。ＮＭＯＳトランジスタＮ２３，Ｎ２４は所定の電
流源として機能する。
Ｄ１３と接地電源ＶＳＳとの間に接続され、バイアスＢ
ＩＡＳがＮＭＯＳトランジスタＮ２３のゲートに入力さ
れる。また、ＮＭＯＳトランジスタＮ２４はノードＮＯ
Ｄ１４と接地電源ＶＳＳとの間に接続され、バイアスＢ
ＩＡＳがＮＭＯＳトランジスタＮ２４のゲートに入力さ
れる。ＮＭＯＳトランジスタＮ２３，Ｎ２４は所定の電
流源として機能する。
【００５４】図９は、図５のラッチ・ホールド回路の回
路図を示す。ラッチ・ホールド回路１３７の構成は次の
通りである。第５出力信号ＶＯＵＴはインバータＩＮ２
に入力され、インバータＩＮ２の出力端ＮＯＤ３３はＮ
ＭＯＳトランジスタＮ３３のゲートと接続されている。
そして、第６出力信号ＶＯＵＴＢはインバータＩＮ１に
入力され、インバータＩＮ１の出力端ＮＯＤ３１はＮＭ
ＯＳトランジスタＮ３４のゲートと接続されている。
路図を示す。ラッチ・ホールド回路１３７の構成は次の
通りである。第５出力信号ＶＯＵＴはインバータＩＮ２
に入力され、インバータＩＮ２の出力端ＮＯＤ３３はＮ
ＭＯＳトランジスタＮ３３のゲートと接続されている。
そして、第６出力信号ＶＯＵＴＢはインバータＩＮ１に
入力され、インバータＩＮ１の出力端ＮＯＤ３１はＮＭ
ＯＳトランジスタＮ３４のゲートと接続されている。
【００５５】インバータＩＮ３はノードＮＯＤ３１とＰ
ＭＯＳトランジスタＰ３１のゲートとの間に接続され、
インバータＩＮ４はノードＮＯＤ３３とＰＭＯＳトラン
ジスタＰ３２のゲートとの間に接続されている。そし
て、ＰＭＯＳトランジスタＰ３１，Ｐ３３はともに電源
電圧ＶＤＤとノードＮＯＤ３５との間に接続され、ＮＭ
ＯＳトランジスタＮ３１，Ｎ３３はともにノードＮＯＤ
３５と接地電圧ＶＳＳとの間に接続されている。ＰＭＯ
ＳトランジスタＰ３３とＮＭＯＳトランジスタＮ３１の
ゲートはノードＮＯＤ３７に接続されている。
ＭＯＳトランジスタＰ３１のゲートとの間に接続され、
インバータＩＮ４はノードＮＯＤ３３とＰＭＯＳトラン
ジスタＰ３２のゲートとの間に接続されている。そし
て、ＰＭＯＳトランジスタＰ３１，Ｐ３３はともに電源
電圧ＶＤＤとノードＮＯＤ３５との間に接続され、ＮＭ
ＯＳトランジスタＮ３１，Ｎ３３はともにノードＮＯＤ
３５と接地電圧ＶＳＳとの間に接続されている。ＰＭＯ
ＳトランジスタＰ３３とＮＭＯＳトランジスタＮ３１の
ゲートはノードＮＯＤ３７に接続されている。
【００５６】ＰＭＯＳトランジスタＰ３２，Ｐ３４はと
もに電源電圧ＶＤＤとノードＮＯＤ３７との間に接続さ
れ、ＮＭＯＳトランジスタＮ３２，Ｎ３４はともにノー
ドＮＯＤ３７と接地電圧ＶＳＳとの間に接続されてい
る。ＰＭＯＳトランジスタＰ３４とＮＭＯＳトランジス
タＮ３２のゲートはノードＮＯＤ３５に接続されてい
る。第７出力信号ＱはノードＮＯＤ３５の出力信号であ
り、第８出力信号ＱＢはノードＮＯＤ３７の出力信号で
ある。また、第７出力信号Ｑと第８出力信号ＱＢは互い
に相補的な信号であり、ラッチ・ホールド回路１３７の
出力信号Ｑ，ＱＢは完全なＣＭＯＳデジタル信号であ
る。
もに電源電圧ＶＤＤとノードＮＯＤ３７との間に接続さ
れ、ＮＭＯＳトランジスタＮ３２，Ｎ３４はともにノー
ドＮＯＤ３７と接地電圧ＶＳＳとの間に接続されてい
る。ＰＭＯＳトランジスタＰ３４とＮＭＯＳトランジス
タＮ３２のゲートはノードＮＯＤ３５に接続されてい
る。第７出力信号ＱはノードＮＯＤ３５の出力信号であ
り、第８出力信号ＱＢはノードＮＯＤ３７の出力信号で
ある。また、第７出力信号Ｑと第８出力信号ＱＢは互い
に相補的な信号であり、ラッチ・ホールド回路１３７の
出力信号Ｑ，ＱＢは完全なＣＭＯＳデジタル信号であ
る。
【００５７】以下、図６ないし図９を参照して本発明の
一実施形態によるデータレシーバ１００の動作を詳細に
説明する。ここで、図７のノードＮＯＤ４及びノードＮ
ＯＤ５の電圧と、図８のノードＮＯＤ１１及びノードＮ
ＯＤ１２の電圧は、クロック信号ＣＬＫの非活性化に応
答して電源電圧ＶＤＤレベルにプリチャージされている
と仮定する。以下、第１、第２基準信号ＶＲＥＦ，／Ｖ
ＲＥＦを第１、第２基準電圧と表現する。
一実施形態によるデータレシーバ１００の動作を詳細に
説明する。ここで、図７のノードＮＯＤ４及びノードＮ
ＯＤ５の電圧と、図８のノードＮＯＤ１１及びノードＮ
ＯＤ１２の電圧は、クロック信号ＣＬＫの非活性化に応
答して電源電圧ＶＤＤレベルにプリチャージされている
と仮定する。以下、第１、第２基準信号ＶＲＥＦ，／Ｖ
ＲＥＦを第１、第２基準電圧と表現する。
【００５８】まず、図６の区間Ｔ１において、論理「ロ
ー」であるデータＤＡＴＡ１がデータレシーバ１００に
より検出される動作を説明する。データＤＡＴＡ１と第
１基準電圧ＶＲＥＦとの差は、データＤＡＴＡ１と第２
基準電圧／ＶＲＥＦとの差より小さい。従って、クロッ
ク信号ＣＬＫが活性化（例えば、論理ハイ）されると、
図７の第２積分増幅回路１１５が第１積分増幅回路１１
１よりも支配的に動作するので、第２積分増幅回路１１
５がデータＤＡＴＡ１と第２基準電圧／ＶＲＥＦとの差
を積分増幅し、その差に相当する第３出力信号Ｖ２Ｐと
第４出力信号Ｖ２Ｎとを出力する。
ー」であるデータＤＡＴＡ１がデータレシーバ１００に
より検出される動作を説明する。データＤＡＴＡ１と第
１基準電圧ＶＲＥＦとの差は、データＤＡＴＡ１と第２
基準電圧／ＶＲＥＦとの差より小さい。従って、クロッ
ク信号ＣＬＫが活性化（例えば、論理ハイ）されると、
図７の第２積分増幅回路１１５が第１積分増幅回路１１
１よりも支配的に動作するので、第２積分増幅回路１１
５がデータＤＡＴＡ１と第２基準電圧／ＶＲＥＦとの差
を積分増幅し、その差に相当する第３出力信号Ｖ２Ｐと
第４出力信号Ｖ２Ｎとを出力する。
【００５９】すなわち、図７の第２増幅回路１１７は、
第２基準電圧／ＶＲＥＦとデータＤＡＴＡ１とを受信し
てそれらの差を積分増幅し、その差に相当する第３出力
信号Ｖ２Ｐと第４出力信号Ｖ２Ｎとを出力する。この場
合、第３出力信号Ｖ２Ｐレベルは第４出力信号Ｖ２Ｎレ
ベルより低い。
第２基準電圧／ＶＲＥＦとデータＤＡＴＡ１とを受信し
てそれらの差を積分増幅し、その差に相当する第３出力
信号Ｖ２Ｐと第４出力信号Ｖ２Ｎとを出力する。この場
合、第３出力信号Ｖ２Ｐレベルは第４出力信号Ｖ２Ｎレ
ベルより低い。
【００６０】そして、図８の感知回路１３５は、クロッ
ク信号ＣＬＫ及びバイアスＢＩＡＳが活性化されると、
第３出力信号Ｖ２Ｐと第４出力信号Ｖ２Ｎとに応じて電
源電圧ＶＤＤレベルを有する第６出力信号ＶＯＵＴＢと
接地電源ＶＳＳレベルを有する第５出力信号ＶＯＵＴと
を出力する。第５出力信号ＶＯＵＴと第６出力信号ＶＯ
ＵＴＢとは差動信号であって完全なＣＭＯＳレベルを有
し得ない。
ク信号ＣＬＫ及びバイアスＢＩＡＳが活性化されると、
第３出力信号Ｖ２Ｐと第４出力信号Ｖ２Ｎとに応じて電
源電圧ＶＤＤレベルを有する第６出力信号ＶＯＵＴＢと
接地電源ＶＳＳレベルを有する第５出力信号ＶＯＵＴと
を出力する。第５出力信号ＶＯＵＴと第６出力信号ＶＯ
ＵＴＢとは差動信号であって完全なＣＭＯＳレベルを有
し得ない。
【００６１】図９のラッチ・ホールド回路１３７のＮＭ
ＯＳトランジスタＮ３３は、インバータＩＮ２により反
転された第５出力信号ＶＯＵＴに応じてターンオンされ
るので、ノードＮＯＤ３５の出力信号Ｑは論理「ロー」
になる。従って、論理「ロー」であるデータＤＡＴＡ１
がデータレシーバ１００により論理「ロー」と検出され
る。すなわち、感知増幅回路１３０は、第２基準電圧／
ＶＲＥＦとデータＤＡＴＡ１とを受信し、それらを加
算、減算、センシング及びラッチして、入力されたデー
タＤＡＴＡ１を検出する。
ＯＳトランジスタＮ３３は、インバータＩＮ２により反
転された第５出力信号ＶＯＵＴに応じてターンオンされ
るので、ノードＮＯＤ３５の出力信号Ｑは論理「ロー」
になる。従って、論理「ロー」であるデータＤＡＴＡ１
がデータレシーバ１００により論理「ロー」と検出され
る。すなわち、感知増幅回路１３０は、第２基準電圧／
ＶＲＥＦとデータＤＡＴＡ１とを受信し、それらを加
算、減算、センシング及びラッチして、入力されたデー
タＤＡＴＡ１を検出する。
【００６２】次に、図６の区間Ｔ１において、論理「ハ
イ」であるデータＤＡＴＡ２がデータレシーバ１００に
より検出される動作を説明する。データＤＡＴＡ２と第
１基準電圧ＶＲＥＦとの差は、データＤＡＴＡ２と第２
基準電圧／ＶＲＥＦとの差より大きい。従って、クロッ
ク信号ＣＬＫが活性化されると、図７の第１積分増幅回
路１１１が第２積分増幅回路１１５よりも支配的に動作
する。
イ」であるデータＤＡＴＡ２がデータレシーバ１００に
より検出される動作を説明する。データＤＡＴＡ２と第
１基準電圧ＶＲＥＦとの差は、データＤＡＴＡ２と第２
基準電圧／ＶＲＥＦとの差より大きい。従って、クロッ
ク信号ＣＬＫが活性化されると、図７の第１積分増幅回
路１１１が第２積分増幅回路１１５よりも支配的に動作
する。
【００６３】図７の第１増幅回路１１３は、第１基準電
圧ＶＲＥＦとデータＤＡＴＡ２とを受信してそれらの差
を積分増幅し、それらの差に相当する第１出力信号Ｖ１
Ｐと第２出力信号Ｖ１Ｎとをそれぞれ出力する。この場
合、第１出力信号Ｖ１Ｐのレベルは第２出力信号Ｖ１Ｎ
のレベルより低い。
圧ＶＲＥＦとデータＤＡＴＡ２とを受信してそれらの差
を積分増幅し、それらの差に相当する第１出力信号Ｖ１
Ｐと第２出力信号Ｖ１Ｎとをそれぞれ出力する。この場
合、第１出力信号Ｖ１Ｐのレベルは第２出力信号Ｖ１Ｎ
のレベルより低い。
【００６４】図８の感知回路１３５は、クロック信号Ｃ
ＬＫ及びバイアスＢＩＡＳが活性化されると、第１出力
信号Ｖ１Ｐと第２出力信号Ｖ１Ｎとに応じて電源電圧Ｖ
ＤＤレベルを有する第５出力信号ＶＯＵＴと接地電源Ｖ
ＳＳレベルを有する第６出力信号ＶＯＵＴＢとを出力す
ることが望ましいが、第５出力信号ＶＯＵＴと第６出力
信号ＶＯＵＴＢとがフルスウィングをしない場合もあ
る。従って、第５出力信号ＶＯＵＴが電源電圧ＶＤＤレ
ベルより低いレベルを有し、第６出力信号ＶＯＵＴＢが
接地電源ＶＳＳレベルより高いレベルを有する場合もあ
りうる。第５出力信号ＶＯＵＴと第６出力信号ＶＯＵＴ
Ｂとは、差動信号であることが望ましい。
ＬＫ及びバイアスＢＩＡＳが活性化されると、第１出力
信号Ｖ１Ｐと第２出力信号Ｖ１Ｎとに応じて電源電圧Ｖ
ＤＤレベルを有する第５出力信号ＶＯＵＴと接地電源Ｖ
ＳＳレベルを有する第６出力信号ＶＯＵＴＢとを出力す
ることが望ましいが、第５出力信号ＶＯＵＴと第６出力
信号ＶＯＵＴＢとがフルスウィングをしない場合もあ
る。従って、第５出力信号ＶＯＵＴが電源電圧ＶＤＤレ
ベルより低いレベルを有し、第６出力信号ＶＯＵＴＢが
接地電源ＶＳＳレベルより高いレベルを有する場合もあ
りうる。第５出力信号ＶＯＵＴと第６出力信号ＶＯＵＴ
Ｂとは、差動信号であることが望ましい。
【００６５】図９のラッチ・ホールド回路１３７のＮＭ
ＯＳトランジスタＮ３４は、インバータＩＮ１により反
転された第６出力信号ＶＯＵＴＢに応じてターンオンさ
れるので、ノードＮＯＤ３７の出力信号ＱＢは論理「ロ
ー」になる。しかし、ＰＭＯＳトランジスタＰ３１は第
６出力信号ＶＯＵＴＢによりターンオンされるので、ノ
ードＮＯＤ３５の出力信号Ｑは論理「ハイ」となる。ラ
ッチ・ホールド回路１３７の出力信号Ｑ，ＱＢは完全な
ＣＭＯＳデジタル信号であるので、論理「ハイ」である
データＤＡＴＡ２がデータレシーバ１００により論理
「ハイ」と検出される。
ＯＳトランジスタＮ３４は、インバータＩＮ１により反
転された第６出力信号ＶＯＵＴＢに応じてターンオンさ
れるので、ノードＮＯＤ３７の出力信号ＱＢは論理「ロ
ー」になる。しかし、ＰＭＯＳトランジスタＰ３１は第
６出力信号ＶＯＵＴＢによりターンオンされるので、ノ
ードＮＯＤ３５の出力信号Ｑは論理「ハイ」となる。ラ
ッチ・ホールド回路１３７の出力信号Ｑ，ＱＢは完全な
ＣＭＯＳデジタル信号であるので、論理「ハイ」である
データＤＡＴＡ２がデータレシーバ１００により論理
「ハイ」と検出される。
【００６６】図６の区間Ｔ１において、論理「ハイ」で
あるデータＤＡＴＡ３がデータレシーバ１００により検
出される動作は、データＤＡＴＡ２がデータレシーバ１
００により検出される動作と同一なので、論理「ハイ」
であるデータＤＡＴＡ３を検出する動作については省略
する。
あるデータＤＡＴＡ３がデータレシーバ１００により検
出される動作は、データＤＡＴＡ２がデータレシーバ１
００により検出される動作と同一なので、論理「ハイ」
であるデータＤＡＴＡ３を検出する動作については省略
する。
【００６７】図６の区間Ｔ２において、論理「ハイ」で
あるデータＤＡＴＡ１とデータＤＡＴＡ３とがデータレ
シーバ１００により検出される動作を説明する。図７を
参照すれば、第２増幅回路１１７が第１増幅回路１１３
よりも支配的に動作して第２増幅回路１１７の第３出力
信号Ｖ２Ｐのレベルが第４出力信号Ｖ２Ｎのレベルより
高い。
あるデータＤＡＴＡ１とデータＤＡＴＡ３とがデータレ
シーバ１００により検出される動作を説明する。図７を
参照すれば、第２増幅回路１１７が第１増幅回路１１３
よりも支配的に動作して第２増幅回路１１７の第３出力
信号Ｖ２Ｐのレベルが第４出力信号Ｖ２Ｎのレベルより
高い。
【００６８】従って、図８の第６出力信号ＶＯＵＴＢは
トランジスタＮ１４に入力される第３出力信号Ｖ２Ｐに
応じて接地電圧ＶＳＳレベルにプルダウンされ、第５出
力信号ＶＯＵＴはトランジスタＰ１２により電源電圧Ｖ
ＤＤレベルを維持することが望ましい。しかし、第５出
力信号ＶＯＵＴと第６出力信号ＶＯＵＴＢはフルスウィ
ングしないこともある。
トランジスタＮ１４に入力される第３出力信号Ｖ２Ｐに
応じて接地電圧ＶＳＳレベルにプルダウンされ、第５出
力信号ＶＯＵＴはトランジスタＰ１２により電源電圧Ｖ
ＤＤレベルを維持することが望ましい。しかし、第５出
力信号ＶＯＵＴと第６出力信号ＶＯＵＴＢはフルスウィ
ングしないこともある。
【００６９】結局、信号演算・感知回路１３１は、電源
電圧ＶＤＤレベルを有する第５出力信号ＶＯＵＴと接地
電圧ＶＳＳレベルを有する第６出力信号ＶＯＵＴＢとを
ラッチ・ホールド回路１３７にそれぞれ出力することが
望ましい。
電圧ＶＤＤレベルを有する第５出力信号ＶＯＵＴと接地
電圧ＶＳＳレベルを有する第６出力信号ＶＯＵＴＢとを
ラッチ・ホールド回路１３７にそれぞれ出力することが
望ましい。
【００７０】図９のラッチ・ホールド回路１３７のトラ
ンジスタＮ３４は、インバータＩＮ１の出力信号に応じ
てターンオンされて第８出力信号ＱＢを接地電圧ＶＳＳ
レベルにプルダウンし、トランジスタＰ３１は、インバ
ータＩＮ３の出力信号に応じてターンオンされて第７出
力信号ＱＢを電源電圧ＶＤＤレベルにプルアップする。
従って、区間Ｔ２において、論理「ハイ」であるデータ
ＤＡＴＡ１またはデータＤＡＴＡ３はデータレシーバ１
００により論理「ハイ」として検出される。
ンジスタＮ３４は、インバータＩＮ１の出力信号に応じ
てターンオンされて第８出力信号ＱＢを接地電圧ＶＳＳ
レベルにプルダウンし、トランジスタＰ３１は、インバ
ータＩＮ３の出力信号に応じてターンオンされて第７出
力信号ＱＢを電源電圧ＶＤＤレベルにプルアップする。
従って、区間Ｔ２において、論理「ハイ」であるデータ
ＤＡＴＡ１またはデータＤＡＴＡ３はデータレシーバ１
００により論理「ハイ」として検出される。
【００７１】次に、図６の区間Ｔ２において、論理「ロ
ー」であるデータＤＡＴＡ２がデータレシーバ１００に
より検出される動作を説明する。図７を参照すれば、第
１増幅回路１１３が第２増幅回路１１７よりも支配的に
動作して第１増幅回路１１３の第１出力信号Ｖ１Ｐのレ
ベルが第２出力信号Ｖ１Ｎのレベルより高い。
ー」であるデータＤＡＴＡ２がデータレシーバ１００に
より検出される動作を説明する。図７を参照すれば、第
１増幅回路１１３が第２増幅回路１１７よりも支配的に
動作して第１増幅回路１１３の第１出力信号Ｖ１Ｐのレ
ベルが第２出力信号Ｖ１Ｎのレベルより高い。
【００７２】従って、図８の第５出力信号ＶＯＵＴはト
ランジスタＮ１３に入力される第１出力信号Ｖ１Ｐに応
じて接地電圧ＶＳＳレベルにプルダウンされ、第６出力
信号ＶＯＵＴＢはトランジスタＰ１３により電源電圧Ｖ
ＤＤレベルを維持することが望ましい。しかし、第５出
力信号ＶＯＵＴと第６出力信号ＶＯＵＴＢそれぞれはＣ
ＭＯＳレベルにフルスウィングしなくともよい。
ランジスタＮ１３に入力される第１出力信号Ｖ１Ｐに応
じて接地電圧ＶＳＳレベルにプルダウンされ、第６出力
信号ＶＯＵＴＢはトランジスタＰ１３により電源電圧Ｖ
ＤＤレベルを維持することが望ましい。しかし、第５出
力信号ＶＯＵＴと第６出力信号ＶＯＵＴＢそれぞれはＣ
ＭＯＳレベルにフルスウィングしなくともよい。
【００７３】結局、信号演算・感知回路１３１は、電源
電圧ＶＤＤレベルを有する第６出力信号ＶＯＵＴＢと接
地電圧ＶＳＳレベルを有する第５出力信号ＶＯＵＴとを
ラッチ・ホールド回路１３７にそれぞれ出力することが
望ましいが、第５出力信号ＶＯＵＴがフルスウィングを
しない場合、第５出力信号ＶＯＵＴは低いレベルを有す
る。
電圧ＶＤＤレベルを有する第６出力信号ＶＯＵＴＢと接
地電圧ＶＳＳレベルを有する第５出力信号ＶＯＵＴとを
ラッチ・ホールド回路１３７にそれぞれ出力することが
望ましいが、第５出力信号ＶＯＵＴがフルスウィングを
しない場合、第５出力信号ＶＯＵＴは低いレベルを有す
る。
【００７４】図９のラッチ・ホールド回路１３７のトラ
ンジスタＮ３３は、インバータＩＮ２の出力信号に応じ
てターンオンされて第７出力信号Ｑを接地電圧ＶＳＳレ
ベルにプルダウンし、トランジスタＰ３２は、インバー
タＩＮ４の出力信号に応じてターンオンされて第８出力
信号ＱＢを電源電圧ＶＤＤレベルにプルアップする。従
って、区間Ｔ２において、論理「ロー」であるデータＤ
ＡＴＡ２はデータレシーバ１００により論理「ロー」と
して検出される。
ンジスタＮ３３は、インバータＩＮ２の出力信号に応じ
てターンオンされて第７出力信号Ｑを接地電圧ＶＳＳレ
ベルにプルダウンし、トランジスタＰ３２は、インバー
タＩＮ４の出力信号に応じてターンオンされて第８出力
信号ＱＢを電源電圧ＶＤＤレベルにプルアップする。従
って、区間Ｔ２において、論理「ロー」であるデータＤ
ＡＴＡ２はデータレシーバ１００により論理「ロー」と
して検出される。
【００７５】図１０は、本発明の第２実施形態によるデ
ータレシーバの回路図を示す。図１０を参照すれば、デ
ータレシーバ２００は、奇数番目データと偶数番号目デ
ータとをどちらも受信するための構造を有する。
ータレシーバの回路図を示す。図１０を参照すれば、デ
ータレシーバ２００は、奇数番目データと偶数番号目デ
ータとをどちらも受信するための構造を有する。
【００７６】データレシーバ２００の積分増幅回路１１
０Ａと感知増幅器１３０Ａとは奇数番目データを検出す
るための回路であり、レシーバ２００の積分増幅回路１
１０Ｂと感知増幅器１３０Ｂとは偶数番号目データを検
出するための回路である。
０Ａと感知増幅器１３０Ａとは奇数番目データを検出す
るための回路であり、レシーバ２００の積分増幅回路１
１０Ｂと感知増幅器１３０Ｂとは偶数番号目データを検
出するための回路である。
【００７７】図１０の積分増幅回路１１１Ａ，１１５Ａ
または積分増幅回路１１１Ｂ，１１５Ｂの構造及び動作
は、図７に示された積分増幅回路１１１，１１５の構造
及び動作と同一であり、図１０の感知増幅器１３０Ａの
構造及び動作は、図５の感知増幅器１３０の構造及び動
作と同一である。従って、レシーバ２００の具体的な動
作は図５のデータレシーバ１００の動作から容易に分か
る。
または積分増幅回路１１１Ｂ，１１５Ｂの構造及び動作
は、図７に示された積分増幅回路１１１，１１５の構造
及び動作と同一であり、図１０の感知増幅器１３０Ａの
構造及び動作は、図５の感知増幅器１３０の構造及び動
作と同一である。従って、レシーバ２００の具体的な動
作は図５のデータレシーバ１００の動作から容易に分か
る。
【００７８】すなわち、図１０の感知増幅器１３０Ａ
は、クロック信号ＣＬＫＢに応答して積分増幅回路１１
０Ａの出力信号を感知・増幅してデータライン１０３を
通じて入力されるデータＤＡＴＡｉのうち奇数番目デー
タを検出し、これを出力信号Ｑ＿ＯＤとする。
は、クロック信号ＣＬＫＢに応答して積分増幅回路１１
０Ａの出力信号を感知・増幅してデータライン１０３を
通じて入力されるデータＤＡＴＡｉのうち奇数番目デー
タを検出し、これを出力信号Ｑ＿ＯＤとする。
【００７９】一方、図１０の感知増幅器１３０Ｂは、反
転クロック信号ＣＬＫＢに応答して積分増幅回路１１０
Ｂの出力信号を感知・増幅してデータライン１０３を通
じて入力されるデータＤＡＴＡｉのうち偶数番号目デー
タを検出し、これを出力信号Ｑ＿ＥＶとする。図１０の
感知増幅器１３０Ｂの構造は、図５の感知増幅器１３０
の構造と同一である。従って、図１０のデータレシーバ
２００の詳細な説明については省略する。
転クロック信号ＣＬＫＢに応答して積分増幅回路１１０
Ｂの出力信号を感知・増幅してデータライン１０３を通
じて入力されるデータＤＡＴＡｉのうち偶数番号目デー
タを検出し、これを出力信号Ｑ＿ＥＶとする。図１０の
感知増幅器１３０Ｂの構造は、図５の感知増幅器１３０
の構造と同一である。従って、図１０のデータレシーバ
２００の詳細な説明については省略する。
【００８０】本発明の実施形態によるデータレシーバ１
００または２００は、データと差動基準信号対とを受信
して積分信号方式でデータを安定的に検出できる。すな
わち、データレシーバ１００または２００は、一つのデ
ータラインを利用して差動信号方式でデータを検出する
効果を得られるので、データを安定的かつ高速に検出で
きる。
００または２００は、データと差動基準信号対とを受信
して積分信号方式でデータを安定的に検出できる。すな
わち、データレシーバ１００または２００は、一つのデ
ータラインを利用して差動信号方式でデータを検出する
効果を得られるので、データを安定的かつ高速に検出で
きる。
【００８１】例えば、１６のデータを同時に高速に受信
する場合、差動信号方式のデータレシーバは３２の信号
ラインを必要としたが、本発明の実施形態によるデータ
レシーバは２つの差動基準信号ラインと１６のデータラ
インとを利用して差動信号方式のデータレシーバと同じ
効果を得られる長所がある。
する場合、差動信号方式のデータレシーバは３２の信号
ラインを必要としたが、本発明の実施形態によるデータ
レシーバは２つの差動基準信号ラインと１６のデータラ
インとを利用して差動信号方式のデータレシーバと同じ
効果を得られる長所がある。
【００８２】また、本発明の実施形態によれば、データ
レシーバの消費電力は低減され、しかもデータレシーバ
の全体的なレイアウト面積が小さくなる。そして、本発
明の実施形態によるデータレシーバは、クロック信号に
同期して動作するので、高周波でもデータを高速かつ安
定的に検出できる。そして、積分増幅回路に入力される
信号のレベル差が小さな場合または工程、信号または温
度が変わる場合においてもデータを正確に検出できる。
レシーバの消費電力は低減され、しかもデータレシーバ
の全体的なレイアウト面積が小さくなる。そして、本発
明の実施形態によるデータレシーバは、クロック信号に
同期して動作するので、高周波でもデータを高速かつ安
定的に検出できる。そして、積分増幅回路に入力される
信号のレベル差が小さな場合または工程、信号または温
度が変わる場合においてもデータを正確に検出できる。
【００８３】本発明によるデータレシーバは、図面に示
された実施形態を参考にして説明されたが、それは例示
的なものに過ぎず、本技術分野の当業者ならば、これか
ら多様な変形及び均等な他実施形態が可能であるという
点が理解されうるであろう。従って、本発明の真の技術
的保護範囲は、特許請求範囲に記載された技術的思想に
より決まるべきである。
された実施形態を参考にして説明されたが、それは例示
的なものに過ぎず、本技術分野の当業者ならば、これか
ら多様な変形及び均等な他実施形態が可能であるという
点が理解されうるであろう。従って、本発明の真の技術
的保護範囲は、特許請求範囲に記載された技術的思想に
より決まるべきである。
【００８４】
【発明の効果】前述の如く、本発明による信号積分方式
を利用したデータレシーバ及びデータ受信方法は、高速
でデータを検出する場合に生じる高周波雑音を低減する
ことができるという効果がある。
を利用したデータレシーバ及びデータ受信方法は、高速
でデータを検出する場合に生じる高周波雑音を低減する
ことができるという効果がある。
【００８５】また、二つの基準信号線と一つのデータ線
を通じて入力される信号を積分増幅してデータを検出す
るデータレシーバ及びデータ受信方法によれば、工程、
電圧または温度の変化に対して鈍感であり、差動信号方
式でデータを高速かつ正確に検出することができるとい
う効果が得られる。
を通じて入力される信号を積分増幅してデータを検出す
るデータレシーバ及びデータ受信方法によれば、工程、
電圧または温度の変化に対して鈍感であり、差動信号方
式でデータを高速かつ正確に検出することができるとい
う効果が得られる。
【図１】従来の単一基準信号方式を用いたデータレシー
バのブロックダイヤグラムである。
バのブロックダイヤグラムである。
【図２】図１の信号レベルを示すタイミングダイヤグラ
ムである。
ムである。
【図３】従来の差動信号方式を用いたデータレシーバの
ブロックダイヤグラムである。
ブロックダイヤグラムである。
【図４】図３の信号レベルを示すタイミングダイヤグラ
ムである。
ムである。
【図５】本発明の第１実施形態によるデータレシーバの
回路図を示す図である。
回路図を示す図である。
【図６】図５の積分増幅回路に入力される入力信号のタ
イミングダイヤグラムである。
イミングダイヤグラムである。
【図７】図５の積分増幅回路の回路図を示す図である。
【図８】図５の信号演算及び感知回路の回路図を示す図
である。
である。
【図９】図５のラッチ・ホールド回路の回路図を示す図
である。
である。
【図１０】本発明の第２実施形態によるデータレシーバ
の回路図を示す図である。
の回路図を示す図である。
１００ データレシーバ
１０１，１０３，１０５ 信号伝送線
１１０ 増幅回路
１１１ 第１積分増幅回路
１１５ 第２積分増幅回路
１３０ 感知増幅回路
１３１ 信号演算・感知回路
１３７ ホールド回路
Claims (21)
- 【請求項１】 ２つの差動基準信号と入力データとを受
信し、前記２つの差動基準信号の一方と前記入力データ
との差を積分して増幅し、第１差動信号対及び第２差動
信号対を出力する積分増幅回路と、 前記第１差動信号対の差及び前記第２差動信号対の差を
感知して増幅し、前記入力データを検出する感知増幅回
路とを備えることを特徴とするデータレシーバ。 - 【請求項２】 前記２つの差動基準信号は、直流信号ま
たは振動する信号であることを特徴とする請求項１に記
載のデータレシーバ。 - 【請求項３】 前記入力データは、シングルエンディド
信号であることを特徴とする請求項１に記載のデータレ
シーバ。 - 【請求項４】 クロック信号に応答して、第１信号伝送
線を通じて入力される第１基準信号及び第２信号伝送線
を通じて入力される第２基準信号と第３信号伝送線を通
じて入力されるデータとの差を積分して増幅し、第１差
動信号対及び第２差動信号対を出力する積分増幅回路
と、 前記クロック信号に応答して、前記第１差動信号対の差
及び前記第２差動信号対の差を感知して増幅し、前記入
力データを検出する感知増幅回路とを備えることを特徴
とするデータレシーバ。 - 【請求項５】 前記第一差動基準信号または第２差動信
号は、直流信号または振動する信号であることを特徴と
する請求項４に記載のデータレシーバ。 - 【請求項６】 前記入力データは、シングルエンディド
信号であることを特徴とする請求項４に記載のデータレ
シーバ。 - 【請求項７】 クロック信号に応答して第１基準信号と
入力データとの差とを積分して増幅し、第１差動信号対
を出力する第１積分増幅回路と、 前記クロック信号に応答して第２基準信号と前記入力デ
ータとの差を積分して増幅し、第２差動信号対を出力す
る第２積分増幅回路と、 前記クロック信号に応じて前記第１差動信号対の差及び
前記第２差動信号対の差を感知して増幅し、前記入力デ
ータを検出する感知増幅回路とを備え、 前記第１基準信号対及び前記第２基準信号対は、それぞ
れ差動信号であることを特徴とするデータレシーバ。 - 【請求項８】 前記第１基準信号は、第１信号伝送線を
通じて前記第１積分増幅回路の第１入力端に入力され、 前記第２基準信号は第２信号伝送線を通じて前記第２積
分増幅回路の第１入力端に入力され、 前記入力データは、第３信号伝送線を通じて前記第１積
分増幅回路の第２入力端及び前記第２積分増幅回路の第
２入力端に入力されることを特徴とする請求項７に記載
のデータレシーバ。 - 【請求項９】 前記第１積分増幅回路は、 前記クロック信号の第１状態に応答して前記第１差動信
号のレベルを第１電源電圧レベルにプリチャージする第
１プリチャージ回路と、 前記クロック信号の第２状態に応答して前記第１基準信
号と前記入力データとの差を積分して増幅し、前記第１
差動信号対を出力する第１増幅回路とを備え、 前記第２積分増幅回路は、 前記クロック信号の前記第１状態に応答して前記第２差
動信号のレベルを前記第１電源電圧レベルにプリチャー
ジする第２プリチャージ回路と、 前記クロック信号の前記第２状態に応答して前記第２基
準信号と前記入力データとの差を積分して増幅して前記
第２差動信号対を出力する第２増幅回路とを備えること
を特徴とする請求項７に記載のデータレシーバ。 - 【請求項１０】 前記感知増幅回路は、 前記第１差動信号対の差及び前記第２差動信号対の差を
感知して増幅し、第３差動信号対を出力する感知回路
と、 前記第３差動信号対をラッチするラッチ回路とを備え、 第３差動信号対は、前記クロック信号の第１状態に応答
して第１電源電圧レベルにプリチャージされ、前記クロ
ック信号の第２状態に応答してＣＭＯＳレベルを有する
ことを特徴とする請求項７に記載のデータレシーバ。 - 【請求項１１】 クロック信号に応答して差動基準信号
対と入力データとの差を積分して増幅し、第１差動信号
対及び第２差動信号対を出力する第１積分増幅回路と、 前記クロック信号に応答して前記第１差動信号対の差及
び前記第２差動信号対の差を感知して増幅し、前記入力
データのうち奇数番目データを検出する第１感知増幅回
路と、 前記クロック信号に応答して前記差動基準信号対と前記
入力データとの差を積分して増幅し、第３差動信号対及
び第４差動信号対を出力する第２積分増幅回路と、 前記クロック信号を反転させた反転クロック信号に応答
して前記第３差動信号対の差及び前記第４差動信号対の
差を感知して増幅し、前記入力データのうち偶数番号目
データを検出する第２感知増幅回路とを備えることを特
徴とするデータレシーバ。 - 【請求項１２】 前記第１ないし第４差動信号対のそれ
ぞれは、直流信号または振動する信号であることを特徴
とする請求項１１に記載のデータレシーバ。 - 【請求項１３】 前記入力データは、シングルエンディ
ド信号であることを特徴とする請求項１１に記載のデー
タレシーバ。 - 【請求項１４】 クロック信号に応答して２つの差動基
準信号の一方と入力データとの差を積分して増幅し、第
１差動信号対または第２差動信号対を出力する（ａ）段
階と、 前記クロック信号に応答して前記第１差動信号対の差及
び前記第２差動信号対の差を感知して増幅し、前記入力
データを検出する（ｂ）段階とを含むことを特徴とする
データ受信方法。 - 【請求項１５】 前記（ａ）段階は、 前記クロック信号の第１状態に応答して前記第１及び第
２差動信号対のレベルを第１電源電圧レベルにプリチャ
ージする（ａ１）段階と、 前記クロック信号の第２状態に応答して前記基準信号と
前記入力データとの差を積分して増幅し、前記第１差動
信号対または前記第２差動信号対を出力する（ａ２）段
階とを含むことを特徴とする請求項１４に記載のデータ
受信方法。 - 【請求項１６】 前記（ｂ）段階は、 前記第１差動信号対の差及び前記第２差動信号対の差を
感知して増幅し、第３差動信号を出力する（ｂ１）段階
と、 前記クロック信号の第１状態に応答して第１電源電圧レ
ベルにプリチャージされ、前記クロック信号の第２状態
に応答してＣＭＯＳレベルを有する前記第３差動信号対
を出力する（ｂ２）段階とを含むことを特徴とする請求
項１４に記載のデータ受信方法。 - 【請求項１７】 前記（ａ）段階は、直流または振動す
る前記差動基準信号を受信することを特徴とする請求項
１４に記載のデータ受信方法。 - 【請求項１８】 前記（ａ）段階は、シングルエンディ
ド信号の前記入力データを受信することを特徴とする請
求項１４に記載のデータ受信方法。 - 【請求項１９】 クロック信号に応答して、第１信号伝
送線及び第２信号伝送線を通じてそれぞれ入力される第
１差動基準信号及び第２差動基準信号と第３信号伝送線
を通じて入力されるデータとの差を積分して増幅し、第
１差動信号対及び第２差動信号対を出力する（ａ）段階
と、 前記クロック信号に応答して前記第１差動信号対の差及
び前記第２差動信号対の差を感知して増幅し、前記入力
データを検出する（ｂ）段階とを含むことを特徴とする
データ受信方法。 - 【請求項２０】 前記（ａ）段階は、 前記クロック信号の第１状態に応答して前記第１及び第
２差動信号対のレベルを第１電源電圧レベルにプリチャ
ージする（ａ１）段階と、 前記クロック信号の第２状態に応答して前記第１基準信
号と前記入力データとの差を積分して増幅し前記第１差
動信号対を出力し、及び、前記第２基準信号と前記入力
データとの差を積分して増幅し前記第２差動信号対を出
力する（ａ２）段階とを含むことを特徴とする請求項１
９に記載のデータ受信方法。 - 【請求項２１】 前記（ｂ）段階は、 前記第１差動信号対の差及び前記第２差動信号対の差を
感知して増幅し、第３差動信号を出力する（ｂ１）段階
と、 前記クロック信号の第１状態に応答して第１電源電圧レ
ベルにプリチャージされ、前記クロック信号の第２状態
に応答してＣＭＯＳレベルを有する前記第３差動信号対
を出力する（ｂ２）段階とを含むことを特徴とする請求
項１９に記載のデータ受信方法。
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|---|---|
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-
2002
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- 2002-10-18 US US10/272,941 patent/US6819146B2/en not_active Expired - Fee Related
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- 2002-10-23 DE DE10250818A patent/DE10250818B4/de not_active Expired - Fee Related
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