JPH1069786A

JPH1069786A - シングル・エンデッド・ビット・ライン・センサ及びシングル・エンデッド・ビット・ライン入力の論理状態を検知する方法

Info

Publication number: JPH1069786A
Application number: JP9219524A
Authority: JP
Inventors: W Puriibu Gordon; ダブリュ．プリーブゴードン
Original assignee: LSI Logic Corp
Current assignee: LSI Corp
Priority date: 1996-08-15
Filing date: 1997-08-14
Publication date: 1998-03-10
Also published as: US5825212A

Abstract

(57)【要約】【課題】応答速度が高く、かつＰチャネルしきい値電
圧から相対的に独立したシングル・エンデッド・ビット
・ライン・センサを提供する。【解決手段】シングル・エンデッド・ビット・ライン
入力と、センサ出力と、前記シングル・エンデッド・ビ
ット・ライン入力に接続されて第１の電圧出力Ｖ _Lを有
する反転増幅器５２と、前記シングル・エンデッド・ビ
ット・ライン入力に接続されて第２の電圧出力Ｖ_Hを有
する非反転増幅器５６と、前記第１及び第２の電圧出力
Ｖ_L、Ｖ_Hに接続された第１及び第２の増幅器入力５
８，６０をそれぞれ有し、かつ前記第２の出力に接続さ
れた増幅器出力６２を有する差動増幅器５６とを備え
る。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、半導体メモリ装置
におけるビット・ラインの論理状態を検出するセンサ及
び方法に関し、特にシングル・エンデッド・ビット・ラ
イン・センサ、及びシングル・エンデッド・ビット・ラ
イン入力の論理状態を検知する方法に関する。

【０００２】

【従来の技術】半導体メモリ装置は、複数の出力「ビッ
ト・ライン」を有すると共に、各ラインは半導体メモリ
装置から読み出されるデータを表す論理状態を有する。
出力ビット・ラインは、シングル・エンデッドか又は差
動になっている。シングル・エンデッド・ビット・ライ
ンは、典型的には、ハイ又はロー（大抵はハイ）にプリ
チャージされる。読み出し動作中は、ビット・ライン上
のプリチャージが除去され、次いでビット・ラインがビ
ット・ライン上のデータに従ってハイに保持されるか、
又はローにされる。

【０００３】

【発明が解決しようとする課題】センス増幅器はビット
・ライン上の論理状態を検知する。従来のセンス増幅器
はビット・ラインに直列に接続されたインバータを含
む。典型的なＣＭＯＳインバータはＮチャネル・トラン
ジスタ及びＰチャネル・トランジスタを含む。Ｎチャネ
ル・トランジスタ及びＰチャネル・トランジスタの長さ
及び幅は、処理、電圧及び温度（ＰＶＴ）における変動
から比較的に独立して存在するスイッチ点を設けるよう
に、選択した比を有する。しかし、インバータは、ビッ
ト・ラインのスリュー・レートが遅いのであれば、遅く
なる。Ｐチャネル・トランジスタのしきい値電圧は、ビ
ット・ライン電圧における低下と、インバータの出力電
圧における対応した上昇との間で非常に長い遅延を発生
させる。

【０００４】高速であり、かつＰチャネルしきい値電圧
から比較的に独立している、改良シングル・エンデッド
・ビット・ライン・センス増幅器に対する、たゆみのな
い必要性が存在する。

【０００５】

【課題を解決するための手段】本発明のシングル・エン
デッド・ビット・ライン・センス増幅器は、シングル・
エンデッド・ビット・ライン入力、センサ出力、反転増
幅器、非反転増幅器及び差動増幅器を含む。前記反転増
幅器は、シングル・エンデッド・ビット・ライン入力に
接続され、かつ第１の電圧出力を有する。前記非反転増
幅器は、シングル・エンデッド・ビット・ライン入力に
接続され、かつ第２の電圧出力を有する。前記差動増幅
器は、第１及び第２の電圧出力に接続された第１及び第
２の増幅器入力をそれぞれ有し、かつ前記センサ出力に
接続された増幅器を有する。

【０００６】本発明の好ましい実施例によれば、前記反
転増幅器は第１の電流源及びプル・ダウンＭＯＳＦＥＴ
を含む。前記第１の電流源は第１の供給端子と前記第１
の電圧出力との間に接続されている。前記プル・ダウン
ＭＯＳＦＥＴは、前記シングル・エンデッド・ビット・
ライン入力に接続されたゲートを有し、かつ前記第１の
電圧出力と第２の供給端子との間に接続されたドレイン
及びソースを有する。前記非反転増幅器は第２の電流源
及びプル・アップＭＯＳＦＥＴを含む。前記第２の電流
源は前記第２の電圧出力と前記第２の供給端子との間に
接続されている。前記プル・アップＭＯＳＦＥＴは、前
記シングル・エンデッド・ビット・ラインに接続された
ゲートを有し、かつ前記第１の供給端子と前記第２の電
圧出力との間に接続されたドレイン及びソースを有す
る。

【０００７】前記シングル・エンデッド・ビット・ライ
ン入力は、好ましくは、論理ハイ状態にプリチャージさ
れ、次いで入力にデータを検知しようとするときは、ノ
ン・プリチャージ状態に切り換えられる。このプリチャ
ージ状態では、前記第１及び第２の電流源がディセーブ
ルされる。前記プル・ダウンＭＯＳＦＥＴは前記第１の
電圧出力をローにプル・ダウンし、一方プル・アップＭ
ＯＳＦＥＴは前記第２の電圧出力をハイにプル・アップ
する。前記差動増幅器は、前記第１及び第２の電圧出力
の極性を検知し、かつ前記シングル・エンデッド・ビッ
ト・ライン入力上の被プリチャージ・ハイ状態を表す出
力を発生する。

【０００８】ノン・プリチャージ状態では、前記第１及
び第２の電流源がエネーブルされる。前記シングル・エ
ンデッド・ビット・ライン入力上のデータがハイであれ
ば、前記プル・ダウンＭＯＳＦＥＴ及び前記プル・アッ
プＭＯＳＦＥＴはオンのままであり、前記第１及び第２
の電圧出力を前記第１及び第２の電流源により分圧す
る。前記第１及び第２の電流源における電圧レベルは、
アナログの差動電圧レベルにシフトさせ、その極性は前
記差動増幅器による検知される。前記シングル・エンデ
ッド・ビット・ライン入力上のデータが論理ハイ・レベ
ルから論理ロー・レベルへ降下するときは、前記プル・
ダウンＭＯＳＦＥＴ及びプル・アップＭＯＳＦＥＴはオ
フし始め、前記第１の電流源が前記第１の電圧出力をハ
イにプル・アップさせ、かつ前記第２の電流源が前記第
２の電圧出力をローにプル・ダウンさせて、前記第１の
電圧出力と前記第２の電圧出力との間で極性を変化させ
ることになる。前記第１及び第２の電圧出力は差動電圧
レベルにレベル・シフトされていたので、差動電圧にお
ける変化は、ディジタルの論理レベルにおける変化より
も速やかに検知される。本発明の前記シングル・エンデ
ッド・ビット・ライン・センス増幅器は、高速のシング
ル・エンデッド検知機能を提供する。更に、前記センス
増幅器は、全ての処理、電圧及び温度の変動があっても
確実な動作をし、かつ低電圧応用に使用することができ
る。

【０００９】

【発明の実施の形態】図１は従来技術による伝統的なセ
ンス増幅器１０の概略図である。センス増幅器１０はシ
ングル・エンデッド・ビット・ラインの入力Ｖ_I、コン
デンサＣ、ＣＭＯＳインバータ１２及び出力Ｖ_Oを含
む。ＣＭＯＳインバータ１２はＰチャネル・トランジス
タ１４及びＮチャネル・トランジスタ１６を含み、これ
らは入力Ｖ_Iの論理状態による関数として出力Ｖ_Oをハ
イ又はローに駆動する。典型的なメモリ・ビット・ライ
ンは、図２に示すように、データが論理ハイ・レベルか
ら論理ロー・レベルに遷移する際に、長いスリュー・レ
ートを有している。Ｎチャネル・トランジスタ１６は、
入力Ｖ_Iにおける電圧が低下する際に、オフになり、Ｐ
チャネル・トランジスタ１４はオンになって、出力Ｖ_O
における電圧をハイにプル・アップさせる。Ｐチャネル
・トランジスタ１４のしきい値電圧は、入力電圧Ｖ_Iが
低下し始める時点から、Ｐチャネル・トランジスタ１４
がオンになって、出力Ｖ_Oをその最大値の５０％に上昇
させる時点まで、非常に長い遅延Ｔ_DL _Yを発生させる。
その結果、センス増幅器１０は、メモリ・ビット・ライ
ンのスリュー・レートが遅いときは、非常に遅いものと
なる。

【００１０】図３は本発明によるシングル・エンデッド
・ビット・ラインのセンス増幅器５０の概略図である。
センス増幅器５０は、シングル・エンデッド・メモリ・
ビット・ライン入力Ｖ_I、コンデンサＣ、コンリメンタ
リ・エネーブル入力Ｅ及びＥＮ、反転増幅器５２、差動
増幅器５６及びセンサ出力Ｖ_O’を含む。コンデンサＣ
はビット・ライン入力Ｖ_Iと供給端子ＧＮＤとの間に接
続されている。反転増幅器５２はＰチャネル金属酸化物
半導体電界効果トランジスタ（ＭＯＳＦＥＴ）Ｐ１及び
ＮチャネルＭＯＳＦＥＴＮ１を含む。ＰチャネルＭＯ
ＳＦＥＴＰ１は、エネーブル入力ＥＮに接続されたゲ
ート、供給端子ＶＤＤに接続されたソース、及び電圧出
力ノードＶ_Lに接続されたドレインを有する。Ｐチャネ
ルＭＯＳＦＥＴＰ１は、電圧出力ノードＶ_Lに対して
選択可能な、エネーブル入力ＥＮによりエネーブルされ
る電流源として、動作する。ＮチャネルＭＯＳＦＥＴ
Ｎ１は、ビット・ライン入力Ｖ_Iに接続されたゲート、
電圧出力ノードＶ_Lに接続されたドレイン、及び供給端
子ＧＮＤに接続されたソースを有する。ＮチャネルＭＯ
ＳＦＥＴＮ１は、ビット・ライン入力Ｖ_Iにおける論
理状態の関数として、電圧出力ノードＶ_Lを供給端子Ｇ
ＮＤに向かってローにプルダウンさせるプル・ダウン装
置として動作する。

【００１１】非反転増幅器５４はＮチャネルＭＯＳＦＥ
ＴＮ２及びＮチャネルＭＯＳＦＥＴＮ３を含む。Ｎ
チャネルＭＯＳＦＥＴＮ２は、ビット・ライン入力Ｖ
_Iに接続されたゲート、供給端子ＶＤＤに接続されたド
レイン、及び電圧出力ノードＶ_Hに接続されたソースを
有する。ＮチャネルＭＯＳＦＥＴＮ２は、ビット・ラ
イン入力Ｖ_Iの論理状態の関数として、電圧出力ノード
Ｖ_HをＶＤＤに向かってハイにプル・アップさせるプル
・アップ装置として動作する。ＮチャネルＭＯＳＦＥＴ
Ｎ３は、エネーブル入力Ｅに接続されたゲート、電圧
出力ノードＶ_Hに接続されたドレイン、及び供給端子Ｇ
ＮＤに接続されたソースを有する。ＮチャネルＭＯＳＦ
ＥＴＮ３は、電圧出力ノードＶ_Hに対して選択可能
な、エネーブル入力Ｅによりエネーブルされる電流源と
して動作する。

【００１２】差動増幅器５６は、電圧出力ノードＶ_L及
びＶ_Hにそれぞれ接続された増幅器入力５８及び６０を
有する。差動増幅器５６はセンサ出力Ｖ_O’に接続され
た出力６２を有する。

【００１３】図４は、時間にわたりセンス増幅器５０に
おける種々のノードの電圧特性を、センス増幅器１０
（図１に示す。）に比較して示すグラフである。時点ｔ
₀において、ビット・ライン入力Ｖ_Iは初期に論理ハイ
・レベルにプリチャージされる。エネーブル入力Ｅは初
期にローであり、またエネーブル入力ＥＮは初期にハイ
である。ＰチャネルＭＯＳＦＥＴＰ１及びＮチャネル
ＭＯＳＦＥＴＮ３はオフであり、またＮチャネルＭＯ
ＳＦＥＴＮ１及びＮ２はオンである。ＮチャネルＭＯ
ＳＦＥＴＮ１は電圧出力ノードＶ_Lをローにプル・ダ
ウンし、またＮチャネルＭＯＳＦＥＴＮ２は電圧出力
ノードＶ_Hをハイにプル・アップする。従って、Ｖ_L＜
Ｖ_Ho 差動増幅器５６は、Ｖ_L及びＶ_Hの相対的な極性
を検知し、かつセンサ出力Ｖ_O’を論理ハイ・レベルに
駆動して、プリチャージ状態においてビット・ライン入
力Ｖ_Iの論理状態を表す。

【００１４】時点ｔ₁において、ビット・ラインＶＴ上
のプリチャージが除去され、またエネーブル入力Ｅ及び
ＥＮが状態を変化させる。ＰチャネルＭＯＳＦＥＴＰ
１及びＮチャネルＭＯＳＦＥＴＮ３はオンになって、
電流を電圧出力ノードＶ_L及びＶ_Hにそれぞれ供給す
る。ビット・ライン入力Ｖ_Iがハイにとどまり、データ
がハイであることを表しているときは、ＮチャネルＭＯ
ＳＦＥＴＮ１及びＮ２はオンのままとなり、従って電
圧出力ノードＶ_L及びＶ_Hにおける電圧をＰチャネルＭ
ＯＳＦＥＴＰ１及びＰ２により分圧する。ノードＶ_L
における電圧は、図４に示すように、レベル７０に増加
し、かつノードＶ_Hにおける電圧はレベル７２に減少す
る。しかし、ノードＶ_L及びＶ_Hにおける電圧は、Ｖ_L
＜Ｖ_Hにより同一の相対的な極性を保持する。一実施例
において、ノードＶ_L及びＶ_H上の電圧は、差動増幅器
５６により検知するために、アナログの差動レベルにシ
フトされる。差動増幅器５６は、Ｖ_L及びＶ_Hの相対的
な極性を検知して、プリチャージ状態におけるようにセ
ンサ出力Ｖ_O’をハイに駆動する。

【００１５】時点ｔ₂では、ビット・ライン入力Ｖ_Iが
低下しており、データがローになることを表している。
Ｖ_Iが低下すると、ＮチャネルＭＯＳＦＥＴＮ１及び
Ｎ２がオフになる。ＰチャネルＭＯＳＦＥＴＰ１及び
ＮチャネルＭＯＳＦＥＴＮ３はまだオンのままなの
で、ノードＶ_Lにおける電圧は増加し、かつノードＶ_H
における電圧は減少する。時点ｔ₃において、ノードＶ
_L及びＶ_Hの極性が切り換わってＶ_L＞Ｖ_Hとなる。差
動増幅器５６は極性における変化を検知して、時点ｔ₄
においてセンサ出力Ｖ_O’をローに駆動する。ノードＶ
_L及びＶ_Hにおける電圧はレベル・シフトされているの
で、ノードＶ_L及びＶ_Hの極性における変化は、急速に
検知される。差動増幅器５６は論理レベルの完全な変化
を待つ必要はない。それよりも、差動増幅器５６はノー
ドＶ_L及びＶ_H端の比較的に低い差動電圧の極性におけ
る変化を待つことのみが必要である。

【００１６】図１に示すセンス増幅器１０の出力Ｖ_Oで
の出力電圧は、比較のために、図４上では反転して重ね
られている。出力Ｖ_Oは本発明の出力Ｖ_O’よりも更に
後の時点ｔ₅で低下する。矢印６４により示す時間ｔ₅
−ｔ₄における差は、本発明のセンス増幅器５０と図１
に示すセンス増幅器１０との間の速度を検知する際の相
対的な増加を表している。更に、センス増幅器５０は、
ＰチャネルＭＯＳＦＥＴＰ１のしきい値電圧に直接依存
しておらず、これらのノードが差動増幅器５６のコモン
・モード検知範囲にあるときに、ノードＶ_L及びＶ_Hに
おける差動電圧を発生させる。

【００１７】図５は種々の動作条件について図１及び図
３に示すセンス増幅器のＳＰＩＣＥ模擬結果の比較を表
す、更に詳細なグラフである。ただし、ＶＤＤは３．１
３ボルトに等しい。種々の動作ノードにおいて発生する
波形は、互いに重ね合わされている。波形８０は、エネ
ーブル入力Ｅを表し、また波形８２は、エネーブル入力
ＥＮを表しており、これらは約０．７５ナノ秒で活性に
なる。波形８４は、プリチャージが除去された後、電圧
がハイに留まっているときの、ビット・ライン入力Ｖ_I
上の電圧を表している。波形８６は、プリチャージが除
去された後、電圧が約ｔ＝１．０ナノ秒で降下し始め、
ビット・ライン入力Ｖ_I上の電圧を表している。

【００１８】プリチャージが除去され、かつ波形８４に
より示されているように、ビット・ライン入力Ｖ_I上の
電圧に変化がないのであれば、ノードＶ_L上の電圧は波
形８８により示すように、０から約１．０５ボルトへ上
昇する。ノードＶ_Hにおける電圧は、波形９０により示
すように、３．１ボルトから約１．３ボルトへ低下す
る。従って、ノードＶ_L及びＶ_H上の電圧はシフトされ
るが、しかし相対的な同一極性は保持している。これ
は、実際には、予備スイッチのレベル・シフトである。

【００１９】波形８６により示すように、ビット・ライ
ン入力Ｖ_I上の電圧が降下すると、波形９２により示す
ように、Ｖ_L上の電圧が上昇する。ノードＶ_H上の電圧
は波形９４により示すように、降下する。ノードＶ_L及
びＶ_H端の差動電圧の極性は、時点ｔ₆で切り換わる。
差動増幅器５６は、極性における変化に応答して、波形
９６により示すように、センサ出力Ｖ_O’上の電圧をロ
ーにプル・ダウンする。

【００２０】波形９８は、図１に示すセンス増幅器１０
の出力Ｖ_O上の電圧を表しており、比較のために反転さ
れている。矢印１００は、ビット・ライン入力Ｖ_Iの状
態における変化に応答して、図１に示すセンス増幅器の
出力と比較したときの、本発明のセンス増幅器の出力に
おける遅延の減少を表す。図５に示した模擬では、１サ
イクル時間の５ナノ秒にわたり１ナノ秒だけ遅延が減少
した。

【００２１】従って、本発明のセンス増幅器は、シング
ル・エンデッドの検知応用における検知タイミングをか
なり短縮する。本発明のセンス増幅器は、コモン・モー
ド検知範囲でＰチャネルしきい値電圧に直接依存せずに
差動電圧を発生させる。従って、本発明のセンス増幅器
は、全ての処理、電圧及び温度変動にわたり確実な動作
を有する高速シングル・エンデッド検知機能を提供す
る。本発明のセンス増幅器は、Ｐチャネルしきい値電圧
に直接依存していないので、２ボルトより低い電源電圧
による応用のような低電圧応用に特に有用である。

【００２２】本発明のセンス増幅器に対して種々の変更
を行うことができる。例えば、エネーブル入力Ｅ及びＥ
Ｎは一対のコンリメンタリ・エネーブル信号を含めるこ
とができる、又は特定の電流源の回路構成に従って単一
のエネーブル信号を含めることができる。各電流源は、
抵抗、Ｐチャネル、ＮチャネルＭＯＳＦＥＴ、又はＰチ
ャネル及びＮチャネルＭＯＳＦＥＴの回路網のように、
種々の構成を有することができる。更に、反転増幅器５
２及び非反転増幅器５４内のプル・ダウン装置及びプル
・アップ装置は、種々の構成を取ることができる。加え
て、本発明に種々の差動増幅器を用いることができる。

【００２３】本発明を好ましい実施例を参照して説明し
たが、当該技術分野に習熟する当業者は、本発明の精神
及び範囲から逸脱することなく、形式及び詳細において
変更を行い得ることを認識すべきである。例えば、本発
明のセンス増幅器はＭＯＳ技術以外の種々の技術により
実施されてもよい。電圧供給端子は、採用した特定の規
約及び使用した技術に従って、相対的な正又は相対的な
負であってもよい。明細書及び請求の範囲において使用
した用語「プル・アップ」及び「プル・ダウン」は、任
意的な用語であり、電圧供給端子の相対レベルに従って
論理ハイ・レベル又は論理ロー・レベルを指すことがで
きる。同様に、用語「接続された」は種々の種類の接続
又は結合を含むことができ、また直接接続、又は１以上
の中間的な構成要素を介する接続を含めることもでき
る。

【図面の簡単な説明】

【図１】従来技術のセンス増幅器の概略図。

【図２】図１に示すセンス増幅器の電圧特性をグラフに
より示す図。

【図３】本発明のシングル・エンデッド・ビット・ライ
ン・センス増幅器の概略図。

【図４】図１及び図３に示すセンス増幅器の電圧特性を
グラフにより示す図。

【図５】種々の動作条件において図１及び図３に示すセ
ンス増幅器の電圧特性をグラフにより示す図。

【符号の説明】

５０シングル・エンデッド・ビット・ライン・センス
増幅器５２反転増幅器５４非反転増幅器５６差動増幅器Ｐ１ＰチャネルＭＯＳＦＥＴＮ１、Ｎ２、Ｎ３ＮチャネルＭＯＳＦＥＴ

Claims

【特許請求の範囲】

【請求項１】シングル・エンデッド・ビット・ライン
・センサにおいて、シングル・エンデッド・ビット・ライン入力と、センサ出力と、前記シングル・エンデッド・ビット・ライン入力に接続
され、かつ第１の電圧出力を有する反転増幅器と、前記シングル・エンデッド・ビット・ライン入力に接続
され、かつ第２の電圧出力を有する非反転増幅器と、前記第１及び第２の電圧出力に接続された第１及び第２
の増幅器入力をそれぞれ有し、かつ前記センサ出力に接
続された増幅器出力を有する差動増幅器とを備えたシン
グル・エンデッド・ビット・ライン・センサ。
【請求項２】更に、第１及び第２の供給端子を含み、
かつ前記反転増幅器は、前記第１の供給端子と前記第１の電圧出力との間に接続
された第１の電流源と、前記第１の電圧出力と前記第２の供給端子との間に接続
され、かつ前記シングル・エンデッド・ビット・ライン
入力に接続された制御入力を有するプル・ダウン装置と
を備え、かつ前記非反転増幅器は、前記第２の電圧出力と前記第２の供給端子との間に接続
された第２の電流源と、前記第１の供給端子と前記第２の電圧出力との間に接続
され、かつ前記シングル・エンデッド・ビット・ライン
入力に接続された制御入力を有するプル・アップ装置と
を含む請求項１記載のシングル・エンデッド・ビット・
ライン・センサ。
【請求項３】更に、エネーブル入力を備え、かつ前記第１及び第２の電流源
はそれぞれ前記エネーブル入力に接続されたゲートを有
するトランジスタを含む請求項２記載のシングル・エン
デッド・ビット・ライン・センサ。
【請求項４】前記エネーブル入力は第１及び第２のコン
リメンタリ・エネーブル入力を含み、前記第１の電流源はＰチャネルＭＯＳＦＥＴを含み、前
記第２の電流源はＮチャネルＭＯＳＦＥＴを含むと共
に、前記ＮチャネルＭＯＳＦＥＴ及び前記ＰチャネルＭ
ＯＳＦＥＴは前記第１及び第２のコンリメンタリ・エネ
ーブル入力のうちの一つにそれぞれ接続されている請求
項２記載のシングル・エンデッド・ビット・ライン・セ
ンサ。
【請求項５】前記プル・ダウン装置及び前記プル・ア
ップ装置は、それぞれ前記シングル・エンデッド・ビッ
ト・ライン入力に接続されたゲートを有するＮチャネル
ＭＯＳＦＥＴを備えている請求項２記載のシングル・エ
ンデッド・ビット・ライン・センサ。
【請求項６】前記シングル・エンデッド・ビット・ラ
イン入力は、プリチャージ状態及びノン・プリチャージ
状態を有し、かつ前記第１及び第２の電流源は、前記シ
ングル・エンデッド・ビット・ライン入力がノン・プリ
チャージ状態にあるときに、ディセーブルされる請求項
２記載のシングル・エンデッド・ビット・ライン・セン
サ。
【請求項７】前記第１及び第２の電圧出力は、前記シ
ングル・エンデッド・ビット・ライン入力に対してシフ
トされている電圧レベルを有する請求項１記載のシング
ル・エンデッド・ビット・ライン・センサ。
【請求項８】前記シングル・エンデッド・ビット・ラ
イン入力は、第１の電圧スイングを有し、かつ前記第１
及び第２の電圧出力は、前記第１の電圧スイングより小
さい第２の電圧スイングを有する請求項７記載のシング
ル・エンデッド・ビット・ライン・センサ。
【請求項９】シングル・エンデッド・ビット・ライン
入力の論理状態を検知する方法において、前記シングル・エンデッド・ビット・ライン入力を受け
取り、前記シングル・エンデッド・ビット・ライン入力の前記
論理状態の関数として第１及び第２の差動電圧レベルを
発生し、かつ前記第１及び第２の差動電圧レベルの極性
における変化を検知することを含む方法。
【請求項１０】更に、前記シングル・エンデッド・ビット・ライン入力を論理
ハイ状態にプリチャージし、前記シングル・エンデッド・ビット・ライン入力がプリ
チャージされているときに、前記第１及び第２の差動電
圧レベルの極性を検知し、前記シングル・エンデッド・ビット・ライン入力からプ
リチャージを除去し、かつ、前記プリチャージが除去された後に前記第１及び第２の
差動電圧レベルの極性が変化したか否かを検知すること
を含む方法。