JPH08227582A

JPH08227582A - 最少パルス幅アドレス遷移検出回路

Info

Publication number: JPH08227582A
Application number: JP7294570A
Authority: JP
Inventors: David W Bergman; ダブリュ．バーグマンデビッド
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1994-11-14
Filing date: 1995-11-13
Publication date: 1996-09-03
Also published as: US5493538A

Abstract

(57)【要約】【課題】狭いパルス幅にも対応する、メモリ装置用の
アドレス遷移検出回路を提供することを目的とする。【解決手段】ふたつの入力間の差を検出することによ
りアドレス遷移を検出する回路によってラッチ回路をセ
ットし、前記入力信号の内の一方は第１遅延回路で予め
定められた時間遅延され、ラッチ回路の出力は反転され
て第２遅延回路を通してラッチ回路をリセットする。こ
れによってアドレス遷移パルスが第１遅延回路で設定さ
れた遅延時間よりも短くても第２遅延回路で設定した時
間幅のパルスが生成できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はディジタル回路に係
わり、更に詳細にはアドレス遷移検出（ＡＴＤ）回路に
関する。

【０００２】

【従来の技術】アドレス遷移検出ＡＴＤ回路はメモリ装
置の中で用いられ、使用者供給アドレスビット内の変化
を検出し、メモリ内の新たな場所にアクセスするための
アドレス遷移を形成する。アドレス遷移はメモリ装置で
検出されるので、新たなアドレスは使用者によって与え
られ、そしてこのアドレスは実際のメモリアドレスにア
クセスするためにメモリ装置のデコード回路によってデ
コードされなければならない。メモリアドレスがアクセ
スされる際には、メモリアドレス間のデータ経路はこの
データ転送準備のために予充電されなければならない。
この予充電はアドレス指定される行並びに列のキャパシ
タの予充電を含む。典型的には、ＡＴＤ回路からのパル
スがメモリ内でこの経路の予充電を開始するために使用
される。

【０００３】図１はＡＴＤ回路１００を示す。このＡＴ
Ｄ回路１００は遅延回路１０２および排他ＯＲ，ＸＯ
Ｒ，１０４を含む。回路１０４はこのＸＯＲ回路１０４
への入力が異なる場合は常に高出力または論理”１”を
生成する。このＸＯＲ回路１０４はＸＯＲ回路への入力
が等しい場合は常に低出力または論理ゼロを生成する。

【０００４】図２は通常アドレス遷移が要求されていな
い間は、その入力が高／論理１または低／論理ゼロから
変化しないことを図示している。アドレス遷移が要求さ
れると、その入力が変化する。回路１０４からの出力が
低であるのは、回路１０２の入力と出力との両方が高か
ら低または低から高に変化する間である。回路１０２の
入力がその出力に等しくない時に、回路１０４の出力は
高となる。回路１０４からの出力が図２に図示されてい
る。最初、遅延回路１０２の入出力がともに高である
間、回路１０４の出力は低である。アドレス遷移が生じ
て入力が低となると、遅延回路１０２の出力は高を保持
する。回路１０４の出力は回路１０４の入力が等しくな
くなったことに呼応して高となる。予め定められた時間
の後回路１０２の出力は低となる。これに応じて回路１
０４の出力は低となる。加えて図２は第２のアドレス遷
移を図示している。しかしながら図２に図示するように
回路１０４の出力パルス幅は回路１０２で生成される時
間遅れに依存する。

【０００５】図３に示すように、幅の狭いパルスでは結
果として回路１０４からの出力パルスの幅も狭くなる。
回路１０４の出力からのこの幅の狭いパルスでは、経路
を予充電するのに不十分である。

【０００６】

【発明が解決しようとする課題】本発明は、回路に入力
される狭いパルスを検出するための回路を提供し、そし
てこの狭いパルスに応じてその回路から例えばメモリ装
置のデータ経路を予充電するのに十分な幅のパルス出力
を提供する。ラッチ回路が入力に応答してセットされ出
力パルスを生成する。出力パルスは反転され続いて遅延
回路で遅らされる。遅延回路のこの出力は、ラッチ回路
の出力パルスを終了させるため、ラッチ回路をリセット
するために使用される。

【０００７】本発明はメモリ回路に対するアドレスの変
化を検出しアドレス遷移信号を形成するためのアドレス
遷移検出回路を含み、これはアドレス内の変化を表すア
ドレス遷移信号を入力するための入力回路と、アドレス
遷移信号を遅らせて遅延信号を形成するための第１遅延
回路と、アドレス遷移信号と遅延信号との間の差を検出
し、メモリ回路への経路が予充電されるのに十分な時間
だけ差信号を形成するための検出回路と、そしてメモリ
回路への経路が予充電されるのに十分な時間だけ差信号
をラッチするためのラッチ回路とを含む。

【０００８】本発明は更にラッチ回路の出力信号を遅延
させるための第２遅延回路を含む。ラッチ回路は更にそ
の出力信号を反転するための反転回路を含む。このラッ
チ回路はセット−リセット回路でさしつかえない。検出
回路はＸＮＯＲ回路でさしつかえない。ラッチ回路は第
１ＮＡＮＤ回路と第２ＮＡＮＤ回路でさしつかえない。
検出回路はプルアップ回路並びにプルダウン回路を含
む。

【０００９】本発明は更にメモリ回路用アドレス内の変
化を検出するためのアドレス遷移検出回路を含み、これ
はアドレス内の変化を表すアドレス遷移信号を入力する
ための入力回路と、アドレス遷移信号を遅らせて遅延信
号を形成するための第１遅延回路と、アドレス遷移信号
と遅延信号とを比較しアドレス遷移信号と遅延信号との
間の差に応答して差信号を形成するための検出回路とを
含み、この検出回路は前記アドレス遷移信号を形成する
ためのプルアップ回路と、アドレス遷移信号を終了させ
るためのプルダウン回路と、メモリ回路への経路が予充
電できるのに十分な長さの時間だけアドレス遷移信号を
ラッチするためのラッチ回路とを含む。このラッチ回路
はプルアップ回路とプルダウン回路とを制御しアドレス
遷移信号が前記メモリ回路への経路が予充電できるのに
十分な長さの時間の間終了しないようにするためのスイ
ッチを含んでいてもさしつかえない。このスイッチはプ
ルダウン回路を十分な長さの時間だけ断路する。このス
イッチはプルアップ回路を十分な長さの時間だけ接続す
る。ラッチ回路は更にＮＡＮＤ回路に接続された第２遅
延回路を含む。このＮＡＮＤ回路はプルアップ回路及び
プルダウン回路に接続されていても差し支えない。

【００１０】

【発明の実施の形態】図４に図示されるように、メモリ
内のアドレスを表す信号ＩＮはＸＮＯＲ２０２に入力さ
れる。これに加えてアドレスを表す信号ＩＮは遅延回路
２１０にも入力される。この信号ＩＮは低／論理０信号
であっても高／論理１信号であってもかまわない。遅延
回路２１０はこの信号を予め定められた時間だけ遅らせ
る。遅延信号は形状はアドレスを表す信号と相似である
が、予め定められた時間だけ遅延されて遅延回路２１０
から出力される。この遅延回路２１０は検出回路、例え
ばＸＮＯＲ回路２０２に接続されている。このＸＮＯＲ
回路２０２はラッチ回路２０４の、例えば反転セット入
力に接続されており、これはラッチ回路２０４へのｓ
（バー）入力信号が低または論理０の時にラッチ回路２
０４をセットし、一方ラッチ回路の出力は反転器２０６
へ出力される。反転器２０６は遅延回路２０８に接続さ
れており、これはラッチ回路２０４の、例えば反転リセ
ット端子ｒ（バー）に結合されている。

【００１１】動作に際して、アドレスを表す信号ＩＮ、
例えば低または論理０への遷移でアドレスのひとつの変
化を表す信号がＸＮＯＲ回路２０２と遅延回路２１０の
両方へ入力される。遅延回路２１０からの出力はアドレ
スを表す信号と同一形状であるが時間的に遅延されてい
る。検出回路またはＸＮＯＲ回路２０２はＸＮＯＲ回路
２０２への入力が異なるときは常に低または論理０を出
力し、ＸＮＯＲ回路２０２への入力が等しいときは常に
高または論理１を出力する。信号ＩＮがＸＮＯＲ回路２
０２へ入力されると、ＸＮＯＲ回路２０２の出力は低ま
たは０であり、それはＸＮＯＲ回路２０２への入力が異
なるためであって、例えば遅延回路の出力が予め定めら
れた時間の間、高状態を維持するからである。ＸＮＯＲ
回路２０２の出力は遅延回路２１０が遅延信号をＸＮＯ
Ｒ回路に出力するまで低状態を保持し、予め定められた
時間を経過した後、これはＸＮＯＲ回路の出力を高また
は論理１とする。検出またはＸＮＯＲ回路２０２の出力
が低であるので、ラッチ回路２０４の出力は高または論
理１である。反転器回路２０６は論理高を低または論理
０信号に反転する。遅延回路２０８は立ち下がりエッジ
のみを遅延する回路であって、これは入力の立ち下がり
エッジを遅らせるが、立ち上がりエッジは遅らせない；
従って遅延回路２０８の出力は更に、反転器２０６の立
ち下がりエッジから第２の予め定められた時間の後、低
または論理ゼロ状態となる。遅延回路２０８からの低ま
たは論理０信号はラッチ回路２０４をリセットする。

【００１２】回路２０８で生成された予め定められた遅
延時間は、回路２１０で生成された遅延時間に等しいか
それ以上であって、検出回路またはＸＮＯＲ回路２０２
の出力が遅延回路２０８が低となる前に高となるように
している。この環境下で、回路２０８の遅延時間は回路
２０４の出力に現れるパルスの幅を決定する。

【００１３】もしも入力パルスが極く短いパルス、例え
ば図１２に図示された様なスパイクの場合、信号ＩＮは
回路２１０の出力とは異なり、これは回路２１０で生成
される時間遅れのためである。従って、回路２０２への
２つの入力は異なり、これは回路２１５の出力を高とさ
せる。回路２１５の出力が高となった時、ＮＡＮＤ回路
２１２からの出力は低となるが、これは遅れ段２０８か
らの出力が回路２０２の出力が高となった後遅れが経過
するまで高を維持するためである。ＮＡＮＤ回路２１２
の出力が低となるとき、トランジスタ３１０は非導通と
なり、そしてｐ型トランジスタ３０５は導通となり、こ
れは回路２００の出力を高に維持する。回路２００の出
力は遅延段２０８の出力が高となるまで高を維持し、こ
れはトランジスタ３１０および３０５を非導通とし、こ
れは再び回路２００の出力を低とする。従ってたとえ幅
の狭い入力スパイクに対してもこの回路２００は遅延段
２０８の遅延で定められる幅を備えた出力パルスを発生
する。このパルス幅は、アドレス変更でアクセスされた
新たなメモリ位置からのデータ経路を予充電するために
十分な時間を可能とする。

【００１４】図５はＡＴＤ回路１００の出力をＡＴＤ回
路２００の出力と比較しながら図示する。５Ａに図示さ
れるように、比較的長い入力信号ＩＮに対して両方の回
路１００および２００はほとんど同じである。しかしな
がら、５Ｂに図示されるようにもしも入力信号が比較的
短い期間の場合、ＡＴＤ回路１００の出力は入力とほぼ
等しい時間幅であり、結果として経路を予充電するため
に十分な時間は提供しない。これと比較して、ＡＴＤ回
路２００は同じ入力信号に対しておよそ２．５ナノ秒の
出力パルスを提供しこれは経路を予充電するのに十分で
ある。

【００１５】図６は別のＡＴＤ回路４００を図示する。
遅延回路４０２は検出回路４０４に接続されている。検
出回路４０４はラッチ回路４０７、例えばＮＡＮＤ回路
４０６に結合されている。加えてＮＡＮＤ回路４０８が
ＮＡＮＤ回路４０６に結合されている。ＮＡＮＤ回路４
０６は遅延回路４１２に接続されており、これは遅延回
路４１０に接続されている。加えてＮＡＮＤ回路４０８
はＮＡＮＤ回路４０６に結合されている。

【００１６】ＡＴＤ回路４００の動作は図４に図示され
ているＡＴＤ回路２００の動作と類似している。１つの
違いは２つのＮＡＮＤ回路４０６および４０８に有り、
ラッチ回路４０７を形成しラッチ回路２０４と同様の機
能を実行する。ＮＡＮＤ回路４０６の出力、例えば出力
の立ち下がりエッジはＸＮＯＲ回路４０４の出力の後に
生じ、例えば遅延回路４１０の出力の立ち上がりエッジ
または立ち下がりエッジの後に生じる。更にＮＡＮＤ４
０６の出力の立ち上がりエッジはＸＮＯＲ回路４０４の
出力の立ち下がりエッジで生じる。従って信号ＩＮが遷
移した時、ＸＮＯＲ回路の出力は低または論理ゼロに落
ち、結果としてＮＡＮＤ４０６の出力が高となるが、こ
れはＮＡＮＤ回路の入力が両方とも高または論理１でな
い限りＮＡＮＤ回路の出力が高または論理１となるため
である。従ってＮＡＮＤ回路４０８またはＸＮＯＲ回路
４０４の出力のいずれかが０であると、ＮＡＮＤ４０６
の出力は１である。

【００１７】運転に際してアドレスを表す信号ＩＮ、例
えば低信号がＸＮＯＲ回路４０４に入力されると、ＸＮ
ＯＲ回路４０４の出力は論理的に低となる。最初ＸＮＯ
Ｒへの両入力が同一、例えば低であったので、ＸＮＯＲ
４０４の出力は論理１である。最初アドレスを表す信号
遷移はＸＮＯＲ回路４０４の入力で受信されるので、Ｘ
ＮＯＲ回路４０４の出力は低または論理０となる。ＮＡ
ＮＤ４０６のこの出力は低から高または論理１となり、
反転回路４１２は高信号を低信号を出力するように反転
する。遅延回路４１０は低信号への立ち下がりエッジを
遅延させるが、最終的には予め定められた時間を経過し
た後論理低となる。ＮＡＮＤ回路４０８の出力はアドレ
ス変更の前は最初、回路４１０の出力が高でＮＡＮＤ回
路４０６の出力が低なので高である。しかしＮＡＮＤ回
路４０８の出力は回路４１０の出力が低であり、回路４
０６が高であるので高となり、回路４１０の出力が低と
なり回路４０４の出力が高であると、その結果ＮＡＮＤ
４０６の出力は低または論理ゼロ状態となる。従って、
４０６の出力はＸＮＯＲ４０４の出力が低となるかまた
は遅延４１０の出力が低となるまで、高状態を維持す
る。

【００１８】図８は遅延回路４０２を図示し、反転回路
５０２、第１遅延回路５０２、第２反転回路５０６及び
第２遅延回路５０８を含む。アドレスを表す信号ＩＮが
第１反転回路５０２に入力されると、この信号は第１反
転器５０２によって反転され、反転された信号を第１遅
延回路５０４に供給する。反転回路５０６は遅延された
信号を反転し、第２遅延回路はこの遅延されかつ反転さ
れた反転回路５０６からの信号を更に遅らせる。

【００１９】図８に図示されるように、第１反転回路５
０２は第１遅延回路５０４に接続されており、これは第
２反転回路５０６に接続されている。第２反転回路５０
６は第２遅延回路５０８に接続されている。第２遅延回
路５０８は反転回路５１０に接続されており、これはｎ
型トランジスタ５２６のゲート及びｐ型トランジスタ５
１６のゲートの両方に接続されている。第１反転回路５
０２はｐ型トランジスタ５１４のゲート及びｎ型トラン
ジスタ５２０のゲートに接続されている。ｐ型トランジ
スタ５１２及びｎ型トランジスタ５２２のゲートは、ア
ドレスを表す信号ＩＮを受信するように入力に接続され
ている。トランジスタ５１２のソースはＶｄｄに接続さ
れており、一方トランジスタ５１２のドレインはトラン
ジスタ５１８のソースに接続されている。トランジスタ
５１８のドレインはＮＡＮＤ回路４０６に接続されてい
る。加えて、トランジスタ５１４のソースはＶｄｄに接
続され、一方トランジスタ５１４のドレインはトランジ
スタ５１６のソースに接続され、またトランジスタ５１
６のドレインはＮＡＮＤゲート４０６に接続されてい
る。トランジスタ５２２のドレインはＮＡＮＤ回路４０
６に接続され、一方トランジスタ５２２のソースはトラ
ンジスタ５２６のドレインに接続されている。トランジ
スタ５２６のソースは接地電位に接続されている。トラ
ンジスタ５２０のドレインはＮＡＮＤ回路４０６に接続
され、一方トランジスタ５２０のソースはトランジスタ
５２４のドレインに接続されている。トランジスタ５２
４のソースは接地されている。

【００２０】トランジスタ５１２およびトランジスタ５
１８はプルアップ回路を形成し、そしてトランジスタ５
１４およびトランジスタ５１６は別のプルアップ回路を
形成している。トランジスタ５２２およびトランジスタ
５２６はプルダウン回路を形成し、一方トランジスタ５
２０およびトランジスタ５２２は別のプルダウン回路を
形成している。プルアップ回路はそれぞれのゲートを介
して作動された際に、ＮＡＮＤ回路４０６への入力を高
または論理１状態に引き上げ、一方プルダウン回路はそ
れぞれのゲートを通してＮＡＮＤ回路４０６への入力を
接地電位または論理ゼロに引き下げまたは減少させる。

【００２１】トランジスタ５１２および５１８で形成さ
れたプルアップ回路は、第１反転回路５０２への入力と
第２遅延回路５０８の出力が共に低または論理ゼロの間
ＮＡＮＤ回路４０６への入力を引き上げる。この条件は
両トランジスタ５１２および５１８を共に導通状態に設
定するので、ＮＡＮＤ回路４０６への入力は基本的にＶ
ｄｄとなる。これらの条件下でトランジスタ５２２はト
ランジスタ５１４及びトランジスタ５２４と同様非導通
である。その結果として対応する回路はプルアップとし
てもプルダウンとしても動作していない。

【００２２】トランジスタ５１４および５１６を含む別
のプルアップ回路は、反転器５０２の出力が低で、かつ
反転回路５１０の出力が低の場合にＮＡＮＤゲート４０
６の入力を引き上げる。両方のプルダウン回路は非導通
であるが、これはトランジスタ５２６がトランジスタ５
２０と同様に非導通であるためである。トランジスタ５
１２及び５１８を含むプルアップ回路は非導通である
が、これは両トランジスタ５１２および５１８が非導通
のためである。

【００２３】トランジスタ５２２およびトランジスタ５
２６を含むプルダウン回路は、トランジスタ５２２およ
び５２６の両方が導通の時にＮＡＮＤ回路４０６を論理
低または論理ゼロ状態に引き下げる。両トランジスタ５
２２および５２６はその入力、例えば第１反転回路５０
２への信号ＩＮが高または論理１の時および反転回路５
１０の出力が高または論理１の時に導通となる。トラン
ジスタ５２０及び５２４を含む別のプルダウン回路は非
導通であるが、これは第１反転回路５０２の出力が低で
第２遅延回路５０８の出力が低のためである。両プルア
ップ回路は非導通であるが、これは第１反転回路５０２
の入力が高でトランジスタ５１２を非導通とし、反転器
５１０の出力が高でトランジスタ５１６を非導通とする
ためである。最後にトランジスタ５２０及び５２４を含
むプルダウン回路は、第１反転回路５０２の出力が高で
第２遅延回路５０８の出力が高の間、ＮＡＮＤ回路への
入力を引き下げる。

【００２４】図９は本発明に基づく立ち下がりエッジの
みを遅延する回路を図示する。入力信号の立ち下がりエ
ッジのみが遅延される一方、立ち上がりエッジは基本的
に遅延されずに維持される。入力信号が高の間、ｐ型ト
ランジスタは非導通であり、一方ｎ型トランジスタは導
通である。コンデンサは反転器の出力が高の間は低であ
る。入力電圧が低に切り替わった時、ｐ型トランジスタ
は導通となり、一方ｎ型トランジスタは非導通となる。
抵抗器を通ってコンデンサに流れる電流はＲＣ回路を形
成する；コンデンサの電圧は上昇する。反転器の閾値電
圧で反転器は低に切り替わる。入力信号が高の時、回路
は初期状態に戻る。

【００２５】図１０は立ち下がりエッジのみを遅延する
回路に関連する波形を図示する。

【００２６】図１０は入力信号ＩＮ、抵抗器とトランジ
スタとからコンデンサに供給される出力そして回路の出
力電圧とを図示する。

【００２７】図１１はもうひとつのＡＴＤ回路を図示す
る。遅延回路２１０はｐ型トランジスタ３２２およびｎ
型トランジスタ３２４とを含む。トランジスタ３２２の
ゲートは入力に接続され、一方トランジスタ３２２のソ
ースはＶｄｄに接続されている。トランジスタ３２２の
ドレインはトランジスタ３２４のドレインに接続されて
いる。トランジスタ３２４のゲートはその入力に接続さ
れ、一方トランジスタ３２４のソースは接地されてい
る。トランジスタ３２２のドレインとトランジスタ３２
４のドレインは共に抵抗器３２６に接続されている。抵
抗器３２６はコンデンサ３３０、ｐ型トランジスタ３３
２のゲート並びにｎ型トランジスタ３３４のゲートに接
続されている。トランジスタ３３２のソースはＶｄｄに
接続され、一方トランジスタ３３２のドレインはトラン
ジスタ３３４のドレインに接続されている。トランジス
タ３３４のソースは接地されている。トランジスタ３３
２のドレイン及びトランジスタ３３４のドレインは共に
反転器３１８の入力、ｐ型トランジスタ３０６のゲート
及びトランジスタ３１６のゲートに接続されている。

【００２８】動作に際して、もしも入力が高の場合は、
トランジスタ３２４は抵抗器３２６を接地するように接
続する；しかしながら入力が低の場合、トランジスタ３
２２は抵抗器３２６に於ける電圧を、抵抗器３２６をＶ
ｄｄに接続することによって高まで上昇させる；しかし
ながら、コンデンサ３３０は入力が高の間最初は充電さ
れておらず、トランジスタ３３２および３３４のゲート
電圧を低に保ち、これはトランジスタ３３２を導通状態
に維持し、反転器３１８への入力を高、基本的にＶｄｄ
に保持する。しかしながら、コンデンサ３３０上の電圧
がトランジスタ３３４の閾値電圧まで上昇すると、トラ
ンジスタ３３２は非導通となりそしてトランジスタ３３
４が導通となって、反転回路３１８の入力に於ける電圧
を高または論理１から低または論理ゼロに切り替える。
検出回路２０２は２つのプルアップ回路と２つのプルダ
ウン回路とを含む。ひとつのプルアップ回路はｐ型トラ
ンジスタ３０２とｐ型トランジスタ３０４とを含み、ト
ランジスタ３０２のゲートは入力に接続され、一方トラ
ンジスタ３０４のゲートは反転器３１８の出力に接続さ
れている。もうひとつのプルアップ回路はｐ型トランジ
スタ３０６とｐ型トランジスタ３０８とを含む。トラン
ジスタ３０８のゲートは反転器３２０の出力に接続さ
れ、これは入力に接続されている。トランジスタ３０６
のゲートは遅延回路２１０の出力に結合されている。ト
ランジスタ３０２のソースはＶｄｄに結合され、トラン
ジスタ３０２のドレインはトランジスタ３０４のソース
に接続されている。トランジスタ３０４のドレインはｎ
型トランジスタ３１０のドレインに結合されている。ト
ランジスタ３０６のソースはＶｄｄに結合され、一方ト
ランジスタ３０６のドレインはトランジスタ３０８のソ
ースに接続されている。トランジスタ３０８のドレイン
はトランジスタ３１０のドレインに接続されている。加
えて検出回路２０３は２つのプルダウン回路を含む。ひ
とつのプルダウン回路はｎ型トランジスタ３１７及び３
１６を含む。ｎ型トランジスタ３１７のゲートは入力に
結合され、一方トランジスタ３１６のゲートは遅延回路
２１０の出力に接続されている。トランジスタ３１７の
ドレインはトランジスタ３１０のソースに結合されてお
り、一方ｎ型トランジスタ３１６のドレインはトランジ
スタ３１７のソースに結合されている。トランジスタ３
１６のソースは接地されている。もうひとつのプルダウ
ン回路はｎ型トランジスタ３１２とｎ型トランジスタ３
１４とを含む。トランジスタ３１２のゲートは反転器３
２０の出力に接続されており、一方トランジスタ３１４
のゲートは反転回路３１８の出力に結合されている。ト
ランジスタ３１２のドレインはトランジスタ３１０のソ
ースに結合されており、一方トランジスタ３１４のドレ
インはトランジスタ３１２のソースに接続されている。
トランジスタ３１４のソースは接地されている。トラン
ジスタ３１０は両方のプルダウン回路を、ＮＡＮＤ回路
２１２の出力が高または論理１の間、これらの回路が検
出回路２０３の出力のみを引き下げるように制御する。
トランジスタ３１０はプルダウン回路が出力を低または
論理０に引き下げないようにプルダウン回路を切り替え
る。ｐ型トランジスタ３０５は、プルアップ回路が非作
動でＮＡＮＤ回路２１２の出力が低の場合は常にラッチ
回路２１５の出力が高に保持されるように動作する。ｐ
型トランジスタ３０５は出力を高または論理１に引き上
げる。両トランジスタ３１０及び３０５はラッチ回路２
１５のＮＡＮＤ回路２１２で制御され、ラッチ回路２１
５はＮＡＮＤ回路２１２、反転回路２０６および遅延回
路２０８を含む。

【００２９】図１２は検出回路２０２の種々の出力の波
形を図示する。図１２は入力が低となると、反転器３１
８の出力は入力が低となった時点から予め定められた時
間の後高となることを図示している。これは遅延回路２
１０が入力を遅延させた遅れを表している。回路２０２
の出力は入力が低となるとトランジスタ３０６及び３０
８を含むプルアップ回路の結果高となる。入力は高であ
るので、反転器３２０の出力は低であり、その結果トラ
ンジスタ３０８が導通となる。遅延回路２１０の出力は
低であるが、これは予め定められた時間が経過していな
いためであって、結果トランジスタ３０６を導通とす
る。これは出力をＶｄｄまたは論理１に引き上げる。予
め定められた時間の後、遅延回路２１０の出力は低とな
る。反転回路３１８の出力は高である。これはトランジ
スタ３１２および３１４を含むプルダウン回路を作動さ
せる。トランジスタ３１０のゲートは低となるが、これ
はＮＡＮＤ回路２１２の結果２０２の出力が高となるた
めである。その他の実施例

【００３０】本発明並びにその特長を詳細に説明してき
たが、理解されるように種々の変更、置き換えおよび改
変を添付の特許請求項に定められた本発明の精神ならび
に範囲から逸脱することなく行うことが可能である。以
上の説明に関して更に以下の項を開示する。

【００３１】（１）メモリ回路に対するアドレス内の変
化を検出しアドレス遷移信号を形成するアドレス遷移検
出回路であって：前記アドレス内の前記変化を表すアド
レス遷移信号を入力するための入力回路と；前記アドレ
ス遷移信号を遅延させ遅延信号を形成するための第１遅
延回路と；前記アドレス遷移信号と前記遅延信号との間
の違いを検出し、これによって前記メモリ回路への経路
が予充電されるのに十分な時間となる差信号を形成する
検出回路と；そして前記メモリ回路への経路が予充電さ
れるのに十分な時間となる前記差信号をラッチするため
のラッチ回路とを含む、前記アドレス遷移検出回路。

【００３２】（２）第１項記載のアドレス遷移検出回路
に於いて、前記ラッチ回路が前記ラッチ回路の出力信号
を遅延させるための第２遅延回路を含む、前記アドレス
遷移検出回路。

【００３３】（３）第２項記載のアドレス遷移検出回路
に於いて、前記ラッチ回路が前記ラッチ回路の出力信号
を反転させるための反転回路を含む、前記アドレス遷移
検出回路。

【００３４】（４）第１項記載のアドレス遷移検出回路
に於いて、前記ラッチ回路がセットリセット回路であ
る、前記アドレス遷移検出回路。

【００３５】（５）第１項記載のアドレス遷移検出回路
に於いて、前記ラッチ回路がＸＯＲ回路である、前記ア
ドレス遷移検出回路。

【００３６】（６）第１項記載のアドレス遷移検出回路
に於いて、前記ラッチ回路が第１ＮＡＮＤ回路と第２Ｎ
ＡＮＤ回路である、前記アドレス遷移検出回路。

【００３７】（７）第１項記載のアドレス遷移検出回路
に於いて、前記検出回路がプルアップ回路とプルダウン
回路とを含む、前記アドレス遷移検出回路。

【００３８】（８）メモリ回路に対するアドレス内の変
化を検出するためのアドレス遷移検出回路であって：前
記アドレス内の前記変化を表すアドレス遷移信号を入力
するための入力回路と；前記アドレス遷移信号を遅延さ
せ遅延信号を形成するための第１遅延回路と；前記アド
レス遷移信号と前記遅延信号とを比較し、アドレス遷移
信号と前記遅延信号との差に応じて差信号を形成するた
めの検出回路で、該回路は前記アドレス遷移信号を形成
するためのプルアップ回路と前記アドレス遷移信号を終
了するためのプルダウン回路とを含む、前記検出回路
と；前記メモリ回路への経路が予充電出来るのに十分な
長さの時間を得るための前記アドレス遷移信号をラッチ
するためのラッチ回路とを含む、前記アドレス遷移検出
回路。

【００３９】（９）第８項記載のアドレス遷移検出回路
に於いて、前記ラッチ回路が前記プルアップ回路および
前記プルダウン回路を制御して、前記アドレス遷移信号
が前記メモリ回路への経路が予充電出来るのに十分な長
さの時間終了しないようにするためのスイッチを含む、
前記アドレス遷移検出回路。

【００４０】（１０）第９項記載のアドレス遷移検出回
路に於いて、前記スイッチが前記プルダウン回路を前記
十分な長さの時間の間非接続とする、前記アドレス遷移
検出回路。

【００４１】（１１）第９項記載のアドレス遷移検出回
路に於いて、前記スイッチが前記プルアップ回路を前記
十分な長さの時間の間接続する、前記アドレス遷移検出
回路。

【００４２】（１２）第８項記載のアドレス遷移検出回
路に於いて、前記ラッチ回路が更に前記スイッチを制御
するためのＮＡＮＤ回路を含む、前記アドレス遷移検出
回路。

【００４３】（１３）第１２項記載のアドレス遷移検出
回路に於いて、前記ラッチ回路が前記ＮＡＮＤ回路に接
続された第２遅延回路を含む、前記アドレス遷移検出回
路。

【００４４】（１４）第１２項記載のアドレス遷移検出
回路に於いて、前記ＮＡＮＤ回路が前記プルアップ回路
及び前記プルダウン回路に接続されている、前記アドレ
ス遷移検出回路。

【００４５】（１５）ラッチ回路２０４が検出回路によ
ってセットされ、これは入力間の差を検出する。入力の
ひとつは予め定められた時間遅延される。ラッチ回路２
０４の出力は反転され遅延回路を通して遅延されラッチ
回路をリセットする。

【図面の簡単な説明】

【図１】アドレス遷移検出回路。

【図２】図１に示すアドレス遷移検出回路の入出力波形
を図示する。

【図３】図１に示すアドレス遷移検出回路の入出力波形
を図示する。

【図４】本発明に基づくアドレス検出回路を図示する。

【図５】図４の波形を図示し、Ａは入力パルス幅が十分
に長い場合、Ｂは入力パルス幅が短くスパイク状の場合
を示す。

【図６】本発明に基づくアドレス検出回路を図示する。

【図７】図６の波形を図示する。

【図８】図６に示すアドレス検出回路のひとつの実施例
を図示する。

【図９】遅延回路を図示する。

【図１０】遅延回路の波形を図示する。

【図１１】本発明に基づく別のアドレス遷移検出回路を
図示する。

【図１２】図１１の回路の波形を図示する。

【符号の説明】

１００、２００、４００ＡＴＤ回路１０２、２１０、２０８、４０２、４１０遅延回路１０４、２０２、４０４検出回路２０４、４０７、２１５ラッチ回路２０６、３１８、３２０、４１２、５０２、５０６、５
１０反転器

Claims

【特許請求の範囲】

【請求項１】メモリ回路に対するアドレス内の変化を
検出しアドレス遷移信号を形成するアドレス遷移検出回
路であって：前記アドレス内の前記変化を表すアドレス
遷移信号を入力するための入力回路と；前記アドレス遷
移信号を遅延させ遅延信号を形成するための第１遅延回
路と；前記アドレス遷移信号と前記遅延信号との間の違
いを検出し、これによって前記メモリ回路への経路が予
充電されるのに十分な時間となる差信号を形成する検出
回路と；そして前記メモリ回路への経路が予充電される
のに十分な時間となる前記差信号をラッチするためのラ
ッチ回路とを含む、前記アドレス遷移検出回路。