JPH06150666A - 入力回路 - Google Patents
入力回路Info
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- JPH06150666A JPH06150666A JP4302369A JP30236992A JPH06150666A JP H06150666 A JPH06150666 A JP H06150666A JP 4302369 A JP4302369 A JP 4302369A JP 30236992 A JP30236992 A JP 30236992A JP H06150666 A JPH06150666 A JP H06150666A
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- buffer circuit
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Abstract
(57)【要約】
【目的】 入力端子（２１）に接続された入力抵抗（２
２）の抵抗値が小さくなることにより、出力バファ回路
がスイッチングする期間に、入力バファ回路（２４）か
ら発生するノイズによる誤動作を防止した入力回路を提
供する。 【構成】 入力端子（２１）に接続された入力抵抗（２
２）と、入力抵抗（２２）に接続された入力バファ回路
（２４）と、入力バファ回路（２４）と内部回路との間
に接続されたラッチ回路（２５）と、ラッチ回路（２
５）にラッチ信号（２６）を供給するためのラッチ信号
発生回路（２７）とを具備し、ラッチ信号発生回路（２
７）は出力バファ回路がスイッチングする期間にラッチ
信号（２６）を発生することにより、ラッチ回路（２
５）は入力バッファ回路（２４）から出力されるノイズ
を遮断すると共に、ノイズ発生前の入力信号をラッチ保
持する。これにより、出力バッファ回路がスイッチング
する期間に入力バッファ回路（２４）から出力されるノ
イズの内部回路への伝達を防止する。
２）の抵抗値が小さくなることにより、出力バファ回路
がスイッチングする期間に、入力バファ回路（２４）か
ら発生するノイズによる誤動作を防止した入力回路を提
供する。 【構成】 入力端子（２１）に接続された入力抵抗（２
２）と、入力抵抗（２２）に接続された入力バファ回路
（２４）と、入力バファ回路（２４）と内部回路との間
に接続されたラッチ回路（２５）と、ラッチ回路（２
５）にラッチ信号（２６）を供給するためのラッチ信号
発生回路（２７）とを具備し、ラッチ信号発生回路（２
７）は出力バファ回路がスイッチングする期間にラッチ
信号（２６）を発生することにより、ラッチ回路（２
５）は入力バッファ回路（２４）から出力されるノイズ
を遮断すると共に、ノイズ発生前の入力信号をラッチ保
持する。これにより、出力バッファ回路がスイッチング
する期間に入力バッファ回路（２４）から出力されるノ
イズの内部回路への伝達を防止する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にＳＲＡＭ等の半導体集積回路において、出力バッフ
ァ回路のスイッチングによって発生するノイズによる誤
動作を防止した入力回路に関する。
特にＳＲＡＭ等の半導体集積回路において、出力バッフ
ァ回路のスイッチングによって発生するノイズによる誤
動作を防止した入力回路に関する。
【０００２】
【従来の技術】図４は従来のＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導
体集積回路における一般的な入力回路を示す図である。
図において、（１）は入力端子、（２）は入力抵抗、
（３）は入力バッファ回路であり、その出力は図示しな
い内部回路に接続されている。（４）はＮチャンネルＭ
ＯＳトランジスタであって、そのドレインは入力抵抗
（２）の一端と入力バッファ回路（３）の入力との間に
接続され、ソ−ス及びゲ−トは共に接地電圧Ｖｓｓに接
続されている。
Ｒａｎｄａｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等の半導
体集積回路における一般的な入力回路を示す図である。
図において、（１）は入力端子、（２）は入力抵抗、
（３）は入力バッファ回路であり、その出力は図示しな
い内部回路に接続されている。（４）はＮチャンネルＭ
ＯＳトランジスタであって、そのドレインは入力抵抗
（２）の一端と入力バッファ回路（３）の入力との間に
接続され、ソ−ス及びゲ−トは共に接地電圧Ｖｓｓに接
続されている。
【０００３】上述した構成に基づく入力回路にあって
は、入力抵抗（２）及びＮチャンネルＭＯＳトランジス
タ（４）の主たる役割は、入力端子（１）に印加される
過大な異常電圧から入力バッファ回路（３）及び図示し
ない内部回路の破壊を防止するものであり、従来入力抵
抗（２）としてはその抵抗値はＲ＝１．５ｋΩ〜２．０
ｋΩ程度に形成することが一般的であった。
は、入力抵抗（２）及びＮチャンネルＭＯＳトランジス
タ（４）の主たる役割は、入力端子（１）に印加される
過大な異常電圧から入力バッファ回路（３）及び図示し
ない内部回路の破壊を防止するものであり、従来入力抵
抗（２）としてはその抵抗値はＲ＝１．５ｋΩ〜２．０
ｋΩ程度に形成することが一般的であった。
【０００４】また図４に示す容量Ｃ1及びＣ2はノ−ド
（ａ）に形成される寄生容量であって、ノ−ド（ａ）の
配線容量及びＮチャンネルＭＯＳトランジスタ（４）の
ドレイン拡散接合容量及び入力バッファ回路（３）のゲ
−ト容量等から成るもので、容量Ｃ1は電源電圧Ｖｄｄ
とノ−ド（ａ）間のカップリング容量として存在するも
のであり、容量Ｃ2は接地電圧Ｖｓｓとノ−ド（ａ）間
のカップリング容量として存在するものである。
（ａ）に形成される寄生容量であって、ノ−ド（ａ）の
配線容量及びＮチャンネルＭＯＳトランジスタ（４）の
ドレイン拡散接合容量及び入力バッファ回路（３）のゲ
−ト容量等から成るもので、容量Ｃ1は電源電圧Ｖｄｄ
とノ−ド（ａ）間のカップリング容量として存在するも
のであり、容量Ｃ2は接地電圧Ｖｓｓとノ−ド（ａ）間
のカップリング容量として存在するものである。
【０００５】ところで、近年ＳＲＡＭ等の半導体集積回
路にあっては、動作速度の向上を目的として、従来のポ
リシリコンゲ−トに代わり低抵抗の高融点金属シリサイ
ド等でゲ−ト及び配線を形成している。このため入力抵
抗（２）の抵抗値が従来と比較して小さくなっている。
これは半導体集積回路の集積密度を上げるため、入力抵
抗（２）のパタ−ン面積を大きくできないためである。
しかしながら、入力抵抗（２）の抵抗値が小さくなる
と、ＳＲＡＭ等の半導体集積回路が有する出力バッファ
回路のスイッチングによる電源ノイズにより誤動作し易
くなるという問題が発生した。
路にあっては、動作速度の向上を目的として、従来のポ
リシリコンゲ−トに代わり低抵抗の高融点金属シリサイ
ド等でゲ−ト及び配線を形成している。このため入力抵
抗（２）の抵抗値が従来と比較して小さくなっている。
これは半導体集積回路の集積密度を上げるため、入力抵
抗（２）のパタ−ン面積を大きくできないためである。
しかしながら、入力抵抗（２）の抵抗値が小さくなる
と、ＳＲＡＭ等の半導体集積回路が有する出力バッファ
回路のスイッチングによる電源ノイズにより誤動作し易
くなるという問題が発生した。
【０００６】そこで本願発明者はその原因を以下のよう
に検討した。この電源ノイズは出力バッファ回路がスイ
ッチングすることによって、半導体集積回路内に一時的
に大きな電流が流れ、これにより電源電圧Ｖｄｄが降下
または接地電圧Ｖｓｓが上昇することによって起こるも
のである。このため入力バッファ回路（３）のスレッシ
ョルド電圧Ｖｔ* の電位が変動する。従来入力抵抗
（２）の抵抗値がＲ＝１．５ｋΩ〜２．０ｋΩと大きな
値に形成されていた時には、入力端子（１）に印加され
た入力信号の電位をノ−ド（ａ）にて保持する力が比較
的弱かったため、電源電圧Ｖｄｄの降下により入力バッ
ファ回路（３）のスレッショルド電圧Ｖｔ*の電位も降
下するが、寄生容量Ｃ1のカップリング効果により、ノ
−ド（ａ）の電位も降下する。
に検討した。この電源ノイズは出力バッファ回路がスイ
ッチングすることによって、半導体集積回路内に一時的
に大きな電流が流れ、これにより電源電圧Ｖｄｄが降下
または接地電圧Ｖｓｓが上昇することによって起こるも
のである。このため入力バッファ回路（３）のスレッシ
ョルド電圧Ｖｔ* の電位が変動する。従来入力抵抗
（２）の抵抗値がＲ＝１．５ｋΩ〜２．０ｋΩと大きな
値に形成されていた時には、入力端子（１）に印加され
た入力信号の電位をノ−ド（ａ）にて保持する力が比較
的弱かったため、電源電圧Ｖｄｄの降下により入力バッ
ファ回路（３）のスレッショルド電圧Ｖｔ*の電位も降
下するが、寄生容量Ｃ1のカップリング効果により、ノ
−ド（ａ）の電位も降下する。
【０００７】一方接地電圧Ｖｓｓの上昇により入力バッ
ファ回路（３）のスレッショルド電圧Ｖｔ*の電位も上
昇するが、寄生容量Ｃ2のカップリング効果によりノ−
ド（ａ）の電位も上昇する。従って、ノ−ド（ａ）にお
ける入力信号の電位は入力バッファ回路（３）のスレッ
ショルド電圧Ｖｔ*の電位の変動に連動して同一方向に
変動するため、ノ−ド（ａ）における入力信号の電位と
入力バッファ回路（３）のスレッショルド電圧Ｖｔ*の
電位は正常な関係が維持される。これにより出力バッフ
ァ回路のスイッチングによる電源ノイズに対しては比較
的強いものとなっていた。
ファ回路（３）のスレッショルド電圧Ｖｔ*の電位も上
昇するが、寄生容量Ｃ2のカップリング効果によりノ−
ド（ａ）の電位も上昇する。従って、ノ−ド（ａ）にお
ける入力信号の電位は入力バッファ回路（３）のスレッ
ショルド電圧Ｖｔ*の電位の変動に連動して同一方向に
変動するため、ノ−ド（ａ）における入力信号の電位と
入力バッファ回路（３）のスレッショルド電圧Ｖｔ*の
電位は正常な関係が維持される。これにより出力バッフ
ァ回路のスイッチングによる電源ノイズに対しては比較
的強いものとなっていた。
【０００８】しかしながら、入力抵抗（２）の抵抗値が
小さくなると、入力端子（１）に印加された入力信号の
電位をノ−ド（ａ）にて保持する力が強くなり、電源電
圧Ｖｄｄの降下による入力バッファ回路（３）のスレッ
ショルド電圧Ｖｔ*の電位の降下、あるいは接地電圧Ｖ
ｓｓの上昇による入力バッファ回路（３）のスレッショ
ルド電圧Ｖｔ*の電位の上昇に連動して同一方向にノ−
ド（ａ）の電位が変動しにくくなり、入力端子（１）に
印加された入力信号の電位にほぼ等しい電位に保たれ
る。このためノ−ド（ａ）における入力信号の電位と、
入力バッファ回路（３）のスレッショルド電圧Ｖｔ*の
電位の正常な関係が維持できなくなる。このため入力バ
ッファ回路（３）からノイズが出力されてしまうことに
なる。図５はこのノイズの発生を表す動作波形図であ
る。図において、（１０）は入力端子（１）に印加され
る入力信号を、（１１）は入力バッファ回路（３）の出
力を、（１２）は出力バッファ回路の出力である。い
ま、出力バッファ回路の出力信号が図５の（１３）で示
すようにスイッチングすると上述した理由により、（１
４）に示すように入力バッファ回路（３）からノイズが
出力されて内部回路に伝達されてしまい誤動作の原因と
なる。
小さくなると、入力端子（１）に印加された入力信号の
電位をノ−ド（ａ）にて保持する力が強くなり、電源電
圧Ｖｄｄの降下による入力バッファ回路（３）のスレッ
ショルド電圧Ｖｔ*の電位の降下、あるいは接地電圧Ｖ
ｓｓの上昇による入力バッファ回路（３）のスレッショ
ルド電圧Ｖｔ*の電位の上昇に連動して同一方向にノ−
ド（ａ）の電位が変動しにくくなり、入力端子（１）に
印加された入力信号の電位にほぼ等しい電位に保たれ
る。このためノ−ド（ａ）における入力信号の電位と、
入力バッファ回路（３）のスレッショルド電圧Ｖｔ*の
電位の正常な関係が維持できなくなる。このため入力バ
ッファ回路（３）からノイズが出力されてしまうことに
なる。図５はこのノイズの発生を表す動作波形図であ
る。図において、（１０）は入力端子（１）に印加され
る入力信号を、（１１）は入力バッファ回路（３）の出
力を、（１２）は出力バッファ回路の出力である。い
ま、出力バッファ回路の出力信号が図５の（１３）で示
すようにスイッチングすると上述した理由により、（１
４）に示すように入力バッファ回路（３）からノイズが
出力されて内部回路に伝達されてしまい誤動作の原因と
なる。
【０００９】
【発明が解決しようとする課題】このように、従来の入
力回路にあっては動作速度の向上を目的として、従来の
ポリシリコンに代わり、低抵抗の高融点金属シリサイド
等が用いられることにより、入力回路を構成する入力抵
抗（２）の抵抗値が小さくなると、出力バッファ回路の
スイッチングによって入力バッファ回路（３）から出力
されるノイズが内部回路に伝達されてしまうことにより
誤動作が生じ易くなるという問題点を有していた。
力回路にあっては動作速度の向上を目的として、従来の
ポリシリコンに代わり、低抵抗の高融点金属シリサイド
等が用いられることにより、入力回路を構成する入力抵
抗（２）の抵抗値が小さくなると、出力バッファ回路の
スイッチングによって入力バッファ回路（３）から出力
されるノイズが内部回路に伝達されてしまうことにより
誤動作が生じ易くなるという問題点を有していた。
【００１０】
【課題を解決するための手段】本発明は上記の問題点に
鑑みて為され、入力端子（２１）に接続された入力抵抗
（２２）と、前記入力抵抗（２２）に接続された入力バ
ッファ回路（２４）と、前記入力バッファ回路（２４）
と内部回路との間に接続されたラッチ回路（２５）と、
前記ラッチ回路（２５）にラッチ信号（２６）を供給す
るためのラッチ信号発生回路（２７）とを具備し、前記
ラッチ信号発生回路（２７）は出力バッファがスイッチ
ングする期間にラッチ信号（２６）を発生することを特
徴とするものである。
鑑みて為され、入力端子（２１）に接続された入力抵抗
（２２）と、前記入力抵抗（２２）に接続された入力バ
ッファ回路（２４）と、前記入力バッファ回路（２４）
と内部回路との間に接続されたラッチ回路（２５）と、
前記ラッチ回路（２５）にラッチ信号（２６）を供給す
るためのラッチ信号発生回路（２７）とを具備し、前記
ラッチ信号発生回路（２７）は出力バッファがスイッチ
ングする期間にラッチ信号（２６）を発生することを特
徴とするものである。
【００１１】
【作用】上述の手段によれば、入力端子（２１）に接続
される入力抵抗（２２）の抵抗値が小さくなって、出力
バッファ回路がスイッチングする期間に入力バッファ回
路（２４）からノイズが出力されても、ラッチ信号発生
回路（２７）により発生されたラッチ信号（２６）がラ
ッチ回路（２５）に供給されているので、ラッチ回路
（２５）はこのノイズを遮断し、ノイズ発生前の入力信
号をラッチ保持することになる。従って、入力バッファ
回路（２４）から出力されるノイズは内部回路に伝達さ
れず誤動作を防止することが可能となる。
される入力抵抗（２２）の抵抗値が小さくなって、出力
バッファ回路がスイッチングする期間に入力バッファ回
路（２４）からノイズが出力されても、ラッチ信号発生
回路（２７）により発生されたラッチ信号（２６）がラ
ッチ回路（２５）に供給されているので、ラッチ回路
（２５）はこのノイズを遮断し、ノイズ発生前の入力信
号をラッチ保持することになる。従って、入力バッファ
回路（２４）から出力されるノイズは内部回路に伝達さ
れず誤動作を防止することが可能となる。
【００１２】
【実施例】次に本発明の実施例を図面を参照して説明す
る。図１は本発明の実施例に係る入力回路を示す回路図
である。図１において、（２１）は入力端子、（２２）
は一端が入力端子（２１）に接続された入力抵抗であっ
て、低抵抗（シ−ト抵抗値３Ω程度）の高融点金属シリ
サイド等を用いて抵抗値がＲ＝３００Ω程度に形成され
ている。（２３）はＮチャンネルＭＯＳトランジスタで
あって、そのドレインは入力抵抗（２２）の他の一端に
接続され、ソ−ス及びドレインは共に接地電圧Ｖｓｓに
接続されている。（２４）は入力バッファ回路であっ
て、その入力は入力抵抗（２２）の他の一端に接続され
ている。そして（２５）はラッチ回路であって、ラッチ
回路（２５）は入力バッファ回路（２４）の出力を入力
とし、ラッチ回路（２５）の出力は図示しない内部回路
に接続されるものである。また（２６）はラッチ回路
（２５）に供給されるデ−タラッチ用のラッチ信号であ
る。ラッチ回路（２５）はラッチ信号（２６）が出力さ
れていない時は入力バッファ回路（２４）から出力され
る入力信号をそのまま内部回路に伝達し、ラッチ信号
（２６）が出力されると入力バッファ回路（２４）から
出力されている入力信号をラッチ保持する。このラッチ
信号（２６）は、ラッチ信号発生回路（２７）から出力
されるものであって、ラッチ信号発生回路（２７）は、
出力バッファ回路がスイッチングしている期間にラッチ
信号（２６）を発生するものである。このようにして本
発明の入力回路が構成される。
る。図１は本発明の実施例に係る入力回路を示す回路図
である。図１において、（２１）は入力端子、（２２）
は一端が入力端子（２１）に接続された入力抵抗であっ
て、低抵抗（シ−ト抵抗値３Ω程度）の高融点金属シリ
サイド等を用いて抵抗値がＲ＝３００Ω程度に形成され
ている。（２３）はＮチャンネルＭＯＳトランジスタで
あって、そのドレインは入力抵抗（２２）の他の一端に
接続され、ソ−ス及びドレインは共に接地電圧Ｖｓｓに
接続されている。（２４）は入力バッファ回路であっ
て、その入力は入力抵抗（２２）の他の一端に接続され
ている。そして（２５）はラッチ回路であって、ラッチ
回路（２５）は入力バッファ回路（２４）の出力を入力
とし、ラッチ回路（２５）の出力は図示しない内部回路
に接続されるものである。また（２６）はラッチ回路
（２５）に供給されるデ−タラッチ用のラッチ信号であ
る。ラッチ回路（２５）はラッチ信号（２６）が出力さ
れていない時は入力バッファ回路（２４）から出力され
る入力信号をそのまま内部回路に伝達し、ラッチ信号
（２６）が出力されると入力バッファ回路（２４）から
出力されている入力信号をラッチ保持する。このラッチ
信号（２６）は、ラッチ信号発生回路（２７）から出力
されるものであって、ラッチ信号発生回路（２７）は、
出力バッファ回路がスイッチングしている期間にラッチ
信号（２６）を発生するものである。このようにして本
発明の入力回路が構成される。
【００１３】この構成によれば、入力端子（２１）に接
続された入力抵抗（２２）が小さくなることにより、出
力バッファ回路がスイッチングしている期間に入力バッ
ファ回路（２４）からノイズが出力されても、ラッチ信
号発生回路（２７）により発生されるラッチ信号（２
６）がラッチ回路（２５）に供給されているので、ラッ
チ回路（２５）はこのノイズを遮断し、ノイズ発生前の
入力信号をラッチ保持する。従って入力バッファ回路
（２４）から出力されるノイズは内部回路に伝達されず
誤動作を防止することができる。
続された入力抵抗（２２）が小さくなることにより、出
力バッファ回路がスイッチングしている期間に入力バッ
ファ回路（２４）からノイズが出力されても、ラッチ信
号発生回路（２７）により発生されるラッチ信号（２
６）がラッチ回路（２５）に供給されているので、ラッ
チ回路（２５）はこのノイズを遮断し、ノイズ発生前の
入力信号をラッチ保持する。従って入力バッファ回路
（２４）から出力されるノイズは内部回路に伝達されず
誤動作を防止することができる。
【００１４】図２は上記のように構成される入力回路を
例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄａｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）半導体集積回路のアドレス端子
の入力回路に適用した例を示すブロック図である。図２
において、（２１）は入力端子であって、Ａ1〜Ａnで示
すｎビットのアドレス入力端子となるものである。（２
８）は図１に示した本発明に係る入力回路であって、Ａ
1〜Ａnで示すｎビットのアドレス入力端子の入力回路に
適用されている。またこの適用例においては、図１に示
したラッチ信号発生回路（２７）は遅延回路（２９）に
該当し、この遅延回路（２９）は、後述するＡＴＤ信号
（３７）を入力し、ＡＴＤ信号（３７）を遅延させるこ
とでラッチ信号（２６）を発生している。
例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄａｍ Ａｃｃ
ｅｓｓ Ｍｅｍｏｒｙ）半導体集積回路のアドレス端子
の入力回路に適用した例を示すブロック図である。図２
において、（２１）は入力端子であって、Ａ1〜Ａnで示
すｎビットのアドレス入力端子となるものである。（２
８）は図１に示した本発明に係る入力回路であって、Ａ
1〜Ａnで示すｎビットのアドレス入力端子の入力回路に
適用されている。またこの適用例においては、図１に示
したラッチ信号発生回路（２７）は遅延回路（２９）に
該当し、この遅延回路（２９）は、後述するＡＴＤ信号
（３７）を入力し、ＡＴＤ信号（３７）を遅延させるこ
とでラッチ信号（２６）を発生している。
【００１５】そして（３０）はアドレスデコ−ダ、（３
１）はメモリマトリックス、（３２）はバスラインであ
って、アドレス入力端子Ａ1〜Ａnに印加された入力信号
に基ずいて決定される所定アドレスのメモリデ−タの読
みだしラインとなるものである。（３３）は出力コント
ロ−ル回路、（３４）は出力バッファ回路であって、読
み出されたメモリデ−タはこの出力バッファ回路（３
４）から出力端子（３５）に出力される。
１）はメモリマトリックス、（３２）はバスラインであ
って、アドレス入力端子Ａ1〜Ａnに印加された入力信号
に基ずいて決定される所定アドレスのメモリデ−タの読
みだしラインとなるものである。（３３）は出力コント
ロ−ル回路、（３４）は出力バッファ回路であって、読
み出されたメモリデ−タはこの出力バッファ回路（３
４）から出力端子（３５）に出力される。
【００１６】そして（３６）はＡＴＤ（Ａｄｄｒｅｓｓ
Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ）回路であ
って、アドレス入力端子Ａ1〜Ａnに入力される入力信号
の変化を検知するもので、このＡＴＤ回路（３６）はア
ドレス入力端子Ａ1〜Ａnに入力される入力信号の変化を
検知すると一定期間ハイレベルのパルスとなるＡＴＤ信
号（３７）を出力し、このＡＴＤ信号（３７）が出力コ
ントロ−ル回路（３３）に入力されてバスライン（３
２）をイコライズする。ここで前述した遅延回路（２
９）は、ＡＴＤ信号（３７）を入力とし、このＡＴＤ信
号（３７）を遅延させることにより、出力バッファ回路
（３４）のスイッチングのタイミングに合わせたラッチ
信号（２６）を発生し、このラッチ信号（２６）がＡ1
〜Ａnで示されるｎビットのアドレス入力端子の入力回
路部を構成するラッチ回路（２５）に入力されている。
ここで遅延回路（２９）は本実施例においては例えば偶
数段のインバ−タを縦列接続して構成されるもので、出
力バッファ回路（３４）のスイッチングに合わせたラッ
チ信号（２６）の発生タイミングの調整は縦列接続され
るインバ−タの段数によってなされる。
Ｔｒａｎｓｉｔｉｏｎ Ｄｅｔｅｃｔｏｒ）回路であ
って、アドレス入力端子Ａ1〜Ａnに入力される入力信号
の変化を検知するもので、このＡＴＤ回路（３６）はア
ドレス入力端子Ａ1〜Ａnに入力される入力信号の変化を
検知すると一定期間ハイレベルのパルスとなるＡＴＤ信
号（３７）を出力し、このＡＴＤ信号（３７）が出力コ
ントロ−ル回路（３３）に入力されてバスライン（３
２）をイコライズする。ここで前述した遅延回路（２
９）は、ＡＴＤ信号（３７）を入力とし、このＡＴＤ信
号（３７）を遅延させることにより、出力バッファ回路
（３４）のスイッチングのタイミングに合わせたラッチ
信号（２６）を発生し、このラッチ信号（２６）がＡ1
〜Ａnで示されるｎビットのアドレス入力端子の入力回
路部を構成するラッチ回路（２５）に入力されている。
ここで遅延回路（２９）は本実施例においては例えば偶
数段のインバ−タを縦列接続して構成されるもので、出
力バッファ回路（３４）のスイッチングに合わせたラッ
チ信号（２６）の発生タイミングの調整は縦列接続され
るインバ−タの段数によってなされる。
【００１７】図３はこのように構成されるＳＲＡＭ半導
体集積回路の読みだし時の動作波形図である。図１乃至
図３を参照して本発明の入力回路に着目してその動作を
説明する。いまアドレス入力端子Ａ1〜Ａnに印加される
入力信号が変化すると、この入力信号は入力バッファ回
路（２４）に伝達される。この時ラッチ回路（２５）の
ラッチ信号（２６）は出力されていないため、ラッチ回
路（２５）は入力信号をそのまま内部回路であるアドレ
スデコ−ダ（３０）に伝達する。一方ＡＴＤ回路（３
６）はアドレス入力端子Ａ1〜Ａnの入力信号が変化した
ことを検知し、一定期間ハイレベルとなるパルスＡＴＤ
信号（３７）を出力し、このＡＴＤ信号（３７）が出力
コントロ−ル回路（３３）に入力されてバスライン（３
２）を中間レベルにイコライズする。その後ＡＴＤ信号
（３７）がロウレベルになると、バスライン（３２）の
イコライズが解除され、アドレス入力端子Ａ1〜Ａnに印
加された入力信号に基づく所定アドレスに位置するメモ
リデ−タがメモリマトリックス（３１）からバスライン
（３２）に読み出され、このデ−タが出力バッファ回路
（３４）から出力される。この時出力バッファ回路（３
４）のスイッチングにより電源ノイズが発生する。これ
により入力バッファ回路（２４）からノイズが出力され
る。従来の入力回路にあってはこのノイズが内部回路に
伝達されてしまうことにより、アドレスが変化したもの
と見なされてしまいＡＴＤ回路（３６）は再びＡＴＤ信
号（３７）を出力する。このため、メモリマトリックス
（３１）からバスライン（３２）に読み出されていたメ
モリデ−タが中間レベルにイコライズされてしまい出力
バッファ回路（３４）の出力が不確定になることにより
誤動作を招いていた。
体集積回路の読みだし時の動作波形図である。図１乃至
図３を参照して本発明の入力回路に着目してその動作を
説明する。いまアドレス入力端子Ａ1〜Ａnに印加される
入力信号が変化すると、この入力信号は入力バッファ回
路（２４）に伝達される。この時ラッチ回路（２５）の
ラッチ信号（２６）は出力されていないため、ラッチ回
路（２５）は入力信号をそのまま内部回路であるアドレ
スデコ−ダ（３０）に伝達する。一方ＡＴＤ回路（３
６）はアドレス入力端子Ａ1〜Ａnの入力信号が変化した
ことを検知し、一定期間ハイレベルとなるパルスＡＴＤ
信号（３７）を出力し、このＡＴＤ信号（３７）が出力
コントロ−ル回路（３３）に入力されてバスライン（３
２）を中間レベルにイコライズする。その後ＡＴＤ信号
（３７）がロウレベルになると、バスライン（３２）の
イコライズが解除され、アドレス入力端子Ａ1〜Ａnに印
加された入力信号に基づく所定アドレスに位置するメモ
リデ−タがメモリマトリックス（３１）からバスライン
（３２）に読み出され、このデ−タが出力バッファ回路
（３４）から出力される。この時出力バッファ回路（３
４）のスイッチングにより電源ノイズが発生する。これ
により入力バッファ回路（２４）からノイズが出力され
る。従来の入力回路にあってはこのノイズが内部回路に
伝達されてしまうことにより、アドレスが変化したもの
と見なされてしまいＡＴＤ回路（３６）は再びＡＴＤ信
号（３７）を出力する。このため、メモリマトリックス
（３１）からバスライン（３２）に読み出されていたメ
モリデ−タが中間レベルにイコライズされてしまい出力
バッファ回路（３４）の出力が不確定になることにより
誤動作を招いていた。
【００１８】しかしながら、本発明の入力回路に依れ
ば、出力バッファ回路（３４）がスイッチングし、入力
バッファ回路（２４）からノイズが出力されている期間
中は、ＡＴＤ信号（３７）を遅延回路（２９）で遅延さ
せて発生したラッチ信号（２６）がラッチ回路（２５）
に供給されているので、ラッチ回路（２５）は入力バッ
ファ回路（２４）から出力されるノイズを遮断すると共
に、ノイズ発生前の入力信号をラッチ保持するすること
になる。これにより入力バッファ回路（２４）にノイズ
が出力されても、このノイズが内部回路に伝達されず誤
動作を防止することが可能となる。
ば、出力バッファ回路（３４）がスイッチングし、入力
バッファ回路（２４）からノイズが出力されている期間
中は、ＡＴＤ信号（３７）を遅延回路（２９）で遅延さ
せて発生したラッチ信号（２６）がラッチ回路（２５）
に供給されているので、ラッチ回路（２５）は入力バッ
ファ回路（２４）から出力されるノイズを遮断すると共
に、ノイズ発生前の入力信号をラッチ保持するすること
になる。これにより入力バッファ回路（２４）にノイズ
が出力されても、このノイズが内部回路に伝達されず誤
動作を防止することが可能となる。
【００１９】
【発明の効果】以上説明したように、本発明の入力回路
に依れば、従来の入力回路にラッチ回路（２５）及びラ
ッチ回路（２５）にラッチ信号（２６）を供給するため
のラッチ信号発生回路（２７）を設けたことにより、入
力回路を構成する入力抵抗（２２）の抵抗値が小さくな
って、出力バッファ回路（３４）のスイッチングにより
入力バッファ回路（２４）にノイズが出力されても、こ
のノイズの内部回路への伝達を防止することが可能とな
り、これによる誤動作を防止した半導体集積回路が実現
できる。
に依れば、従来の入力回路にラッチ回路（２５）及びラ
ッチ回路（２５）にラッチ信号（２６）を供給するため
のラッチ信号発生回路（２７）を設けたことにより、入
力回路を構成する入力抵抗（２２）の抵抗値が小さくな
って、出力バッファ回路（３４）のスイッチングにより
入力バッファ回路（２４）にノイズが出力されても、こ
のノイズの内部回路への伝達を防止することが可能とな
り、これによる誤動作を防止した半導体集積回路が実現
できる。
【００２０】さらに本発明の入力回路のＳＲＡＭ半導体
集積回路に適用した場合、ラッチ回路（２５）に供給さ
れるラッチ信号（２６）は、本来ＳＲＡＭ半導体集積回
路が有しているＡＴＤ信号（３７）を利用することがで
き、このＡＴＤ信号（３７）を遅延回路（２９）で遅延
させるだけで作り出すことができる。このため回路設計
における特別な工夫も必要とせず、かかるパタ−ン面積
の増加も僅かで済むという利点も有している。
集積回路に適用した場合、ラッチ回路（２５）に供給さ
れるラッチ信号（２６）は、本来ＳＲＡＭ半導体集積回
路が有しているＡＴＤ信号（３７）を利用することがで
き、このＡＴＤ信号（３７）を遅延回路（２９）で遅延
させるだけで作り出すことができる。このため回路設計
における特別な工夫も必要とせず、かかるパタ−ン面積
の増加も僅かで済むという利点も有している。
【図１】本発明の実施例に係る入力回路を示す回路図で
ある。
ある。
【図２】本発明の入力回路のＳＲＡＭ半導体集積回路へ
の適用例を示すブロック図である。
の適用例を示すブロック図である。
【図３】本発明の入力回路のＳＲＡＭ半導体集積回路へ
の適用例における動作を説明するための動作波形図であ
る。
の適用例における動作を説明するための動作波形図であ
る。
【図４】従来例に係る入力回路を示す回路図である。
【図５】従来例の入力回路の動作波形図である。
２１ ：入力端子 ２２ ：入力抵抗 ２３ ：ＮチャンネルＭＯＳトランジスタ ２４ ：入力バッファ回路 ２５ ：ラッチ回路 ２６ ：ラッチ信号 ２７ ：ラッチ信号発生回路 Ｖｓｓ ：接地電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 19/003 Ｂ 8941−5Ｊ 8941−5Ｊ Ｈ０３Ｋ 19/00 １０１ Ｋ
Claims (2)
- 【請求項１】 出力バッファ回路のスイッチング期間に
発生するノイズによる誤動作を防止するための入力回路
であって、入力抵抗を介して入力端子に接続された入力
バッファ回路と、前記入力バッファ回路と内部回路との
間に接続されたラッチ回路と、前記ラッチ回路にラッチ
信号を供給するためのラッチ信号発生回路を具備し、前
記ラッチ信号発生回路は、出力バッファ回路がスイッチ
ングする期間にラッチ信号を発生することを特徴とする
入力回路。 - 【請求項２】 ＳＲＡＭ半導体集積回路のアドレス端子
の入力回路に適用され、前記ラッチ信号はＳＲＡＭ半導
体集積回路が有するＡＴＤ信号を遅延させて発生するこ
とを特徴とする請求項１記載の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302369A JPH06150666A (ja) | 1992-11-12 | 1992-11-12 | 入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4302369A JPH06150666A (ja) | 1992-11-12 | 1992-11-12 | 入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06150666A true JPH06150666A (ja) | 1994-05-31 |
Family
ID=17908074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4302369A Pending JPH06150666A (ja) | 1992-11-12 | 1992-11-12 | 入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06150666A (ja) |
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006166254A (ja) * | 2004-12-09 | 2006-06-22 | Oki Electric Ind Co Ltd | 入力回路 |
| EP1681680A2 (en) * | 2001-09-17 | 2006-07-19 | SanDisk Corporation | Dynamic column block selection |
| US7170802B2 (en) | 2003-12-31 | 2007-01-30 | Sandisk Corporation | Flexible and area efficient column redundancy for non-volatile memories |
| US7586793B2 (en) | 2001-09-17 | 2009-09-08 | Sandisk Corporation | Dynamic column block selection |
| US8468294B2 (en) | 2009-12-18 | 2013-06-18 | Sandisk Technologies Inc. | Non-volatile memory with multi-gear control using on-chip folding of data |
| US8842473B2 (en) | 2012-03-15 | 2014-09-23 | Sandisk Technologies Inc. | Techniques for accessing column selecting shift register with skipped entries in non-volatile memories |
| US8897080B2 (en) | 2012-09-28 | 2014-11-25 | Sandisk Technologies Inc. | Variable rate serial to parallel shift register |
| US9076506B2 (en) | 2012-09-28 | 2015-07-07 | Sandisk Technologies Inc. | Variable rate parallel to serial shift register |
| US9224502B1 (en) | 2015-01-14 | 2015-12-29 | Sandisk Technologies Inc. | Techniques for detection and treating memory hole to local interconnect marginality defects |
| US9269446B1 (en) | 2015-04-08 | 2016-02-23 | Sandisk Technologies Inc. | Methods to improve programming of slow cells |
| US9342446B2 (en) | 2011-03-29 | 2016-05-17 | SanDisk Technologies, Inc. | Non-volatile memory system allowing reverse eviction of data updates to non-volatile binary cache |
| US9490035B2 (en) | 2012-09-28 | 2016-11-08 | SanDisk Technologies, Inc. | Centralized variable rate serializer and deserializer for bad column management |
| US9564219B2 (en) | 2015-04-08 | 2017-02-07 | Sandisk Technologies Llc | Current based detection and recording of memory hole-interconnect spacing defects |
| US9748001B2 (en) | 2009-07-06 | 2017-08-29 | Sandisk Technologies Llc | Bad column management with bit information in non-volatile memory systems |
| US9934872B2 (en) | 2014-10-30 | 2018-04-03 | Sandisk Technologies Llc | Erase stress and delta erase loop count methods for various fail modes in non-volatile memory |
| US10032524B2 (en) | 2015-02-09 | 2018-07-24 | Sandisk Technologies Llc | Techniques for determining local interconnect defects |
-
1992
- 1992-11-12 JP JP4302369A patent/JPH06150666A/ja active Pending
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