JPH0386997A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特にスタティック・メモ
リの請み出し回路に関する。

〔従来の技術〕

米国特許４，７８６．５７２は、スタティック・メモリ
の改良された読み出し回路を開示している。

この回路においては、メモリセルから読み出されセンス
・アンプリファイアで増幅された信号がデータ・ラッチ
回路を経て出力回路に供給される際に、データ・ラッチ
回路の活性化による遅れがデータ出力の遅れの原因にな
っているという知見に基き、センス・アンプリファイア
で増幅した信号とデータ・ラッチ回路の出力信号との両
方をスイッチング回路に印加し、スイッチング回路の出
力を出力回路に供給している。

スイッチング回路は、センス・アンプリファイアが活性
化されている期間はその増幅信号をトランスファーして
出力とし、センス・アンプリファイアが不活性化される
とデータ・ラッチ回路の出力信号をトランスファーする
。この結果、データ・ラッチ回路の動作前にセンス・ア
ンプリファイアからの増幅信号が出力回路に供給される
ので、データ出力端子に出力信号が早く現われ、メモリ
へのアドレス信号の印加（アクセス）からデータ出力が
得られるまでの時間が短縮する。

スイッチング回路は、データ・ラッチ回路の出力ヲトラ
ンスファーしている時に、センス・アンプリファイアの
出力端とスイッチング回路自身の出力端との間の径路を
遮断する。これは、センス・アンプリファイアの不活性
化に伴って生ずるセンス・アンプリファイアの出力端の
電位の変化が、スイッチング回路の出力、すなわち出力
回路に供給されるデータ・ラッチ回路の出力に悪影響を
及ぼすのを防止す°るためである。

第８図〜第１１図を参照して、米国特許４，７８８．５
７２に開示さ４れた従来の技術のメモリ読み出し回路の
うち、本発明に関係する部分を説明する。この従来技術
の他の部分は、上記米国特許に詳しく説明されている。

第８図および第１１図を参照すると、アドレスバッファ
１０１は、アドレス信号ＡＩの変化を検知し、アドレス
変化検知信号Φ１を一定期間（例えばＩｏｎｓ）出力し
てクロック・ジェネレータ１１３に送ると共に、相補の
アドレス信号ＡＩ’およびスー１′を出力してＸデコー
ダ１０５およびＹデコーダ１０６に送る。チップ・セレ
クト・バッファ１０２は、チップ・セレクト信号Ｃ丁が
入力すると、チップ・セレクト変化検知信号Φ。８を一
定期間出力してクロック・ジェネレータ１１３に送ると
共に、チップ・セレクト信号−丁”をデータ入力コント
ロール回路１０８およびデータ出力コントロール回路１
１２に送る。

ライト・イネーブル信号ＷＥが入力されない時は、ライ
ト・イネーブル・バッファ１０４からの信号ＷＥ’　と
上記信号Ｃ８′とによって、データ出力コントロール回
路１１２は活性化されてその入力端に加えられた信号を
データ出力端子り。Ｕｌへ出力する。なお、ライト・イ
ネーブル信号ＷＥが入力されている時は、ライト・イネ
ーブル・バッファ１０４はライト・イネーブル信号ＷＥ
’を出力せずＷＥ’を出力するので、データ出力コント
ロール回路１１２は動作せず、その代りにデータ入力コ
ントロール回路１０８が動作してデータ入力端子Ｄ　Ｉ
Ｈに加えられデータ人力バッファ１０３で生成された相
補のデータ人力バッファ信号Ｄ’　１８１　Ｆ”フをメ
モリ・セル・マトリックス１０９に送る。

クロックジェネレータ１１３は２つの変化検知信号Φ１
およびΦ。８を受けて、第１１図に示すような４つの制
御信号ΦＸ、Φ８．ΦＳＷｓ　Φ、を順次発生する。ま
ずワード線活性化信号Φ８が発生してワード線ドライブ
回路１０７に供給され、定期間の経過後にセンス・イネ
ーブル信号Φ８が発生してメモリ・セル・マトリックス
１０９内のセンス型アンブリファイアが活性化され、次
いで一定期間の経過後にスイッチング制御信号Φｓｗを
立ち上がらせてスイッチング回路１１４に供給される。

そして最後に一定期間経過後にデータ・ラッチ信号Φ１
を発生させて、データ・ラッチ回路１１０に送り、デー
タ・ラッチ回路１１０を活性化させる。４つの制御信号
はΦ１．Φ８．ΦＥＩＷ＊Φ８の順に立ち下がる。

ワード線ドライブ回路１０７は、ワード線活性化信号Φ
８がハイレベルの期間だけＸデコーダ１０５からのＸア
ドレス信号Ｘｌをワード線Ｗｌに供給する。第１０図を
も参照すると、メモリ・セル・マトリックス１０９にお
いて各ビット線対ＢＬｏおよびＢ　Ｌｏ　、−、Ｂ　Ｌ
ｊおよびＢＬ、。

・・・は予じめプリチャージ用のＰチャネルトランジス
タＱ９１によって電源Ｖ。。から電荷を供給されてハイ
レベルにプリチャージされている。そして、Ｙデコーダ
１０６からのＹアドレス信号ＹＪによって、０ＭＯ８に
よるトランスファゲート９０２のうちの１つが導通して
ビット線対のうちの１つ（この例ではＢＬ、およびＢＬ
Ｊの対）がセンス・アンプリファイア９０３の１対のデ
ータ線ＤＢおよびＴ５７に接続されている。この結果、
センス・アンプリファイア９０３のＮチャネルトランジ
スタＱ８０およびＱ８１は共にオンとなっているが、活
性化信号Φ８がロウであるため、Ｎチャネルの活性化ト
ランジスタＱ８２がオフであるので電流は流れない。電
流ミラーを形成するように接続されたＰチャネルトラン
ジスタＱ８３およびＱ８４を介して電源Ｖ。０から電荷
が供給されるため、入力トランジスタＱ８０の出力端は
ハイレベルとなっており、それを受けるインバータのＮ
チャネルトランジスタＱ８６がオン状態になっている。

従って、このインバータの出力端すなわちセンス・アン
プリファイア９０３の出力端の読出しデータＲＢはロウ
レベルになっている。ワード線活性化信号Φ８が立ち上
がると、ワード線Ｗ。

にＸアドレス信号ＸＩが供給され、メモリセル９０１が
選択されてそのメモリ内容に応じて一対のビット線ＢＬ
、およびＢＬ、の電位を変化させる。ここではビット線
１１曹−がロウレベルに変化しＢＬ、がハイレベルを維
持しているものと仮定する。この結果、第１１図に示す
ようにワード線活性化信号Φ工の変化を受けてビット線
丁「が変化する。センス・アンプリファイア９０３のデ
ータ線ＤＢはそのレベルを維持し、ＤＢはロウレベルと
なり、入力トランジスタＱ８０はオン、Ｑ８１はオフの
状態となる。

次いでセンス・アンプ活性化信号Φ８が立ち上って活性
化トランジスタＱ８２をオンさせる。導通してい−る入
力トランジスタＱ８０の出力端はその結果ロウレベルと
なり、インバータのＮチャネルトランジスタＱ８６をオ
フさせＰチャネルトランジスタＱ８５をオンさせ、セン
ス・アンプリファイアの出力端ＲＢに電源Ｖ。０のレベ
ルを供給する。このようにして、メモリ・セル・マトリ
ックス１０９内の選択されたメモリセルの出力データが
センス・アンプリファイア９０３によって増幅されセン
ス・アンプリファイア出力ＲＢとして出力される。セン
ス・アンプリファイア出力ＲＢは、データ・ラッチ回路
１１０とスイッチング回路１１４との両方に供給される
。データ・ラッチ回路１１０はデータ・ラッチ信号Φ、
によって活性化してその出力すなわちラッチ回路出力Ｌ
Ｂを立ち上がらせる。

第９図をも参照すると、スイッチング回路１１４にはセ
ンス・アンプリファイア出力データＲＢとデータ・ラッ
チ回路１１０の出力であるラッチ回路出力ＬＢとが入力
され、ＮチャネルトランジスタＱ２０およびＰチャネル
トランジスタＱ２１から成る第１の０ＭＯ８）ランスフ
ァゲートと、ＮチャネルトランジスタＱ２３およびＰチ
ャネルトランジスタＱ２４とから成る第２の０ＭＯ８）
ランスファゲートとをそれぞれ介して、共通のスイッチ
ング回路出力ＳＨに接続されている。スイッチング制御
信号Φｓｗが立ち上る前（ロウレベル）の段階では第２
の０ＭＯ８）ランスファゲートが導通しており、ラッチ
回路出力データＬＢをスイッチング回路出力ＳＢとして
データ出力コントロール回路１１２へ供給している。

スイッチング制御信号Φｓｗが立ち上ると（ハイレベル
）第２の０ＭＯ８）ランスファゲートがオフとなり第１
の０ＭＯ８）ランスファゲートが導通してセンス・アン
プリファイア出力ＲＢをスイッチング回路出力ＳＢとし
てデータ出力コントロール回路１１２に供給する。この
とき、第１１図に示すようにスイッチング回路出力ＳＢ
はセンス・アンプリファイア出力ＲＢに応答して立ち上
るので、出力データＤｏｕアも立ち上り、ハイレベルデ
ータを出力する。データ◆ラッチ信号Φ１が立ち下って
もデータ・ラッチ回路１１０は、その出力すなわちラッ
チ回路出力ＬＢのハイレベルを維持している。次いで立
ち下がるスイッチ制御信号Φ８ｗによって、スイッチン
グ回路１１４が第１の０ＭＯ８）ランスファゲートをオ
フに、第２の０ＭＯ８）ランスファゲートをオンにする
。そしてスイッチング回路出力ＳＢ（すなわちデータ出
力回路１１２の入力）はセンス・アンプリファイア出力
ＲＢからラッチ回路出力ＬＢに切り替わるが、そのデー
タ内容（ハイレベル）は変わらない。

次いで、センスアンプ活性化信号Φ８が立ち下がり、第
１０図のセンス・アンプリファイア９０３に対する活性
化を行うトランジスタＱ８２をオフとする。その結果、
トランジスタＱ８０の出力端は再度ハイレベルとなりセ
ンス・アンプリファイア出力ＲＢをロウレベルとするが
、スイッチング回路１１４において第１の０ＭＯ３）ラ
ンスファゲートがオフとなっているため、このセンス・
アンプリファイア出力ＲＢの変化はスイッチング回路出
力ＳＨに伝わらず、ラッチ回路出力ＬＢやデータ出力コ
ントロール回路１１２には何の変化も与えないようにな
っている。

〔発明が解決しようとする課題〕

半導体メモリに対してはその容量の増大および動作速度
の向上が現在でも絶えることなく要請されており、上記
の従来のメモリの読み出し速度も現在ではすでに不満足
となっている。第１１図を参照すると、データ出力端子
り。ＵＴでのデータ読み出し開始の時間は、データ出力
コントロール回路の入力（すなわちスイッチング回路出
力ＳＢ）が変化を開始する時間で決定される。メモリ・
セル・マトリックス１０９からの読み出し出力、すなわ
ちセンス・アンプリファイア出力ＲＢが変化を開始する
のは、スイッチング回路出力ＳＢが変化を開始するより
も期間り。だけ早い。すなわち、従来の技術ではデータ
出力コントロール回路１１２への入力がセンス・アンプ
リファイアのデータ読み出しから期間り。だけ遅れると
いう欠点がある。

この遅れり。は、スイッチング制御信号Φｓｗが立ち上
がるまでの遅れＤｌと、スイッチング回路１１４におい
て第１の０ＭＯ８）ランスファゲートがオンになってセ
ンス・アンプリファイア出力ＲＢがトランスファするた
めに要する遅れＤ４との和である。第１の０ＭＯ８）ラ
ンスファゲートを構成する第９図のトランジスタＱ２０
及びＱ２１が共にオン状態の場合の等価抵抗をＩＫΩ、
スイッチング出力バスライン（スイッチング回路出力Ｓ
Ｂを得るパスライン）の配線容量を３ｐＦとすると、第
１の０ＭＯ８）ランスファゲートを信号が通過するとき
の遅延時間は約３ｎＳに達する。半導体メモリのアクセ
ス時間を例えば３０ｎｓとすると、遅延時間り。は相当
の大きさのものとなっている。

本発明の目的は、データをより高速度に読み出すことの
できる半導体メモリを提供することにある。

本発明の他の目的は、改良されたデータ読み出しを行う
半導体メモリを提供することにある。

〔課題を解決するための手段〕

本発明は、−米国特許４，７６６．５７２に開示された
読み出し回路において、センス・アンプリファイアから
増幅信号が出力されてから、出力回路にその増幅信号が
加えられるまでの間に時間短縮を必要とする遅延があり
、この遅延がスイッチング回路が介在することに起因す
るという知見に基いている。スイッチング回路の介在に
より、増幅信号をトランスファーするスイッチング・ゲ
ートがオンになるまでの時間およびトランスファー・ゲ
ートを増幅信号が通過するのに必要な時間の和が、デー
タ出力読み出し時間に付加される。

本発明によれば、センス・アンプリファイアが不活性化
されるときに、その出力端を電源から切り離す手段をセ
ンス・アンプリファイアに付加することによって、セン
ス・アンプリファイアの不活性化に伴うその出力端の電
位の変動を防止する。この切り離し手段の付加によって
、センス・アンプリファイアの出力端と出力回路の入力
端との間にスイッチング・ゲートを介在させる必要がな
くなる。従って本発明では、センス・アンプリファイア
の出力端は、スイッチング・ゲートを介在せずに出力回
路の入力端に接続される。また、センス・アンプリファ
イアの出力端は、一方では、データ・ラッチ回路の入力
端に接続され、データ・ラッチ回路の出力は、スイッチ
ング回路のスイッチング・ゲートを介して出力回路の入
力端に接続される。従って、スイッチング回路のスイッ
チング・ゲートが導通状態にあるときは、センス・アン
プリファイアの出力端は電源の２つの端子に対して高イ
ンピーダンスの状態になる。

本発明の半導体メモリは、選択されたメモリセルから読
み出されたデータ信号を増幅するセンス・アンプリファ
イアと、センス・アンプリファイアの出力信号をラッチ
するラッチ回路と、ラッチ回路の出力端に接続されたス
イッチング回路と、スイッチング回路の出力端とセンス
・アンプリファイアの出力端とを入力端に接続しセンス
・アンプリファイアの出力とスイッチング回路の出力信
号との一方または両方を受けてデータ出力信号を生ずる
出力回路とを含み、センス・アンプリファイアはその出
力端と電源の２端子との間を高インピーダンスにする手
段を含んでいる。

本発明の一態様においては、センス・アンプリファイア
は第１の制御信号に応答してデータ信号を増幅してその
出力端に伝え、ラッチ回路は第１の制御信号の発生期間
中に発生する第２の制御信号に応答してセンス・アンプ
リファイアの増幅された出力信号をラッチし、スイッチ
ング回路は第１の制御信号の発生期間外に発生する第３
の制御信号に応じてオンとなってラッチ回路の出力信号
を出力回路に供給し、センス・アンプリファイアの出力
端は第１の制御信号の発生期間外に電源の２端子との間
を高インピーダンス状態にされる。

〔実施例〕

次に、第１図〜第４図を参照して本発明の第１の実施例
を説明する。

第１図および第２図において本実施例の半導体メモリは
、メモリ・セル・マトリックス５０９のうちのセンス・
アンプリファイア５０３の構造と、スイッチング回路５
１４の構造と、センス・アンプリファイア出力ＲＢを直
接データ出力コントロール回路１１２に加える接続とが
従来の技術と異なる以外は、第８図および第１０図に示
した構成と同じである。従来の技術と同じ部分は同一の
参照符号・参照数字で示し、その説明を省略する。

第２図に示した本実施例のセンス・アンプリファイア５
０３は、一対のデータ線ＤＢおよびＴ■にゲートをそれ
ぞれ接続したＮチャネ７しの入力トランジスタＱ５０お
よびＱ５１と、これら入力トランジスタＱ５０．Ｑ５１
の出力端に接続され電流ミラー回路を構成するＰチャネ
ルトランジスタＱ５３およびＱ５４と、入力トランジス
タＱ５０、Ｑ５１の共通端と接地との間に接続されゲー
トにセンスアンプ活性化信号Φ８を受けるＮチャネルの
活性化トランジスタＱ５２と、Ｐチャネルトランジスタ
Ｑ５３．Ｑ５４の共通ソースと電源ＶＯＣとの間に接続
され、ゲートにインバータ４０Ｏを介してセンスアンプ
活性化信号Φ８を受ける遮断用のトランジスタＱ５５と
を含み、入力トランジスタＱ５１の出力端をセンス・ア
ンプリファイア出力ＲＢとしている。

センスアンプ活性化（センスイネーブル）信号Φ８がハ
イレベルの期間中はトランジスタＱ５２とＱ５５とはオ
ン状態となるので、センス・アンプリファイア５０３は
活性化状態になり、データ線ＤＢ及び■上のメモリセル
からの読み出しデータを増幅しセンス・アンプリファイ
ア出力ＲＢに、増幅されたデータを出力する。一方、セ
ンスアンプ活性化信号Φ８がロウレベルの期間では、Ｎ
チャネルトランジスタＱ５２およびＰチャネルトランジ
スタＱ５５が共にオフ状態となるため、センス・アンプ
リファイア出力ＲＢと電源の両端、すなわちＶ。。およ
びＧＮＤ　（グランド）、との間は共に高インピーダン
ス状態となる。従ってセンス・アンプリファイア出力Ｒ
Ｂの電位は、センスアンプ活性化信号Φ８がロウレベル
になってモ変化せず、データ出力コントロール回路１１
２に影饗を与えることはない。

第３図を参照すると、本実施例のスイッチング回路５１
４においては、従来技術（第９図）における第２の０Ｍ
Ｏ８）ランスファゲートのみをラッチ出力ＬＢとスイッ
チング回路出力ＳＢとの間に残存させている。センス・
アンプリファイア出力ＲＢはスイッチング回路出力ＳＢ
に直結している。

次に、第４図に示すタイムチャートをも参照して本実施
例の読み出し動作について説明する。

半導体メモリが選択動作を行っているとき、すなわちチ
ップセレクト信号Ｔ丁がロウレベルのとき、アドレスバ
ッファ信号Ａ＋が切り換わることによって、Ｘアドレス
信号ＸｌおよびＹアドレス信号ＹＪが切り換わる。一方
、アドレス信号Ａｔの変化に伴って、アドレス変化検知
信号Φ１が発生し、続いてワード線活性化信号Φ８．ス
イッチング制御信号Φ１、センスアンプ活性化信号Φ３
、データ・ラッチ信号Φ、がこの順番でロウレベルから
ハイレベルへ立ち上カル。

ワード線活性化信号Φ工が立ち上がることによって、Ｘ
アドレス信号Ｘ１が供給されるワード線Ｗ１だけが、ロ
ーレベルからハイレベルに立チ上がり、メモリセル９０
１の保持データがビット線ＢＬ・ｆｆに現われ始める。

一方、唯一のＹアドレス信号ＹＪが選択されて、唯一の
トランスファゲート９０２が開き、結果として唯一つの
メモリセル９０１のデータだけがセンス・アンプリファ
イア５０３のデータ線ＤＢ１ＤＢに伝わる。センスアン
プ活性化信号Φ８が立ち上がることによって、センス・
アンプリファイア５０３が活性化され、センス・アンプ
リファイア出力ＲＢにメモリセルデータに対応するデー
タが現われる。

センス・アンプリファイア出力ＲＢにメモリセルデータ
が現われる少し以前に、スイッチング制御信号Φｓｗが
立ち上がり、データ・ラッチ回路１１０の出力すなわち
ラッチ回路出力ＬＢと、スイッチング回路出力ＳＢすな
わちデータ出力コントロール回路１１２の入力との間の
トランスファゲートトランジスタＱ２３・Ｑ２４はオフ
となる。

従って、ラッチ回路出力ＬＢに妨げられることなく、セ
ンス・アンプリファイア出力信号ＲＢ上にセンス・アン
プリファイア５０３による読み出しデータが現われ、デ
ータ出力制御回路１１２へ伝達される。そして、データ
出力端子にセンス・アンプリファイア出力ＲＢと同相の
データＤ。ＩＴが出力される。一方、データ・ラッチ信
号Φ、は、センス・アンプリファイア出力ＲＢ上に読み
出しのデータが現われてから十分な時間が経過した後に
立ち上がる。データ・ラッチ信号Φ１のタイミングを遅
らせている理由は、アドレス信号Ａ＋に雑音パルスが乗
った場合の誤動作を避ける為である。

データ・ラッチ信号Φ、が立ち上がると、データ・ラッ
チ１１０にセンス・アンプリファイア出力ＲＢがラッチ
され、さらにラッチデータＬＢにセンス・アンプリファ
イア出力と同相のデータが出力される。そして、前述の
データ出力Ｄ。Ｕ７の読出し動作が完了した後、データ
・ラッチ信号Φ１、センスアンプ活性化信号Φｓ１スイ
ッチング制御信号ΦＳＷＮワード線活性化信号Φ工がこ
の順番で立ち下がり、一連の読み出し動作が完了する。

センス・アンプリファイア５０３は、トランジスタＱ５
２・Ｑ５５がオフ状態にあるため、再び高インピーダン
スの状態となり、続いてスイッチング制御信号Φｓｗの
立ち下りによりスイッチング回路５１４のトランスファ
ゲートトランジスタＱ２３・Ｑ２４がオンとなって、ラ
ッチ回路出力ＬＢをデータ出力回路１１２の入力へ接続
する。トランスファゲートトランジスタＱ２３・Ｑ２４
がオンである為にラッチ回路出力ＬＢはセンス・アンフ
リファイア出力ＲＢと接続されるが、センス・アンプリ
ファイア５０３においてその出力ＲＢは、接地（グラン
ド）とも電源Ｖ。。とも切り離され電位が変化しないの
で、ラッチ回路出力ＬＢが影響を受けることはない。こ
の結果、センス・アンプリファイア出力ＲＢをデータ出
力コントロール回路１１２に直接加えることができ、従
来例におけるスイッチング回路のトランスファゲートの
介在によるアクセスタイムの遅延り。を零とすることが
できる。

以上述べたように、本実施例によればセンス・アンプリ
ファイアが非活性状態にあるとき、同時にセンス・アン
プリファイアを高インピーダンス状態にすることにより
、アクセスタイムを決定する線路上のトランスファゲー
トという時間遅延要素を削除して、アクセスタイムを高
速化した半導体メモリを実現できる。

次に、本発明の第２の実施例を第５図〜第７図を参照し
て説明する。

第２の実施例は、前述の第１の実施例におけるメモリ・
セル・マトリックス５０９のうちのセンス・アンプリフ
ァイア５０３、データ・ラッチ回路１１０１スイッチン
グ回路５１４を、それぞれメモリ・セル・マトリックス
１２０１のうちのセンス・アンプリファイア１２０２　
（第５図）、データ・ラッチ回路１３０１（第６図）、
スイッチング回路１４０１（第７図）に置き換えて読み
出しを２重化したものである。

センス・アンプリファイア１２０２は第５図に示すよう
に第１の実施例のセンス・アンプリファイア５０３を２
個並列に配置し、それらに対してデータ線ＤＢ、７５７
を逆接続することによりセンス・アンプリファイアから
の読み出しデータの出力を正相のＲＢと逆相の１丁との
相補信号にしたものである。このような構成をすること
により第１の実施例に比べて、さらにアクセスタイムを
高速化することができる。

データ◆ラッチ回路１３０１およびスイッチング回路１
４０１も、それぞれ第６図および第７図に示すように、
第１の実施例のデータ・ラッチ１１０及びスイッチング
回路５１４を各２個ずつそれぞれ並列に配置した構成で
ある。センス・アンフリファイア出力ＲＢ、’Ｆｆは並
列にラッチ回路１３０１に加えられると共に、スイッチ
ング回路出力ＳＢ、［に接続され、ラッチ回路出力ＬＢ
、ＬＢはスイッチング回路１４０１に入力される。第２
の実施例も第１の実施例と同様に、アクセスタイムを決
定する経路上のトランスファゲートを削除した高速アク
セスタイムを有する半導体メモリを実現できる。

〔発明の効果〕

以上説明したように本発明によれば、データ・ラッチの
データが出力されているときセンス・アンプリファイア
を高インピーダンスにすることにより、アクセスタイム
を決定する経路上のトランスファゲートが実質的に削除
されて、アクセスタイムを短かくすることができるとい
う効果がある。すなわち、センス・アンプリファイア出
力を常時スイッチングバスＳＨに接続してトランスファ
ゲートを省略したので、トランスファゲートによる読出
しデータの遅れが解消できるという効果がある。

さらに、センス・アンプリファイアからの読み出しデー
タを相補信号とすることにより読み出しのスルーレート
が上昇し、読み出し速度を上げるという効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例に係る半導体メモリを示
すブロック図、第２図は第１図中のメモリ・セル・マト
リックスを示す回路図、第３図は第１図中のスイッチン
グ回路を示す回路図、第４図は第１図に示した本発明の
半導体メモリの読み出し動作を示すタイムチャート、第
５図は本発明の第２の実施例の一部を構成するメモリマ
トリックスを示す回路図、第６図は本発明の第２の実施
例の一部を構成するデータ・ラッチ回路を示す回路図、
第７図は本発明の第２の実施例の一部を構成するスイッ
チング回路を示す回路図、第８図は従来の技術に係る半
導体メモリを示すブロック図、第９図は第８図中のスイ
ッチング回路を示す回路図、第１０図は第８図中のメモ
リ・セル・マトリックスを示す回路図、第１１図は第８
図中に示した従来の技術に係る半導体メモリの読み出し
動作を示すタイムチャート。 １０１・・・アドレス・バッファ、１０２・・・チップ
・セレクト・バッファ、１０３・・・データ人カバッフ
ァ、１０４・・・ライト・イネーブル・バッファ、１０
５・・・Ｘデコーダ、１０６・・・Ｙデコーダ、１０７
・・・ワード線ドライブ回路、１０８・・・データ入力
コントロール回路、１０９，５０９．１２０１・・・メ
モリ・セル・マトリックス、１１０，１３０１・・・デ
ータ・ラッチ、１１２・・・データ出力コントロール回
路、１１３・・・クロック・ジェネレータ、１１４．５
１４．１４０１・・・スイッチング回路、９０１・・・
メモリセル、５０３，９０３．１２０２・・・センスア
ンプ。

Claims (1)

1. 【特許請求の範囲】 　１、選択されたメモリセルから読み出されたデータ信
   号を増幅するセンス・アンプリファイアと、前記センス
   、アンプリファイアの出力信号をラッチするラッチ回路
   と、前記ラッチ回路の出力端に接続されたスイッチング
   回路と、前記スイッチング回路の出力端と前記センス・
   アンプリファイアの出力端とを入力端に接続し前記セン
   ス・アンプリファイアの出力信号と前記スイッチング回
   路の出力信号との少くとも一方を受けてデータ出力信号
   を生ずる出力回路とを含み、前記センス・アンプリファ
   イアはその出力端と電源の２端子との間を高インピーダ
   ンス状態にする手段を備えたことを特徴とする半導体メ
   モリ。 　２、前記センス・アンプリファイアは第１の制御信号
   に応答してデータ信号を増幅してその出力端に伝え、前
   記ラッチ回路は前記第１の制御信号の発生期間中に発生
   する第２の制御信号に応答してセンス・アンプリファイ
   アの出力信号をラッチし、前記スイッチング回路は前記
   第１の制御信号の発生期間外に発生する第３の制御信号
   に応じてオンとなって前記ラッチ回路の出力信号を前記
   出力回路に供給し、前記センス・アンプリファイアの出
   力端は前記第１の制御信号の発生期間外に電源の２端子
   との間を高インピーダンス状態にされることを特徴とす
   る請求項１記載の半導体メモリ。