JPH04123393A - メモリ装置 - Google Patents
メモリ装置Info
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- JPH04123393A JPH04123393A JP2242749A JP24274990A JPH04123393A JP H04123393 A JPH04123393 A JP H04123393A JP 2242749 A JP2242749 A JP 2242749A JP 24274990 A JP24274990 A JP 24274990A JP H04123393 A JPH04123393 A JP H04123393A
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- 230000007704 transition Effects 0.000 claims abstract description 35
- 238000001514 detection method Methods 0.000 description 18
- 238000012790 confirmation Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000008859 change Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
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- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路により構成されるメモリ装置に
関する。
関する。
本発明は、メモリセルから所要のデータが読み出し回路
系を介して読み出されるメモリ装置において、上記読み
出し回路系のレベル遷移を検知して、その検知した結果
の信号を外部に出力することにより、高速なシステムの
実現を図るものである。
系を介して読み出されるメモリ装置において、上記読み
出し回路系のレベル遷移を検知して、その検知した結果
の信号を外部に出力することにより、高速なシステムの
実現を図るものである。
ＲＡＭやＲＯＭ等のメモリ装置を用いたシステムでは、
一般に、ＣＰＵとメモリ装置の間は、アドレスバスやデ
ータバスによって結ばれることがあり、その典型的な例
としてはメモリ装置からのデータをＣＰＵがとり込むよ
うに構成される。
一般に、ＣＰＵとメモリ装置の間は、アドレスバスやデ
ータバスによって結ばれることがあり、その典型的な例
としてはメモリ装置からのデータをＣＰＵがとり込むよ
うに構成される。
ところでＣＰＵがデータをとり込む場合、初めにメモリ
にＣＰＵからアドレス信号が送られ、そのアドレス信号
をメモリが受けてからデータがメモリの出力端子に現れ
る。この時、データが出力端子に現れるまでの時間ｔＡ
（アクセス時間）が必要とされる。この時間ｔＡは、
メモリの種類等により異なり、さらに同じメモリでも使
用状況の違いにより変化する。従って、ＣＰＵがアドレ
スバスにアドレス信号を出力してからデータバスのデー
タを該ＣＰＵかとり込むまで、マージンを考慮し、ＣＰ
Ｕは時間ｔＡ以上の時間待つ必要が生ずることになる。
にＣＰＵからアドレス信号が送られ、そのアドレス信号
をメモリが受けてからデータがメモリの出力端子に現れ
る。この時、データが出力端子に現れるまでの時間ｔＡ
（アクセス時間）が必要とされる。この時間ｔＡは、
メモリの種類等により異なり、さらに同じメモリでも使
用状況の違いにより変化する。従って、ＣＰＵがアドレ
スバスにアドレス信号を出力してからデータバスのデー
タを該ＣＰＵかとり込むまで、マージンを考慮し、ＣＰ
Ｕは時間ｔＡ以上の時間待つ必要が生ずることになる。
そして、この時間ｔＡ以上の時間待ちは、ＣＰＵを動か
すインストラクション（プログラム）が決定する場合と
、ＣＰＵの外部に設けられたタイミング発生回路により
読み込みのタイミングを決定する場合とがあり、メモリ
装置を用いたシステムでは、このような各方法により、
データの読み込みが行われている。
すインストラクション（プログラム）が決定する場合と
、ＣＰＵの外部に設けられたタイミング発生回路により
読み込みのタイミングを決定する場合とがあり、メモリ
装置を用いたシステムでは、このような各方法により、
データの読み込みが行われている。
ところが、インストラクション（プログラム）により待
ち時間を決定する場合やタイミング発生回路を設ける場
合のどちらの場合も、誤動作か生じないように待ち時間
は十分に長いものとなり、さらにメモリの仕様として設
定されている時間ｔＡ自体もかなりのマージンを含んで
いる。
ち時間を決定する場合やタイミング発生回路を設ける場
合のどちらの場合も、誤動作か生じないように待ち時間
は十分に長いものとなり、さらにメモリの仕様として設
定されている時間ｔＡ自体もかなりのマージンを含んで
いる。
従って、メモリの本来の実力からみれば、かなり余裕を
以てＣＰＵがデータを受は取っていることになり、より
高速なシステムを実現する上での妨げとなっている。
以てＣＰＵがデータを受は取っていることになり、より
高速なシステムを実現する上での妨げとなっている。
そこで、本発明は上述の技術的な課題に鑑み、高速なシ
ステムを容易に実現するようなメモリ装置の提供を目的
とする。
ステムを容易に実現するようなメモリ装置の提供を目的
とする。
上述の目的を達成するため、本発明のメモリ装置は、メ
モリセルから所要のデータが読み出し回路系を介して読
み出されるメモリ装置であって、上記読み出し回路系の
レベル遷移を検知して、信号を外部に出力することを特
徴としている。
モリセルから所要のデータが読み出し回路系を介して読
み出されるメモリ装置であって、上記読み出し回路系の
レベル遷移を検知して、信号を外部に出力することを特
徴としている。
本発明のメモリ装置において、読み出し回路系とは、内
部データバスやＩ１０線、或いは出力バッファ、出力ポ
ート レジスタ等の回路構成を言う。レベル遷移を検知
する構成の一例として、データ確定検出回路を設けるこ
とができ、例えば、入出力特性の互いに異なるインバー
ターを並列接続した構成にできる。また、検出されるレ
ベル遷移は、例えばイコライズ状態からのレベル遷移と
することができる。さらに上記信号は、レベル遷移に基
づいてそのレベルが変化するものとすることができ、加
えてアドレス遷移によってもレベル変化する様にするこ
とも可能である。
部データバスやＩ１０線、或いは出力バッファ、出力ポ
ート レジスタ等の回路構成を言う。レベル遷移を検知
する構成の一例として、データ確定検出回路を設けるこ
とができ、例えば、入出力特性の互いに異なるインバー
ターを並列接続した構成にできる。また、検出されるレ
ベル遷移は、例えばイコライズ状態からのレベル遷移と
することができる。さらに上記信号は、レベル遷移に基
づいてそのレベルが変化するものとすることができ、加
えてアドレス遷移によってもレベル変化する様にするこ
とも可能である。
本発明のメモリ装置では、読み出し回路系のレベル遷移
が内部的に検出され、外部ではデータの確定を知ること
ができる。従って、プログラムによる待ち時間の設定や
タイミング発生回路などは不要となり、外部に出力され
た信号によりＣＰＵが動作するように構成することで、
高速なシステムを実現できる。
が内部的に検出され、外部ではデータの確定を知ること
ができる。従って、プログラムによる待ち時間の設定や
タイミング発生回路などは不要となり、外部に出力され
た信号によりＣＰＵが動作するように構成することで、
高速なシステムを実現できる。
本発明の好適な実施例を図面を参照しながら説明する。
第１の実施例
本実施例は、
内部バスに接続されたデータ確定
検出回路によって、データの確定が検出されるメモリ装
置の例である。
置の例である。
本実施例のメモリ装置ＩＩは、第１図に示すように、マ
トリクス状にメモリセルか配列されるメモリセルアレイ
３を有している。このメモリセルアレイ３は、各メモリ
セルにデータが書き込み且つ読み出されるものであり、
データの転送のため、カラムセレクト４及びセンスアン
プ・書き込み回路５が各ビット線を介して接続される。
トリクス状にメモリセルか配列されるメモリセルアレイ
３を有している。このメモリセルアレイ３は、各メモリ
セルにデータが書き込み且つ読み出されるものであり、
データの転送のため、カラムセレクト４及びセンスアン
プ・書き込み回路５が各ビット線を介して接続される。
また、メモリセルアレイ３のワード線を選択するように
ロウデコーダ９も設けられ、該ロウデコーダ９はアドレ
スバッファ８からの信号に応じてワード線を選択する。
ロウデコーダ９も設けられ、該ロウデコーダ９はアドレ
スバッファ８からの信号に応じてワード線を選択する。
アドレスバッファ８には、外部のアドレスバスＡｘが接
続するようにされており、アドレス信号に応じてロウデ
コーダ９及びカラムセレクト４に選択信号が送られる。
続するようにされており、アドレス信号に応じてロウデ
コーダ９及びカラムセレクト４に選択信号が送られる。
そのアドレスバッファ８には、ＡＴＤ （アドレス遷移
検出）回路１０か接続される。このＡＴＤ回路では、ア
ドレス信号の遷移や■信号の遷移を検出してＡＴＰ信号
を発生させる。このＡＴＰ信号はクロック発生回Ｂ１１
に転送され、そのＡＴＰ信号に基づきクロック発生回路
１１からはイコライズ信号ΦＥＱが発生する。
検出）回路１０か接続される。このＡＴＤ回路では、ア
ドレス信号の遷移や■信号の遷移を検出してＡＴＰ信号
を発生させる。このＡＴＰ信号はクロック発生回Ｂ１１
に転送され、そのＡＴＰ信号に基づきクロック発生回路
１１からはイコライズ信号ΦＥＱが発生する。
上記センスアンプ・書き込み回路５は、内部データバス
６に接続され、読み出し時には、この内部データバス６
にセンスアンプで増幅されたデータが現れる。この内部
データバス６には、イコラズ回路１２が設けられており
、データの読み出し以前の上記イコライズ信号ΦＥＱの
タイミングでイコライズが行われる。この内部データバ
ス６の端部には、Ｉ１０バッファ７か設けられており、
データの入出力時にデータを増幅し、Ｉ１０線を介して
データの入出力を行う。
６に接続され、読み出し時には、この内部データバス６
にセンスアンプで増幅されたデータが現れる。この内部
データバス６には、イコラズ回路１２が設けられており
、データの読み出し以前の上記イコライズ信号ΦＥＱの
タイミングでイコライズが行われる。この内部データバ
ス６の端部には、Ｉ１０バッファ７か設けられており、
データの入出力時にデータを増幅し、Ｉ１０線を介して
データの入出力を行う。
そして、本実施例のメモリ装置では、内部データバス６
にはさらにデータ確定検出回路２が設けられている。デ
ータ確定検出回路２は、内部データバス６に接続され、
その内部データバス６のレベル遷移を検出する。内部デ
ータバス６の各配線かイコライズ状態と高レベル又は低
レベルにラッチされている状態とを区別し、その状態に
応じた信号（ＦＩＸ）を出力端子１３に出力する。従っ
て、この出力端子１３をＣＰＵに接続することにより、
ＣＰＵではメモリ装置内のデータの確定を待ち時間無く
知ることができ、高速なシステムが達成されることにな
る。
にはさらにデータ確定検出回路２が設けられている。デ
ータ確定検出回路２は、内部データバス６に接続され、
その内部データバス６のレベル遷移を検出する。内部デ
ータバス６の各配線かイコライズ状態と高レベル又は低
レベルにラッチされている状態とを区別し、その状態に
応じた信号（ＦＩＸ）を出力端子１３に出力する。従っ
て、この出力端子１３をＣＰＵに接続することにより、
ＣＰＵではメモリ装置内のデータの確定を待ち時間無く
知ることができ、高速なシステムが達成されることにな
る。
第２図は、内部データバスの端部の回路構成を示す図で
あり、データ確定検出回路２とイコライズ回路１２が内
部データバスに接続される。
あり、データ確定検出回路２とイコライズ回路１２が内
部データバスに接続される。
まず、データ確定検出回路２は、内部データバスの端部
に入力端子が並列に接続されたインバーター３１．３２
を有し、インバーター３１．３２の各出力端子はそれぞ
れインバーター３３．３４を介してＥＸ−ＮＯＲ回路３
５に接続される。これらインバーターとＥＸ−ＮＯＲ回
路からなる回路構成は、図示を省略しているか、パスラ
インの各配線毎に設けられており、ＡＮＤ回路３７によ
り各ＥＸ−ＮＯＲ回路３５．・・・の複数の出力かとり
まとめられる。そして、このＡＮＤ回路３７の出力端子
１３に、ＦＩＸ信号か出力される。
に入力端子が並列に接続されたインバーター３１．３２
を有し、インバーター３１．３２の各出力端子はそれぞ
れインバーター３３．３４を介してＥＸ−ＮＯＲ回路３
５に接続される。これらインバーターとＥＸ−ＮＯＲ回
路からなる回路構成は、図示を省略しているか、パスラ
インの各配線毎に設けられており、ＡＮＤ回路３７によ
り各ＥＸ−ＮＯＲ回路３５．・・・の複数の出力かとり
まとめられる。そして、このＡＮＤ回路３７の出力端子
１３に、ＦＩＸ信号か出力される。
ここで、インバーター３１．３２の入出力特性について
説明すると、第３図に示すように、２つのインバーター
３１．３２は、その入出力特性が異なったものとされる
。すなわち、一方のインバーターは、閾値電圧ｖｔｈが
電源電圧Ｖｃｃの半分である［Ｖｃｃよりも低く、他方
のインバーターは、その閾値電圧ｖｔｈが′ＡＶＣＣよ
りも高いものにされる。従って、各インバーター３１．
３２の入力レベルＶｉｎが電源電圧Ｖｃｃレベルや接地
電圧ＧＮＤレベル（＝ ＯＶ）の時では、同じレベルの
反転した出力レベルＶｏｕｔが得られるが、入力レベル
Ｖ１ｎが例えば３Ｖｃｃである時は、並列接続された２
つのインバーター３１．３２の一方か高レベル。
説明すると、第３図に示すように、２つのインバーター
３１．３２は、その入出力特性が異なったものとされる
。すなわち、一方のインバーターは、閾値電圧ｖｔｈが
電源電圧Ｖｃｃの半分である［Ｖｃｃよりも低く、他方
のインバーターは、その閾値電圧ｖｔｈが′ＡＶＣＣよ
りも高いものにされる。従って、各インバーター３１．
３２の入力レベルＶｉｎが電源電圧Ｖｃｃレベルや接地
電圧ＧＮＤレベル（＝ ＯＶ）の時では、同じレベルの
反転した出力レベルＶｏｕｔが得られるが、入力レベル
Ｖ１ｎが例えば３Ｖｃｃである時は、並列接続された２
つのインバーター３１．３２の一方か高レベル。
他方が低レベルとなって、異なるレベルの出力となる。
その結果、入力レベルＶｉｎか各Ｖｃｃの時では、ＥＸ
−ＮＯＲ回路３５の出力は低レベルとなり、その％Ｖｃ
ｃレベルから遷移して初めてＥＸ−ＮＯＲ回路３５の出
力が高レベルになる。ＡＮＤ回路３７では、パスライン
の全部の配線についての論理和か得られるため、パスラ
イン全部でデータが確定した時に、出力端子のレベルが
高レベルに遷移することになる。
−ＮＯＲ回路３５の出力は低レベルとなり、その％Ｖｃ
ｃレベルから遷移して初めてＥＸ−ＮＯＲ回路３５の出
力が高レベルになる。ＡＮＤ回路３７では、パスライン
の全部の配線についての論理和か得られるため、パスラ
イン全部でデータが確定した時に、出力端子のレベルが
高レベルに遷移することになる。
イコライズ回路１２は、Ｉ）ＭＯＳトランジスタ２２．
２３、ｎＭＯ３トランジスタ２４．２５及びインバータ
ー２１から構成される。各ソースに所要の電圧が与えら
れた時、ｐＭＯＳトランジスタ２３とｎＭＯＳトランジ
スタ２４は、入出力端子が短絡したインバーターとして
機能する。ｐＭｏＳトランジスタ２２のソースは電源電
圧Ｖｃｃが供給され、そのドレインはｐＭＯＳトランジ
スタ２３のソースに接続される。ｎＭＯ３ｔ−ランジス
タ２５のソースは接地電圧ＧＮＤが供給され、そのドレ
インはｎＭＯ３トランジスタ２４のソースに接続される
。ｐＭＯ３）ランジスタ２２のゲートには、反転したイ
コライズ信号ΦＥＱが供給され、ｎＭＯ８）ランジスタ
２５のゲートには、イコライズ信号ΦＥＱか供給される
。従って、イコライズ信号ΦＥＱか高レベルの時、ｐＭ
ＯｓＭＯＳトランジスタ２２Ｏ３）ランジスタ２４は、
入出力端子か短絡したインバーターとして機能し、内部
データバスのレベルを％Ｖｃｃに充電する。なお、内部
データバスの端部には、さらに出力バッファ３６が接続
され、その出力バッファ３６の出力端子がＩ１０線に連
続する。
２３、ｎＭＯ３トランジスタ２４．２５及びインバータ
ー２１から構成される。各ソースに所要の電圧が与えら
れた時、ｐＭＯＳトランジスタ２３とｎＭＯＳトランジ
スタ２４は、入出力端子が短絡したインバーターとして
機能する。ｐＭｏＳトランジスタ２２のソースは電源電
圧Ｖｃｃが供給され、そのドレインはｐＭＯＳトランジ
スタ２３のソースに接続される。ｎＭＯ３ｔ−ランジス
タ２５のソースは接地電圧ＧＮＤが供給され、そのドレ
インはｎＭＯ３トランジスタ２４のソースに接続される
。ｐＭＯ３）ランジスタ２２のゲートには、反転したイ
コライズ信号ΦＥＱが供給され、ｎＭＯ８）ランジスタ
２５のゲートには、イコライズ信号ΦＥＱか供給される
。従って、イコライズ信号ΦＥＱか高レベルの時、ｐＭ
ＯｓＭＯＳトランジスタ２２Ｏ３）ランジスタ２４は、
入出力端子か短絡したインバーターとして機能し、内部
データバスのレベルを％Ｖｃｃに充電する。なお、内部
データバスの端部には、さらに出力バッファ３６が接続
され、その出力バッファ３６の出力端子がＩ１０線に連
続する。
このようなデータ確定検出回路２とイコライズ回路１２
を有する本実施例のメモリ装置は、次のように内部デー
タバスのレベル遷移を検出する。
を有する本実施例のメモリ装置は、次のように内部デー
タバスのレベル遷移を検出する。
ここで読み出し時の動作を説明する波形図である第４図
を参照しながら説明すると、まず、アドレスバスに供給
されているアドレス信号（ａｄｄｒｅｓｓ）が時Ｍｔｏ
で遷移したものとする。すると、前記アドレスバッフγ
８からの信号に基づき時刻１１にＡＴＤ回路１０からク
ロック発生回路１１にアドレス遷移パルス（ＡＴＰ）が
転送される。このクロック発生回路１】では、そのパル
スに従って、イコライズ信号ΦＥＱのパルスが発生する
。
を参照しながら説明すると、まず、アドレスバスに供給
されているアドレス信号（ａｄｄｒｅｓｓ）が時Ｍｔｏ
で遷移したものとする。すると、前記アドレスバッフγ
８からの信号に基づき時刻１１にＡＴＤ回路１０からク
ロック発生回路１１にアドレス遷移パルス（ＡＴＰ）が
転送される。このクロック発生回路１】では、そのパル
スに従って、イコライズ信号ΦＥＱのパルスが発生する
。
このイコライズ信号ΦＥＱのパルスは、ビット線、デー
タ線等のメモリ装置内の各所に転送され、同時に内部デ
ータバス６のイコライズ用のイコライズ回路１２にも転
送される。このイコライズ回路Ｉ２では、第２図のｐＭ
Ｏｓ トランジスタ２２とｎＭＯ３）ランジスタ２５が
オン状態となり、ｐＭＯｓ ）ランジスタ２３とｎＭＯ
３）ランジスタ２４が活性化され、その結果、内部デー
タバス６のレベルが％Ｖｃｃにされる（時刻ｔｓ）。
タ線等のメモリ装置内の各所に転送され、同時に内部デ
ータバス６のイコライズ用のイコライズ回路１２にも転
送される。このイコライズ回路Ｉ２では、第２図のｐＭ
Ｏｓ トランジスタ２２とｎＭＯ３）ランジスタ２５が
オン状態となり、ｐＭＯｓ ）ランジスタ２３とｎＭＯ
３）ランジスタ２４が活性化され、その結果、内部デー
タバス６のレベルが％Ｖｃｃにされる（時刻ｔｓ）。
このようなイコライズによりデータ確定検出回路２では
、入出力特性の互いに異なるインバーター３１．３２は
互いに異なる出力レベルとなる。
、入出力特性の互いに異なるインバーター３１．３２は
互いに異なる出力レベルとなる。
従って、ＥＸ−ＮＯＲ回路３５の出力レベルは一旦低レ
ベルに遷移し、ＡＮＤ回路３７の出力端子】３のＦＩＸ
信号のレベルも時刻ｔ４に低レベルに遷移し、そのＦＩ
Ｘ信号のレベルにより未だデータが確定していないこと
が外部より検知されることになる。
ベルに遷移し、ＡＮＤ回路３７の出力端子】３のＦＩＸ
信号のレベルも時刻ｔ４に低レベルに遷移し、そのＦＩ
Ｘ信号のレベルにより未だデータが確定していないこと
が外部より検知されることになる。
次に、メモリセルアレイ３でのメモリセルの選択動作や
センスアンプの作動を経て、例えば時刻ｔ、に内部デー
タバス６にデータが現れる。すると、内部データバス６
のレベルが高レベル若しくは低レベルにラッチされるこ
とから、データ確定検出回路２の２つの並列接続された
インバーター３１．３２の出力レベルは共に高レベル若
しくは低レベルとなる。ＥＸ−ＮＯＲ回路３５は、その
２入力端子が同レベルである時、出力レベルは高レベル
となる。従って、ＡＮＤ回路３７には、高レベルの信号
が送られ、全部のデータバスでデータが確定した時（時
刻ｔｓ）にＡＮＤ回路３７の出力端子１３のＦＩＸ信号
のレベルが高レベルに遷移する。すなわち、内部的なデ
ータの確定が外部に信号として出力されることになる。
センスアンプの作動を経て、例えば時刻ｔ、に内部デー
タバス６にデータが現れる。すると、内部データバス６
のレベルが高レベル若しくは低レベルにラッチされるこ
とから、データ確定検出回路２の２つの並列接続された
インバーター３１．３２の出力レベルは共に高レベル若
しくは低レベルとなる。ＥＸ−ＮＯＲ回路３５は、その
２入力端子が同レベルである時、出力レベルは高レベル
となる。従って、ＡＮＤ回路３７には、高レベルの信号
が送られ、全部のデータバスでデータが確定した時（時
刻ｔｓ）にＡＮＤ回路３７の出力端子１３のＦＩＸ信号
のレベルが高レベルに遷移する。すなわち、内部的なデ
ータの確定が外部に信号として出力されることになる。
第５図はＣＰＵと本実施例のメモリ装置の接続関係を示
す図であり、ＣＰＵ５１とメモリ装置５２は、アドレス
信号を転送するためのアドレスバスと、データを転送す
るためのデータバスによって電気的に接続される。そし
て、さらに本実施例のメモリ装置５２は、上記出力端子
１３からのＦＩＸ信号がＣＰＵ５１に転送されるように
構成され、このＦＩＸ信号によってＣＰＵ５１はデータ
確定のタイミングを知ることができ、システムにおける
待ち時間やアクセス時間の大幅な短縮が実現されること
になる。
す図であり、ＣＰＵ５１とメモリ装置５２は、アドレス
信号を転送するためのアドレスバスと、データを転送す
るためのデータバスによって電気的に接続される。そし
て、さらに本実施例のメモリ装置５２は、上記出力端子
１３からのＦＩＸ信号がＣＰＵ５１に転送されるように
構成され、このＦＩＸ信号によってＣＰＵ５１はデータ
確定のタイミングを知ることができ、システムにおける
待ち時間やアクセス時間の大幅な短縮が実現されること
になる。
なお、本実施例のメモリ装置では、データ確定検出回路
２を内部データバス６に接続する構造としたが、これに
限定されず、人出力バッファ内にデータ確定検出回路を
接続するようにすることもできる。また、本実施例のメ
モリ装置は、ＳＲＡＭやＤＲＡＭ等のＲＡＭの構造を有
するが、ＥＦＲＯＭ等のＲＯＭであっても良く、他の信
号処理用の半導体集積回路装置であっても良い。
２を内部データバス６に接続する構造としたが、これに
限定されず、人出力バッファ内にデータ確定検出回路を
接続するようにすることもできる。また、本実施例のメ
モリ装置は、ＳＲＡＭやＤＲＡＭ等のＲＡＭの構造を有
するが、ＥＦＲＯＭ等のＲＯＭであっても良く、他の信
号処理用の半導体集積回路装置であっても良い。
第２の実施例
本実施例は、第１の実施例に第６図の回路を付加したメ
モリ装置であり、外部のＣＰＵ等の誤った読み込みを未
然に防止した構成を有する。
モリ装置であり、外部のＣＰＵ等の誤った読み込みを未
然に防止した構成を有する。
第６図は、その付加される回路を示し、ＡＴＤ回路から
のＡＴＰ （アドレス遷移パルス）の信号と、データ確
定検出回路２からのＦＩＸ信号によって作動するように
構成されている。この回路は、一対のＮＯＲ回路６２．
６３と、一対のＮＯＲ回路６４．６５と、一対のＮＯＲ
回路６８．６９で、それぞれＲ３７９７１７０７１回路
が構成されるように互いに他のＮＯＲ回路の出力端子が
一方の入力端子に接続されるように接続されている。
のＡＴＰ （アドレス遷移パルス）の信号と、データ確
定検出回路２からのＦＩＸ信号によって作動するように
構成されている。この回路は、一対のＮＯＲ回路６２．
６３と、一対のＮＯＲ回路６４．６５と、一対のＮＯＲ
回路６８．６９で、それぞれＲ３７９７１７０７１回路
が構成されるように互いに他のＮＯＲ回路の出力端子が
一方の入力端子に接続されるように接続されている。
フリップフロップ回路を構成するＮＯＲ回路６２には、
ＡＴＰの信号が入力し、ＮＯＲ回路６３には、インバー
ター６１を介して反転したＦＩＸ信号が入力する。この
フリップフロップ回路の出力は、ＮＯＲ回路６３から取
り出されており、従って、ＡＴＰのパルス入力時には、
高レベルの出力レベルとなる。また、他のフリップフロ
ップ回路を構成する一対のＮＯＲ回路６４．６５の中、
ＮＯＲ回路６４はインバーター６１を介して反転したＦ
ＩＸ信号が入力し、ＮＯＲ回路６５はＡＴＰの信号が入
力する。そのフリップフロップ回路の出力は、ＮＯＲ回
路６５から取り出されており、ＡＴＰのパルス入力時に
は、低レベルの出力レベルとなる。このＮＯＲ回路６５
の出力端子には、ＡＮＤ回路６０の入力端子が接続され
、このＡＮＤ回路６０の他の入力端子はＦＩＸ信号が供
給される。そして、このＡＮＤ回路６０の出力端子がフ
リップフロップ回路を構成するＮＯＲ回路６８の一方の
入力端子に接続され、このＮＯＲ回路６８と対をなすＮ
ＯＲ回路６７の一方の入力端子には前記ＮＯＲ回路６３
の出力端子が接続される。
ＡＴＰの信号が入力し、ＮＯＲ回路６３には、インバー
ター６１を介して反転したＦＩＸ信号が入力する。この
フリップフロップ回路の出力は、ＮＯＲ回路６３から取
り出されており、従って、ＡＴＰのパルス入力時には、
高レベルの出力レベルとなる。また、他のフリップフロ
ップ回路を構成する一対のＮＯＲ回路６４．６５の中、
ＮＯＲ回路６４はインバーター６１を介して反転したＦ
ＩＸ信号が入力し、ＮＯＲ回路６５はＡＴＰの信号が入
力する。そのフリップフロップ回路の出力は、ＮＯＲ回
路６５から取り出されており、ＡＴＰのパルス入力時に
は、低レベルの出力レベルとなる。このＮＯＲ回路６５
の出力端子には、ＡＮＤ回路６０の入力端子が接続され
、このＡＮＤ回路６０の他の入力端子はＦＩＸ信号が供
給される。そして、このＡＮＤ回路６０の出力端子がフ
リップフロップ回路を構成するＮＯＲ回路６８の一方の
入力端子に接続され、このＮＯＲ回路６８と対をなすＮ
ＯＲ回路６７の一方の入力端子には前記ＮＯＲ回路６３
の出力端子が接続される。
そして、ＮＯＲ回路６７の出力端子からＲＥＡＤＹ信号
が外部に出力される。
が外部に出力される。
このような構造の回路が第１の実施例のメモリ装置に付
加された本実施例のメモリ装置の動作について、第７図
を参照しながら説明すると、まず、時刻ｔｏ＋でアドレ
ス信号（ａｄｄｒｅｓｓ）が遷移したものとすると、Ａ
ＴＤ回路よりＡＴＰ （アドレス遷移パルス）か時刻ｔ
ｏｗに発生する。この時刻ｔ０よりも前の時点では、Ｆ
ＩＸ信号は高レベルであり、ＡＴＰの信号は低レベルで
あるため、ＮＯＲ回路６３の出力レベルは低レベル、Ｎ
ＯＲ回路６５の出力レベルは高レベルのままである。そ
して、時刻ｔｏｔにＡＴＰの信号のパルスにより、ＮＯ
Ｒ回路６３の出力レベルは高レベルに遷移し、Ｎ。
加された本実施例のメモリ装置の動作について、第７図
を参照しながら説明すると、まず、時刻ｔｏ＋でアドレ
ス信号（ａｄｄｒｅｓｓ）が遷移したものとすると、Ａ
ＴＤ回路よりＡＴＰ （アドレス遷移パルス）か時刻ｔ
ｏｗに発生する。この時刻ｔ０よりも前の時点では、Ｆ
ＩＸ信号は高レベルであり、ＡＴＰの信号は低レベルで
あるため、ＮＯＲ回路６３の出力レベルは低レベル、Ｎ
ＯＲ回路６５の出力レベルは高レベルのままである。そ
して、時刻ｔｏｔにＡＴＰの信号のパルスにより、ＮＯ
Ｒ回路６３の出力レベルは高レベルに遷移し、Ｎ。
Ｒ回路６５の出力レベルは低レベルに遷移する。
ＡＮＤ回路６０では、ＮＯＲ回路６５の出力のが低レベ
ルなため、ＡＮＤ回路６０の出力レベルは低レベルであ
る。このようにＡＮＤ回路６０の出力レベルが低レベル
になり、ＮＡＮＤ回路６３の出力レベルが高レベルにな
ることで、一対のＮ。
ルなため、ＡＮＤ回路６０の出力レベルは低レベルであ
る。このようにＡＮＤ回路６０の出力レベルが低レベル
になり、ＮＡＮＤ回路６３の出力レベルが高レベルにな
ることで、一対のＮ。
Ｒ回路６７．６８からなるフリップフロップ回路のラッ
チは反転し、時刻ｔ０．でＲＥＡＤＹ信号のレベルは高
レベルから低レベルに遷移する。
チは反転し、時刻ｔ０．でＲＥＡＤＹ信号のレベルは高
レベルから低レベルに遷移する。
次に、ＡＴＰ信号のレベルが低レベルに戻っても、各フ
リップフロップ回路でラッチされた出力レベルは変化し
ない。そして、時刻ｔ。４でイコライズ信号ΦＥＱが高
レベルに遷移し、その結果、時刻ｔｏｓで内部データバ
スのレベルが！４Ｖｃｃにされる。すると、前述のよう
な２つの入出力特性の異なるインバーターを用いたデー
タ確定検出回路２の作動により、時刻ｔａｇでＦＩＸ信
号か高レベルから低レベルに変化する。ＦＩＸ信号が低
レベルに遷移することで、ＮＯＲ回路６３の出力レベル
は低レベルに遷移し、ＮＯＲ回路６５の出力レベルは低
レベルから高レベルに遷移する。ＡＮＤ回路６０では、
ＮＯＲ回路からの入力が高レベルとなるが、逆にＦＩＸ
信号の入力が低レベルとなるため、ＡＮＤ回路６０自体
はそのまま低レベルの出力を続けることになる。従って
、最終段のフリップフロップ回路のＲ，Ｓ端子には、共
に低レベルの入力があるのみてあり、ＲＥＡＤＹ信号の
レベルは低レベルのままとされる。
リップフロップ回路でラッチされた出力レベルは変化し
ない。そして、時刻ｔ。４でイコライズ信号ΦＥＱが高
レベルに遷移し、その結果、時刻ｔｏｓで内部データバ
スのレベルが！４Ｖｃｃにされる。すると、前述のよう
な２つの入出力特性の異なるインバーターを用いたデー
タ確定検出回路２の作動により、時刻ｔａｇでＦＩＸ信
号か高レベルから低レベルに変化する。ＦＩＸ信号が低
レベルに遷移することで、ＮＯＲ回路６３の出力レベル
は低レベルに遷移し、ＮＯＲ回路６５の出力レベルは低
レベルから高レベルに遷移する。ＡＮＤ回路６０では、
ＮＯＲ回路からの入力が高レベルとなるが、逆にＦＩＸ
信号の入力が低レベルとなるため、ＡＮＤ回路６０自体
はそのまま低レベルの出力を続けることになる。従って
、最終段のフリップフロップ回路のＲ，Ｓ端子には、共
に低レベルの入力があるのみてあり、ＲＥＡＤＹ信号の
レベルは低レベルのままとされる。
続いて、メモリセルアレイ３でのメモリセルの選択や選
択されたセルからのデータのセンスアンプによる増幅等
を経て、イコライズされていた内部データバス６のレベ
ルが時刻ｔｅｖに高レベル若しくは低レベルに遷移する
。すると、第１の実施例に説明したように、データ確定
検出回路２が作動して、時刻ｔ’ｓにＦＩＸ信号が低レ
ベルから高レベルに遷移する。このＦＩＸ信号の遷移に
よっては、各ＮＯＲ回路６２〜６５の出力レベルは変化
しないが、ＡＮＤ回路６ｏの２人力が何れも高レベルと
なるため、ＡＮＤ回路６０の出力端子のレベルは高レベ
ルとなる。その結果、最終段のフリップフロップ回路を
構成するＮＯＲ回路６７の出力端子のレベルは高レベル
に遷移し、その結果、時刻ｔｏ−でＲＥＡＤＹ信号のレ
ベルは低レベルから高レベルに遷移することになる。
択されたセルからのデータのセンスアンプによる増幅等
を経て、イコライズされていた内部データバス６のレベ
ルが時刻ｔｅｖに高レベル若しくは低レベルに遷移する
。すると、第１の実施例に説明したように、データ確定
検出回路２が作動して、時刻ｔ’ｓにＦＩＸ信号が低レ
ベルから高レベルに遷移する。このＦＩＸ信号の遷移に
よっては、各ＮＯＲ回路６２〜６５の出力レベルは変化
しないが、ＡＮＤ回路６ｏの２人力が何れも高レベルと
なるため、ＡＮＤ回路６０の出力端子のレベルは高レベ
ルとなる。その結果、最終段のフリップフロップ回路を
構成するＮＯＲ回路６７の出力端子のレベルは高レベル
に遷移し、その結果、時刻ｔｏ−でＲＥＡＤＹ信号のレ
ベルは低レベルから高レベルに遷移することになる。
このように本実施例で付加されたフリップフロップ回路
等からなる回路によって、本実施例のメモリ装置は、ア
ドレス遷移のパルスＣＡＴＤ）をトリガーとして、デー
タが確定しているか否かのＲＥＡＤＹ信号を低レベルに
させ、データが確定していない旨の信号をＦＩＸ信号に
先行して早期に出力することかできる。このため、ＣＰ
Ｕとメモリ装置で、クロック周波数が異なる場合でも、
確実にシステムを作動させることかでき、ＦＩＸ信号が
低レベルになる以前にデータを読み込むような誤動作は
未然に防止されることになる。
等からなる回路によって、本実施例のメモリ装置は、ア
ドレス遷移のパルスＣＡＴＤ）をトリガーとして、デー
タが確定しているか否かのＲＥＡＤＹ信号を低レベルに
させ、データが確定していない旨の信号をＦＩＸ信号に
先行して早期に出力することかできる。このため、ＣＰ
Ｕとメモリ装置で、クロック周波数が異なる場合でも、
確実にシステムを作動させることかでき、ＦＩＸ信号が
低レベルになる以前にデータを読み込むような誤動作は
未然に防止されることになる。
本発明のメモリ装置は、データか確定した旨の信号を内
部的に検知して、早期に外部に信号を出力することがで
きるため、システム自体の高速化特にＣＰＵへのデータ
の出力を高速に行うことが可能となる。
部的に検知して、早期に外部に信号を出力することがで
きるため、システム自体の高速化特にＣＰＵへのデータ
の出力を高速に行うことが可能となる。
第１図は本発明のメモリ装置の一例のブロック図、第２
図はその一例の要部回路図、第３図は上記−例のデータ
確定検出回路に用いられる一対のインバーターの入出力
特性を示す特性図、第４図は上記−例の動作を説明する
ための波形図、第５図は本発明のメモリ装置を用いたシ
ステムの例を示すブロック図、第６図は本発明のメモリ
装置の他の一例の要部回路図、第７図は第６図の一例の
動作を説明するための波形図である。 ２・・・データ確定検出回路 ３・・・メモリセルアレイ ５・・・センスアンプ・書き込み回路 ６・・・内部データバス ７・・・Ｉ１０バッファ １０・・・ＡＴＤ回路 １２・・・イコライズ回路 ３１．３２・・・インバーター
図はその一例の要部回路図、第３図は上記−例のデータ
確定検出回路に用いられる一対のインバーターの入出力
特性を示す特性図、第４図は上記−例の動作を説明する
ための波形図、第５図は本発明のメモリ装置を用いたシ
ステムの例を示すブロック図、第６図は本発明のメモリ
装置の他の一例の要部回路図、第７図は第６図の一例の
動作を説明するための波形図である。 ２・・・データ確定検出回路 ３・・・メモリセルアレイ ５・・・センスアンプ・書き込み回路 ６・・・内部データバス ７・・・Ｉ１０バッファ １０・・・ＡＴＤ回路 １２・・・イコライズ回路 ３１．３２・・・インバーター
Claims (1)
- メモリセルから所要のデータが読み出し回路系を介して
読み出されるメモリ装置において、上記読み出し回路系
のレベル遷移を検知して、信号を外部に出力することを
特徴とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24274990A JP3082229B2 (ja) | 1990-09-14 | 1990-09-14 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24274990A JP3082229B2 (ja) | 1990-09-14 | 1990-09-14 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123393A true JPH04123393A (ja) | 1992-04-23 |
| JP3082229B2 JP3082229B2 (ja) | 2000-08-28 |
Family
ID=17093695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24274990A Expired - Fee Related JP3082229B2 (ja) | 1990-09-14 | 1990-09-14 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082229B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598099B2 (en) | 1994-01-21 | 2003-07-22 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| JPWO2007116827A1 (ja) * | 2006-03-30 | 2009-08-20 | パナソニック株式会社 | 半導体記憶装置 |
-
1990
- 1990-09-14 JP JP24274990A patent/JP3082229B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6598099B2 (en) | 1994-01-21 | 2003-07-22 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| US6643720B2 (en) | 1994-01-21 | 2003-11-04 | Hitachi, Ltd. | Data transfer control method, and peripheral circuit, data processor and data processing system for the method |
| US7203809B2 (en) | 1994-01-21 | 2007-04-10 | Renesas Technology Corp. | Data transfer control method, and peripheral circuit, data processor and processing system for the method |
| JPWO2007116827A1 (ja) * | 2006-03-30 | 2009-08-20 | パナソニック株式会社 | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3082229B2 (ja) | 2000-08-28 |
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Legal Events
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Free format text: PAYMENT UNTIL: 20080630 Year of fee payment: 8 |
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Free format text: PAYMENT UNTIL: 20090630 Year of fee payment: 9 |
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| LAPS | Cancellation because of no payment of annual fees |