JP2004502268A

JP2004502268A - 高速メモリにおける同時差動データ感知および捕捉のための方法ならびに装置

Info

Publication number: JP2004502268A
Application number: JP2002508800A
Authority: JP
Inventors: デーモン，ポール
Original assignee: Mosaid Technologies Inc
Current assignee: Mosaid Technologies Inc
Priority date: 2000-07-07
Filing date: 2000-07-31
Publication date: 2004-01-22
Also published as: CN1454384A; CA2313948A1; CN101441888B; AU2000264193A1; US20030156461A1; WO2002005282A1; KR20030045771A; KR100816939B1; CN101441888A; US7269075B2

Abstract

差動データ感知および捕捉回路は、第１および第２の出力ノードを有する、前記差動データ信号のそれぞれを受取るための差動入力段回路を含む。第１および第２の相補的な入力が前記第１および第２の出力ノードのそれぞれから信号を受取るように結合されている、ラッチ素子が設けられる。ゲート回路は、前記差動入力段の電力消費が抑えられるように、イネーブル信号に応答して差動入力段へのクロック信号を動的にイネーブルおよびディスエーブルする。さらなる実施例では、イネーブル信号は相補的なクロック入力信号である。

Description

【０００１】
この発明は半導体メモリの分野に関し、特に高速メモリの読出動作経路遅延を減らすためのシステムおよび方法に関する。
【０００２】
【発明の背景】
半導体メモリでは、メモリアレイのビット線上で感知され復元される読出データは、典型的には長いデータバスラインを経由して半導体の出力ピンまたはパッドに運ばれる。バスラインは列アクセス装置を通じてビット線に接続される。これらの列アクセス装置は、通常ｎ−チャネルパストランジスタである。ビット線からデータバスへの読出データの伝搬での遅延の低減は、列アクセス装置の低いドライブ能力およびデータバストレースの重い容量性負荷によって制限される。列アクセス装置のサイズおよびドライブは、いくつかの要因の制約を受ける。第１は、ビット線のキャパシタンスが感知の速さにとって制約であるＤＲＡＭである場合は特に、ビット線上の過度の容量性負担を避ける必要があることである。第２は、列アクセス装置のイネーブルの前に、その値がデータバスの初期状態に対して相補的な値であるデータを読出そうとするときに、正しくない状態のためにセンスアンプが反転される機会を排除する必要があることである。
【０００３】
データバスライン上のゆっくりとした電圧変化のための過度の読出レイテンシを避けるために、典型的には、データバスラインは、それぞれの列アクセス装置を通じて、それぞれの相補的なビット線対に接続される相補的対にグループ分けされる。関連するビット線対からのデータ読出によるデータバス対上の電圧差は、差動増幅器（データバスセンスアンプ）によって増幅される。同期インターフェイスを備えるメモリでは、増幅された読出データは典型的には、図１（ａ）に示される出力ピンまたはパッドに伝送される前に、シングルエンド型入力Ｄ型フリップフロップによってラッチされる。この手法の欠点は、読出プロセスの順次的な性質、ならびにデータバス対ＤＢおよび／ＤＢとシングルエンド型入力フリップフロップとの間に挿入された差動増幅器を使用する伝統的な手法によって要求されるシリアルタイミングが読出動作に不必要な遅延を追加することであり、これはサイクル時間を制限し得る。よってメモリの読出動作を加速することが望ましい。
【０００４】
【発明の概要】
この発明は、同期型半導体メモリの読出操作での不必要な遅延の問題を解決しようとするものである。
【０００５】
この発明の利点は、伝統的なデータバスセンスアンプの差動信号増幅をＤ型フリップフロップのデータ捕捉機能と組み合わせた回路素子である。
【０００６】
この発明のさらなる利点は、非読出期間中の不必要な電力消費を減らすことである。
【０００７】
この発明に従うと、差動データ感知および捕捉回路が提供され、これは
（ａ）　第１および第２の出力ノードを有する、前記差動データ信号のそれぞれを受取るための差動入力段回路と、
（ｂ）　第１および第２の相補的な入力が前記第１および第２の出力ノードのそれぞれから信号を受取るように結合されているラッチ素子と、
（ｃ）　前記差動入力段の電力消費が抑えられるように、イネーブル信号に応答して前記差動入力段へのクロック信号を動的にイネーブルおよびディスエーブルするためのゲート回路とを含む。
【０００８】
この発明の好ましい実施例のこれらおよび他の特徴は、添付の図面が参照される以下の詳細な説明でさらに明らかになるであろう。
【０００９】
【好ましい実施例の詳細な説明】
以下の説明では、同じ番号が図面の同じ構造を示す。図１Ａを参照すると、先行技術による半導体メモリのためのデータ出力回路１００の一部の概略図が示される。この出力回路は、アクセストランジスタ１０６を経由してビット線ＢＬＴに結合されるストレージコンデンサ１０４を含む、メモリセル１０２を含む。アクセストランジスタ１０６は、Ｘアドレスデコーダ１０８によって生成される信号によって活性化されるワード線に沿ってそのゲートが接続されている。ビット線センスアンプ１１０は、ビット線の相補対の間に結合される。メモリセル１０２の列またはビット線は、それぞれの列アクセス装置１１２を経由してデータバスラインＤＢおよび／ＤＢに結合される。列アクセス装置１１２は、通常Ｙアドレスデコーダ１１４からの信号によって活性化される。その出力が単一入力Ｄ型フリップフロップ１１８を駆動する、差動入力データバスセンスアンプ１１６は、データバスラインＤＢおよび／ＤＢを感知する。フリップフロップ１１８は、そのＱ出力が読出データ出力ラインに接続されている。データバスセンスアンプはそのラインのデータを感知し、これはその後フリップフロップ１１８をクロックすることによってラッチされる。
【００１０】
図１Ｂを参照すると、この発明の実施例によるデータ出力回路１５０が示される。この回路構成では、図１Ａに示されるように別々のデータバスセンスアンプ１１６と単一入力Ｄ型フリップフロップ１１８とを有するのではなく、差動入力Ｄ＋およびＤ−がデータバスラインＤＢおよび／ＤＢに直接結合されている、単一の差動入力Ｄ型フリップフロップ３００が設けられる。フリップフロップ３００は、不必要な読出動作遅延を減らし、アイドル（非読出）期間中の電力消費を改善する。フリップフロップ３００の詳細な説明が以下に続く。
【００１１】
図２を参照すると、図１Ａに示される種類の伝統的なＤ型フリップフロップ１１８の概略図が示される。フリップフロップ回路１１８は、単一のＤ入力、クロック入力ＣＬＫおよび相補的出力対Ｑならびに／Ｑを有する。図１Ａに示されるように、このＤ型フリップフロップ１１８は、通常データバスセンスアンプ１１６の出力に接続され、図１Ａに概略的に示されるように、その出力の１つが読出データ経路に接続される。この回路構成の欠点は発明の背景で検討される。フリップフロップ１１８は、そのソースがｎ−チャネルトランジスタＮ３を通じて接地される交差結合されたｎ−チャネルトランジスタＮ４およびＮ５の対を含む、データ入力回路を有する。交差結合されたトランジスタＮ４およびＮ５のそれぞれのドレインは、入力トランジスタＮ１およびＮ２のそれぞれに結合され、これらはトランジスタＮ４およびＮ５をｐ−チャネルトランジスタＰ１およびＰ２のそれぞれを通じて供給電力Ｖｃｃに結合する。Ｄ入力はトランジスタＮ１のゲートに結合され、Ｄ入力の反転されたものはインバータ１１を経由してトランジスタＮ２のゲートに結合される。この回路１１８は、単一の入力には好適であるが、差動データ入力のためには修正しなければならない。
【００１２】
図３Ａを参照すると、この発明の実施例による、差動データ入力に適合されるフリップフロップ回路３００が示される。フリップフロップ１１８のように、フリップフロップ３００は、そのソースがｎ−チャネルトランジスタＮ３を通じて接地される交差結合されたｎ−チャネルトランジスタＮ４およびＮ５の対含む、データ入力回路を含む。交差結合されるトランジスタＮ４およびＮ５のそれぞれのドレインは、入力トランジスタＮ１とＮ２のそれぞれに結合され、これらはトランジスタＮ４およびＮ５をｐ−チャネルトランジスタＰ１およびＰ２のそれぞれを通じて供給電力Ｖｃｃに結合する。ラッチ型増幅回路が、ノードＩＤおよび／ＩＤに結合され、ｐ−チャネルトランジスタＰ３、Ｐ４、ｎ−チャネルトランジスタＮ６、Ｎ７および交差結合されたＮＡＮＤゲート３０８ならびに３１０のまわりに形成される。回路３００では、図２のインバータＩ１にトランジスタＮ２に入力を提供させる代わりに、第２の差動入力Ｄ−がトランジスタＮ２のゲートに直接設けられる。よって、相補的なデータ入力は、トランジスタＮ１およびＮ２のそれぞれのゲートに結合される、Ｄ＋およびＤ−として示される。さらに、トランジスタＮ３は取除かれ、クロック入力ＣＬＫが論理「１」である間に接地供給電力を提供するためにクロック入力ＣＬＫの相補的なものＣＬＫＮが追加された。これはＣＬＫＮ信号をプルダウントランジスタＮ４およびＮ５のドレインに接続することによって達成される。よって、不必要な電力消費を減らすため、クロック入力は、差動フリップフロップ３００のゲートを可能にし、読出動作が行なわれていないときにこれをディスエーブルする。この修正はまた、メモリのクロックから読出データ出力タイミングへの悪影響を制限する。
【００１３】
図３Ｂを参照すると、この発明の実施例による、メモリのデータバス対に結合される２つの差動入力Ｄ型フリップフロップ３００の概略図３８０が示される。この回路構成３８０に示されるように、クロックゲート回路３８２は、ゲートクロックＧＣＬＫ入力およびイネーブル入力ＥＮＮを有する２入力のＮＯＲゲートを含む。ＮＯＲゲートの出力は、（図３ＡでトランジスタＮ４およびＮ５のドレインに設けられる）差動入力フリップフロップ３００のＣＬＫＮ入力に結合され、この出力の反転されたものは、（図３ＡでトランジスタＰ１およびＰ２のゲートに設けられる）フリップフロップ３００のＣＬＫ入力に接続される。示されるように、クロックゲート回路３８２は、選択的にフリップフロップ３００をイネーブルして差動入力データを受入れ、シングルエンド読出データ出力ＲＤ１およびＲＤ２を与える。
【００１４】
図４を参照すると、クロックゲート回路３８２および差動入力フリップフロップ３００の動作に関連するタイミング波形が示される。示されるように、３つの例示的なＧＣＬＫクロック信号の期間は、「読出０」に「アイドル」が続き、これに「読出１」が続く動作を含むが、このシーケンスはこの発明を実現するためには要求されない。読出動作中、アクティブローイネーブル信号ＥＮＮ信号はローであり、よってクロックゲート回路３８２のＮＯＲゲートをイネーブルする。ＮＯＲゲートがイネーブルされると、ＧＣＬＫの後続の立ち下がりエッジで、ＮＯＲゲートの出力はＣＬＫＮパルスを生成し、クロックゲート回路３８２のインバータの出力はＣＬＫパルスを生成する。ＣＬＫパルスがローであると、図３ＡのトランジスタＰ１およびＰ１はオンされ、ＩＤおよび／ＩＤ信号の両方をハイにプリチャージし、一方トランジスタＮ１、Ｎ２、Ｎ４、Ｎ５を含む入力段は、ＣＬＫＮがハイであるためディスエーブルされる。相補的なデータバス対上に差動電圧が展開されると、差動入力Ｄ＋およびＤ−は、ＣＬＫＮの立ち下がりエッジでフリップフロップ３００によって感知およびラッチされ、Ｑおよび／Ｑ出力を生成する。「アイドル」サイクルは、ＥＮＮをハイに維持し、よってクロックゲート回路３８２をディスエーブルし、Ｑおよび／Ｑ上に同じ出力を維持する。第３のサイクル中に「０」を読出すと、ＥＮＮ信号は再びアサートされ、これによりクロックゲート回路３８２がイネーブルされる。「１」を読出す場合と同様、ＣＬＫ信号の立ち下がりエッジはＩＤおよび／ＩＤ信号の両方をハイにプリチャージする。するとＣＬＫＮ信号の立ち下がりエッジは差動データを感知およびラッチし、これはフリップフロップ３００のＱおよび／Ｑ出力を生成する。したがって、差動入力フリップフロップ３００は、差動フリップフロップへのクロック入力をゲートし、読出動作が行なわれていないときにこれをディスエーブルすることによって、不必要な電力消費を減らす。
【００１５】
図５を参照すると、外部クロックゲート回路または相補的なクロック入力なしで、限定された動的電力管理を支援する、差動入力フリップフロップ回路３００の別の実施例が示される。回路５００では、Ｐチャネル装置の対はイネーブル信号によって制御され、付加的なトランジスタＮ８がトランジスタＮ３に接続されるが、これもイネーブル信号によって駆動される。よって、この回路５００では、ＣＬＫＮ信号は使用されない。
【００１６】
図６Ａおよび６Ｂを参照すると、短いビット線ＤＲＡＭアレイに適用される、この発明のさらなる実施例が示される。この構成では、差動入力フリップフロップ３００はビット線に結合され、メモリセルの読出を直接感知して電圧レベルに捕捉する。この構成は、レイアウトルールによってフリップフロップ回路をビット線ピッチ内にフィッティングすることが可能であるか、またはフリップフロップ回路をスタガさせてビット線ピッチ内にフィッティングすることが可能である、小型メモリアレイに最適である。データバスの感知およびラッチに関連するすべての制御およびタイミング回路が省略されるため、これにより非常に高速な回路の実現が可能となるであろう。図６Ａでは、差動入力フリップフロップ３００は従来のビット線センスアンプに関連して接続されて示され、図６Ｂでは、差動入力フリップフロップ３００は従来のビット線センスアンプに代わるものとして示される。図６Ｂに示される構成では、回路により捕捉されたデータは、メモリセルの電圧レベルを復元するため、（通常の書込動作回路または専用の復元回路を使用して）ライトバックされなければならないことが注目されるかもしれない。図６Ａに示されるように、差動入力フリップフロップが従来のセンスアンプに関連して使用されるとき、回路は、ビット線対上のフルスイングの電圧レベルの復元のプロセスの前またはそのプロセス中に従来のセンスアンプによって読出データが捕捉されることを可能にする。
【００１７】
この発明は、長いワイヤの対を使用してデータを同期システム内で差動的にまたはデュアルレールで伝送する、他の状況にも適用可能である。これは、高性能同期型ＳＲＡＭ、記録された出力を備える他の種類の電気的メモリ、ならびにデジタル信号プロセッサおよびマイクロプロセッサのデータパス内の、長く、負荷の重い差動またはデュアルレールデータバスを含んでもよい。
【００１８】
この発明はある特定の実施例を参照して説明されてきたが、前掲の特許請求の範囲に示される発明の精神および範囲から離れることなく、そのさまざまな修正が当業者には明らかになるであろう。
【図面の簡単な説明】
【図１ａ】先行技術によるデータ感知および捕捉回路の概略図である。
【図１ｂ】この発明によるデータ感知および捕捉回路の概略図である。
【図２】単一入力Ｄ型フリップフロップの概略図である。
【図３ａ】この発明の実施例による差動入力フリップフロップ回路の概略図である。
【図３ｂ】この発明によるクロックゲート回路の概略図である。
【図４】図３ｂの回路のタイミング波形図である。
【図５】この発明のさらなる実施例の概略図である。
【図６ａ】この発明のさらなる実施例の概略図である。
【図６ｂ】この発明のさらなる実施例の概略図である。

Claims

半導体メモリで使用するための差動入力ラッチであって、
（ａ）　入力データ信号対のそれぞれを受取って、前記入力データ信号対間の差を示す出力信号対を第１および第２のノードのそれぞれに生成するための差動入力段回路と、
（ｂ）　前記出力信号を前記第１および第２のノードで増幅するための増幅素子と、
（ｃ）　前記増幅された出力信号のそれぞれを前記第１および第２の出力ノードでラッチするためのラッチ素子と、
（ｄ）　前記差動入力段の電力消費が抑えられるように、イネーブル信号に応答して前記差動入力段へのクロック信号を動的にイネーブルおよびディスエーブルするためのゲート回路とを含む、差動入力ラッチ。
差動データ感知および捕捉のための方法であって、
（ａ）　差動入力段回路で前記差動データ信号のそれぞれを受取るステップを含み、前記差動入力段は第１および第２の出力ノードを有し、前記方法はさらに、
（ｂ）　前記第１および第２の出力ノードを増幅するステップと、
（ｃ）　前記増幅された第１および第２の出力ノードを、第１および第２の相補的な入力を有するラッチ素子に結合するステップと、
（ｄ）　前記差動入力段の電力消費が抑えられるように、イネーブル信号に応答して前記差動入力段へのクロック信号を選択的にイネーブルおよびディスエーブルするステップとを含む、方法。
前記差動入力回路は、前記入力データ信号の前記それぞれを受取るためにソースがクロック入力信号に結合され、ドレインがｎ−チャネルトランジスタのそれぞれに結合されている、交差結合されたＮ−チャネルトランジスタ対を含む、請求項１に記載の差動入力ラッチ。
前記ラッチ素子は、交差結合されたＮＡＮＤゲート対を含む、請求項１に記載の差動入力ラッチ。
半導体メモリで使用するための差動入力ラッチであって、
（ａ）　入力データ信号対のそれぞれを受取って、前記入力データ信号対間の差を示す出力信号対を第１および第２のノードのそれぞれに生成するための差動入力段回路と、
（ｂ）　前記出力信号を前記第１および第２のノードで増幅するための増幅素子と、
（ｃ）　前記増幅された出力信号のそれぞれを前記第１および第２の出力ノードでラッチするためのラッチ素子と、
（ｄ）　前記差動入力段の電力消費が抑えられるように、前記差動入力段に関連付けられ、イネーブル信号に応答して前記差動入力段を動的にイネーブルおよびディスエーブルするための、クロック入力ノードとを含む、差動入力ラッチ。