JP3082229B2 - メモリ装置 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路等により構成されるメモリ
装置に関する。
装置に関する。
本発明は、アドレス信号に基づいてデータバスを第１
のレベルにするイコライズ回路と、データバスに入力端
子が並列接続された閾値の異なる一対のインバーター
と、一対のインバーターの出力端子が接続された出力回
路とを有するデータ確定検出回路とを備え、一対のイン
バーターは、データバスが第１のレベルのとき、一方の
インバーターのレベルが反転することで異なる信号を出
力し、上記メモリセルから上記データバスにデータが供
給され第２のレベルに遷移したとき、他方のインバータ
ーも反転することで同一の信号を出力し、出力回路は、
一対のインバーターから異なる信号が入力されたとき、
データバスのデータが不確定であることを示す信号を出
力し、同一の信号が入力されたとき、上記データバスの
データが確定したことを示す信号を出力することで、高
速なシステムの実現を図るものである。
のレベルにするイコライズ回路と、データバスに入力端
子が並列接続された閾値の異なる一対のインバーター
と、一対のインバーターの出力端子が接続された出力回
路とを有するデータ確定検出回路とを備え、一対のイン
バーターは、データバスが第１のレベルのとき、一方の
インバーターのレベルが反転することで異なる信号を出
力し、上記メモリセルから上記データバスにデータが供
給され第２のレベルに遷移したとき、他方のインバータ
ーも反転することで同一の信号を出力し、出力回路は、
一対のインバーターから異なる信号が入力されたとき、
データバスのデータが不確定であることを示す信号を出
力し、同一の信号が入力されたとき、上記データバスの
データが確定したことを示す信号を出力することで、高
速なシステムの実現を図るものである。
RAMやROM等のメモリ装置を用いたシステムでは、一般
に、CPUとメモリ装置との間は、アドレスバスやデータ
バスによって結ばれることがあり、その典型的な例とし
てはメモリ装置からのデータをCPUがとり込むように構
成される。
に、CPUとメモリ装置との間は、アドレスバスやデータ
バスによって結ばれることがあり、その典型的な例とし
てはメモリ装置からのデータをCPUがとり込むように構
成される。
ところでCPUがデータをとり込む場合、初めにメモリ
にCPUからアドレス信号が送られ、このアドレス信号を
メモリが受けてからデータがメモリの出力端子に現れ
る。この時、データが出力端子に現れるまでの時間t
A（アクセス時間）が必要とされる。この時間tAは、メ
モリの種類等により異なり、さらに同じメモリでも使用
状況の違いにより変化する。したがって、CPUがアドレ
スバスにアドレス信号を出力してからデータバスのデー
タをCPUがとり込むまで、マージンを考慮し、CPUは時間
tA以上の時間を待つ必要が生ずることになる。
にCPUからアドレス信号が送られ、このアドレス信号を
メモリが受けてからデータがメモリの出力端子に現れ
る。この時、データが出力端子に現れるまでの時間t
A（アクセス時間）が必要とされる。この時間tAは、メ
モリの種類等により異なり、さらに同じメモリでも使用
状況の違いにより変化する。したがって、CPUがアドレ
スバスにアドレス信号を出力してからデータバスのデー
タをCPUがとり込むまで、マージンを考慮し、CPUは時間
tA以上の時間を待つ必要が生ずることになる。
そして、この時間tA以上の時間待ちは、CPUを動かす
インストラクション（プログラム）が決定する場合と、
CPUの外部に設けられたタイミング発生回路により読み
込みのタイミングを決定する場合とがあり、メモリ装置
を用いたシステムでは、このような各方法により、デー
タの読み込みが行われている。
インストラクション（プログラム）が決定する場合と、
CPUの外部に設けられたタイミング発生回路により読み
込みのタイミングを決定する場合とがあり、メモリ装置
を用いたシステムでは、このような各方法により、デー
タの読み込みが行われている。
ところが、インストラクション（プログラム）により
待ち時間を決定する場合やタイミング発生回路を設ける
場合のどちらの場合も、誤動作が生じないように待ち時
間は十分に長いものとなり、更にメモリの仕様として設
定されている時間tA自体もかなりのマージンを含んでい
る。
待ち時間を決定する場合やタイミング発生回路を設ける
場合のどちらの場合も、誤動作が生じないように待ち時
間は十分に長いものとなり、更にメモリの仕様として設
定されている時間tA自体もかなりのマージンを含んでい
る。
したがって、メモリの本来の実力からみれば、かなり
余裕をもってCPUがデータを受け取っていることにな
り、より高速なシステムを実現する上での妨げとなって
いる。
余裕をもってCPUがデータを受け取っていることにな
り、より高速なシステムを実現する上での妨げとなって
いる。
そこで、本発明は、高速なシステムを容易に実現する
ことができるメモリ装置を提供することを目的とする。
ことができるメモリ装置を提供することを目的とする。
本発明に係るメモリ装置は、上述した課題を解決すべ
く、メモリセルから所要のデータが読み出し回路系を介
して読み出されるメモリ装置において、アドレス信号に
基づいてデータバスを第１のレベルにするイコライズ回
路と、データバスに入力端子が並列接続された閾値の異
なる一対のインバーターと、一対のインバーターの出力
端子が接続された出力回路とを有するデータ確定検出回
路とを備える。ここで、一対のインバーターは、データ
バスが第１のレベルのとき、一方のインバーターのレベ
ルが反転することで異なる信号を出力し、メモリセルか
らデータバスにデータが供給されてデータバスが第１の
レベルと異なる第２のレベルに遷移したとき、他方のイ
ンバーターも反転することで同一の信号を出力する。そ
して、出力回路は、一対のインバーターから異なる信号
が入力されたとき、データバスのデータが不確定である
ことを示す信号を出力し、一対のインバーターから同一
の信号が入力されたとき、データバスのデータが確定し
たことを示す信号を出力する。
く、メモリセルから所要のデータが読み出し回路系を介
して読み出されるメモリ装置において、アドレス信号に
基づいてデータバスを第１のレベルにするイコライズ回
路と、データバスに入力端子が並列接続された閾値の異
なる一対のインバーターと、一対のインバーターの出力
端子が接続された出力回路とを有するデータ確定検出回
路とを備える。ここで、一対のインバーターは、データ
バスが第１のレベルのとき、一方のインバーターのレベ
ルが反転することで異なる信号を出力し、メモリセルか
らデータバスにデータが供給されてデータバスが第１の
レベルと異なる第２のレベルに遷移したとき、他方のイ
ンバーターも反転することで同一の信号を出力する。そ
して、出力回路は、一対のインバーターから異なる信号
が入力されたとき、データバスのデータが不確定である
ことを示す信号を出力し、一対のインバーターから同一
の信号が入力されたとき、データバスのデータが確定し
たことを示す信号を出力する。
なお、ここで言うデータバスの第１のレベルとは、イ
コライズ回路により充電されたイコライズ状態を示し、
第２のレベルとは、このイコライズ状態から高又は低レ
ベルに遷移した状態を示す。また、読み出し回路系と
は、内部データバスやI/O線、或いは出力バッファ、出
力ポート、レジスタ等の回路構成を示す。
コライズ回路により充電されたイコライズ状態を示し、
第２のレベルとは、このイコライズ状態から高又は低レ
ベルに遷移した状態を示す。また、読み出し回路系と
は、内部データバスやI/O線、或いは出力バッファ、出
力ポート、レジスタ等の回路構成を示す。
本発明に係るメモリ装置は、データバスのレベル遷移
がデータ確定検出回路により内部的に検出され、CPU等
の外部は、この検出によりデータバスに供給されたデー
タの確定を知ることができる。したがって、プログラム
による待ち時間の設定やタイミング発生回路等は、不要
となり、外部に出力された信号によりCPUが動作するよ
うに構成することで、高速なシステムを実現することが
できる。
がデータ確定検出回路により内部的に検出され、CPU等
の外部は、この検出によりデータバスに供給されたデー
タの確定を知ることができる。したがって、プログラム
による待ち時間の設定やタイミング発生回路等は、不要
となり、外部に出力された信号によりCPUが動作するよ
うに構成することで、高速なシステムを実現することが
できる。
以下、本発明が適用されたメモリ装置について、図面
を参照して説明する。
を参照して説明する。
このメモリ装置１は、内部データバスに接続されたデ
ータ確定検出回路によって、データの確定が検出される
ものである。このメモリ装置１は、第１図に示すよう
に、マトリクス状にメモリセルが配列されるメモリセル
アレイ３を有している。このメモリセルアレイ３は、各
メモリセルにデータが書き込まれ又はデータが読み出さ
れるものであり、データの転送のため、カラムセレクト
４及びセンスアンプ・書き込み回路５が各ビット線を介
して接続されている。また、メモリセルアレイ３には、
メモリセルアレイ３のワード線を選択するようにロウデ
コーダ９も設けられている。このロウデコーダ９は、ア
ドレスバッファ８からの信号に応じてワード線を選択す
る。アドレスバッファ８は、外部のアドレスバスAxが接
続され、アドレスバスAxからのアドレス信号に応じてロ
ウデコーダ９及びカラムセレクト４に選択信号を供給す
る。また、このアドレスバッファ８には、ATD（アドレ
ス遷移検出）回路10が接続されている。このATD回路
は、アドレス信号の遷移や▲▼信号の遷移を検出し
てATP信号を生成する。このATP信号は、クロック発生回
路11に転送される。クロック発生回路11は、ATP信号に
基づきイコライズ信号ΦEQを生成する。
ータ確定検出回路によって、データの確定が検出される
ものである。このメモリ装置１は、第１図に示すよう
に、マトリクス状にメモリセルが配列されるメモリセル
アレイ３を有している。このメモリセルアレイ３は、各
メモリセルにデータが書き込まれ又はデータが読み出さ
れるものであり、データの転送のため、カラムセレクト
４及びセンスアンプ・書き込み回路５が各ビット線を介
して接続されている。また、メモリセルアレイ３には、
メモリセルアレイ３のワード線を選択するようにロウデ
コーダ９も設けられている。このロウデコーダ９は、ア
ドレスバッファ８からの信号に応じてワード線を選択す
る。アドレスバッファ８は、外部のアドレスバスAxが接
続され、アドレスバスAxからのアドレス信号に応じてロ
ウデコーダ９及びカラムセレクト４に選択信号を供給す
る。また、このアドレスバッファ８には、ATD（アドレ
ス遷移検出）回路10が接続されている。このATD回路
は、アドレス信号の遷移や▲▼信号の遷移を検出し
てATP信号を生成する。このATP信号は、クロック発生回
路11に転送される。クロック発生回路11は、ATP信号に
基づきイコライズ信号ΦEQを生成する。
センスアンプ・書き込み回路５は、内部データバス６
に接続され、読み出し時には、この内部データバス６に
センスアンプで増幅されたデータを供給する。この内部
データバス６には、イコライズ回路12が設けられてお
り、データの読み出し以前の上記イコライズ信号ΦEQの
タイミングでイコライズが行われる。この内部データバ
ス６は、一端部に、I/Oバッファ７が設けられており、
データの入出力時にデータを増幅し、I/O線を介してデ
ータの入出力を行う。
に接続され、読み出し時には、この内部データバス６に
センスアンプで増幅されたデータを供給する。この内部
データバス６には、イコライズ回路12が設けられてお
り、データの読み出し以前の上記イコライズ信号ΦEQの
タイミングでイコライズが行われる。この内部データバ
ス６は、一端部に、I/Oバッファ７が設けられており、
データの入出力時にデータを増幅し、I/O線を介してデ
ータの入出力を行う。
そして、このメモリ装置では、内部データバス６に、
更にデータ確定検出回路２が設けられている。データ確
定検出回路２は、内部データバス６に接続され、この内
部データバス６のレベル遷移を検出する。データ確定検
出回路２は、内部データバス６の各配線がイコライズ状
態と高レベル若しくは低レベルにラッチされている状態
とを区別し、その状態に応じた信号（FIX）を出力端子1
3に出力する。したがって、メモリ装置１は、この出力
端子13をCPUに接続することにより、CPUでは、メモリ装
置内のデータの確定を待ち時間無くすことができ、高速
に処理を行うことができる。
更にデータ確定検出回路２が設けられている。データ確
定検出回路２は、内部データバス６に接続され、この内
部データバス６のレベル遷移を検出する。データ確定検
出回路２は、内部データバス６の各配線がイコライズ状
態と高レベル若しくは低レベルにラッチされている状態
とを区別し、その状態に応じた信号（FIX）を出力端子1
3に出力する。したがって、メモリ装置１は、この出力
端子13をCPUに接続することにより、CPUでは、メモリ装
置内のデータの確定を待ち時間無くすことができ、高速
に処理を行うことができる。
第２図は、内部データバスの端部の回路構成を示す図
であり、データ確定検出回路２とイコライズ回路12は、
内部データバス６に接続されている。
であり、データ確定検出回路２とイコライズ回路12は、
内部データバス６に接続されている。
先ず、データ確定検出回路２は、内部データバスの端
部に入力端子が並列に接続されたインバーター31,32を
有し、インバーター31,32の各出力端子は、それぞれイ
ンバーター33,34を介して出力回路を構成するEX−NOR回
路35に接続されている。これらインバーターとEX−NOR
回路からなる回路構成は、図示を省略しているが、バス
ラインの各配線毎に設けられており、AND回路37により
各EX−NOR回路35,・・・の複数の出力がとりまとめられ
る。そして、このAND回路37の出力端子13には、FIX信号
が出力される。
部に入力端子が並列に接続されたインバーター31,32を
有し、インバーター31,32の各出力端子は、それぞれイ
ンバーター33,34を介して出力回路を構成するEX−NOR回
路35に接続されている。これらインバーターとEX−NOR
回路からなる回路構成は、図示を省略しているが、バス
ラインの各配線毎に設けられており、AND回路37により
各EX−NOR回路35,・・・の複数の出力がとりまとめられ
る。そして、このAND回路37の出力端子13には、FIX信号
が出力される。
ここで、インバーター31,32の入出力特性について説
明すると、第３図に示すように、２つのインバーター3
1,32には、互いに入出力特性が異なるものが用いられて
いる。すなわち、一方のインバーターは、閾値電圧Vth
が電源電圧Vccの半分である1/2Vccよりも低く、他方の
インバーターは、その閾値電圧Vthが1/2Vccよりも高く
設定されている。したがって、各インバーター31,32の
入力レベルVinが電源電圧Vccレベルや接地電圧GNDレベ
ル（≒0V）の時では、同じレベルの反転した出力レベル
Voutが得られるが、入力レベルVinが例えば1/2Vccであ
る時は、並列接続された２つのインバーター31,32の一
方が高レベルとなり、他方が低レベルとなって、異なる
レベルの出力となる。この結果、入力レベルVinが1/2Vc
cの時、EX−NOR回路35の出力は、低レベルとなり、その
1/2Vccレベルから遷移して初めてEX−NOR回路35の出力
が高レベルになる。AND回路37では、バスラインの全部
の配線についての論理和が得られるため、バスライン全
部でデータが確定した時に、出力端子のレベルが高レベ
ルに遷移することになる。
明すると、第３図に示すように、２つのインバーター3
1,32には、互いに入出力特性が異なるものが用いられて
いる。すなわち、一方のインバーターは、閾値電圧Vth
が電源電圧Vccの半分である1/2Vccよりも低く、他方の
インバーターは、その閾値電圧Vthが1/2Vccよりも高く
設定されている。したがって、各インバーター31,32の
入力レベルVinが電源電圧Vccレベルや接地電圧GNDレベ
ル（≒0V）の時では、同じレベルの反転した出力レベル
Voutが得られるが、入力レベルVinが例えば1/2Vccであ
る時は、並列接続された２つのインバーター31,32の一
方が高レベルとなり、他方が低レベルとなって、異なる
レベルの出力となる。この結果、入力レベルVinが1/2Vc
cの時、EX−NOR回路35の出力は、低レベルとなり、その
1/2Vccレベルから遷移して初めてEX−NOR回路35の出力
が高レベルになる。AND回路37では、バスラインの全部
の配線についての論理和が得られるため、バスライン全
部でデータが確定した時に、出力端子のレベルが高レベ
ルに遷移することになる。
イコライズ回路12は、pMOSトランジスタ22,23、nMOS
トランジスタ24,25及びインバーター21から構成され
る。各ソースに所要の電圧が印加された時、pMOSトラン
ジスタ23とnMOSトランジスタ24は、入出力端子が短絡し
たインバーターとして機能する。pMOSトランジスタ22の
ソースは、電源電圧Vccが印加され、ドレインは、pMOS
トランジスタ23のソースに接続されている。nMOSトラン
ジスタ25のソースは、GNDに接地されており、ドレイン
は、nMOSトランジスタ24のソースに接続されている。pM
OSトランジスタ22のゲートには、反転したイコライズ信
号ΦEQが供給され、nMOSトランジスタ25のゲートには、
イコライズ信号ΦEQが供給される。したがって、イコラ
イズ信号ΦEQが高レベルの時、pMOSトランジスタ23とnM
OSトランジスタ24は、入出力端子が短絡したインバータ
ーとして機能し、内部データバスのレベルを1/2Vccとな
るように充電する。なお、内部データバスの端部には、
更に出力バッファ36が接続され、出力バッファ36の出力
端子がI/O線に連続する。
トランジスタ24,25及びインバーター21から構成され
る。各ソースに所要の電圧が印加された時、pMOSトラン
ジスタ23とnMOSトランジスタ24は、入出力端子が短絡し
たインバーターとして機能する。pMOSトランジスタ22の
ソースは、電源電圧Vccが印加され、ドレインは、pMOS
トランジスタ23のソースに接続されている。nMOSトラン
ジスタ25のソースは、GNDに接地されており、ドレイン
は、nMOSトランジスタ24のソースに接続されている。pM
OSトランジスタ22のゲートには、反転したイコライズ信
号ΦEQが供給され、nMOSトランジスタ25のゲートには、
イコライズ信号ΦEQが供給される。したがって、イコラ
イズ信号ΦEQが高レベルの時、pMOSトランジスタ23とnM
OSトランジスタ24は、入出力端子が短絡したインバータ
ーとして機能し、内部データバスのレベルを1/2Vccとな
るように充電する。なお、内部データバスの端部には、
更に出力バッファ36が接続され、出力バッファ36の出力
端子がI/O線に連続する。
このようなデータ確定検出回路２とイコライズ回路12
を有するメモリ装置１は、次のように内部データバスの
レベル遷移を検出する。ここで読み出し時の動作を説明
する波形図である第４図を参照しながら説明すると、ま
ず、アドレスバスに供給されているアドレス信号（addr
ess）が時刻t0で遷移したものとする。すると、アドレ
スバッファ８からの信号に基づき時刻t1にATD回路10か
らクロック発生回路11にアドレス遷移パルス（ATP）が
転送される。このクロック発生回路11では、このパルス
に従って、イコライズ信号ΦEQのパルスが発生する。
を有するメモリ装置１は、次のように内部データバスの
レベル遷移を検出する。ここで読み出し時の動作を説明
する波形図である第４図を参照しながら説明すると、ま
ず、アドレスバスに供給されているアドレス信号（addr
ess）が時刻t0で遷移したものとする。すると、アドレ
スバッファ８からの信号に基づき時刻t1にATD回路10か
らクロック発生回路11にアドレス遷移パルス（ATP）が
転送される。このクロック発生回路11では、このパルス
に従って、イコライズ信号ΦEQのパルスが発生する。
このイコライズ信号ΦEQのパルスは、ビット線、デー
タ線等のメモリ装置内の各所に転送され、同時に内部デ
ータバス６のイコライズ用のイコライズ回路12にも転送
される。このイコライズ回路12では、第２図のpMOSトラ
ンジスタ22とnMOSトランジスタ25がオン状態となり、pM
OSトランジスタ23とnMOSトランジスタ24が活性化され
る。この結果、内部データバス６のレベルは、1/2Vccに
される（時刻t3）。
タ線等のメモリ装置内の各所に転送され、同時に内部デ
ータバス６のイコライズ用のイコライズ回路12にも転送
される。このイコライズ回路12では、第２図のpMOSトラ
ンジスタ22とnMOSトランジスタ25がオン状態となり、pM
OSトランジスタ23とnMOSトランジスタ24が活性化され
る。この結果、内部データバス６のレベルは、1/2Vccに
される（時刻t3）。
このようなイコライズによりデータ確定検出回路２で
は、入出力特性の互いに異なるインバーター31,32が互
いに異なる出力レベルとなる。したがって、EX−NOR回
路35の出力レベルは、一旦低レベルに遷移し、AND回路3
7の出力端子13のFIX信号のレベルも時刻t4に低レベルに
遷移し、このFIX信号のレベルにより未だデータが確定
していないことが外部より検知されることになる。
は、入出力特性の互いに異なるインバーター31,32が互
いに異なる出力レベルとなる。したがって、EX−NOR回
路35の出力レベルは、一旦低レベルに遷移し、AND回路3
7の出力端子13のFIX信号のレベルも時刻t4に低レベルに
遷移し、このFIX信号のレベルにより未だデータが確定
していないことが外部より検知されることになる。
次に、メモリセルアレイ３でのメモリセルの選択動作
やセンスアンプの作動を経て、例えば時刻t5に内部デー
タバス６にデータが供給される。すると、内部データバ
ス６のレベルが高レベル若しくは低レベルにラッチされ
ることから、データ確定検出回路２の２つの並列接続さ
れたインバーター31,32の出力レベルは、共に高レベル
若しくは低レベルとなる。EX−NOR回路35は、２つの入
力端子が同じレベルである時、出力レベルが高レベルと
なる。したがって、AND回路37には、高レベルの信号が
送られ、全部のデータバスでデータが確定した時（時刻
t6）にAND回路37の出力端子13のFIX信号のレベルが高レ
ベルに遷移する。すなわち、内部的なデータの確定が外
部に信号として出力されることになる。
やセンスアンプの作動を経て、例えば時刻t5に内部デー
タバス６にデータが供給される。すると、内部データバ
ス６のレベルが高レベル若しくは低レベルにラッチされ
ることから、データ確定検出回路２の２つの並列接続さ
れたインバーター31,32の出力レベルは、共に高レベル
若しくは低レベルとなる。EX−NOR回路35は、２つの入
力端子が同じレベルである時、出力レベルが高レベルと
なる。したがって、AND回路37には、高レベルの信号が
送られ、全部のデータバスでデータが確定した時（時刻
t6）にAND回路37の出力端子13のFIX信号のレベルが高レ
ベルに遷移する。すなわち、内部的なデータの確定が外
部に信号として出力されることになる。
第５図は、CPUと本発明が適用されたメモリ装置の接
続関係を示す図であり、CPU51と本発明が適用されたメ
モリ装置52とは、アドレス信号を転送するためのアドレ
スバスと、データを転送するためのデータバスとによっ
て電気的に接続されている。更にメモリ装置52は、出力
端子13からのFIX信号がCPU51に転送されるように構成さ
れ、このFIX信号によってCPU51はデータ確定のタイミン
グを知ることができ、システムにおける待ち時間やアク
セス時間の大幅な短縮が実現されることになる。
続関係を示す図であり、CPU51と本発明が適用されたメ
モリ装置52とは、アドレス信号を転送するためのアドレ
スバスと、データを転送するためのデータバスとによっ
て電気的に接続されている。更にメモリ装置52は、出力
端子13からのFIX信号がCPU51に転送されるように構成さ
れ、このFIX信号によってCPU51はデータ確定のタイミン
グを知ることができ、システムにおける待ち時間やアク
セス時間の大幅な短縮が実現されることになる。
なお、上述したメモリ装置の例では、データ確定検出
回路２を内部データバス６に接続する構成としたが、こ
れに限定されず、入出力バッファ内にデータ確定検出回
路を接続するようにしてもよい。また、上述したメモリ
装置は、SRΛＭやDRAM等のRAMの構造を有するが、EPROM
等のROMであってもよく、また、他の信号処理用の半導
体集積回路装置であってもよい。
回路２を内部データバス６に接続する構成としたが、こ
れに限定されず、入出力バッファ内にデータ確定検出回
路を接続するようにしてもよい。また、上述したメモリ
装置は、SRΛＭやDRAM等のRAMの構造を有するが、EPROM
等のROMであってもよく、また、他の信号処理用の半導
体集積回路装置であってもよい。
また、本発明が適用されたメモリ装置は、次のように
構成することもできる。このメモリ装置は、上述したメ
モリ装置１に第６図の回路を付加したものであり、これ
により、外部のCPU等の誤った読み込みを未然に防止す
るものである。第６図は、その付加される回路を示し、
ATD回路からのATP（アドレス遷移パルス）の信号と、デ
ータ確定検出回路２からのFIX信号によって作動するよ
うに構成されている。この回路は、一対のNOR回路62,63
と、一対のNOR回路64,65と、一対のNOR回路67,68とで、
それぞれRSフリップフロップ回路が構成されるように互
いに他のNOR回路の出力端子が一方の入力端子に接続さ
れるように構成されている。
構成することもできる。このメモリ装置は、上述したメ
モリ装置１に第６図の回路を付加したものであり、これ
により、外部のCPU等の誤った読み込みを未然に防止す
るものである。第６図は、その付加される回路を示し、
ATD回路からのATP（アドレス遷移パルス）の信号と、デ
ータ確定検出回路２からのFIX信号によって作動するよ
うに構成されている。この回路は、一対のNOR回路62,63
と、一対のNOR回路64,65と、一対のNOR回路67,68とで、
それぞれRSフリップフロップ回路が構成されるように互
いに他のNOR回路の出力端子が一方の入力端子に接続さ
れるように構成されている。
フリップフロップ回路を構成するNOR回路62には、ATP
の信号が入力し、NOR回路63には、インバーター61を介
して反転したFIX信号が入力する。このフリップフロッ
プ回路の出力は、NOR回路63から取り出されており、従
って、ATPのパルス入力時には、高レベルの出力レベル
となる。また、他のフリップフロップ回路を構成する一
対のNOR回路64,65の中、NOR回路64は、インバーター61
を介して反転したFIX信号が入力され、NOR回路65は、AT
Pの信号が入力される。NOR回路64,65から構成されるフ
リップフロップ回路の出力は、NOR回路65から取り出さ
れており、ATPのパルス入力時には、低レベルの出力レ
ベルとなる。このNOR回路65の出力端子には、AND回路60
の入力端子が接続され、このAND回路60の他の入力端子
には、FIX信号が供給される。そして、このAND回路60の
出力端子がフリップフロップ回路を構成するNOR回路68
の一方の入力端子に接続され、このNOR回路68と対をな
すNOR回路67の一方の入力端子には、NOR回路63の出力端
子が接続される。そして、NOR回路67の出力端子からREA
DY信号が外部に出力される。
の信号が入力し、NOR回路63には、インバーター61を介
して反転したFIX信号が入力する。このフリップフロッ
プ回路の出力は、NOR回路63から取り出されており、従
って、ATPのパルス入力時には、高レベルの出力レベル
となる。また、他のフリップフロップ回路を構成する一
対のNOR回路64,65の中、NOR回路64は、インバーター61
を介して反転したFIX信号が入力され、NOR回路65は、AT
Pの信号が入力される。NOR回路64,65から構成されるフ
リップフロップ回路の出力は、NOR回路65から取り出さ
れており、ATPのパルス入力時には、低レベルの出力レ
ベルとなる。このNOR回路65の出力端子には、AND回路60
の入力端子が接続され、このAND回路60の他の入力端子
には、FIX信号が供給される。そして、このAND回路60の
出力端子がフリップフロップ回路を構成するNOR回路68
の一方の入力端子に接続され、このNOR回路68と対をな
すNOR回路67の一方の入力端子には、NOR回路63の出力端
子が接続される。そして、NOR回路67の出力端子からREA
DY信号が外部に出力される。
このような構造の回路を有するメモリ装置の動作につ
いて、第７図を参照しながら説明すると、先ず、時刻t
01でアドレス信号（address）が遷移したものとする
と、ATD回路よりATP（アドレス遷移パルス）が時刻t02
に発生する。この時刻t02よりも前の時点では、FIX信号
は高レベルであり、ATPの信号は低レベルであるため、N
OR回路63の出力レベルは低レベル、NOR回路65の出力レ
ベルは高レベルのままである。そして、時刻t02にATPの
信号のパルスにより、NOR回路63の出力レベルは高レベ
ルに遷移し、NOR回路65の出力レベルは低レベルに遷移
する。AND回路60では、NOR回路65の出力のが低レベルな
ため、AND回路60の出力レベルは低レベルである。この
ようにAND回路60の出力レベルが低レベルになり、NAND
回路63の出力レベルが高レベルになることで、一対のNO
R回路67,68からなるフリップフロップ回路のラッチは反
転し、時刻t03でREADY信号のレベルは高レベルから低レ
ベルに遷移する。
いて、第７図を参照しながら説明すると、先ず、時刻t
01でアドレス信号（address）が遷移したものとする
と、ATD回路よりATP（アドレス遷移パルス）が時刻t02
に発生する。この時刻t02よりも前の時点では、FIX信号
は高レベルであり、ATPの信号は低レベルであるため、N
OR回路63の出力レベルは低レベル、NOR回路65の出力レ
ベルは高レベルのままである。そして、時刻t02にATPの
信号のパルスにより、NOR回路63の出力レベルは高レベ
ルに遷移し、NOR回路65の出力レベルは低レベルに遷移
する。AND回路60では、NOR回路65の出力のが低レベルな
ため、AND回路60の出力レベルは低レベルである。この
ようにAND回路60の出力レベルが低レベルになり、NAND
回路63の出力レベルが高レベルになることで、一対のNO
R回路67,68からなるフリップフロップ回路のラッチは反
転し、時刻t03でREADY信号のレベルは高レベルから低レ
ベルに遷移する。
次に、ATP信号のレベルが低レベルに戻っても、各フ
リップフロップ回路でラッチされた出力レベルは変化し
ない。そして、時刻t04でイコライズ信号ΦEQが高レベ
ルに遷移し、この結果、時刻t05で内部データバスのレ
ベルが1/2Vccにされる。すると、前述のような２つの入
出力特性の異なるインバーターを用いたデータ確定検出
回路２の動作により、時刻t06でFIX信号が高レベルから
低レベルに変化する。FIX信号が低レベルに遷移するこ
とで、NOR回路63の出力レベルは低レベルに遷移し、NOR
回路65の出力レベルは低レベルから高レベルに遷移す
る。AND回路60では、NOR回路からの入力が高レベルとな
るが、逆にFIX信号の入力が低レベルとなるため、AND回
路60自体はそのまま低レベルの出力を続けることにな
る。したがって、最終段のフリップフロップ回路のR,S
端子には、共に低レベルの入力があるのみであり、READ
Y信号のレベルは低レベルのままとされる。
リップフロップ回路でラッチされた出力レベルは変化し
ない。そして、時刻t04でイコライズ信号ΦEQが高レベ
ルに遷移し、この結果、時刻t05で内部データバスのレ
ベルが1/2Vccにされる。すると、前述のような２つの入
出力特性の異なるインバーターを用いたデータ確定検出
回路２の動作により、時刻t06でFIX信号が高レベルから
低レベルに変化する。FIX信号が低レベルに遷移するこ
とで、NOR回路63の出力レベルは低レベルに遷移し、NOR
回路65の出力レベルは低レベルから高レベルに遷移す
る。AND回路60では、NOR回路からの入力が高レベルとな
るが、逆にFIX信号の入力が低レベルとなるため、AND回
路60自体はそのまま低レベルの出力を続けることにな
る。したがって、最終段のフリップフロップ回路のR,S
端子には、共に低レベルの入力があるのみであり、READ
Y信号のレベルは低レベルのままとされる。
続いて、メモリセルアレイ３でのメモリセルの選択や
選択されたセルからのデータのセンスアンプによる増幅
等を経て、イコライズされていた内部データバス６のレ
ベルが時刻t07に高レベル若しくは低レベルに遷移す
る。すると、データ確定検出回路２が作動して、時刻t
08にFIX信号が低レベルから高レベルに遷移する。このF
IX信号の遷移によっては、各NOR回路62〜65の出力レベ
ルは変化しないが、AND回路60の２つの入力が何れも高
レベルとなるため、AND回路60の出力端子のレベルは高
レベルとなる。この結果、最終段のフリップフロップ回
路を構成するNOR回路67の出力端子のレベルは高レベル
に遷移し、この結果、時刻t09でREADY信号のレベルは低
レベルから高レベルに遷移することになる。
選択されたセルからのデータのセンスアンプによる増幅
等を経て、イコライズされていた内部データバス６のレ
ベルが時刻t07に高レベル若しくは低レベルに遷移す
る。すると、データ確定検出回路２が作動して、時刻t
08にFIX信号が低レベルから高レベルに遷移する。このF
IX信号の遷移によっては、各NOR回路62〜65の出力レベ
ルは変化しないが、AND回路60の２つの入力が何れも高
レベルとなるため、AND回路60の出力端子のレベルは高
レベルとなる。この結果、最終段のフリップフロップ回
路を構成するNOR回路67の出力端子のレベルは高レベル
に遷移し、この結果、時刻t09でREADY信号のレベルは低
レベルから高レベルに遷移することになる。
このようにフリップフロップ回路等からなる回路によ
って、本実施例のメモリ装置は、アドレス遷移のパルス
（ATD）をトリガーとして、データが確定しているか否
かのREADY信号を低レベルにさせ、データが確定してい
ない旨の信号をFIX信号に先行して早期に出力すること
ができる。このため、CPUとメモリ装置で、クロック周
波数が異なる場合でも、確実にシステムを作動ざせるこ
とができ、FIX信号が低レベルになる以前にデータを読
み込むような誤動作は未然に防止されることになる。
って、本実施例のメモリ装置は、アドレス遷移のパルス
（ATD）をトリガーとして、データが確定しているか否
かのREADY信号を低レベルにさせ、データが確定してい
ない旨の信号をFIX信号に先行して早期に出力すること
ができる。このため、CPUとメモリ装置で、クロック周
波数が異なる場合でも、確実にシステムを作動ざせるこ
とができ、FIX信号が低レベルになる以前にデータを読
み込むような誤動作は未然に防止されることになる。
本発明に係るメモリ装置によれば、データバスに供給
されたデータが確定した旨の信号をデータ確定検出回路
により内部的に検知して、早期にCPU等の外部に信号を
出力することができるため、システム自体の高速化特に
CPU等の外部へのデータの出力を高速に行うことが可能
となる。
されたデータが確定した旨の信号をデータ確定検出回路
により内部的に検知して、早期にCPU等の外部に信号を
出力することができるため、システム自体の高速化特に
CPU等の外部へのデータの出力を高速に行うことが可能
となる。
第１図は本発明が適用されたメモリ装置のブロック図、
第２図は、第１図に示すメモリ装置のイコライズ回路と
データ確定検出回路の回路図、第３図は第２図に示すデ
ータ確定検出回路を構成する一対のインバーターの入出
力特性を示す特性図、第４図は上記メモリ装置の動作を
説明するための波形図、第５図は本発明のメモリ装置を
用いたシステムを示すブロック図、第６図は本発明が適
用された他のメモリ装置の要部回路図、第７図は第６図
のメモリ装置の動作を説明するための波形図である。 ２……データ確定検出回路、３……メモリセルアレイ、
５……センスアンプ・書き込み回路、６……内部データ
バス、７……I/Oバッファ、10……ATD回路、12……イコ
ライズ回路、31,32……インバーター、
第２図は、第１図に示すメモリ装置のイコライズ回路と
データ確定検出回路の回路図、第３図は第２図に示すデ
ータ確定検出回路を構成する一対のインバーターの入出
力特性を示す特性図、第４図は上記メモリ装置の動作を
説明するための波形図、第５図は本発明のメモリ装置を
用いたシステムを示すブロック図、第６図は本発明が適
用された他のメモリ装置の要部回路図、第７図は第６図
のメモリ装置の動作を説明するための波形図である。 ２……データ確定検出回路、３……メモリセルアレイ、
５……センスアンプ・書き込み回路、６……内部データ
バス、７……I/Oバッファ、10……ATD回路、12……イコ
ライズ回路、31,32……インバーター、
Claims (1)
- 【請求項１】メモリセルから所要のデータが読み出し回
路系を介して読み出されるメモリ装置において、 アドレス信号に基づいてデータバスを第１のレベルにす
るイコライズ回路と、 上記データバスに入力端子が並列接続された閾値の異な
る一対のインバーターと、上記一対のインバーターの出
力端子が接続された出力回路とを有するデータ確定検出
回路とを備え、 上記一対のインバーターは、上記データバスが上記第１
のレベルのとき、一方のインバーターのレベルが反転す
ることで異なる信号を出力し、上記メモリセルから上記
データバスにデータが供給されて上記データバスが上記
第１のレベルと異なる第２のレベルに遷移したとき、更
に他方のインバーターのレベルが反転することで同一の
信号を出力し、 上記出力回路は、上記一対のインバーターから異なる信
号が入力されたとき、上記データバスのデータが不確定
であることを示す信号を出力し、上記一対のインバータ
ーから同一の信号が入力されたとき、上記データバスの
データが確定したことを示す信号を出力することを特徴
とするメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24274990A JP3082229B2 (ja) | 1990-09-14 | 1990-09-14 | メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24274990A JP3082229B2 (ja) | 1990-09-14 | 1990-09-14 | メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04123393A JPH04123393A (ja) | 1992-04-23 |
| JP3082229B2 true JP3082229B2 (ja) | 2000-08-28 |
Family
ID=17093695
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24274990A Expired - Fee Related JP3082229B2 (ja) | 1990-09-14 | 1990-09-14 | メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3082229B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3490131B2 (ja) | 1994-01-21 | 2004-01-26 | 株式会社ルネサステクノロジ | データ転送制御方法、データプロセッサ及びデータ処理システム |
| WO2007116827A1 (ja) * | 2006-03-30 | 2007-10-18 | Matsushita Electric Industrial Co., Ltd. | 半導体記憶装置 |
-
1990
- 1990-09-14 JP JP24274990A patent/JP3082229B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04123393A (ja) | 1992-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080630 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090630 Year of fee payment: 9 |
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