JPH1021695A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH1021695A JPH1021695A JP17693696A JP17693696A JPH1021695A JP H1021695 A JPH1021695 A JP H1021695A JP 17693696 A JP17693696 A JP 17693696A JP 17693696 A JP17693696 A JP 17693696A JP H1021695 A JPH1021695 A JP H1021695A
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- clock signal
- sense amplifier
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Abstract
面積の減少、消費電流の低減およびページアクセスの高
速化を図ると共に出力データの不確定期間を削減し、利
用し易いメモリを提供する。 【解決手段】1の行選択線と1の列選択線の指定により
複数のデータ線に接続される複数のメモリセルが同時に
選択されるメモリアレイにおいて、各データ線に負荷回
路を接続し、各データ線を選択的にセンスアンプ回路に
接続し、センスアンプ回路の出力をアドレスの変化に同
期し動作するラッチ回路に入力すると共にデータがアク
ティブな期間を出力する。
Description
ドを有する半導体記憶装置に関する。
い、半導体記憶装置に対しても高速動作の要望が強まっ
てきた。そこで、通常のランダムアクセスを高速化する
とともに、それに加えて、ページモードやバーストモー
ドと呼ばれる高速読み出しモードを有する半導体記憶装
置が開発されている(特開昭第60−76094号公
報)。
を有する半導体記憶装置の一例として従来のマスクRO
Mの構成を示す。このマスクROMでは、入力アドレス
の上位ビットをデコードすることにより、1の行選択線
Wjと1の列選択線Ciが指定されると、入力アドレスの
残りのビットである下位ビットに対応する複数のメモリ
セルMCが同時に選択される。以下、このように同時に
選択される複数のメモリセルMC群をページと呼ぶ。
タQij0〜Qijnのうちの1つを含んでいる。トランジス
タQij0〜Qijnのそれぞれは、例えば、MOSFETで
ある。トランジスタQij0〜Qijnのそれぞれは、半導体
製造プロセスにおいて、論理状態の「1」を記憶する場
合には閾値電圧が高電圧となり、論理状態の「0」を記
憶する場合には閾値電圧が通常のエンハンスメント形と
同様の電圧となるように形成されている。
択線Wjがハイレベルになると、行選択線Wjに接続され
る複数のメモリセルMC(トランジスタQij0〜Qijn)
が、その論理状態に応じてノーマルオフ(「1」)また
はオン(「0」)となる。
り、列選択回路CSelに含まれる複数のトランジスタ
Qci0〜Qcinがオンになると、行選択線Wjによって選
択されたメモリセルMCの各トランジスタQij0〜Qijn
とセンスアンプ回路SAとが接続される。従って、列選
択線Ciによって選択された各ビット線Bi0〜Binは、
対応する各トランジスタQij0〜Qijnの論理状態に応じ
て電位がそれぞれ徐々にハイレベル(「1」)あるいは
ロウレベル(「0」)に遷移し、この微小電位がそれぞ
れのセンスアンプ回路SAによって増幅されて確定され
る。
アドレスの下位ビットに応じて、ビット選択線P0〜Pn
のうちの1つが指定されてハイレベルとなり、センスア
ンプ回路SAにより当該電位S0〜Snが増幅され、ラッ
チ回路LTHに保持される。次に、スイッチ回路SWに
含まれるトランジスタQp0〜Qpnのうちいずれか1つの
みがオンとなり、これを介して1のセンスアンプ回路S
Aの出力が出力バッファOBufに送り出される。従っ
て、この通常のランダムアクセス時には、入力アドレス
によって指定されたいずれか1のメモリセルに記憶され
た論理状態だけが出力バッファOBufを介して読み出
される。
inを介してメモリセルMCの読み出しを行った場合、ス
イッチ回路SWによって選択されなかった残りのビット
線Di0〜Din上の電位も各センスアンプ回路SAによっ
て既に確定され、ラッチ回路LTHに保持されている。
そこで、この状態で他のビット選択線P0〜Pnをハイレ
ベルに切り替えると、ビット線Bi0〜Binの電位が確定
するまで待つことなく直ちに当該メモリセルMCの読み
出しを行うことができる。
置の動作タイミングを示す。時刻t10に入力アドレスが
確定したとすると、これに応じて1の列選択線Ciと1
の行選択線Wjが指定されてハイレベルとなる。する
と、各ビット線Bi0〜Binがそれぞれのセンスアンプ回
路SAに接続されて電位が遷移し、時刻t11に確定し、
出力バッファOBufから出力OUTとして時刻t12に
出力される。また、このときにはビット選択線P0が指
定されてハイレベルとなっているため、出力バッファO
Bufにはビット線Bi0に接続されたセンスアンプ回路
SAの出力をラッチした信号L0が送り出される。そし
て、この後、時刻t13にビット選択線P1がハイレベル
に切り替わると、出力バッファOBufには、ビット線
Bi1に対応するラッチ出力L1が送り出され、以降、ビ
ット選択線P2〜Pnが順次ハイレベルに切り替わること
により、それぞれのビット線Bi2〜Binに対応するラッ
チ出力L2〜Lnが出力バッファOBufに送り出され
る。
初のメモリセルMCからの読み出しには、通常のランダ
ムアクセスの場合と同様に、ビット線Bi0の電位が確定
するまでの時間と出力バッファOBufの遅延(t12−
t10)を要することになるが、それ以降は同時に選択さ
れたビット線Bi1〜Binの電位が既に確定し、それぞれ
のセンスアンプ回路SAから出力されラッチされている
ために、これらに対応するトランジスタQij1〜Qijnか
らなるメモリセルMCをビット選択線P1〜Pnの切り替
えにより出力バッファOBufの遅延(t14−t13)の
みで読み出しすることができる。このように同一ページ
内の第2以降のデータの読み出しは、出力バッファOB
ufの切り替え時間のみであり、極めて高速に読み出し
を行うことができる。
めに、1の列選択線Ciによって同時に選択されるデー
タ線Di0〜Din上にそれぞれセンスアンプ回路SAおよ
びラッチ回路LTHを設けておく必要がある。従って、
読み出しの高速化のために同時に読み出すことができる
ビット数が増加するほどセンスアンプ回路SAおよびラ
ッチ回路LTHの数もふやさなければならなくなり、大
幅なチップ面積の増大を招くとともに、消費電力も増大
することになる。
データ線に対して1のセンスアンプ回路SAを備え、ペ
ージ内の読み出しに対してデータ線を選択的にセンスア
ンプ回路に接続する構成が提案されている(特開平第5
−12895号公報)。
憶装置の構成を示す。この構成によれば、1の行選択線
Wjと1の列選択線Ciの指定によって複数のメモリセル
MCが同時に選択されると、これらのメモリセルMCに
接続されたデータ線Bi0〜Binの電位がそれぞれの負荷
回路LDによって各メモリセルMCのオン/オフ状態に
応じ、徐々に遷移する。そして、これらのデータ線Bi0
〜Binの電位が確定すると、各データ線Bi0〜Binがス
イッチ回路SWによって選択的にセンスアンプ回路SA
に接続される。すると、最初のメモリセルMCの読み出
しに関してはデータ線Bi0の電位が確定するまでの時間
は要するが以降同時に選択された残りのメモリセルMC
については、データ線Bi1〜Binの電位が既に確定して
いるので、直ちにこのセンスアンプ回路SAで増幅し
て、高速な読み出しを行うことができる。
差動増幅回路などの複雑な回路によって構成され、チッ
プ上で広い占有面積を要するとともに、消費電力も大き
くなる。しかし、負荷回路は、データ線ごとに例えば1
個のトランジスタを設けるだけの簡単な構成で足り、占
有面積が小さく消費電力もわずかで済む。
ことにより、1の行選択線Wjと1の列選択線Ciとが指
定されると、入力アドレスの残りのビットである下位ビ
ットに対応する複数のメモリセルMCが同時に選択され
る。
択回路CSelに含まれる複数のトランジスタQci0〜
Qcinがオンになると、行選択線Wjによって選択された
メモリセルMCの各トランジスタQij0〜Qijnとデータ
線D0〜Dnとが接続される。
各ビット線Bi0〜Binは、対応する各トランジスタQ
ij0〜Qijnの論理状態に応じて電位がそれぞれ徐々にハ
イレベル(「1」)あるいはロウレベル(「0」)に遷
移し、この微小電位が、列選択回路SCelの複数のト
ランジスタQci0〜Qcinを介して、各データ線D0〜Dn
に伝達される。
アドレスの下位ビットに応じて、P0〜Pnのうちの1つ
のビット選択線が指定されてハイレベルとなる。する
と、スイッチ回路SWに含まれるトランジスタQp0〜Q
pnのうちいずれか1つのみがオンとなって、対応する1
のデータ線D0〜Dnのみを選択的にセンスアンプ回路S
Aに接続する。
入力アドレスによって指定されたいずれか1のメモリセ
ルMCに記憶された論理状態だけが出力バッファOBu
fを介して読み出される。
inおよびデータ線D0〜Dnを介してメモリセルMCの読
み出しを行った場合、スイッチ回路SWによって選択さ
れなかった残りのメモリセルMCについても、各データ
線の電位が既に確定している。そこで、この状態で他の
ビット選択線P0〜Pnの1つをハイレベルに切り替える
と、各データ線の電位が既に確定しているので、データ
線D0〜Dnの電位が確定するまで待つことなく、センス
アンプ回路SAで増幅して、直ちに当該メモリセルMC
の読み出しを行うことができる。
置の動作タイミングを示す。時刻t10に入力アドレスが
確定したとすると、これに応じて1の列選択線Ciと1
の行選択線Wjが指定されてハイレベルとなる。する
と、各ビット線Bi0〜Binは各データ線D0〜Dnに接続
され、メモリセルMCと負荷回路LDにより、各データ
線D0〜Dnの電位が遷移し、時刻t11に確定する。ま
た、このときにはビット選択線P0が指定されてハイレ
ベルとなっているため、センスアンプ回路SAではデー
タ線D0すなわち、ビット線Bi0に接続されたメモリセ
ルQij0の情報が時刻t12で確定し、出力バッファOB
ufから出力OUTとして時刻t13に出力される。そし
て、この後、時刻t14にビット選択線P1がハイレベル
に切り替わると、センスアンプ回路SAは、既に確定し
ているデータ線D1の電位を増幅し、ビット線Bi1に接
続されたメモリセルQij1の情報が時刻t15でセンスア
ンプ回路SAで確定し、出力バッファOBufから出力
OUTとして時刻t16に出力される。以降、ビット選択
線P2〜Pnが順次ハイレベルに切り替わることにより、
それぞれのビット線Bi2〜Binに接続されたメモリセル
MCの情報が読み出される。
にセンスアンプ回路およびラッチ回路を設け、ラッチ回
路の出力を選択的に出力バッファに接続する構成(図1
1)では、ラッチ回路の出力に付く配線容量等が増大す
るために、データ線の切り替えによりラッチ回路の出力
信号値を反転させるのに期間(図12のtd)を要し、
出力バッファの出力データは遅延する。
アンプ回路を備え、データ線を選択的にセンスアンプ回
路に接続する構成(図13)では、ビット線およびデー
タ線は中間電位の近傍に設定されており、その振幅は小
さく、またセンスアンプ回路の入力容量に比べてビット
線およびデータ線の容量は大きいためにセンスアンプ回
路出力の遅延に与える影響は少ない。しかし、この構成
では同一ページ内の読み出し速度はセンスアンプ回路の
動作速度で決められるため、この遅延時間より高速に読
み出すことは困難であった。更にページモードを有する
メモリではページ間とページ内でアクセスタイムが異な
るため、通常のランダムアクセスモードより使いにくい
という問題がある。
は、マトリクス状に配置された複数のメモリセルを有し
ており、入力アドレスに対応する1の行選択線と1の列
選択線の指定により複数のデータ線に接続される複数の
メモリセルが同時に選択される半導体記憶装置であっ
て、同時に選択された該複数のデータ線のそれぞれに接
続される負荷回路と、該複数のデータ線に対応する1の
センスアンプ回路と、クロック信号に応答して、複数の
ビット選択信号のうちいずれか1のビット選択信号を活
性化するデコーダ回路と、該複数のビット選択信号に応
じて、該複数のデータ線のうちいずれか1のデータ線を
選択的に該センスアンプ回路に接続するスイッチ回路
と、該クロック信号に応答して、該センスアンプ回路の
出力データを保持するラッチ回路と、該ラッチ回路に接
続され、該ラッチ回路に保持された出力データを出力す
る出力バッファ回路と、該入力アドレスの変化に対して
所定の期間だけ該クロック信号を遅延させ、該遅延した
クロック信号を該ラッチ回路に入力する遅延回路とを備
えており、これにより上記目的が達成される。
ス状に配置された複数のメモリセルを有しており、入力
アドレスに対応する1の行選択線と1の列選択線の指定
により複数のデータ線に接続される複数のメモリセルが
同時に選択される半導体記憶装置であって、同時に選択
された該複数のデータ線のそれぞれに接続される負荷回
路と、該複数のデータ線に対応する1のセンスアンプ回
路と、クロック信号に応答して、複数のビット選択信号
のうち1のビット選択信号を巡回的に活性化するカウン
タデコーダ回路と、該複数のビット選択信号に応じて、
該複数のデータ線のうちいずれか1のデータ線を選択的
に該センスアンプ回路に接続するスイッチ回路と、該ク
ロック信号に応答して該センスアンプ回路の出力データ
を保持するラッチ回路と、該ラッチ回路に接続され、該
ラッチ回路に保持された出力データを出力する出力バッ
ファ回路と、該入力アドレスの変化に対して所定の期間
だけ該クロック信号を遅延させ、該遅延したクロック信
号を該ラッチ回路に入力する遅延回路とを備えており、
これにより上記目的が達成される。
に使用される第1のクロック信号とページ内の読み出し
に使用される第2のクロック信号とを含んでおり、前記
遅延回路は、該第1のクロック信号を所定の第1の期間
だけ遅延させ、該第2のクロック信号を該所定の第1の
期間とは異なる第2の期間だけ遅延させてもよい。
スである場合に選択された前記複数のデータ線を初期化
する初期化回路をさらに備えていてもよい。
は、該半導体記憶装置の外部から入力されるシステムク
ロックに基づいて生成され、前記ラッチ回路に入力され
る前記クロック信号は、アドレスの入力サイクルと異な
るサイクルであってもよい。
回路の出力が確定するまで活性化されるアクセス禁止信
号を出力する回路をさらに備えていてもよい。
スの場合おいてのみ、前記センスアンプ回路の出力が確
定するまで活性化されるアクセス禁止信号を出力する回
路をさらに備えていてもよい。
変化に応答してパルス信号を生成するATD回路によっ
て生成され、該入力アドレスの変化するビットによって
該パルス信号の遅延が異なり、当該遅延期間にアクセス
禁止信号が生成されてもよい。
アクセスとでラッチ回路に入力されるクロック信号の発
生タイミングを切り替えることにより読み出したデータ
の利用が容易になる。
して読み出す場合において、クロック信号に応答してセ
ンスアンプ回路の出力データをラッチ回路に保持し、そ
の出力を出力バッファ回路から外部に出力する一方、前
記クロック信号に応答してスイッチ回路を切り替え、次
のデータ線を前記センスアンプ回路に接続するためのカ
ウンタデコーダ回路を備えることにより、速度の低下が
少なく、消費電流の低減が図れると共に、確定したデー
タ線に基づくセンスアンプ回路の動作と出力バッファ回
路の動作が並列動作となり、高速な読み出しが可能とな
る。更にページ内のアクセスとページ間のアクセスとペ
ージ間のアクセスとでラッチ回路の入力クロック信号の
発生タイミングを切り替えると共に、出力データの利用
可能期間またはアクセス禁止期間を出力することによ
り、データの利用が容易になる。
の実施の形態を説明する。
導体記憶装置の1つの実施形態であるマスクROM10
0の構成を示す。マスクROM100には、ビット線B
i0〜 Binと行選択線Wjとの交差部にメモリセルMCが
設けられている。1の行選択線Wjと1の列選択線Ciの
指定によって複数のメモリセルMCが同時に選択され
る。
タQij0〜Qijnのうちの1つを含んでいる。トランジス
タQij0〜Qijnのそれぞれは、例えば、MOSFETで
ある。トランジスタQij0〜Qijnのそれぞれは、半導体
製造プロセスにおいて、論理状態の「1」を記憶する場
合には閾値電圧が高電圧となり、論理状態の「0」を記
憶する場合には閾値電圧が通常のエンハンスメント型と
同様の電圧となるように形成されている。
示されるデータ線および行選択線以外にもデータ線およ
び行選択線は相互に交差して複数設けられており、その
交差部にはメモリセルMCがマトリクス状に配置されて
いる。
1を介して負荷回路LDに接続されている。負荷回路L
Dは、スイッチ回路SWを介して1のセンスアンプ回路
SAに接続される。
〜Qcinを含んでいる。トランジスタQci0〜Qcinのそ
れぞれは、例えば、MOSFETである。列選択線Ci
がハイレベルになると全てのトランジスタQci0〜Qcin
がオン(導通)となる。
Qpnを含んでいる。トランジスタQp0〜Qpnのそれぞれ
は、例えば、MOSFETである。ビット選択線P0〜
Pnのいずれか1つがハイレベルになることにより、ト
ランジスタQp0〜Qpnの1つがオンとなり、センスアン
プ回路SAにデータ線D0〜Dnの1つが選択的に接続さ
れる。
択線(C0〜Cm)のそれぞれに対して1組ずつ設けられ
ている。入力アドレスの一部のビット(ここでは上位ビ
ットとする)をデコードすることにより、1の列選択線
Ciと1の行選択線Wjとが指定されると、1組のメモリ
セルMCに対応する1組のビット線Bi0〜Binが選択さ
れる。
SAは、1組のビット線Bi0〜Binに対して1つずつ設
けられている。
より、ビット選択線P0〜Pnのいずれかが選択される。
このようにして、所定のデータ線に接続するメモリセル
MCがセンスアンプ回路SAに接続される。クロック信
号CLKは、例えば、ページ間のアドレス遷移パルスC
LK1とページ内のアドレス遷移パルスCLK2とを加え
ることによって得られる。また、ページ間のアドレスは
入力アドレスの上位ビットの値によって表され、ページ
内のアドレスは入力アドレスの下位ビットの値によって
表される。入力アドレスの下位ビットがアドレスA0〜
A2の3ビットとするとn=7となる。
よって構成することが出来る。
0に同期してセンスアンプ回路SAの出力データを保持
する。
す。図5に示されるラッチ回路LTHは、クロック信号
CLK0がハイレベルの期間に入力データを読み込み、
クロック信号CLK0がロウレベルの間にそのデータを
保持し、出力する。ここで、ラッチ回路LTHに入力さ
れるクロック信号CLK0は、クロック信号CLK(C
LK1およびCLK2)を遅延回路DLY1によって遅延
させたものである。
K2)は、例えば、入力アドレスの変化を検知してパル
ス状の信号を生成するATD(Adress Tran
gent Detector)によって生成される。A
TDは、クロック信号CLK(CLK1およびCLK2)
として所定の期間(読み出し期間)の遅延後にハイレベ
ルとなるパルス状の信号を生成する。入力アドレスの下
位ビットのみが変化する場合における読み出し遅延期間
は、データ線の値が既に確定しているため、入力アドレ
スの上位ビットが変化する場合における読み出し遅延期
間に比較して短くなる。その結果、入力アドレスの下位
ビットのみの変化が連続する場合には高速アクセスを実
現することができる。また、ラッチ回路LTHの遅延D
LYを下位ビットに対する読み出し遅延期間、即ちセン
スアンプ回路SAの動作遅延とすることにより出力デー
タの不確定期間をなくし、高速なぺージ内のアクセスを
行うことができる。
0の動作タイミングを示す。最初のアクセス動作が行わ
れる時、上位のアドレス信号と下位のアドレス信号とが
それぞれ入力される。CLK信号が時刻t10でアクティ
ブ(”High”レベル)になると、入力アドレスの上
位ビットと入力アドレスの下位ビットとが取り込まれ
る。入力アドレスの下位ビットはデコーダ回路Decに
取り込まれ、入力アドレスの下位ビットの値に応じてビ
ット選択線P0〜Pnのうち1つのビット選択線が指定さ
れてハイレベルとなる。その結果、スイッチ回路SWに
含まれるトランジスタQp0〜Qpnのうちいずれか1つの
みがオンとなり、データ線D0〜Dnのうち対応する1つ
のデータ線がセンスアンプ回路SAに選択的に接続され
る。
ドすることにより、1の行選択線Wjと1の列選択線Ci
とが指定されると、複数のメモリセルMCが同時に選択
される。その結果、同時に選択されたメモリセルMCの
トランジスタQij0〜Qijnが、その論理状態に応じてノ
ーマルオフ(「1」)またはオン(「0」)となる。
り、列選択回路CSelに含まれる複数のトランジスタ
Qci0〜Qcinがオンになると、行選択線Wjによって選
択されたメモリセルMCの各トランジスタQij0〜Qijn
とセンスアンプ回路SAとが接続される。従って、この
列選択線Ciによって選択された各ビット線Bi0〜Bin
は、接続する各トランジスタQij0〜Qijnの論理状態に
応じて電位がそれぞれ徐々にハイレベル(「1」)ある
いはロウレベル(「0」)に遷移し、この微小電位が、
列選択回路CSelに含まれる複数のトランジスタQ
ci0〜Qcinを介して、各データ線D0〜Dnに伝達され
る。このように、メモリセルMCと負荷回路LDとによ
り、各データ線D0〜Dnの電位が時刻t11に確定する。
選択線P0が指定されてハイレベルとなると、スイッチ
回路SWに含まれるトランジスタQp0〜Qpnのうちトラ
ンジスタQp0のみがオンとなる。その結果、1のデータ
線D0のみが選択的にセンスアンプ回路SAに接続され
る。
位を増幅し、時刻t12にその出力が確定する。その後、
時刻t12でクロック信号CLK0が立ち上がると、デー
タ線D0の電位を増幅したセンスアンプ回路SAの出力
が、ラッチ回路LTHにラッチされ、出力バッファ回路
OBufから時刻t14に出力される。
ク信号CLKが立ち上がると、デコーダ回路Decは動
作し、ビット選択線P0の電位はハイレベルからロウレ
べルに遷移し、ビット選択線P1の電位はロウレベルか
らハイレベルに遷移する。これにより、データ線D1が
センスアンプ回路SAに接続される。センスアンプ回路
SAはデータ線D1の電位を増幅し、時刻t15にその出
力が確定する。その後、時刻t16でクロック信号CLK
0が立ち上がると、データ線D1の電位を増幅したセンス
アンプ回路SAの出力が、ラッチ回路LTHにラッチさ
れ、出力バッファ回路OBufから時刻t17に出力され
る。
CLKが立ち上がると、デコーダ回路Decは動作し、
ビット選択線P1の電位はハイレベルからロウレベルに
遷移し、ビット選択線P2の電位はロウレベルからハイ
レベルに遷移する。これにより、データ線D2がセンス
アンプ回路SAに接続される。センスアンプ回路SAは
データ線D2の電位を増幅し、時刻t18にその出力が確
定する。
導体記憶装置の他の実施形態であるマスクROM200
の構成を示す。
路Decがカウンタデコーダ回路CDに置換されている
点と初期化回路INTが列選択回路CSelと負荷回路
LDとの間に挿入されている点とを除いて、図1に示さ
れるマスクROM100の構成と同一である。従って、
同一の構成要素には同一の参照番号を付し説明を省略す
る。
号CLKに応答して、複数のビット選択線P0〜Pnのう
ち1つのビット選択線を巡回的に活性化する。クロック
信号CLK(例えば、CLK2)は、例えば、上述した
ATDなどによって生成される。
デコーダ回路の構成例を示す。
時にのみ、データ線D0〜Dnを初期化する。初期化回路
INTは、1組のデータ線D0〜Dnに対して1つずつ配
置される。初期化回路INTは、複数のN型MOSFE
Tを含んでいる。各MOSFETのソースはデータ線D
0〜Dnのうちの1つに接続され、それのゲートは初期化
信号RSTに接続され、それのドレインは例えば中間電
位に接続される。
が起こった場合にのみハイレベルとなるパルス状の信号
である(図8参照)。初期化信号RSTは、例えば、後
述する図7の回路によって生成される。
により、ページ内のプリチャージが不要になる。その結
果、消費電力を低減することができる。
マスクROM100の列選択回路CSelと負荷回路L
Dとの間に挿入してもよい。この場合にも、同様の消費
電力低減効果が得られる。
において、クロック信号CLK(CLK1およびCLK
2)は、遅延回路DLY1(図3)によって遅延する。
遅延したクロック信号CLKはラッチ回路LTH(図3
および図5)に入力される。
す。この例では、パルス信号CLK1は、ページ間のア
クセス時に使用されるものとし、パルス信号CLK
2は、ページ内のアクセス時に使用されるものとする。
遅延回路DLY1は、パルス信号CLK1の遅延時間が
パルス信号CLK2の遅延時間より長くなるように構成
される。これにより、ページ間のアクセス時に、ページ
内のアクセス時よりも長い遅延時間を確保することがで
きる。ここで、パルス信号CLK1は上位アドレス用A
TD(不図示)によって生成され得、パルス信号CLK
2は下位アドレス用ATDによって生成され得る。
の形態2において、半導体記憶装置の外部から入力され
るシステムクロックCLKに同期して、その半導体記憶
装置が動作するようにしてもよい。
部から入力されるシステムクロックCLKに同期して動
作する場合の動作タイミングを示す。半導体記憶装置の
内部クロックは、システムクロックCLKに基づいて生
成される。
スが入力される。入力アドレスの上位ビットが変化する
場合(図9の[1])には、メモリをアクセスするのに
2サイクルを必要とするのに対し、入力アドレスの下位
ビットのみが変化する場合(図9の[2]〜[5])に
は、メモリをアクセスするのに1サイクルで足りる。従
って、入力アドレスの上位ビットが変化する場合(図9
の[1])には、入力アドレスの上位ビットが変化して
から2サイクル後に出力OUTが確定し、入力アドレス
の下位ビットのみが変化する場合(図9の[2]〜
[5])には、入力アドレスの下位ビットが変化してか
ら1サイクル後に出力OUTが確定する。
アドレスの入力サイクルと異なるサイクルである。
の形態2において、メモリへのアクセスを禁止するアク
セス禁止信号IHBを生成するようにしてもよい。
クセス禁止信号IHBと初期化信号RSTとクロック信
号CLK0とを出力する回路70の構成例を示す。
てクロック信号CLK4を生成し、上位アドレスAk+1〜
Anに応じてクロック信号CLK3を生成する。さらに、
回路70は、アクセス禁止信号IHBを生成する。アク
セス禁止信号IHBは、入力アドレスの上位ビットが変
化してからセンスアンプ回路SAの出力が確定するまで
活性化される(ハイレベルとなる)。図10に示される
ように、アクセス禁止信号IHBは、ページ間のアクセ
スの場合おいてのみ活性化されるようにしてもよい。
レスの上位ビットの変化に応答してパルス信号を生成す
る上位アドレス用ATD1回路によって生成される。ク
ロック信号CLK4は、入力アドレスの下位ビットの変
化に応答してパルス信号を生成する下位アドレス用AT
D2回路によって生成される。入力アドレスの変化する
ビットによってパルス信号の遅延が異なり、当該遅延期
間にアクセス禁止信号IHBが生成される。
により、信号ATD1、初期化信号RST、アクセス禁
止信号IHBが出力される。入力アドレスの下位ビット
が変化することにより、信号ATD2が出力される。ク
ロック信号CLK0はアクセス禁止信号IHBが解除さ
れる(ロウレベルとなる)まで遅延される。また、アク
セス禁止信号IHBがハイレベルの場合には、クロック
信号CLK4の出力は行われない。信号ATD2に基づい
て生成されるクロック信号CLK4は、センスアンプ回
路SAの動作遅延だけ遅延される。
トが変化した場合に発生し、上位および下位のアドレス
が変化した場合にはCLK1に対応する信号のみが出力
される。また、信号ATD2に基づいて、ビット選択線
P0、P1、・・・、Pnを活性化する信号が生成され
る。
CLK0を生成するのに適している回路である。
アンプ回路の動作と出力バッファ回路の動作の並列動作
を可能とする機能を有することにより、本半導体記憶装
置はチップ面積や消費電流の増大を抑えながらページア
クセス等の高速アクセスモードを有するメモリの読み出
しを実現できる。
態であるマスクROM100の構成を示す図である。
イミングチャートである。
であるマスクROM200の構成を示す図である。
含まれるカウンタデコード回路CDの構成を示す図であ
る。
構成を示す図である。
グチャートである。
合の動作タイミングを示すタイミングチャートである。
タイミングチャートである。
タイミングチャートである。
る。
示すタイミングチャートである。
T MC:メモリセル Ci:列選択線 Wj:行選択線 RST:初期化信号 IHB:アクセス禁止信号
Claims (8)
- 【請求項1】 マトリクス状に配置された複数のメモリ
セルを有しており、入力アドレスに対応する1の行選択
線と1の列選択線の指定により複数のデータ線に接続さ
れる複数のメモリセルが同時に選択される半導体記憶装
置であって、 同時に選択された該複数のデータ線のそれぞれに接続さ
れる負荷回路と、 該複数のデータ線に対応する1のセンスアンプ回路と、 クロック信号に応答して、複数のビット選択信号のうち
いずれか1のビット選択信号を活性化するデコーダ回路
と、 該複数のビット選択信号に応じて、該複数のデータ線の
うちいずれか1のデータ線を選択的に該センスアンプ回
路に接続するスイッチ回路と、 該クロック信号に応答して、該センスアンプ回路の出力
データを保持するラッチ回路と、 該ラッチ回路に接続され、該ラッチ回路に保持された出
力データを出力する出力バッファ回路と、 該入力アドレスの変化に対して所定の期間だけ該クロッ
ク信号を遅延させ、該遅延したクロック信号を該ラッチ
回路に入力する遅延回路とを備えた半導体記憶装置。 - 【請求項2】 マトリクス状に配置された複数のメモリ
セルを有しており、入力アドレスに対応する1の行選択
線と1の列選択線の指定により複数のデータ線に接続さ
れる複数のメモリセルが同時に選択される半導体記憶装
置であって、 同時に選択された該複数のデータ線のそれぞれに接続さ
れる負荷回路と、 該複数のデータ線に対応する1のセンスアンプ回路と、 クロック信号に応答して、複数のビット選択信号のうち
1のビット選択信号を巡回的に活性化するカウンタデコ
ーダ回路と、 該複数のビット選択信号に応じて、該複数のデータ線の
うちいずれか1のデータ線を選択的に該センスアンプ回
路に接続するスイッチ回路と、 該クロック信号に応答して該センスアンプ回路の出力デ
ータを保持するラッチ回路と、 該ラッチ回路に接続され、該ラッチ回路に保持された出
力データを出力する出力バッファ回路と、 該入力アドレスの変化に対して所定の期間だけ該クロッ
ク信号を遅延させ、該遅延したクロック信号を該ラッチ
回路に入力する遅延回路とを備えた半導体記憶装置。 - 【請求項3】 前記クロック信号は、ページ間の読み出
しに使用される第1のクロック信号とページ内の読み出
しに使用される第2のクロック信号とを含んでおり、前
記遅延回路は、該第1のクロック信号を所定の第1の期
間だけ遅延させ、該第2のクロック信号を該所定の第1
の期間とは異なる第2の期間だけ遅延させる、請求項1
または2のいずれかに記載の半導体記憶装置。 - 【請求項4】 前記半導体記憶装置は、ページ間のアク
セスである場合に選択された前記複数のデータ線を初期
化する初期化回路をさらに備えている、請求項1から3
のいずれかに記載の半導体記憶装置。 - 【請求項5】 前記半導体記憶装置の内部クロック信号
は、該半導体記憶装置の外部から入力されるシステムク
ロックに基づいて生成され、前記ラッチ回路に入力され
る前記クロック信号は、アドレスの入力サイクルと異な
るサイクルである、請求項1から4のいずれかに記載の
半導体記憶装置。 - 【請求項6】 前記半導体記憶装置は、前記センスアン
プ回路の出力が確定するまで活性化されるアクセス禁止
信号を出力する回路をさらに備えている、請求項1から
5のいずれかに記載の半導体記憶装置。 - 【請求項7】 前記半導体記憶装置は、ページ間のアク
セスの場合おいてのみ、前記センスアンプ回路の出力が
確定するまで活性化されるアクセス禁止信号を出力する
回路をさらに備えている、請求項1から5のいずれかに
記載の半導体記憶装置。 - 【請求項8】 前記クロック信号は、前記入力アドレス
の変化に応答してパルス信号を生成するATD回路によ
って生成され、該入力アドレスの変化するビットによっ
て該パルス信号の遅延が異なり、当該遅延期間にアクセ
ス禁止信号が生成される、請求項1から4のいずれかに
記載の半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17693696A JP3625240B2 (ja) | 1996-07-05 | 1996-07-05 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17693696A JP3625240B2 (ja) | 1996-07-05 | 1996-07-05 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1021695A true JPH1021695A (ja) | 1998-01-23 |
JP3625240B2 JP3625240B2 (ja) | 2005-03-02 |
Family
ID=16022338
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17693696A Expired - Fee Related JP3625240B2 (ja) | 1996-07-05 | 1996-07-05 | 半導体記憶装置 |
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Country | Link |
---|---|
JP (1) | JP3625240B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7263012B2 (en) | 2003-02-25 | 2007-08-28 | Rohm Co., Ltd. | Semiconductor storage device |
-
1996
- 1996-07-05 JP JP17693696A patent/JP3625240B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
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US7263012B2 (en) | 2003-02-25 | 2007-08-28 | Rohm Co., Ltd. | Semiconductor storage device |
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JP3625240B2 (ja) | 2005-03-02 |
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