JPH07211077A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07211077A JPH07211077A JP19401294A JP19401294A JPH07211077A JP H07211077 A JPH07211077 A JP H07211077A JP 19401294 A JP19401294 A JP 19401294A JP 19401294 A JP19401294 A JP 19401294A JP H07211077 A JPH07211077 A JP H07211077A
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
- G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
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- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【目的】半導体メモリのページアクセスモードにおいて
センスアンプを常に活性化しておく必要をなくし、セン
スアンプでの消費電流を抑制する。 【構成】ページアクセスモードを有する半導体メモリに
おいて、ロウアドレス入力Ａ2 〜Ａn に基づいて選択さ
れた複数のメモリセル１０から読み出されたデータを検
出する複数のセンスアンプ１３と、複数のセンスアンプ
からのデータをラッチするための複数のラッチ回路１５
と、複数のラッチ回路に対応したページアドレス入力Ａ
0 〜Ａ1 に基づいてラッチデータを読み出すデコード回
路１６、１７と、ロウアドレス入力が変化した時にパル
ス信号Ｓ１、Ｓ３を発生し、ページアドレス入力が変化
した時にパルス信号Ｓ２、Ｓ３を発生するアドレス遷移
検知回路２０と、このパルス信号を利用してセンスアン
プの活性化／非活性化を制御する回路３０とを具備する
ことを特徴とする。
センスアンプを常に活性化しておく必要をなくし、セン
スアンプでの消費電流を抑制する。 【構成】ページアクセスモードを有する半導体メモリに
おいて、ロウアドレス入力Ａ2 〜Ａn に基づいて選択さ
れた複数のメモリセル１０から読み出されたデータを検
出する複数のセンスアンプ１３と、複数のセンスアンプ
からのデータをラッチするための複数のラッチ回路１５
と、複数のラッチ回路に対応したページアドレス入力Ａ
0 〜Ａ1 に基づいてラッチデータを読み出すデコード回
路１６、１７と、ロウアドレス入力が変化した時にパル
ス信号Ｓ１、Ｓ３を発生し、ページアドレス入力が変化
した時にパルス信号Ｓ２、Ｓ３を発生するアドレス遷移
検知回路２０と、このパルス信号を利用してセンスアン
プの活性化／非活性化を制御する回路３０とを具備する
ことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係
り、特にＳＲＡＭ（スタティック型ランダムアクセスメ
モリ）、ＲＯＭ（読み出し専用メモリ）などのうちペー
ジアクセスモードを有する半導体記憶装置におけるペー
ジモード読み出し制御・センスアンプ制御回路に関す
る。
り、特にＳＲＡＭ（スタティック型ランダムアクセスメ
モリ）、ＲＯＭ（読み出し専用メモリ）などのうちペー
ジアクセスモードを有する半導体記憶装置におけるペー
ジモード読み出し制御・センスアンプ制御回路に関す
る。
【０００２】
【従来の技術】半導体記憶装置には、特定アドレスの高
速アクセスが可能なページアクセスモードを有するもの
がある。このページアクセスモードの読み出し動作で
は、メモリセルアレイの複数個のデータを並行にセンス
アンプまで読み出した状態でページモード用カラムアド
レスを変化させることにより、前記複数カラムのデータ
を高速で切り換えて出力する。従って、ページアクセス
モードは、ランダムアクセス上の制約が生じるが、高速
の読み出し動作を実現でき、データをシリアルに読み出
すような使い方をする場合には非常に有効である。
速アクセスが可能なページアクセスモードを有するもの
がある。このページアクセスモードの読み出し動作で
は、メモリセルアレイの複数個のデータを並行にセンス
アンプまで読み出した状態でページモード用カラムアド
レスを変化させることにより、前記複数カラムのデータ
を高速で切り換えて出力する。従って、ページアクセス
モードは、ランダムアクセス上の制約が生じるが、高速
の読み出し動作を実現でき、データをシリアルに読み出
すような使い方をする場合には非常に有効である。
【０００３】図８は、ページアクセスモードを有するＳ
ＲＡＭの一部として、例えば４ビット・ページモードを
有する場合の従来の読み出し回路を示している。このＳ
ＲＡＭにおいて、１０はそれぞれメモリセル、１１はメ
モリセルアレイ、１２はロウアドレスＡ2 〜Ａn に応じ
て上記メモリセルアレイ１１から複数のメモリセルのデ
ータを読み出すようにメモリセルを選択するロウデコー
ダ、１３はそれぞれ選択された複数のメモリセルからビ
ット線対ＢＬｉ、／ＢＬｉのそれぞれおよび各カラム選
択回路１４を経て入／出力線対Ｉ／Ｏｉ、／（Ｉ／Ｏ
ｉ）に読み出されたデータをセンスするセンスアンプ、
１６はそれぞれ上記センスアンプ１３からデータ線対Ｄ
Ｌｉ、／ＤＬｉに出力されたデータを選択するページ選
択回路、１７はページモード用アドレスＡ0 〜Ａ1 に応
じて上記ページ選択回路１６を選択するページデコー
ダ、１８は前記ページ選択回路１６からデータバス線Ｂ
ＵＳ、／ＢＵＳに出力されたデータを出力端子１９に出
力する出力バッファである。
ＲＡＭの一部として、例えば４ビット・ページモードを
有する場合の従来の読み出し回路を示している。このＳ
ＲＡＭにおいて、１０はそれぞれメモリセル、１１はメ
モリセルアレイ、１２はロウアドレスＡ2 〜Ａn に応じ
て上記メモリセルアレイ１１から複数のメモリセルのデ
ータを読み出すようにメモリセルを選択するロウデコー
ダ、１３はそれぞれ選択された複数のメモリセルからビ
ット線対ＢＬｉ、／ＢＬｉのそれぞれおよび各カラム選
択回路１４を経て入／出力線対Ｉ／Ｏｉ、／（Ｉ／Ｏ
ｉ）に読み出されたデータをセンスするセンスアンプ、
１６はそれぞれ上記センスアンプ１３からデータ線対Ｄ
Ｌｉ、／ＤＬｉに出力されたデータを選択するページ選
択回路、１７はページモード用アドレスＡ0 〜Ａ1 に応
じて上記ページ選択回路１６を選択するページデコー
ダ、１８は前記ページ選択回路１６からデータバス線Ｂ
ＵＳ、／ＢＵＳに出力されたデータを出力端子１９に出
力する出力バッファである。
【０００４】次に、上記ＳＲＡＭにおける読み出し動作
を説明する。通常アクセスモードでの読み出しに際して
は、アドレス信号Ａ0 〜Ａn を設定し、そのロウアドレ
ス（ノーマルアドレス）Ａ2 〜Ａn により選択した４ビ
ットのデータを並行にセンスアンプ１３まで読み出し、
このうちの１ビットのデータをアドレス信号のうちのＡ
0 〜Ａ1 に応じて選択して出力する。
を説明する。通常アクセスモードでの読み出しに際して
は、アドレス信号Ａ0 〜Ａn を設定し、そのロウアドレ
ス（ノーマルアドレス）Ａ2 〜Ａn により選択した４ビ
ットのデータを並行にセンスアンプ１３まで読み出し、
このうちの１ビットのデータをアドレス信号のうちのＡ
0 〜Ａ1 に応じて選択して出力する。
【０００５】ページアクセスモードでの読み出しに際し
ては、まず、アドレス信号Ａ0 〜Ａn を設定し、このア
ドレス信号の遷移を受けてロウアドレスＡ2 〜Ａn に応
じて４ビットのデータ（ページデータ）を選択して並行
にセンスアンプ１３まで読み出し、このうちの１ビット
のデータをページモード用アドレスＡ0 〜Ａ1 に応じて
選択して出力する。
ては、まず、アドレス信号Ａ0 〜Ａn を設定し、このア
ドレス信号の遷移を受けてロウアドレスＡ2 〜Ａn に応
じて４ビットのデータ（ページデータ）を選択して並行
にセンスアンプ１３まで読み出し、このうちの１ビット
のデータをページモード用アドレスＡ0 〜Ａ1 に応じて
選択して出力する。
【０００６】次に、ページモード用アドレス信号Ａ0 〜
Ａ1 を変化（遷移）させて残りの３ビットのデータを順
次選択して出力バッファ１８を介して出力端子１９に順
次出力することにより、高速読み出しが可能になる。
Ａ1 を変化（遷移）させて残りの３ビットのデータを順
次選択して出力バッファ１８を介して出力端子１９に順
次出力することにより、高速読み出しが可能になる。
【０００７】さらに、連続的にページデータの読み出し
を行う際には、ロウアドレスＡ2 〜Ａn の内容を変化さ
せて新しい４ビットのデータを選択して並行にセンスア
ンプ１３まで読み出し、このうちの１ビットのデータを
ページモード用アドレスＡ0〜Ａ1 に応じて選択して出
力する。そして、ページモード用アドレスＡ0 〜Ａ1を
変化させて残りの３ビットのデータを順次選択して出力
バッファ１８を介して出力端子１９に順次出力する。
を行う際には、ロウアドレスＡ2 〜Ａn の内容を変化さ
せて新しい４ビットのデータを選択して並行にセンスア
ンプ１３まで読み出し、このうちの１ビットのデータを
ページモード用アドレスＡ0〜Ａ1 に応じて選択して出
力する。そして、ページモード用アドレスＡ0 〜Ａ1を
変化させて残りの３ビットのデータを順次選択して出力
バッファ１８を介して出力端子１９に順次出力する。
【０００８】上記したような従来の読み出し回路におい
ては、ページアクセスモードに際しては、センスアンプ
１３を常に活性化しておくことにより読み出しデータを
出力状態にしておく必要があるので、センスアンプでの
消費電流が大きい。
ては、ページアクセスモードに際しては、センスアンプ
１３を常に活性化しておくことにより読み出しデータを
出力状態にしておく必要があるので、センスアンプでの
消費電流が大きい。
【０００９】
【発明が解決しようとする課題】上記したように従来の
半導体記憶装置は、ページアクセスモードにおいてセン
スアンプを常に活性化しておく必要があるので、センス
アンプでの消費電流が大きいという問題があった。
半導体記憶装置は、ページアクセスモードにおいてセン
スアンプを常に活性化しておく必要があるので、センス
アンプでの消費電流が大きいという問題があった。
【００１０】本発明は上記の問題点を解決すべくなされ
たもので、ページアクセスモードにおいてセンスアンプ
を常に活性化しておく必要がなくなり、センスアンプで
の消費電流を抑制し得る半導体記憶装置を提供すること
を目的とする。
たもので、ページアクセスモードにおいてセンスアンプ
を常に活性化しておく必要がなくなり、センスアンプで
の消費電流を抑制し得る半導体記憶装置を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、メモリセルと、このメモリセルがマトリクス状に配
列されたメモリセルアレイと、このメモリセルアレイ中
の複数のメモリセルを選択するための第１のアドレス入
力に基づいて選択された複数のメモリセルから読み出さ
れたデータをそれぞれ検出するための複数のセンスアン
プと、この複数のセンスアンプからのデータをそれぞれ
ラッチするための複数のラッチ回路と、この複数のラッ
チ回路に対応した第２のアドレス入力に基づいて前記複
数のラッチ回路からラッチデータを読み出すためのデコ
ード回路と、前記第１のアドレス入力および第２のアド
レス入力のうちの第１のアドレス入力のみが変化した時
および第１のアドレス入力と第２のアドレス入力とが共
に変化した時には前記センスアンプを活性化し、第２の
アドレス入力のみが変化した時には前記センスアンプが
非活性状態になるように制御する制御回路とを具備する
ことを特徴とする。
は、メモリセルと、このメモリセルがマトリクス状に配
列されたメモリセルアレイと、このメモリセルアレイ中
の複数のメモリセルを選択するための第１のアドレス入
力に基づいて選択された複数のメモリセルから読み出さ
れたデータをそれぞれ検出するための複数のセンスアン
プと、この複数のセンスアンプからのデータをそれぞれ
ラッチするための複数のラッチ回路と、この複数のラッ
チ回路に対応した第２のアドレス入力に基づいて前記複
数のラッチ回路からラッチデータを読み出すためのデコ
ード回路と、前記第１のアドレス入力および第２のアド
レス入力のうちの第１のアドレス入力のみが変化した時
および第１のアドレス入力と第２のアドレス入力とが共
に変化した時には前記センスアンプを活性化し、第２の
アドレス入力のみが変化した時には前記センスアンプが
非活性状態になるように制御する制御回路とを具備する
ことを特徴とする。
【００１２】
【作用】制御回路は、アドレス入力のうちの第１のアド
レス入力のみが変化した時あるいは第１のアドレス入力
と第２のアドレス入力とが共に変化した時にはセンスア
ンプを活性化し、第２のアドレス入力のみが変化した時
にはセンスアンプが非活性状態になるように制御する。
レス入力のみが変化した時あるいは第１のアドレス入力
と第２のアドレス入力とが共に変化した時にはセンスア
ンプを活性化し、第２のアドレス入力のみが変化した時
にはセンスアンプが非活性状態になるように制御する。
【００１３】これにより、ページアクセスモードでの読
み出し動作を行う際、第１のアドレス入力に基づいて選
択された複数のメモリセルのデータを検出するためにセ
ンスアンプを活性化し、この検出されたデータがラッチ
回路にラッチされた後はセンスアンプを非活性状態にな
るように制御することが可能になる。
み出し動作を行う際、第１のアドレス入力に基づいて選
択された複数のメモリセルのデータを検出するためにセ
ンスアンプを活性化し、この検出されたデータがラッチ
回路にラッチされた後はセンスアンプを非活性状態にな
るように制御することが可能になる。
【００１４】従って、この半導体記憶装置によれば、ペ
ージアクセスモードにおいてセンスアンプを常に活性化
しておく必要がなくなり、センスアンプでの消費電流を
抑制（従来例よりも削減）することができる。
ージアクセスモードにおいてセンスアンプを常に活性化
しておく必要がなくなり、センスアンプでの消費電流を
抑制（従来例よりも削減）することができる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の一実施例に係るページア
クセスモードを有するＳＲＡＭの一部として、例えば４
ビット・ページモードを有する場合の読み出し回路を示
している。
に説明する。図１は、本発明の一実施例に係るページア
クセスモードを有するＳＲＡＭの一部として、例えば４
ビット・ページモードを有する場合の読み出し回路を示
している。
【００１６】このＳＲＡＭにおいて、１０はそれぞれメ
モリセル、１１はメモリセルがマトリクス状に配列され
たメモリセルアレイ、１２はメモリセルアレイ中の複数
のメモリセルを選択するためのロウアドレスＡ2 〜Ａn
に応じて複数のメモリセルを選択するロウデコーダ、１
３はそれぞれこのロウデコーダにより選択された複数の
メモリセル１０から各ビット線対ＢＬｉ、／ＢＬｉおよ
び各カラム選択回路１４を経て各入／出力線対Ｉ／Ｏ
ｉ、／（Ｉ／Ｏｉ）に読み出された読み出されたデータ
をそれぞれ検出するための複数のセンスアンプである。
モリセル、１１はメモリセルがマトリクス状に配列され
たメモリセルアレイ、１２はメモリセルアレイ中の複数
のメモリセルを選択するためのロウアドレスＡ2 〜Ａn
に応じて複数のメモリセルを選択するロウデコーダ、１
３はそれぞれこのロウデコーダにより選択された複数の
メモリセル１０から各ビット線対ＢＬｉ、／ＢＬｉおよ
び各カラム選択回路１４を経て各入／出力線対Ｉ／Ｏ
ｉ、／（Ｉ／Ｏｉ）に読み出された読み出されたデータ
をそれぞれ検出するための複数のセンスアンプである。
【００１７】ＤＬｉ、／ＤＬｉは上記複数のセンスアン
プ１３の出力データをデータバス線ＢＵＳ、／ＢＵＳに
転送するためのデータ線対である。１５はそれぞれ上記
センスアンプ１３からデータ線対ＤＬｉ、／ＤＬｉに出
力されたデータをそれぞれラッチするための複数のラッ
チ回路、１６はそれぞれデータ線対ＤＬｉ、／ＤＬｉに
直列に挿入され、上記ラッチ回路１５にラッチされたデ
ータを選択してデータバス線ＢＵＳ、／ＢＵＳに出力す
るページ選択回路である。
プ１３の出力データをデータバス線ＢＵＳ、／ＢＵＳに
転送するためのデータ線対である。１５はそれぞれ上記
センスアンプ１３からデータ線対ＤＬｉ、／ＤＬｉに出
力されたデータをそれぞれラッチするための複数のラッ
チ回路、１６はそれぞれデータ線対ＤＬｉ、／ＤＬｉに
直列に挿入され、上記ラッチ回路１５にラッチされたデ
ータを選択してデータバス線ＢＵＳ、／ＢＵＳに出力す
るページ選択回路である。
【００１８】１７は前記複数のラッチ回路１５からラッ
チデータを読み出すためのページデコーダであり、複数
のラッチ回路１５に対応したページモード用アドレスＡ
0 〜Ａ1 に応じて前記ページ選択回路１６を制御するた
めのページデコード信号ＰＤｉを出力する。１８は前記
ページ選択回路１６からデータバス線ＢＵＳ、／ＢＵＳ
に出力されたデータを出力端子１９に出力する出力バッ
ファである。
チデータを読み出すためのページデコーダであり、複数
のラッチ回路１５に対応したページモード用アドレスＡ
0 〜Ａ1 に応じて前記ページ選択回路１６を制御するた
めのページデコード信号ＰＤｉを出力する。１８は前記
ページ選択回路１６からデータバス線ＢＵＳ、／ＢＵＳ
に出力されたデータを出力端子１９に出力する出力バッ
ファである。
【００１９】さらに、アドレスＡ0 〜Ａn が変化した時
にパルス信号を発生するためのアドレス遷移検知回路２
０と、このアドレス遷移検知回路２０から発生するパル
ス信号を利用して前記センスアンプ１３の活性化／非活
性化を制御するためセンスアンプ制御信号ＳＥをセンス
アンプ制御信号線に出力するセンスアンプ制御回路３０
が設けられている。
にパルス信号を発生するためのアドレス遷移検知回路２
０と、このアドレス遷移検知回路２０から発生するパル
ス信号を利用して前記センスアンプ１３の活性化／非活
性化を制御するためセンスアンプ制御信号ＳＥをセンス
アンプ制御信号線に出力するセンスアンプ制御回路３０
が設けられている。
【００２０】図２は、図１中のセンスアンプ１３、ラッ
チ回路１５およびページ選択回路１６の１組を取り出し
て一具体例を示す回路図である。図２において、センス
アンプ１３は、入／出力線対Ｉ／Ｏｉ、／（Ｉ／Ｏｉ）
のデータを相補的に検出するための２個のＣＭＯＳ型セ
ンスアンプ１３１、１３２と、この２個のセンスアンプ
に共通接続され、前記センスアンプ制御信号ＳＥにより
制御される活性化／非活性化制御用のＭＯＳトランジス
タＴ１と、上記２個のセンスアンプ１３１、１３２の各
出力が入力するＣＭＯＳ型センスアンプ１３３と、この
センスアンプ１３３に接続された活性化／非活性化制御
用の２個のＭＯＳトランジスタＴ２、Ｔ３とを有する。
チ回路１５およびページ選択回路１６の１組を取り出し
て一具体例を示す回路図である。図２において、センス
アンプ１３は、入／出力線対Ｉ／Ｏｉ、／（Ｉ／Ｏｉ）
のデータを相補的に検出するための２個のＣＭＯＳ型セ
ンスアンプ１３１、１３２と、この２個のセンスアンプ
に共通接続され、前記センスアンプ制御信号ＳＥにより
制御される活性化／非活性化制御用のＭＯＳトランジス
タＴ１と、上記２個のセンスアンプ１３１、１３２の各
出力が入力するＣＭＯＳ型センスアンプ１３３と、この
センスアンプ１３３に接続された活性化／非活性化制御
用の２個のＭＯＳトランジスタＴ２、Ｔ３とを有する。
【００２１】ラッチ回路１５は、前記センスアンプ１３
の一対の出力ノードに接続されたデータ線対ＤＬｉ、／
ＤＬｉ間に互いに逆向きに接続された２個のＭＯＳイン
バータ回路１５１、１５２を有する。
の一対の出力ノードに接続されたデータ線対ＤＬｉ、／
ＤＬｉ間に互いに逆向きに接続された２個のＭＯＳイン
バータ回路１５１、１５２を有する。
【００２２】ページ選択回路１６は、前記データ線対Ｄ
Ｌｉ、／ＤＬｉのそれぞれに直列に挿入接続され、前記
ページデコーダ１７からのページデコード信号ＰＤｉに
より制御されるＭＯＳトランジスタＴ４、Ｔ５を有す
る。
Ｌｉ、／ＤＬｉのそれぞれに直列に挿入接続され、前記
ページデコーダ１７からのページデコード信号ＰＤｉに
より制御されるＭＯＳトランジスタＴ４、Ｔ５を有す
る。
【００２３】なお、本例では、アドレス信号Ａ0 〜Ａn
のうちの２ビット分（Ａ0 〜Ａ1 ）のページモード用ア
ドレスに対応して４個のセンスアンプ１３、４個のラッ
チ回路１５およびページ選択回路１６を設けているが、
ページモード用アドレスがＡ0 〜Ａｉの場合には、セン
スアンプ１３、ラッチ回路１５およびページ選択回路１
６をそれぞれ２i個分用意する必要がある。
のうちの２ビット分（Ａ0 〜Ａ1 ）のページモード用ア
ドレスに対応して４個のセンスアンプ１３、４個のラッ
チ回路１５およびページ選択回路１６を設けているが、
ページモード用アドレスがＡ0 〜Ａｉの場合には、セン
スアンプ１３、ラッチ回路１５およびページ選択回路１
６をそれぞれ２i個分用意する必要がある。
【００２４】図３は、図１中のアドレス遷移検知回路２
０およびセンスアンプ制御回路３０を取り出して一具体
例を示す回路図である。図３において、アドレス遷移検
知回路２０は、前記ロウアドレスＡ2 〜Ａn が変化した
時に第１のパルス信号Ｓ１を発生するための第１のアド
レス遷移検知回路２１と、前記ページモード用アドレス
Ａ0 〜Ａ1 が変化した時に第２のパルス信号Ｓ２を発生
するための第２のアドレス遷移検知回路２２と、前記ロ
ウアドレスＡ2 〜Ａn あるいは前記ページモード用アド
レスＡ0 〜Ａ1 のいずれか一方が変化した時に第３のパ
ルス信号Ｓ３を発生するための第３のアドレス遷移検知
回路２３とを有する。
０およびセンスアンプ制御回路３０を取り出して一具体
例を示す回路図である。図３において、アドレス遷移検
知回路２０は、前記ロウアドレスＡ2 〜Ａn が変化した
時に第１のパルス信号Ｓ１を発生するための第１のアド
レス遷移検知回路２１と、前記ページモード用アドレス
Ａ0 〜Ａ1 が変化した時に第２のパルス信号Ｓ２を発生
するための第２のアドレス遷移検知回路２２と、前記ロ
ウアドレスＡ2 〜Ａn あるいは前記ページモード用アド
レスＡ0 〜Ａ1 のいずれか一方が変化した時に第３のパ
ルス信号Ｓ３を発生するための第３のアドレス遷移検知
回路２３とを有する。
【００２５】なお、上記第３のアドレス遷移検知回路２
３に代えて、図６に示すように、第１のパルス信号Ｓ１
と第２のパルス信号Ｓ２との論理和をとる論理回路８１
を設けるようにしてもよい。
３に代えて、図６に示すように、第１のパルス信号Ｓ１
と第２のパルス信号Ｓ２との論理和をとる論理回路８１
を設けるようにしてもよい。
【００２６】また、アドレス遷移を検知する回路自体の
構成は、よく知られているので、図示を省略する。図３
中のセンスアンプ制御回路３０は、アドレス入力のうち
の第１のアドレス入力Ｓ１のみが変化した時および第１
のアドレス入力Ｓ１と第２のアドレス入力Ｓ２とが共に
変化した時にはセンスアンプ１３を活性化し、第２のア
ドレス入力Ｓ２のみが変化した時にはセンスアンプ１３
が非活性状態になるように制御するように構成されてお
り、例えば４個のナンド回路３１〜３４を有する。
構成は、よく知られているので、図示を省略する。図３
中のセンスアンプ制御回路３０は、アドレス入力のうち
の第１のアドレス入力Ｓ１のみが変化した時および第１
のアドレス入力Ｓ１と第２のアドレス入力Ｓ２とが共に
変化した時にはセンスアンプ１３を活性化し、第２のア
ドレス入力Ｓ２のみが変化した時にはセンスアンプ１３
が非活性状態になるように制御するように構成されてお
り、例えば４個のナンド回路３１〜３４を有する。
【００２７】即ち、第１のナンド回路３１は、前記第１
のパルス信号Ｓ１および第３のパルス信号Ｓ３が入力す
る。第２のナンド回路３２は、第１のナンド回路３１の
出力信号Ｓ４および第４の二入力ナンド回路３４の出力
信号Ｓ６が入力する。第３のナンド回路３３は、第１の
ナンド回路３１の出力信号Ｓ４、前記第２のパルス信号
Ｓ２および第３のパルス信号Ｓ３が入力する。第４のナ
ンド回路３４は、第３のナンド回路３３の出力信号Ｓ５
および第２のナンド回路３２の出力信号（センスアンプ
制御信号出力ＳＥ）が入力する。
のパルス信号Ｓ１および第３のパルス信号Ｓ３が入力す
る。第２のナンド回路３２は、第１のナンド回路３１の
出力信号Ｓ４および第４の二入力ナンド回路３４の出力
信号Ｓ６が入力する。第３のナンド回路３３は、第１の
ナンド回路３１の出力信号Ｓ４、前記第２のパルス信号
Ｓ２および第３のパルス信号Ｓ３が入力する。第４のナ
ンド回路３４は、第３のナンド回路３３の出力信号Ｓ５
および第２のナンド回路３２の出力信号（センスアンプ
制御信号出力ＳＥ）が入力する。
【００２８】ここで、図３中のアドレス遷移検知回路２
０およびセンスアンプ制御回路３０の動作例について、
図４に示すタイミング波形図を参照しながら説明してお
く。いま、ロウアドレスＡ2 〜Ａn とページモード用ア
ドレスＡ0 〜Ａ1 とが同時に遷移した時、第１のアドレ
ス遷移検知回路２１から第１のパルス信号Ｓ１、第２の
アドレス遷移検知回路２２から第２のパルス信号Ｓ２、
第３のアドレス遷移検知回路２３から第３のパルス信号
Ｓ３が活性化する。これにより、センスアンプ制御回路
３０の制御信号出力ＳＥが“Ｈ”レベルになり、センス
アンプ１３を活性化する。
０およびセンスアンプ制御回路３０の動作例について、
図４に示すタイミング波形図を参照しながら説明してお
く。いま、ロウアドレスＡ2 〜Ａn とページモード用ア
ドレスＡ0 〜Ａ1 とが同時に遷移した時、第１のアドレ
ス遷移検知回路２１から第１のパルス信号Ｓ１、第２の
アドレス遷移検知回路２２から第２のパルス信号Ｓ２、
第３のアドレス遷移検知回路２３から第３のパルス信号
Ｓ３が活性化する。これにより、センスアンプ制御回路
３０の制御信号出力ＳＥが“Ｈ”レベルになり、センス
アンプ１３を活性化する。
【００２９】また、ページモード用アドレス信号Ａ0 〜
Ａ1 のみが遷移した時、第２のアドレス遷移検知回路２
２から第２のパルス信号Ｓ２、第３のアドレス遷移検知
回路２３から第３のパルス信号Ｓ３が活性化するが、第
１のパルス信号Ｓ１は活性化しない。これにより、セン
スアンプ制御回路３０の制御信号出力ＳＥが“Ｌ”レベ
ルになり、センスアンプ１３を非活性状態に制御する。
Ａ1 のみが遷移した時、第２のアドレス遷移検知回路２
２から第２のパルス信号Ｓ２、第３のアドレス遷移検知
回路２３から第３のパルス信号Ｓ３が活性化するが、第
１のパルス信号Ｓ１は活性化しない。これにより、セン
スアンプ制御回路３０の制御信号出力ＳＥが“Ｌ”レベ
ルになり、センスアンプ１３を非活性状態に制御する。
【００３０】また、ロウアドレスＡ2 〜Ａn のみが遷移
した時、第１のアドレス遷移検知回路２１から第１のパ
ルス信号Ｓ１、第３のアドレス遷移検知回路２３から第
３のパルス信号Ｓ３が活性化するが、第２のパルス信号
Ｓ２は活性化しない。これにより、センスアンプ制御回
路３０の制御信号出力ＳＥが再び“Ｈ”レベルになり、
センスアンプ１３を活性化する。
した時、第１のアドレス遷移検知回路２１から第１のパ
ルス信号Ｓ１、第３のアドレス遷移検知回路２３から第
３のパルス信号Ｓ３が活性化するが、第２のパルス信号
Ｓ２は活性化しない。これにより、センスアンプ制御回
路３０の制御信号出力ＳＥが再び“Ｈ”レベルになり、
センスアンプ１３を活性化する。
【００３１】次に、上記ＳＲＡＭにおける読み出し動作
を説明する。通常アクセスモードでの読み出しに際して
は、アドレス信号Ａ0 〜Ａn を設定し、そのロウアドレ
ス（ノーマルアドレス）Ａ2 〜Ａn により選択した４ビ
ットのデータを並行にセンスアンプ１３まで読み出す。
この場合には、ロウアドレスＡ2 〜Ａn のみが遷移する
ので前記パルス信号Ｓ１のみ発生し、あるいは、ロウア
ドレスＡ2 〜Ａn とページモード用アドレスＡ0 〜Ａ1
とが共に遷移するので前記パルス信号Ｓ１およびＳ３が
発生し、センスアンプ制御回路３０がセンスアンプ１３
を活性化するように制御する。
を説明する。通常アクセスモードでの読み出しに際して
は、アドレス信号Ａ0 〜Ａn を設定し、そのロウアドレ
ス（ノーマルアドレス）Ａ2 〜Ａn により選択した４ビ
ットのデータを並行にセンスアンプ１３まで読み出す。
この場合には、ロウアドレスＡ2 〜Ａn のみが遷移する
ので前記パルス信号Ｓ１のみ発生し、あるいは、ロウア
ドレスＡ2 〜Ａn とページモード用アドレスＡ0 〜Ａ1
とが共に遷移するので前記パルス信号Ｓ１およびＳ３が
発生し、センスアンプ制御回路３０がセンスアンプ１３
を活性化するように制御する。
【００３２】これにより、４ビットのデータがセンスア
ンプ１３により検出され、この検出されたデータはラッ
チ回路１５によりラッチされ、ラッチされているデータ
のうちの１ビットのデータをアドレス信号Ａ0 〜Ａn の
うちのＡ0 〜Ａ1 に応じて選択して出力する。
ンプ１３により検出され、この検出されたデータはラッ
チ回路１５によりラッチされ、ラッチされているデータ
のうちの１ビットのデータをアドレス信号Ａ0 〜Ａn の
うちのＡ0 〜Ａ1 に応じて選択して出力する。
【００３３】ページアクセスモードでの読み出しに際し
ては、まず、アドレス信号Ａ0 〜Ａn を設定し、このア
ドレス信号の遷移を受けてロウアドレスＡ2 〜Ａn に応
じて４ビットのデータ（ページデータ）を選択して並行
にセンスアンプ１３まで読み出す。この場合には、ロウ
アドレスＡ2 〜Ａn のみが遷移するので前記パルス信号
Ｓ１およびＳ３が発生し、センスアンプ制御回路３０が
センスアンプ１３を活性化するように制御する。
ては、まず、アドレス信号Ａ0 〜Ａn を設定し、このア
ドレス信号の遷移を受けてロウアドレスＡ2 〜Ａn に応
じて４ビットのデータ（ページデータ）を選択して並行
にセンスアンプ１３まで読み出す。この場合には、ロウ
アドレスＡ2 〜Ａn のみが遷移するので前記パルス信号
Ｓ１およびＳ３が発生し、センスアンプ制御回路３０が
センスアンプ１３を活性化するように制御する。
【００３４】これにより、ページデータがセンスアンプ
１３により検出され、この検出されたページデータはラ
ッチ回路１５によりラッチされ、このうちの１ビットの
データがページモード用アドレスＡ0 〜Ａ1 に応じて選
択されて出力する。
１３により検出され、この検出されたページデータはラ
ッチ回路１５によりラッチされ、このうちの１ビットの
データがページモード用アドレスＡ0 〜Ａ1 に応じて選
択されて出力する。
【００３５】この後、ページモード用アドレス信号Ａ0
〜Ａ1 のみを遷移させた時、前記パルス信号Ｓ２および
Ｓ３が発生し、センスアンプ制御回路３０はセンスアン
プ１３を非活性状態にするように制御し、前記ラッチ回
路１５によりラッチされているページデータをページモ
ード用アドレス信号Ａ0 〜Ａ1 に応じて順次選択して出
力することが可能になる。
〜Ａ1 のみを遷移させた時、前記パルス信号Ｓ２および
Ｓ３が発生し、センスアンプ制御回路３０はセンスアン
プ１３を非活性状態にするように制御し、前記ラッチ回
路１５によりラッチされているページデータをページモ
ード用アドレス信号Ａ0 〜Ａ1 に応じて順次選択して出
力することが可能になる。
【００３６】これにより、ページアドレス選択時に高速
読み出しが可能になると共に、センスアンプ１３の消費
電流を抑制（従来例よりも削減）することが可能にな
る。さらに、連続的にページデータの読み出しを行う際
には、ロウアドレスＡ2 〜Ａn のみ、または、ロウアド
レスＡ2 〜Ａn とページアドレスＡ0 〜Ａ1 を遷移させ
ると、センスアンプ制御回路３０がセンスアンプ１３を
活性化するように制御する。これにより、入／出力線対
Ｉ／Ｏｉ、／（Ｉ／Ｏｉ）のデータがセンスアンプ１３
により検出され、この検出されたページデータはラッチ
回路１５によりラッチされるので、ページアドレスによ
るデータの読み出しが可能になる。
読み出しが可能になると共に、センスアンプ１３の消費
電流を抑制（従来例よりも削減）することが可能にな
る。さらに、連続的にページデータの読み出しを行う際
には、ロウアドレスＡ2 〜Ａn のみ、または、ロウアド
レスＡ2 〜Ａn とページアドレスＡ0 〜Ａ1 を遷移させ
ると、センスアンプ制御回路３０がセンスアンプ１３を
活性化するように制御する。これにより、入／出力線対
Ｉ／Ｏｉ、／（Ｉ／Ｏｉ）のデータがセンスアンプ１３
により検出され、この検出されたページデータはラッチ
回路１５によりラッチされるので、ページアドレスによ
るデータの読み出しが可能になる。
【００３７】ところで、メモリチップのサイズが増大す
るにつれて、データバス線ＢＵＳ、／ＢＵＳの寄生容量
Ｃ、抵抗成分Ｒも増加する。このようにデータバス線Ｂ
ＵＳ、／ＢＵＳのＣＲが大きい場合には、ページ選択回
路１６がオン状態になってラッチ回路１５とデータバス
線ＢＵＳ、／ＢＵＳとが接続された時、ラッチ回路１５
がラッチしようとしているデータ線ＤＬｉ、／ＤＬｉの
データがデータバス線ＢＵＳ、／ＢＵＳのデータと異な
る場合には、この時点でのデータバス線ＢＵＳ、／ＢＵ
Ｓのデータの影響によりラッチ回路１５の入力レベルが
不安定になり、ラッチ回路１５がデータを正しくラッチ
できなくなり、結果として、正しいデータを読み出せな
くなるおそれがある。
るにつれて、データバス線ＢＵＳ、／ＢＵＳの寄生容量
Ｃ、抵抗成分Ｒも増加する。このようにデータバス線Ｂ
ＵＳ、／ＢＵＳのＣＲが大きい場合には、ページ選択回
路１６がオン状態になってラッチ回路１５とデータバス
線ＢＵＳ、／ＢＵＳとが接続された時、ラッチ回路１５
がラッチしようとしているデータ線ＤＬｉ、／ＤＬｉの
データがデータバス線ＢＵＳ、／ＢＵＳのデータと異な
る場合には、この時点でのデータバス線ＢＵＳ、／ＢＵ
Ｓのデータの影響によりラッチ回路１５の入力レベルが
不安定になり、ラッチ回路１５がデータを正しくラッチ
できなくなり、結果として、正しいデータを読み出せな
くなるおそれがある。
【００３８】前記実施例において、上記したような懸念
をなくするためには、前記ラッチ回路１５とデータバス
線ＢＵＳ、／ＢＵＳとの間の各データ線ＤＬｉ、／ＤＬ
ｉに挿入されているページ選択回路１６に対して、例え
ば図５に示すように、バッファ回路を直列に挿入接続す
るように実施すればよい。
をなくするためには、前記ラッチ回路１５とデータバス
線ＢＵＳ、／ＢＵＳとの間の各データ線ＤＬｉ、／ＤＬ
ｉに挿入されているページ選択回路１６に対して、例え
ば図５に示すように、バッファ回路を直列に挿入接続す
るように実施すればよい。
【００３９】即ち、図５においては、前記ラッチ回路１
５とページ選択回路１６との間にバッファ回路としてＭ
ＯＳインバータ回路５１を挿入接続している。なお、図
５において、図１中と同一部分には同一符号を付してい
る。
５とページ選択回路１６との間にバッファ回路としてＭ
ＯＳインバータ回路５１を挿入接続している。なお、図
５において、図１中と同一部分には同一符号を付してい
る。
【００４０】図５に示すような回路によれば、ページ選
択回路１６がオン状態になってラッチ回路１５とデータ
バス線ＢＵＳ、／ＢＵＳとが接続された時、インバータ
回路５１が存在するためにデータバス線ＢＵＳ、／ＢＵ
Ｓのデータがラッチ回路１５に伝わらなくなるので、ラ
ッチ回路１５の入力レベルがデータバス線ＢＵＳ、／Ｂ
ＵＳのデータの影響を受けなくなり、ラッチ回路１５が
データを正しくラッチすることができ、結果として正し
いデータを読み出すことが可能になる。
択回路１６がオン状態になってラッチ回路１５とデータ
バス線ＢＵＳ、／ＢＵＳとが接続された時、インバータ
回路５１が存在するためにデータバス線ＢＵＳ、／ＢＵ
Ｓのデータがラッチ回路１５に伝わらなくなるので、ラ
ッチ回路１５の入力レベルがデータバス線ＢＵＳ、／Ｂ
ＵＳのデータの影響を受けなくなり、ラッチ回路１５が
データを正しくラッチすることができ、結果として正し
いデータを読み出すことが可能になる。
【００４１】なお、前記各実施例において、ラッチ回路
１５は、スタティック型のラッチ回路であればよく、ラ
ッチ制御信号により制御される構成の一例を図８に示
す。図７に示すラッチ回路は、２個のＣＭＯＳインバー
タ回路部９１、９２を互いに逆向きに接続し、上記２個
のＭＯＳインバータ回路部９１、９２の低電位側電源ノ
ードと接地ノードとの間にラッチ制御用のＮＭＯＳトラ
ンジスタ９３を挿入接続し、このＮＭＯＳトランジスタ
９３のゲートにラッチ制御信号が与えられる。なお、本
発明は上記実施例のＳＲＡＭに限らず、ＲＯＭなどのう
ちページアクセスモードを有する他の半導体メモリにも
適用することができる。
１５は、スタティック型のラッチ回路であればよく、ラ
ッチ制御信号により制御される構成の一例を図８に示
す。図７に示すラッチ回路は、２個のＣＭＯＳインバー
タ回路部９１、９２を互いに逆向きに接続し、上記２個
のＭＯＳインバータ回路部９１、９２の低電位側電源ノ
ードと接地ノードとの間にラッチ制御用のＮＭＯＳトラ
ンジスタ９３を挿入接続し、このＮＭＯＳトランジスタ
９３のゲートにラッチ制御信号が与えられる。なお、本
発明は上記実施例のＳＲＡＭに限らず、ＲＯＭなどのう
ちページアクセスモードを有する他の半導体メモリにも
適用することができる。
【００４２】
【発明の効果】上述したように本発明の半導体記憶装置
によれば、ページアクセスモードにおいてセンスアンプ
を常に活性化しておく必要がなくなり、センスアンプで
の消費電流を抑制することができる。
によれば、ページアクセスモードにおいてセンスアンプ
を常に活性化しておく必要がなくなり、センスアンプで
の消費電流を抑制することができる。
【図１】本発明の一実施例に係るＳＲＡＭの一部を示す
ブロック図。
ブロック図。
【図２】図１中のセンスアンプ、ラッチ回路およびペー
ジ選択回路の１組を取り出して一具体例を示す回路図。
ジ選択回路の１組を取り出して一具体例を示す回路図。
【図３】図１中のアドレス遷移検知回路およびセンスア
ンプ制御回路を取り出して一例を示す回路図。
ンプ制御回路を取り出して一例を示す回路図。
【図４】図３中のアドレス遷移検知回路およびセンスア
ンプ制御回路の動作例を示すタイミング波形図。
ンプ制御回路の動作例を示すタイミング波形図。
【図５】図１中のラッチ回路とデータバス線との間の回
路の一変形例を示すブロック図。
路の一変形例を示すブロック図。
【図６】図３中のアドレス遷移検知回路の変形例を示す
回路図。
回路図。
【図７】図２中のラッチ回路の変形例を示す回路図。
【図８】従来のＳＲＡＭの一部を示すブロック図。
１０…メモリセル、１１…メモリセルアレイ、１２…ロ
ウデコーダ、１３…センスアンプ、１５…ラッチ回路、
１６…ページ選択回路、１７…ページデコーダ、１８…
出力バッファ、２０…アドレス遷移検知回路、２１…第
１のアドレス遷移検知回路、２２…第２のアドレス遷移
検知回路、２３…第３のアドレス遷移検知回路、３０…
センスアンプ制御回路、３１〜３４…ナンド回路、５１
…ＭＯＳインバータ回、ＢＬｉ、／ＢＬｉ…ビット線、
Ｉ／Ｏｉ、／（Ｉ／Ｏｉ）…入／出力線、ＤＬｉ、／Ｄ
Ｌｉ…データ線、ＢＵＳ、／ＢＵＳ…データバス線、Ａ
2〜Ａn …ロウアドレス、Ａ0 〜Ａ1 …ページモード用
アドレス、ＰＤ…ページデコード信号、Ｓ１…第１のパ
ルス信号、Ｓ２…第２のパルス信号、Ｓ３…第３のパル
ス信号、ＳＥ…センスアンプ制御信号。
ウデコーダ、１３…センスアンプ、１５…ラッチ回路、
１６…ページ選択回路、１７…ページデコーダ、１８…
出力バッファ、２０…アドレス遷移検知回路、２１…第
１のアドレス遷移検知回路、２２…第２のアドレス遷移
検知回路、２３…第３のアドレス遷移検知回路、３０…
センスアンプ制御回路、３１〜３４…ナンド回路、５１
…ＭＯＳインバータ回、ＢＬｉ、／ＢＬｉ…ビット線、
Ｉ／Ｏｉ、／（Ｉ／Ｏｉ）…入／出力線、ＤＬｉ、／Ｄ
Ｌｉ…データ線、ＢＵＳ、／ＢＵＳ…データバス線、Ａ
2〜Ａn …ロウアドレス、Ａ0 〜Ａ1 …ページモード用
アドレス、ＰＤ…ページデコード信号、Ｓ１…第１のパ
ルス信号、Ｓ２…第２のパルス信号、Ｓ３…第３のパル
ス信号、ＳＥ…センスアンプ制御信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 17/18 16/06 Ｇ１１Ｃ 11/34 ３６２ Ｄ 17/00 ３０６ Ａ ５２０ Ａ
Claims (6)
- 【請求項１】 メモリセルと、 このメモリセルがマトリクス状に配列されたメモリセル
アレイと、 このメモリセルアレイ中の複数のメモリセルを選択する
ための第１のアドレス入力に基づいて選択された複数の
メモリセルから読み出されたデータをそれぞれ検出する
ための複数のセンスアンプと、 この複数のセンスアンプからのデータをそれぞれラッチ
するための複数のラッチ回路と、 この複数のラッチ回路に対応した第２のアドレス入力に
基づいて前記複数のラッチ回路からそれぞれのラッチデ
ータを複数のデータ線を介してデータバス線に読み出す
ためのデコード回路と、 前記第１のアドレス入力および第２のアドレス入力のう
ちの第１のアドレス入力のみが変化した時および第１の
アドレス入力と第２のアドレス入力とが共に変化した時
には前記センスアンプを活性化し、第２のアドレス入力
のみが変化した時には前記センスアンプが非活性状態に
なるように制御する制御回路とを具備することを特徴と
する半導体記憶装置。 - 【請求項２】 請求項１記載の半導体記憶装置におい
て、前記制御回路は、 前記第１のアドレス入力が変化した時に第１のパルス信
号および第３のパルス信号を発生し、前記第２のアドレ
ス入力が変化した時に第２のパルス信号および第３のパ
ルス信号を発生するアドレス遷移検知回路と、 上記アドレス遷移検知回路の出力信号に基づいて前記セ
ンスアンプの活性化／非活性化を制御するセンスアンプ
制御回路とを具備することを特徴とする半導体記憶装
置。 - 【請求項３】 請求項２記載の半導体記憶装置におい
て、 前記アドレス遷移検知回路は、 前記第１のアドレス入力が変化した時に第１のパルス信
号を発生するための第１のアドレス遷移検知回路と、 前記第２のアドレス入力が変化した時に第２のパルス信
号を発生するための第２のアドレス遷移検知回路と、 前記第１のアドレス入力および第２のアドレス入力のい
ずれか一方が変化した時に第３のパルス信号を発生する
ための第３のアドレス遷移検知回路とからなることを特
徴とする半導体記憶装置。 - 【請求項４】 請求項２記載の半導体記憶装置におい
て、 前記アドレス遷移検知回路は、 前記第１のアドレス入力が変化した時に第１のパルス信
号を発生するための第１のアドレス遷移検知回路と、 前記第２のアドレス入力が変化した時に第２のパルス信
号を発生するための第２のアドレス遷移検知回路と、 前記第１のパルス信号と第２のパルス信号との論理和を
とって前記第３のパルス信号を生成する論理回路とから
なることを特徴とする半導体記憶装置。 - 【請求項５】 請求項２記載の半導体記憶装置におい
て、 前記センスアンプ制御回路は、 前記アドレス遷移検知回路の出力信号のうち第１のパル
ス信号および第３のパルス信号のみが活性化したことを
検知した時には前記センスアンプを活性化し、 前記アドレス遷移検知回路の出力信号の全てが活性化し
たことを検知した時には前記センスアンプを活性化し、 前記アドレス遷移検知回路の出力信号のうち第２のパル
ス信号および第３のパルス信号のみが活性化したことを
検知した時には前記センスアンプを非活性状態に制御す
ることを特徴とする半導体記憶装置。 - 【請求項６】 請求項１乃至５のいずれか１に記載の半
導体記憶装置において、 前記デコード回路は、前記複数のデータ線にそれぞれ挿
入されたページ選択用の複数のＭＯＳトランジスタと、 前記第２のアドレス入力に応じて前記ページ選択用のＭ
ＯＳトランジスタを制御するためのページデコード信号
を出力するページデコーダとを具備し、 さらに、前記複数のデータ線にそれぞれ挿入され、前記
ページ選択用のＭＯＳトランジスタに直列に接続された
複数のバッファ回路を具備することを特徴とする半導体
記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19401294A JPH07211077A (ja) | 1993-12-03 | 1994-08-18 | 半導体記憶装置 |
| US08/341,418 US5455795A (en) | 1993-12-03 | 1994-11-17 | Semiconductor memory device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5-303597 | 1993-12-03 | ||
| JP30359793 | 1993-12-03 | ||
| JP19401294A JPH07211077A (ja) | 1993-12-03 | 1994-08-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07211077A true JPH07211077A (ja) | 1995-08-11 |
Family
ID=26508242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19401294A Pending JPH07211077A (ja) | 1993-12-03 | 1994-08-18 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5455795A (ja) |
| JP (1) | JPH07211077A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002133853A (ja) * | 2000-10-26 | 2002-05-10 | Asahi Kasei Microsystems Kk | 半導体記憶装置 |
| KR100332721B1 (ko) * | 1997-07-30 | 2002-06-20 | 가네꼬 히사시 | 반도체메모리장치 |
| KR100431477B1 (ko) * | 1995-08-11 | 2004-08-27 | 텍사스 인스트루먼츠 인코포레이티드 | 반도체메모리장치 |
| JP2008004260A (ja) * | 2007-08-10 | 2008-01-10 | Renesas Technology Corp | 半導体装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3161254B2 (ja) * | 1994-11-25 | 2001-04-25 | 株式会社日立製作所 | 同期式メモリ装置 |
| US5654932A (en) * | 1995-10-04 | 1997-08-05 | Cirrus Logic, Inc. | Memory devices with selectable access type and methods using the same |
| KR0179793B1 (ko) * | 1995-12-28 | 1999-04-15 | 문정환 | 반도체 메모리의 센스 앰프 출력 제어 회로 |
| TW347501B (en) * | 1996-10-29 | 1998-12-11 | Hitachi Ltd | Memory and microcomputer |
| US5877987A (en) * | 1997-02-14 | 1999-03-02 | Micron Technology, Inc. | Method and circuit for self-latching data read lines in the data output path of a semiconductor memory device |
| KR100247064B1 (ko) * | 1997-04-10 | 2000-03-15 | 윤종용 | 콤팩트디스크-롬 드라이브의 디코딩장치에서 에러정정을 위한 메모리 리드회로 |
| JPH11213683A (ja) * | 1998-01-20 | 1999-08-06 | Mitsubishi Electric Corp | メモリ駆動装置 |
| US6441513B1 (en) * | 2000-04-13 | 2002-08-27 | Koninklijke Philips Electronics N.V. | Method and apparatus for rapid, synchronized, and isolated transistor switching |
| JP4191218B2 (ja) * | 2006-10-12 | 2008-12-03 | エルピーダメモリ株式会社 | メモリ回路及び半導体装置 |
| FR2948811A1 (fr) * | 2009-07-28 | 2011-02-04 | St Microelectronics Sa | Dispositif de memoire statique a cinq transistors et procede de fonctionnement |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5383155A (en) * | 1993-11-08 | 1995-01-17 | International Business Machines Corporation | Data output latch control circuit and process for semiconductor memory system |
-
1994
- 1994-08-18 JP JP19401294A patent/JPH07211077A/ja active Pending
- 1994-11-17 US US08/341,418 patent/US5455795A/en not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431477B1 (ko) * | 1995-08-11 | 2004-08-27 | 텍사스 인스트루먼츠 인코포레이티드 | 반도체메모리장치 |
| KR100332721B1 (ko) * | 1997-07-30 | 2002-06-20 | 가네꼬 히사시 | 반도체메모리장치 |
| JP2002133853A (ja) * | 2000-10-26 | 2002-05-10 | Asahi Kasei Microsystems Kk | 半導体記憶装置 |
| JP2008004260A (ja) * | 2007-08-10 | 2008-01-10 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5455795A (en) | 1995-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19990302 |