JPH11213683A

JPH11213683A - メモリ駆動装置

Info

Publication number: JPH11213683A
Application number: JP914198A
Authority: JP
Inventors: Shigeaki Fujitaka; 繁明藤▲たか▼
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-01-20
Filing date: 1998-01-20
Publication date: 1999-08-06
Also published as: DE19827452A1; KR100339656B1; US5909403A; KR19990066762A

Abstract

(57)【要約】（修正有）【課題】基準電圧の寄生容量の影響を受けにくく、消
費電流が小さく、また基準電圧発生部の配置面積の増大
をもたらさずに高速動作することのできるメモリ駆動装
置を得る。【解決手段】指示手段をもうけ、この指示手段によ
り、基準電圧発生部を常時動作させるか、データを読み
出す時のみ動作させるかを指示する。高速でデータを読
み出す場合は、基準電圧発生部は基準信号ＶＰ，ＶＮを
常時出力するので、センスアンプ８ａ〜８ｄは配線容量
１１，１２の影響を受けずに高速なデータ読み出しが可
能となる。低速でデータを読み出す場合は、基準電圧発
生部はデータを読み出す時のみオンするので、基準電圧
発生部の消費電流は増加しない。また、プリチャージ信
号ＰＲが低速なので、基準電圧の立ち上がりは配線容量
の影響を受けない。メモリ駆動装置がストップモードの
場合は、基準電圧発生部には常時電流が流れないので、
基準電圧発生部の消費電流は増加しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、ＲＯＭ等のメモ
リを駆動するメモリ駆動装置に関するものである。

【０００２】

【従来の技術】図２は、従来のメモリ駆動装置の一例の
構成を示すブロック図である。図において、Ｓ₁ は図示
しない中央処理装置（ＣＰＵ）などから構成されるこの
メモリ駆動装置の中心部から出力されるバス制御に関す
る信号、１はこのメモリ駆動装置の動作を制御するチッ
プセレクト信号ＣＳとプリチャージ信号ＰＲとを発生す
る信号発生部、７はリードオンリメモリ（ＲＯＭ）１０
に保持されている信号を読み出すための基準電圧ＶＰ，
ＶＮを発生させる基準電圧発生部、８はＲＯＭ１０の各
ＲＯＭセルに書き込まれた信号に対応する論理レベルの
信号を出力するセンスアンプ、９はＲＯＭ１０のビット
線Ｂ₀ 〜Ｂ₃ を選択するセレクタ、１０はこのメモリ駆
動装置がデータを読み出す対象であるＲＯＭ、ＣＳは信
号発生部１から出力されるチップセレクト信号、ＰＲは
信号発生部１から出力されるプリチャージ信号、ＶＰ，
ＶＮは基準電圧発生部７から出力される基準電圧、Ｎ₂
はセンスアンプ８の出力端であるノード、Ｓはセンスア
ンプ８とセレクタ９の接続点であるノード、Ａ₀ ，Ａ₁
はビット線Ｂ₀ 〜Ｂ₃ を選択するためのアドレス信号、
Ａ₂ ，Ａ₃ はＲＯＭ１０のワード線を選択するためのア
ドレス信号、Ｂ₀ 〜Ｂ₃ はＲＯＭ１０のビット線であ
る。

【０００３】図３は図２に示したメモリ駆動装置の基準
電圧発生部７、センスアンプ８、セレクタ９及びＲＯＭ
１０の具体的構成を示す回路図である。まず、基準電圧
発生部７の具体的構成を説明する。６は５Ｖの電源電圧
を印加する電源電圧入力端子、Ｔ₅ ，Ｔ₉ は基準電圧Ｖ
Ｐを生成するためのＰチャンネルトランジスタ、Ｔ₆ ，
Ｔ₇ ，Ｔ₈ は同じく基準電圧ＶＰを生成するためのＮチ
ャンネルトランジスタ、Ｎ₄ はトランジスタＴ₅ のドレ
イン及びゲート、トランジスタＴ₉ のドレイン並びにト
ランジスタＴ₆ のドレインを接続する点であるノード、
Ｔ₁₀は基準電圧ＶＮを生成するためのＰチャンネルトラ
ンジスタ、Ｉ₆ はチップセレクト信号ＣＳを反転してト
ランジスタＴ₁₀のゲートに供給するためのインバータ、
Ｔ₁₁〜Ｔ₁₆は基準電圧ＶＮを生成するためのＮチャンネ
ルトランジスタである。トランジスタＴ₁₁はトランジス
タＴ₆ と同一チャンネル長で、チャンネル幅が４倍に構
成され、トランジスタＴ₁₂はトランジスタＴ₇ と同一チ
ャンネル長で、チャンネル幅が４倍に構成されている。
Ｎ₃ はトランジスタＴ₁₀のドレイン、トランジスタＴ₁₁
のドレイン及びゲート、並びにトランジスタＴ₆ のゲー
トを接続する点であるノードである。トランジスタＴ₁₀
〜Ｔ₁₆はトランジスタＴ₆ のゲート電圧を供給する電圧
源として機能する。

【０００４】次にセンスアンプ８の具体的構成を説明す
る。Ｔ₁ はノードＮ₁ に電流を供給する電流源として機
能するＰチャンネルトランジスタ、Ｔ₃ はゲート接地型
増幅器として作用するＮチャンネルトランジスタで、ト
ランジスタＴ₆ と同一チャンネル長、同一チャンネル幅
を有する。Ｔ₄ はビット線Ｂ₀ 〜Ｂ₃ に電流を供給する
ためのＰチャンネルトランジスタ、Ｉ₄ はプリチャージ
信号ＰＲを反転させてトランジスタＴ₄ のゲートに供給
するためのインバータ、Ｉ₅ は出力段のバッファアンプ
として機能するインバータ、Ｎ₁ はトランジスタＴ₁ の
ドレイン、トランジスタＴ₃ のドレイン、トランジスタ
Ｔ₄ のドレイン及びインバータＩ₅ の入力端子の接続点
であるノードである。

【０００５】次にセレクタ９の具体的構成を説明する。
Ｉ₁₀はアドレス信号Ａ₁ を反転するためのインバータ、
Ｉ₁₁はアドレス信号Ａ₀ を反転するためのインバータ、
Ｇ₁ 〜Ｇ₄ はアドレスデコーダとして機能するＮＡＮＤ
ゲート、Ｉ₆ ，Ｉ₇ ，Ｉ₈ ，Ｉ₉ はそれぞれＮＡＮＤゲ
ートＧ₁ ，Ｇ₂，Ｇ₃ ，Ｇ₄ の出力信号を反転してそれ
ぞれトランジスタＴ₁₇，Ｔ₁₈，Ｔ₁₉，Ｔ₂₀のゲートに供
給するインバータ、Ｔ₁₇，Ｔ₁₈，Ｔ₁₉，Ｔ₂₀はそれぞれ
ビット線Ｂ₀ ，Ｂ₁ ，Ｂ₂ ，Ｂ₃ とノードＳとを断続す
るＮチャンネルトランジスタ、Ｔ₂₁，Ｔ₂₂，Ｔ₂₃，Ｔ₂₄
はそれぞれビット線Ｂ₀ ，Ｂ₁ ，Ｂ₂ ，Ｂ₃ を接地する
ためのＮチャンネルトランジスタである。トランジスタ
Ｔ₁₇〜Ｔ₂₀は互いに同一チャンネル長、同一チャンネル
幅を有し、基準電圧発生部７のトランジスタＴ₇ と同一
のチャンネル長、同一チャンネル幅である。トランジス
タＴ₂₁〜Ｔ₂₄も互いに同一チャンネル長、同一チャンネ
ル幅を有する。

【０００６】次にＲＯＭ１０の具体的構成を説明する。
Ｉ₁₂はアドレス信号Ａ₃ を反転するためのインバータ、
Ｉ₁₃はアドレス信号Ａ₂ を反転するためのインバータ、
Ｇ₅ 〜Ｇ₈ はアドレスデコーダとして機能するＡＮＤゲ
ート、Ｗ₃ ，Ｗ₂ ，Ｗ₁ ，Ｗ₀ はそれぞれＡＮＤゲート
Ｇ₅ ，Ｇ₆ ，Ｇ₇ ，Ｇ₈ の出力端子に接続されたワード
線、Ｒ₁ はワード線Ｗ₃ 及びビット線Ｂ₀ によってアド
レス指定されるＲＯＭセル、Ｒ₂ はワード線Ｗ₂ 及びビ
ット線Ｂ₀ によってアドレス指定されるＲＯＭセル、Ｒ
₃ はワード線Ｗ₀ 及びビット線Ｂ₀ によってアドレス指
定されるＲＯＭセル、Ｒ₄ はワード線Ｗ₁ 及びビット線
Ｂ₁ によってアドレス指定されるＲＯＭセル、Ｒ₅ はワ
ード線Ｗ₀ 及びビット線Ｂ₁ によってアドレス指定され
るＲＯＭセル、Ｒ₆ はワード線Ｗ₃ 及びビット線Ｂ₂ に
よってアドレス指定されるＲＯＭセル、Ｒ₇ はワード線
Ｗ₁ 及びビット線Ｂ₂ によってアドレス指定されるＲＯ
Ｍセル、Ｒ₈ はワード線Ｗ₃ 及びビット線Ｂ₃ によって
アドレス指定されるＲＯＭセル、Ｒ₉ はワード線Ｗ₁ 及
びビット線Ｂ₃ によってアドレス指定されるＲＯＭセ
ル、Ｒ₁₀はワード線Ｗ₀ 及びビット線Ｂ₃ によってアド
レス指定されるＲＯＭセル、Ｒ₁₁はワード線Ｗ₁ 及びビ
ット線Ｂ₀ によってアドレス指定されるＲＯＭセル、Ｒ
₁₂はワード線Ｗ₃ 及びビット線Ｂ₁ によってアドレス指
定されるＲＯＭセル、Ｒ₁₃はワード線Ｗ₂ 及びビット線
Ｂ₁ によってアドレス指定されるＲＯＭセル、Ｒ₁₄はワ
ード線Ｗ₂ 及びビット線Ｂ₂ によってアドレス指定され
るＲＯＭセル、Ｒ₁₅はワード線Ｗ₀ 及びビット線Ｂ₂ に
よってアドレス指定されるＲＯＭセル、Ｒ₁₆はワード線
Ｗ₂ 及びビット線Ｂ₃ によってアドレス指定されるＲＯ
Ｍセルで、ＲＯＭセルＲ₁ 〜Ｒ₁₆は全て同一チャンネル
長、同一チャンネル幅のＮチャンネルトランジスタであ
り、基準電圧発生部７のトランジスタＴ₈ ，Ｔ₁₃〜Ｔ₁₆
と同一のチャンネル長、チャンネル幅である。ＲＯＭセ
ルＲ₁₁〜Ｒ₁₆はチャンネルカットされ、スレショルド電
圧が５Ｖ以上に設定されているものとする。つまり、Ｒ
ＯＭセルＲ₁₁〜Ｒ₁₆のゲートに０〜５Ｖの電圧が印加さ
れてもドレイン電流は流れないような書き込みがなされ
ているものとする。ＲＯＭ１０は全体としてＮＯＲ型の
メモリブロック構成をしている。

【０００７】次に動作について図４のタイミングチャー
トも参照しながら説明する。基準電圧発生部７において
は、電源電圧入力端子６に電源電圧が印加されていると
きには、トランジスタＴ₇ ，Ｔ₈ ，Ｔ₁₂〜Ｔ₁₆は常にオ
ンしている。この状態で、チップセレクト信号ＣＳがＬ
レベルである間は、トランジスタＴ₉がオン、トランジ
スタＴ₁₀がオフしている。したがってトランジスタＴ₁₁
はオフ状態で、ノードＮ₃ の電位、すなわち基準電圧Ｖ
ＮはＬレベルとなっている。これによりトランジスタＴ
₆ はオフ状態にあり、ノードＮ₄ にはトランジスタＴ₉
を介して電源電圧が供給され、基準電圧ＶＰはＨレベル
となっている。

【０００８】このメモリ駆動装置の中心部からバス制御
に関する信号Ｓ₁ が信号発生部１に入力されると、信号
発生部１はチップセレクト信号ＣＳとプリチャージ信号
ＰＲをＨレベルに立ち上げる。

【０００９】チップセレクト信号ＣＳがＨレベルに立ち
上がると、トランジスタＴ₉ がオフするので、トランジ
スタＴ₅ はオンする。一方、インバータＩ₆ の出力レベ
ルはＬレベルとなって、トランジスタＴ₁₀がオンし、そ
れによりトランジスタＴ₁₁がオンする。トランジスタＴ
₁₂〜Ｔ₁₆はオンしているので、トランジスタＴ₁₀，Ｔ₁₁
を介して電流がトランジスタＴ₁₀〜Ｔ₁₆に流れ、トラン
ジスタＴ₁₀〜Ｔ₁₆がトランジスタＴ₆ のゲート電圧を供
給する電圧源として作用する。これによりトランジスタ
Ｔ₆ がオンし、トランジスタＴ₇ ，Ｔ₈ はオンしている
ので、基準電圧ＶＰはトランジスタＴ₅ 及びトランジス
タＴ₆ 〜Ｔ₈ の抵抗比で決まる電位（Ｌレベル）に引っ
張られる。また、基準電圧ＶＮはトランジスタＴ₁₀とト
ランジスタＴ₁₁〜Ｔ₁₆の抵抗比で決まる電位（この従来
例では１．５Ｖ程度）に立ち上がる。なお、トランジス
タＴ₁₀はトランジスタＴ₁₁〜Ｔ₁₆に約４００μＡの電流
を供給する。

【００１０】センスアンプ８においては、プリチャージ
信号ＰＲがＬレベル、基準電圧ＶＰがＨレベル、基準電
圧ＶＮがＬレベルである間は、トランジスタＴ₁ がオ
フ、トランジスタＴ₃ がオフ、トランジスタＴ₄ がオフ
状態にあるので、ノードＮ₁ の電位はＬレベルにあり、
したがってノードＮ₂ の電位である出力電圧はＨレベル
となっている。

【００１１】ここで、アドレス信号Ａ₃ ，Ａ₂ ，Ａ₁ ，
Ａ₀ がそれぞれＬレベル，Ｈレベル，Ｌレベル，Ｌレベ
ルである場合を考える。この時セレクタ９においては、
ＮＡＮＤゲートＧ₁ の出力レベルがＬレベルとなり、ト
ランジスタＴ₁₇がオン、トランジスタＴ₂₁がオフとな
る。これによりビット線Ｂ₀ がノードＳに接続される。
他のビット線Ｂ₁ 〜Ｂ₃ の電位はトランジスタＴ₂₂〜Ｔ
₂₄がオンすることにより０Ｖに固定される。また、この
時ＲＯＭ１０においては、ＡＮＤゲートＧ₇ の出力レベ
ルがＨとなり、ワード線Ｗ₁ がＨレベルとなる。これに
より、上記ビット線Ｂ₀ の選択と合せて、ＲＯＭ１０の
ＲＯＭセルＲ₁₁が選択される。

【００１２】基準電圧発生部７の各トランジスタは、上
述のように、トランジスタＴ₆ がセンスアンプ８のトラ
ンジスタＴ₃ と同一チャンネル長、同一チャンネル幅
で、トランジスタＴ₁₁がトランジスタＴ₆ と同一チャン
ネル長で、チャンネル幅が４倍となっており、トランジ
スタＴ₇ がセレクタ９の各トランジスタＴ₁₇〜Ｔ₂₀と同
一チャンネル長、同一チャンネル幅で、トランジスタＴ
₁₂がトランジスタＴ₇ と同一チャンネル長で、チャンネ
ル幅が４倍となっている。また、トランジスタＴ₈ ，Ｔ
₁₃〜Ｔ₁₆がＲＯＭ１０の各ＲＯＭセルＲ₁ 〜Ｒ₁₆と同一
チャンネル長、同一チャンネル幅となっているので、チ
ップセレクト信号ＣＳがＨレベルのとき、カレントミラ
ー効果により、ＲＯＭセルのゲート電圧が電源電圧の５
Ｖである時に基準電圧発生部７のトランジスタＴ₁₀に流
れる４００μＡの電流の約１／４つまり約１００μＡの
電流がセンスアンプ８のトランジスタＴ₁ ，Ｔ₃ を介し
て当該ＲＯＭセルに流れるように当該ＲＯＭセルのアド
レスに対応するビット線をプリチャージする。

【００１３】一方、プリチャージ信号ＰＲがＨレベルと
なると、センスアンプ８のトランジスタＴ₄ がオンし、
ノードＮ₁ が電源電圧の５Ｖに向かってチャージされて
行く。同時にトランジスタＴ₃ を介してノードＳとビッ
ト線Ｂ₀ がチャージされる。トランジスタＴ₃ はノード
Ｓから引き抜かれる電流の大きさに応じてノードＮ₁の
電位を変化させる。なお、この従来例では基準電圧ＶＮ
が１．５Ｖ程度なので、ビット線Ｂ₀ は０．７Ｖ程度ま
でしかチャージされない。また、セレクタ９によりノー
ドＳはビット線Ｂ₀ と接続され、ワード線Ｗ₁ がＨレベ
ルとなってＲＯＭセルＲ₁₁が選択されているのである
が、ＲＯＭセルＲ₁₁はワード線Ｗ₁ がＨレベルであって
もビット線Ｂ₀ から電流を引き抜かないような書き込み
がなされているので、ビット線Ｂ₀ に供給される電流は
そのままビット線Ｂ₀ にチャージされ続ける。

【００１４】ノードＮ₁ がチャージされたことによりイ
ンバータＩ₅ の出力端であるノードＮ₂ がＬレベルに反
転する。そして、ビット線Ｂ₀ の電位がほぼ一定値にな
った時にプリチャージ信号ＰＲはＬレベルに立ち下が
る。ここまでがプリチャージ期間である。

【００１５】チップセレクト信号ＣＳ及びプリチャージ
信号ＰＲが共にＨレベルに立ち上がった後所定の時間が
経過してプリチャージ期間が終了すると、プリチャージ
信号ＰＲがＬレベルに立ち下がり、トランジスタＴ₄ が
オフし、トランジスタＴ₄ を介して電源から供給されて
いた電流が供給されなくなる。これにより、ノードＮ
₁ ，Ｓ、ビット線Ｂ₀ の電位はわずかに下がるが、この
電位の低下はインバータＩ₅ の出力レベルに影響を与え
ない程度である。その後は、トランジスタＴ₁ を介して
電源から供給される電流によってノードＮ₁ ，Ｓ、ビッ
ト線Ｂ₀ の電位は少しずつ上昇していくので、ノードＮ
₂ の電位はＬレベルのまま保持される。これはＲＯＭセ
ルＲ₁₁からＬレベル、すなわち論理値０が読み出された
ことを意味する。

【００１６】次に、アドレス信号Ａ₃ ，Ａ₂ ，Ａ₁ ，Ａ
₀ がすべてＬレベルである場合を考える。この時セレク
タ９においてはＮＡＮＤゲートＧ₁ の出力信号のみがＬ
レベルであり、他のＮＡＮＤゲートＧ₂ 〜Ｇ₄ の出力信
号はＨレベルとなる。これによりビット線Ｂ₀がノード
Ｓに接続され、他のビット線Ｂ₁ 〜Ｂ₃ はノードＳには
接続されずに電位０Ｖに保持される。また、ＲＯＭ１０
においては、ＡＮＤゲートＧ₈ の出力レベルのみがＨレ
ベルとなり、他のＡＮＤゲートＧ₅ 〜Ｇ₇ の出力レベル
はＬレベルになる。したがってワード線Ｗ₀ がＨレベル
となって、ＲＯＭセルＲ₃ が選択される。

【００１７】この場合も、上述の場合と同様に、チップ
セレクト信号ＣＳ及びプリチャージ信号ＰＲがＨレベル
に立ち上がると、ノードＮ₁ はトランジスタＴ₄ を介し
て電源から電流を供給され、電源電圧５Ｖに向かって充
電されていく。この場合、ＲＯＭ１０ではＲＯＭセルＲ
₃ が選択されているため、ＲＯＭセルＲ₃ はビット線Ｂ
₀ から電流を引き抜くが、トランジスタＴ₄ を介してノ
ードＮ₁ に供給される電流はＲＯＭセルＲ₃ がビット線
Ｂ₀ から引き抜く電流より遥かに大きいため、ノードＮ
₁ の電位は上昇し続ける。また、一方、ビット線Ｂ₀ が
トランジスタＴ₃ 及びノードＳを介して充電されるが、
ＲＯＭセルＲ₃ に電流が引き抜かれるので、その電位は
上述のＲＯＭセルＲ₁₁が選択された場合より低く、０．
４Ｖ程度に止まる。

【００１８】プリチャージ信号ＰＲがＬレベルに立ち下
がるとトランジスタＴ₄ がオフする。トランジスタＴ₁
を介して流れる電流はＲＯＭセルＲ₃ により引き抜かれ
る電流の１／４程度なので、この状態ではノードＮ₁ の
電位は少しずつ下降していく。ノードＳ、ビット線Ｂ₀
の電位も下降するがビット線容量はノードＮ₁ の容量と
比べて大きいのでこれらの電位の下降量は少ない。ノー
ドＮ₁ の電位がある値以下になると、インバータＩ₅ の
出力電位はＨレベルに反転する。これはＲＯＭセルＲ₃
からＨレベル、すなわち論理値１が読み出されたことを
意味する。

【００１９】以上の説明においてはセンスアンプ８が１
ビットの信号を読み出す場合について述べたが、実際の
メモリ駆動回路はセンスアンプ８が数個から数十個必要
である。つまりセンスアンプ８の数だけ、図４に示した
動作を行わなければならない。実際の回路は例えば図５
に示した様な構成をしている。すなわち、図５におい
て、８ａ，８ｂ，８ｃ，８ｄはそれぞれ１ビットの読み
出し信号を出力するセンスアンプ、１０ａ，１０ｂ，１
０ｃ，１０ｄはセンスアンプ８ａ，８ｂ，８ｃ，８ｄが
それぞれに書き込まれたデータを読み出す対象となるＲ
ＯＭ、９ａ，９ｂ，９ｃ，９ｄは各ＲＯＭ１０ａ，１０
ｂ，１０ｃ，１０ｄのビット線Ｂ₀ 〜Ｂ₃を選択するセ
レクタ、１１は基準電圧ＶＰを供給する信号線の配線容
量、１２は基準電圧ＶＮを供給する信号線の配線容量で
ある。その他の構成要素は図２に示した従来例の構成要
素と同一である。また、上記複数のセンスアンプ８ａ，
８ｂ，８ｃ，８ｄ、セレクタ９ａ，９ｂ，９ｃ，９ｄ、
ＲＯＭ１０ａ，１０ｂ，１０ｃ，１０ｄの個々の動作
は、上述した１個のみ設けられた場合のセンスアンプ
８、セレクタ９、ＲＯＭ１０の動作とそれぞれ同一であ
る。

【００２０】図５に示した従来の実際のメモリ駆動装置
においては、複数個のセンスアンプ８ａ，８ｂ，８ｃ，
８ｄ、セレクタ９ａ，９ｂ，９ｃ，９ｄ、ＲＯＭ１０
ａ，１０ｂ，１０ｃ，１０ｄが、それぞれ１個の信号発
生部１、基準信号発生部７に並列に接続されている。す
なわち、各センスアンプ８ａ，８ｂ，８ｃ，８ｄにそれ
ぞれ１個ずつ設けられ、したがってセンスアンプ８ａ，
８ｂ，８ｃ，８ｄの数だけあるトランジスタＴ₁ ，Ｔ₃
を１個の基準信号発生部７で駆動する事になる。

【００２１】チップセレクト信号ＣＳ，プリチャージ信
号ＰＲが高速になるに従い、基準電圧ＶＰ，ＶＮを供給
する信号線の配線引き回しによる配線容量１１，１２や
トランジスタＴ₁ ，Ｔ₃ のゲート容量等からなる寄生容
量が無視できなくなる。図４に示した従来例の動作例で
はプリチャージ期間中に基準電圧ＶＰが立ち下がり、基
準電圧ＶＮが立ち上がったが、高速になるに従い、プリ
チャージ期間中に基準雷圧ＶＰの立ち下がり、基準電圧
ＶＮの立ち上がりがなされなくなる場合がある。このこ
とは、高速ではメモリの読み出しができないということ
を意味する。

【００２２】プリチャージ信号ＰＲの高速化の対策とし
て、例えばチップセレクト信号ＣＳを常時Ｈレベルにし
ておく方法がある。この方法では、基準電圧ＶＰ，ＶＮ
が常に所定の値であるようになるので高速化が可能であ
るが、基準電圧発生部７が常時動作しているので、常時
直流的に一定の値を取る基準電圧ＶＰ、ＶＮを出力し続
けることとなり、例えばプリチャージ信号ＰＲの周波数
が３２ｋＨｚ等の低速で動作するときや、このメモリ駆
動装置を何も動作させずに図示しないＲＡＭの値を保持
し続けるような場合、すなわちＲＯＭ１０の読み出しを
行わないストップモード時の電流が増大してしまう。

【００２３】高速化の別の対策として、基準電圧発生部
７をセンスアンプ８ａ，８ｂ，８ｃ，８ｄの数だけ設け
る方法があるが、基準電圧発生部７を配置するのに必要
とされる面積が大きくなってしまう。また、基準電圧発
生部７の出力インピーダンスを下げる方法もあるが、こ
の方法によっても基準電圧発生部７の消費電流が増大し
てしまうという欠点がある。

【００２４】

【発明が解決しようとする課題】従来のメモリ駆動装置
は以上のように構成されているので、配線容量やゲート
容量等の寄生容量により基準電圧の立ち上がりが遅れて
しまい、メモリを高速で読み出すことができず、また、
高速読み出しを行うために、チップセレクト信号を常時
Ｈレベルにしておく方法や基準電圧発生部の出力インピ
ーダンスを下げる方法では消費電流が増大してしまい、
基準電圧発生部をセンスアンプの数だけ設ける方法では
基準電圧発生部の配置面積の増大を招いてしまうなどの
課題があった。

【００２５】この発明は上記のような課題を解決するた
めになされたもので、基準電圧の寄生容量の影響を受け
にくく、消費電流が小さく、また基準電圧発生部の配置
面積の増大をもたらさずに高速動作することのできるメ
モリ駆動装置を得ることを目的とする。

【００２６】

【課題を解決するための手段】この発明に係るメモリ駆
動装置は、基準電圧発生部を常時動作させるか、データ
を読み出す時のみ動作させるかを指示する信号を出力す
る指示手段を設けたものである。

【００２７】この発明に係るメモリ駆動装置は、指示手
段が、ストップモード時には基準電圧発生部が動作する
ことを禁止する指示信号も出力するものである。

【００２８】この発明に係るメモリ駆動装置は、チップ
セレクト信号又は電源電圧のいずれか一方を選択して出
力する選択回路を設けたものである。

【００２９】この発明に係るメモリ駆動装置は、メモリ
駆動装置をストップ状態に制御するためのストップ信号
が論理的にＨレベルであるときに、基準電圧発生部の入
力レベルを論理的にＬレベルにするゲート手段を更に設
けたものである。

【００３０】

【発明の実施の形態】以下、この発明の実施の一形態を
説明する。実施の形態１．図１はこの発明の実施の形態
１によるメモリ駆動装置の構成を示すブロック図であ
る。図において、Ｓ₁ は図示しないＣＰＵなどから構成
されるこのメモリ駆動装置の中心部から出力されるバス
制御に関する信号、Ｓ₂ は前記中心部から出力され、こ
のメモリ駆動装置をストップ状態に制御するためのスト
ップ信号、１はこのメモリ駆動装置の動作を制御するチ
ップセレクト信号ＣＳとプリチャージ信号ＰＲとを発生
する信号発生部、ＣＳは信号発生部１から出力されるチ
ップセレクト信号、ＰＲは信号発生部１から出力される
プリチャージ信号、２はバス制御に関する信号Ｓ₁ によ
ってフラグの設定を行うフラグ回路（指示手段）、３は
ストップ信号Ｓ₂ を反転させるインバータ（指示手
段）、４ａはフラグ回路２とインバータ３の出力信号が
それぞれ入力されるＡＮＤゲート（指示手段、ゲート手
段）、５はその入力信号選択端子Ｓ₁ に入力される信号
のレベルによってそのＡ，Ｂ両端子に入力される信号の
いずれか一方を選択して出力する選択回路（指示手段）
であり、選択回路５のＡ端子には５Ｖの電源電圧が印加
される電源電圧入力端子６が接続され、Ｂ端子には信号
発生部１から出力されるチップセレクト信号ＣＳが入力
され、Ｓｌ端子にはＡＮＤゲート４ａの出力端子が接続
されている。ＣＳ’は選択回路５から出力される出力信
号で、選択回路５は、Ｓｌ端子の入力信号レベルがＬレ
ベルのとき、Ｂ端子に入力されたチップセレクト信号Ｃ
Ｓを出力信号ＣＳ’として出力し、Ｓｌ端子の入力信号
レベルがＨレベルのとき、Ａ端子に入力された電源電圧
を出力信号ＣＳ’として出力する。４ｂは選択回路５の
出力信号ＣＳ’とインバータ３の出力信号とが２入力端
子のそれぞれに入力されるＡＮＤゲート（指示手段、ゲ
ート手段）である。

【００３１】また、７はＲＯＭ１０ａ，１０ｂ，１０
ｃ，１０ｄに保持されている信号を読み出すための基準
電圧ＶＰ，ＶＮを発生させる基準電圧発生部、ＶＰ，Ｖ
Ｎは基準電圧発生部７から出力される基準電圧、８ａ，
８ｂ，８ｃ，８ｄはそれぞれ１ビットの読み出し信号を
出力するセンスアンプ、１０ａ，１０ｂ，１０ｃ，１０
ｄはセンスアンプ８ａ，８ｂ，８ｃ，８ｄがそれぞれに
書き込まれたデータを読み出す対象となるＲＯＭ（アド
レス指定手段、メモリ素子）、９ａ，９ｂ，９ｃ，９ｄ
は各ＲＯＭ１０ａ，１０ｂ，１０ｃ，１０ｄのビット線
Ｂ₀ 〜Ｂ₃ を選択するセレクタ（アドレス指定手段）、
１１は基準電圧ＶＰを供給する信号線の配線容量、１２
は基準電圧ＶＮを供給する信号線の配線容量である。信
号発生部１、基準電圧発生部７、センスアンプ８ａ，８
ｂ，８ｃ，８ｄ、セレクタ９ａ，９ｂ，９ｃ，９ｄ、Ｒ
ＯＭ１０ａ，１０ｂ，１０ｃ，１０ｄの具体的構成及び
動作は図３ないし図５に示した従来のメモリ駆動装置の
対応する構成要素と同一であるので、ここではそれぞれ
の構成及び動作に関する詳細な説明を繰り返さない。

【００３２】次に動作について説明する。まず、このメ
モリ駆動装置がストップモードにない場合の動作を説明
する。メモリ駆動装置がＲＯＭ１０ａ〜１０ｄから高速
でデータを読み出す場合は、バス制御に関する信号Ｓ₁
によってフラグ回路２がＨレベルの信号を出力する。ス
トップ信号Ｓ₂ はＬレベルとなっているので、ＡＮＤゲ
ート４ａの出力信号はＨレベルとなる。したがって、選
択回路５は出力信号ＣＳ’としてＨレベルに固定された
電源電圧を出力する。ＡＮＤゲート４ｂの出力信号レベ
ルはＨレベルとなる。これにより、基準電圧発生部７は
基準信号ＶＰ，ＶＮを常時出力する。基準信号ＶＰ，Ｖ
Ｎが一定の電圧値を取り続けることによって、センスア
ンプ８ａ〜８ｄは配線容量１１，１２の影響を受けるこ
となくＲＯＭ１０ａ〜１０ｄからの高速なデータ読み出
しが可能となる。

【００３３】次にメモリ駆動装置がＲＯＭ１０ａ〜１０
ｄから低速でデータを読み出す場合は、バス制御に関す
る信号Ｓ₁ によってフラグ回路２がＬレベルの信号を出
力する。これにより、ＡＮＤゲート４ａの出力信号はＬ
レベルとなる。したがって、選択回路５は出力信号Ｃ
Ｓ’として信号発生部１から出力されるチップセレクト
信号ＣＳを出力する。ＡＮＤゲート４ｂの出力信号もこ
のチップセレクト信号ＣＳとなる。基準電圧発生部７
は、これにより、ＲＯＭ１０ａ〜１０ｄからデータを読
み出すときのみオンするので、基準電圧発生部７に常時
電流が流れることはない。したがって、基準電圧発生部
７の消費電流は増加しない。また、プリチャージ信号Ｐ
Ｒが低速なので、基準電圧ＶＰ，ＶＮの立ち上がりは配
線容量１１，１２の影響を受けない。

【００３４】次に、このメモリ駆動装置がストップモー
ドにあるときには、ストップ信号Ｓ₂ がＨレベルなので
ＡＮＤゲート４ａ，４ｂの出力信号はＬレベルとなる。
したがって、基準電圧発生部７の入力信号レベルがＬレ
ベルとなり、基準電圧発生部７には常時電流が流れな
い。よって、ストップモード時でも基準電圧発生部７の
消費電流が増大することはない。

【００３５】以上のように、この実施の形態１によれ
ば、基準電圧を供給する信号線の配線容量の影響を受け
ることなく高速動作することができ、また、基準電圧発
生部の配置面積を増やすこともなく、消費電力も増加さ
せることなく高速動作することができる効果が得られ
る。

【００３６】

【発明の効果】以上のように、この発明によれば、基準
電圧発生部を常時動作させるか、データを読み出す時の
み動作させるかを指示する信号を出力する指示手段を設
けるのように構成したので、メモリ駆動装置が基準電圧
を供給する信号線の配線容量の影響を受けることなく高
速動作することができ、また、メモリ駆動装置の基準電
圧発生部の配置面積を増やすこともなく、消費電力も増
加させることなく高速動作することができる効果があ
る。

【００３７】また、この発明によれば、指示手段が、ス
トップモード時には基準電圧発生部が動作することを禁
止する指示信号も出力するように構成したので、ストッ
プモード時にメモリ駆動手段が電流を消費することを防
止できる効果がある。

【００３８】さらに、この発明によれば、チップセレク
ト信号又は電源電圧のいずれか一方を選択して出力する
選択回路を設けるように構成したので、メモリ駆動装置
が基準電圧を供給する信号線の配線容量の影響を受ける
ことなく高速動作することができ、また、メモリ駆動装
置の基準電圧発生部の配置面積を増やすこともなく、消
費電力も増加させることなく高速動作することができる
効果がある。

【００３９】さらに、この発明によれば、メモリ駆動装
置をストップ状態に制御するためのストップ信号が論理
的にＨレベルであるときに、基準電圧発生部の入力レベ
ルを論理的にＬレベルにするゲート手段を更に設けるよ
うに構成したので、ストップモード時にメモリ駆動装置
の基準電圧発生部が電流を消費することを防止できる効
果がある。

【図面の簡単な説明】

【図１】この発明の実施の形態１によるメモリ駆動装
置の構成を示すブロック図である。

【図２】従来のメモリ駆動装置の一例の構成を示すブ
ロック図である。

【図３】図２に示したメモリ駆動装置の基準電圧発生
部、センスアンプ、セレクタ及びＲＯＭの具体的構成を
示す回路図である。

【図４】図２に示したメモリ駆動装置の動作を示すタ
イミングチャートである。

【図５】従来のメモリ駆動装置の実際の構成を示すブ
ロック図である。

【符号の説明】

１信号発生部、２フラグ回路（指示手段）、３イ
ンバータ（指示手段）、４ａ，４ｂＡＮＤゲート（指
示手段、ゲート手段）、５選択回路（指示手段）、７
基準電圧発生部、８ａ〜８ｄセンスアンプ、９ａ〜
９ｄセレクタ（アドレス指定手段）、１０ａ〜１０ｄ
ＲＯＭ（アドレス指定手段、メモリ素子）、ＣＳチ
ップセレクト信号、ＰＲプリチャージ信号、Ｓ₂ ス
トップ信号。

Claims

【特許請求の範囲】

【請求項１】メモリ素子のアドレスを指定するアドレ
ス指定手段と、該アドレス指定手段により指定された前記メモリ素子の
アドレスに保持されている信号を読み出すための基準電
圧を発生させる基準電圧発生部と、前記メモリ素子からの読み出し信号を出力するセンスア
ンプとを備えたメモリ駆動装置において、前記基準電圧発生部を常時動作させるか、前記データを
読み出す時のみ動作させるかを指示する信号を出力する
指示手段を設けたことを特徴とするメモリ駆動装置。
【請求項２】指示手段が、ストップモード時には基準
電圧発生部が動作することを禁止する指示信号も出力す
ることを特徴とする請求項１記載のメモリ駆動装置。
【請求項３】チップセレクト信号とプリチャージ信号
とを発生する信号発生部と、メモリ素子に保持されている信号を読み出すための基準
電圧を発生させる基準電圧発生部と、前記メモリ素子からの読み出し信号を出力するセンスア
ンプと、前記メモリ素子のビット線を選択するセレクタとを備え
たメモリ駆動装置において、前記チップセレクト信号又は電源電圧のいずれか一方を
選択して出力する選択回路を設けたことを特徴とするメ
モリ駆動装置。
【請求項４】メモリ駆動装置をストップ状態に制御す
るためのストップ信号が論理的にＨレベルであるとき
に、基準電圧発生部の入力レベルを論理的にＬレベルに
するゲート手段を更に設けたことを特徴する請求項３記
載のメモリ駆動装置。