JP4106907B2 - 半導体装置及び同装置が搭載された電子機器 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
【０００２】
本発明は、半導体基板上に構成された疑似メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置ならびに同装置を搭載した電子機器に関する。
【従来の技術】
【０００３】
半導体実装技術の進歩により、ＲＯＭ等メモリを内蔵した１チップマイコンが廉価供給されるようになり、時計、ゲーム機、あるいは携帯電話等の電子機器に搭載されるようになった。
【０００４】
上記した内蔵メモリの読み出し回路はセンスアンプから成り、メモリーセル周辺に配置された負荷回路、擬似メモリーセル（ダミーセル）、トランジスタで構成される。なお、この負荷回路とダミーセルとトランジスタは、読み出しビットラインに基準電圧を供給するために用いられる。また、ダミーセルは、メモリを構成するセルと同一構造を有する。
上述した内蔵メモリの読み出し回路における基準電位発生回路の基本的な構成動作は、例えば、特開平５−１８９９８２に開示されている。
【発明が解決しようとする課題】
【０００５】
しかしながら、上記構成によれば、メモリの低速動作時においても負荷回路とダミーセルとの間に直流電流が流れてしまい、その際に発生する消費電流は無視できないものとなっていた。この現象は、メモリとしてフラッシュメモリを使用した場合特に顕著に現れ、省電力化が最重要設計課題となっていた。
【課題を解決するための手段】
【０００６】
本発明は上記事情に鑑みてなされたものであり、クロック信号に同期した入力信号のパルス幅が長い場合に短い信号を発生する微分回路を用い、基準電位発生回路を活性化することでメモリの低速動作時における消費電流の削減をはかった半導体集積装置ならびに同装置が搭載された電子機器を提供する。
【０００７】
また、入力信号のパルス幅が長い場合は上記した微分回路出力を用い、入力信号のパルス幅が短い場合は入力信号を用いることによって、メモリの高速動作時における不安定な動作を解消した半導体集積装置ならびに同装置が搭載された電子機器を提供する。
【０００８】
上記目的を達成すべく、本発明の半導体集積装置は、メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置において、入力信号のパルス幅が長い場合に入力信号より短いパルス幅の信号を発生し前記基準電位発生回路を活性化する微分パルス発生回路を備えたことを特徴とする。
【０００９】
また、疑似メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置に於いて、遅延回路とゲート回路よりなる微分パルス発生回路により、クロック信号に同期した入力信号のパルス幅が長い場合は入力信号より短いパルス幅の信号を発生し、前記基準電位発生回路を活性化することを特徴とする。
【００１０】
更に、上記の半導体集積装置に於いて、疑似メモリーセルが不揮発性メモリで構成されることを特徴とする。
【００１１】
本発明の上記の構成によれば、基準電位発生回路を動作させる時間を動作周波数が低い場合に一定にすることができるため、周波数が下がった時のデューティー比を大きくすることができ、消費電流を大幅に低減することが可能である。
【００１２】
本発明の第２の半導体集積装置は、疑似メモリーセルを使用した基準電位発生回路及び前記基準電位発生回路が発生する基準電位を入力して動作するセンスアンプを内蔵する半導体集積装置に於いて、微分パルス発生回路により発生される基準電位発生回路イネーブル信号が能動の場合のみ前記センスアンプに基準電位を供給することを特徴とする。
【００１３】
また、上記の半導体集積装置に於いて、疑似メモリーセルが不揮発性メモリで構成されることを特徴とする。
【００１４】
本発明の上記の構成によれば、基準電位をセンスアンプへ供給する時間を動作周波数が低い場合に一定にすることができるため、メモリーセルの書き込みが不十分で直流電流が流れてしまう場合であっても、周波数が下がった場合のセンスアンプアクティブ時間を短くすることができ、消費電流を低減することが可能である。
【００１５】
また、上記の半導体集積装置に於いて、クロック信号に同期した入力信号のパルス幅が長い場合は前記微分回路出力により、入力信号のパルス幅が短い場合は入力信号によって前記センスアンプに基準電位を供給することを特徴とする。更に、上記の半導体装置において、前記入力信号のパルス幅の長短は、装置に内蔵されたレジスタにプログラマブルに設定されるクロック切り替え信号によって決まることを特徴とする。
【００１６】
また、上記の半導体装置において、前記入力信号のパルス幅の長短は、装置に内蔵されたレジスタにプログラマブルに設定される発振器の選択信号によって決まることを特徴とする。
【００１７】
上記の構成によれば、クロック信号に同期した入力信号のパルス幅が長い場合は上記した微分回路出力を用い、入力信号のパルス幅が短い場合は入力信号を用いることによって、メモリの高速動作時における不安定な動作を解消することができる。低速動作時には消費電流の削減が可能となり、高速動作時クロックに同期して高い周波数で動作させることができる。
【００１８】
本発明の半導体積装置を搭載した電子機器は、メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置を搭載した電子機器において、クロック信号に同期した入力信号のパルス幅が長い場合に入力信号より短いパルス幅の信号を発生し前記基準電位発生回路を活性化する微分パルス発生回路を備えた半導体集積装置を搭載したことを特徴とする。
【００１９】
また、上記の電子機器において、クロック信号に同期した入力信号のパルス幅が長い場合は前記微分回路出力により、入力信号のパルス幅が短い場合は入力信号によって前記センスアンプに基準電位を供給する半導体集積装置を搭載したことを特徴とする。
【００２０】
上記の構成によれば、微分回路で入力信号のパルス幅が長い場合に入力信号より短いパルス幅の信号を発生し、基準電位発生回路を活性化する半導体集積装置を用いることにより、周波数が下がった時のデューティー比を大きくすることができるため、消費電流を大幅に低減した電子機器を提供することができる。また、入力信号のパルス幅が長い場合は微分回路出力を用い、入力信号のパルス幅が短い場合は入力信号を用いることによって、低速動作時には消費電流の削減が可能となり、高速動作時クロックに同期して高い周波数で動作させる電子機器を提供することができる。
【発明の実施の形態】
【００２１】
以下に、本発明の実施の形態を図を用いて説明する。
【００２２】
図１は本発明による半導体集積装置のブロック図である。微分パルス発生ブロック１に基準バイアス発生回路２並びにセンスアンプブロック３をアクティブにする信号ＳＡＥＮＢが入力される。前記微分パルス生成ブロックではＳＡＥＮＢの立ち上がりエッジより基準バイアス発生回路及びセンスアンプのアクセスに必要とされるパルス幅の信号ＳＡＡＣＴを発生する。ＳＡＡＣＴは前記基準バイアス発生ブロックへ入力され、前記センスアンプの基準バイアスとなるＳＥＮＲＥＦ及びセンスアンプとビットラインを接続するための信号Ｓ１を出力する。本実施例ではセンスアンプブロックは４ｂｉｔ構成で、ＳＯＵＴ０〜３が出力される。当然ながらセンスアンプのビット構成は４ビット幅に限らず８ビット、１６ビット、３２ビットとどの様な構成でも構わない。
【００２３】
図２は本発明による半導体集積装置の微分パルス生成ブロックの一実施例を示す回路図である。図中インバータ回路ＩＮＶ２１〜ＩＮＶ２ｎは遅延インバータでｎは奇数を表し、センスアンプのアクセスに必要なパルス幅を確保するのに必要な遅延を発生する。
【００２４】
図３はＳＡＥＮＢ信号のアクティブ幅が前記遅延時間より十分長い場合のタイミング図で、ＳＡＥＮＢ信号が”Ｌ”レベルから”Ｈ”レベルに変化すると、インバータ回路ＩＮＶ２ｎの出力信号は未だ”Ｈ”レベルを保持するためＮＡＮＤ回路ＮＡＮＤ２１の出力信号は”Ｌ”レベルとなり、インバータ回路ＩＮＶ２０の出力信号ＳＡＡＣＴは”Ｈ”レベルとなる。遅延インバータ回路ＩＮＶ２１〜ＩＮＶ２ｎで決まる遅延時間経過すると前記インバータ回路ＩＮＶ２ｎの出力信号は”Ｌ”レベルとなり、ＮＡＮＤ回路ＮＡＮＤ２１出力信号は”Ｈ”レベルとなり、インバータ回路ＩＮＶ２０の出力信号ＳＡＡＣＴは”Ｌ”レベルとなり、前記遅延インバータの遅延時間で決まるパルス幅の信号が発生される。
【００２５】
図４はＳＡＥＮＢ信号のアクティブ幅が前記遅延時間より短い場合のタイミング図で、ＳＡＥＮＢ信号が”Ｌ”レベルから”Ｈ”レベルに変化すると、インバータ回路ＩＮＶ２ｎの出力信号は未だ”Ｈ”レベルを保持するためＮＡＮＤ回路ＮＡＮＤ２１の出力信号は”Ｌ”レベルとなり、インバータ回路ＩＮＶ２０の出力信号ＳＡＡＣＴは”Ｈ”レベルとなる。次に前記遅延時間経過前にＳＡＥＮＢ信号が”Ｈ”レベルから”Ｌ”レベルに変化するとＮＡＮＤ回路ＮＡＮＤ２１の出力信号は”Ｈ”レベルとなり、インバータ回路ＩＮＶ２０の出力信号ＳＡＡＣＴは”Ｌ”レベルとなる。この際ＳＡＡＣＴのパルス幅はＳＡＥＮＢのパルス幅とほぼ同じになる。
【００２６】
図５はセンスアンプブロックの一例を示す回路図である。本センスアンプ回路は、基準電流発生回路の出力信号ＳＥＮＲＥＦをゲート入力とするソースを電源に接続したＰ型ＭＯＳトランジスタＭＰ１１、前記ＭＰ１１に直列に接続されるＰ型ＭＯＳトランジスタＭＰ１２、プリチャージ信号ＰＲＣＧをゲート入力とするＰ型ＭＯＳトランジスタＭＰ１３、前記ＭＰ１２及びＭＰ１３が接続されたノードｎ１１を入力とするインバータ回路ＩＮＶ１１、ＩＮＶ１１の出力ＳＯＵＴをゲート入力とするＮ型ＭＯＳトランジスタＭＮ１１、プリチャージ信号ＰＲＣＧをゲート入力としソースを接地線ＶＳＳへ接続したプリチャージの際のＶＳＳへの経路を遮断するためのＮ型ＭＯＳトランジスタＭＮ１２により構成されている。
【００２７】
前記インバータ回路ＩＮＶ１１及びＮ型ＭＯＳトランジスタＭＮ１１により反転アンプを構成している。プリチャージ信号ＰＲＣＧが”Ｌ”レベルとなるとＭＰ１３がＯＮしＭＮ１２がＯＦＦし、ノードｎ１１をＶＤＤ電位まで上昇させる。
【００２８】
センスアンプ回路とＩＯノードＩＯ１はＮ型ＭＯＳトランジスタＭＮ１３により分離されている。ＭＮ１３はプリチャージの際にＩＯノード及びビットラインＢＬ１，ＢＬ２，ＢＬｎの電位が上昇し過ぎるのを防いでいる。前記Ｎ型ＭＯＳトランジスタＭＮ１３のゲートにはＮＯＲゲートＮＯＲ１１の出力が接続される。前記ＮＯＲゲートＮＯＲ１１へはイネーブル信号Ｓ１（アクティブ”Ｌ”）及びＩＯノードＩＯ１が接続されている。
ビットラインＢＬ１，ＢＬ２，ＢＬｎには不揮発性メモリトランジスタＭＦ１１〜ＭＦ１６，ＭＦ１７〜ＭＦ２２，ＭＦ２３〜ＭＦ２８がそれぞれ接続され、各メモリトランジスタはワードライン２本の間にソースライン１本が配置され、各ビットラインへ並列に接続されている。アドレス信号が入力されると、アドレス信号により指定されるＷＬ１からＷＬｎの何れかのワードラインが１本選択される。同様にビットライン選択信号ＹＳＥＬ１からＹＳＥＬｎの１本が選択されることにより、メモリトランジスタＭＦ１〜ＭＦ２８の何れか一つが選択される。
【００２９】
前記選択されたメモリトランジスタが消去状態の場合は、電源ＶＤＤが５Ｖの場合１２０μＡ程度の電流をドレイン＝ビットラインから接地線ＶＳＳへ流す能力を有している。一方プログラム状態の場合は、電源ＶＤＤが５Ｖの場合であっても流せる電流がほぼゼロである。
【００３０】
図６は基準バイアス発生ブロックの一例を示す回路図である。信号ＳＡＡＣＴはセンスアンプ及び基準バイアス発生回路をイネーブルにする信号で、インバータ回路ＩＮＶ８へ入力される。インバータ回路ＩＮＶ８の出力信号Ｓ１はＮＯＲゲートＮＯＲ１へ入力され併せて、前記センスアンプ回路のＮＯＲゲートＮＯＲ１１へも入力される。更にＳ１信号はインバータ回路ＩＮＶ９，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４で構成される遅延回路へも入力されインバータ回路ＩＮＶ４の出力信号ＰＲＣＧとして出力され、前記センスアンプ回路のプリチャージ信号ＰＲＣＧとなる。
【００３１】
ＳＥＮＲＥＦ信号プルアップ用Ｐ型ＭＯＳトランジスタＭＰ１のゲートへはインバータ回路ＩＮＶ９の出力信号Ｓ２が入力される。前記ＮＯＲゲートＮＯＲ１の出力はＮ型ＭＯＳトランジスタＭＮ１のゲートへ接続される。Ｎ型ＭＯＳトランジスタＭＮ１及びＮＯＲゲートＮＯＲ１は前記センスアンプ回路と等価な回路構成とするために入れており、ＭＮ１のソースとドレインを直接接続した回路構成をとっても特に支障は無い。
【００３２】
メモリトランジスタＭＦ１とＮ型ＭＯＳトランジスタＭＮ５及びメモリトランジスタＭＦ２とＮ型ＭＯＳトランジスタＭＮ８はダミーメモリーセルを構成しており、アドレス信号ＸＡＤ０により何れを使用するかを選択できる構成になっている。前記センスアンプ回路のソースラインを挟んだ２本の対のワードラインの選択と連動している。
【００３３】
Ｐ型ＭＯＳトランジスタＭＰ２、ＭＰ３，ＭＰ４，ＭＰｎと前記センスアンプ回路のＰ型ＭＯＳトランジスタＭＰ１１とによりｎ：１のカレントミラー回路を構成している。基準バイアス発生回路のノードＳＥＮＲＥＦ，ｎ２を通ってダミーメモリーセル回路に流れる電流の１／ｎが前記センスアンプ回路のノードｎ１１に流せる電流となる。
【００３４】
図７はＳＡＥＮＢの周波数に対する消費電流の変化を表す特性図である。図中ＡはＳＡＥＮＢ信号を基準バイアス発生ブロック及びセンスアンプブロックに入力した場合の消費電流を表し、周波数が下がっても基準バイアス発生ブロックで直流電流が流れているために電流が余り減らない。図中ＢはＳＡＡＣＴ信号を基準バイアス発生ブロックに入力した場合の消費電流を表し、基準バイアス発生ブロックを一定時間動作させて止める為、周波数が下がるとデューティー比が大きくなり周波数に比例する。
【００３５】
以上説明のように本発明によれば、基準電位発生回路を動作させる時間を動作周波数が低い場合に一定にすることができるため、周波数が下がった時のデューティー比を大きくすることができ、消費電流を大幅に低減することが可能である。
【００３６】
一方、低速動作時において上記の効果が得られるものの、高速動作時に使用する周波数が高くなるにつれ、微分回路の存在によって動作が不安定となることも考えられる。そこで、ここでは、低速動作時に微分回路により一定時間センスアンプを動作させる信号を用い、高速動作時に、クロックによって発生されるＳＡＥＮＢ信号をそのまま用いる選択回路を付加してある。
【００３７】
図８、図９にその回路構成を、図１０、図１１にその動作タイミングチャートを示す。動作切替えは、いずれもＣＰＵクロック切替信号（ＣＬＫＣＨＧ）、または、高速発振器ＯＮ／ＯＦＦ制御信号（ＯＳＣＣ）のいずれかによって行なわれるものとする。ＣＬＫＣＨＧ、ＯＳＣＣは、ともに、半導体集積装置に内蔵されるレジスタにＣＰＵ（図示せず）によってプログラマブルに設定される値に基づいて制御される信号である。ここでは、高速モードで動作する周波数として４ＭＨｚ、低速モードで動作する周波数として３２．７６８ｋＨｚの２種類が用意されているものとする。
【００３８】
図８に示す回路構成例において、８１は、上述した微分回路であり、クロックにより生成されるＳＡＥＮＢ信号を入力として得、インバータ８２を介してナンドゲート８３の一方の入力端子に供給される。ナンドゲート８３の他方の入力端子にはＳＡＥＮＢ信号が供給されており、ここで論理積演算が行なわれた結果は、インバータ８４を介してナンドゲート８６の一方の入力端子へ供給される。ナンドゲート８６の他方の入力端子には上述した動作モード切替信号となるＣＬＫＣＨＧまたはＯＳＣＣ信号がインバータ８５を介して供給されており、ここで論理積演算が行なわれた結果は、ナンドゲート８８の一方の入力端子に供給される。ナンドゲート８８の他方の入力端子には、上述したＣＬＫＣＨＧ信号またはＯＳＣＣ信号ＳＡＥＮＢ信号とを入力とするナンドゲート８７出力が供給されており、ここで論理和演算が行なわれた結果がＳＡＡＣＴ信号としてセンスアンプへ供給される。
【００３９】
すなわち、ナンドゲート８６、８７、８８は、微分回路８１出力とＳＡＥＮＢ信号を入力とし、ＣＬＫＣＨＧまたはＯＳＣＣを切替信号として、いずれか一方の入力をＳＡＡＣＴ信号としてセンスアンプへ供給する切り替回路として動作する。
【００４０】
図１０に示されるタイミングチャートは、上から順に、ＣＬＫＣＨＧ（ＯＳＣＣ）“ＬＯＷ”、ＳＡＥＮＢ、微分回路８１出力（Ａ）、ナンドゲート８６出力（Ｂ）、ＳＡＡＣＴ、ＣＬＫＣＨＧ（ＯＳＣＣ）“ＨＩＧＨ”、ＳＡＥＮＢ、ＳＡＡＣＴの各信号波形を示す。
【００４１】
図１０に示すタイミングチャートからわかるように、ＣＬＫＣＨＧまたはＯＳＣＣが“ＬＯＷ”のとき、すなわち、低速モードで動作しているときは、図３に示すタイミングチャートと同じ動作を行い、ＣＬＫＣＨＧまたはＯＳＣＣが“ＨＩＧＨ”のとき、すなわち、高速モードで動作しているときは、図４に示すタイミングチャートと同じ動作を行なう。すなわち、図８に示すナンドゲート８６、８７、８８は、微分回路８１出力とＳＡＥＮＢ信号を入力とし、ＣＬＫＣＨＧまたはＯＳＣＣを切替信号として、いずれか一方の入力をＳＡＡＣＴ信号としてセンスアンプへ供給する切替回路として動作する。
【００４２】
図９に示す回路構成において、９１は、上述した微分回路であり、ノアゲート９６出力が入力として供給される。ノアゲート９６には、ＣＬＫＣＨＧまたはＯＳＣＣと、ＳＡＥＮＢがインバータ９５を介して供給されている。
【００４３】
微分回路９１出力は、インバータ９２を介して得られる出力がＳＡＥＮＢと共にナンドゲート９３に供給されており、このナンドゲート９３で論理積演算を行なった結果がインバータ９４を介してＳＡＡＣＴ信号としてセンスアンプへ供給される。
【００４４】
図１１に示されるタイミングチャートは、上から順に、ＣＬＫＣＨＧ（ＯＳＣＣ）“ＬＯＷ”、ＳＡＥＮＢ、微分回路９１入力（Ｃ）、微分回路９１出力（Ｄ）、ＳＡＡＣＴ、ＣＬＫＣＨＧ（ＯＳＣＣ）“ＨＩＧＨ”、ＳＡＥＮＢ、微分回路９１入力（Ｃ）、微分回路９１出力（Ｄ）、ＳＡＡＣＴの各信号波形を示す。図１１に示すタイミングチャートからわかるように、ＣＬＫＣＨＧまたはＯＳＣＣが“ＬＯＷ”のとき、すなわち、低速モードで動作しているときは、図３に示すタイミングチャートと同じ動作を行い、ＣＬＫＣＨＧまたはＯＳＣＣが“ＨＩＧＨ”のとき、すなわち、高速モードで動作しているときは、図４に示すタイミングチャートと同じ動作を行なう。
【００４５】
なお、上述した半導体集積装置は、時計、ゲーム機、携帯電話等の電子機器に搭載され、このことにより、低速動作時には消費電流の大幅な削減が期待でき、また、高速動作時には使用するクロックに同期した高い周波数で動作を可能とする電子機器を提供できる。
【００４６】
以上のべた本発明によれば、基準電位発生回路を動作させる時間を動作周波数が低い場合に一定にすることができるため、周波数が下がった時のデューティー比を大きくすることができ、消費電流を大幅に低減することが可能である。
【００４７】
また、本発明によれば、基準電位をセンスアンプへ供給する時間を動作周波数が低い場合に一定にすることができるため、メモリーセルの書き込みが不十分で直流電流が流れてしまう場合であっても、周波数が下がった場合のセンスアンプアクティブ時間を短くすることができ、消費電流を低減することが可能である。なお、本発明は、特に比較的パワーを要するフラッシュメモリを内蔵する半導体集積装置および同装置を搭載した電子機器に用いて特に顕著な効果が得られる更に、入力信号のパルス幅が長い場合は上記した微分回路出力を用い、入力信号のパルス幅が短い場合は入力信号を用いることによって、メモリの高速動作時における不安定な動作が解消され、低速動作時には消費電流の大幅な削減が期待でき、また、高速動作時には使用するクロックに同期した高い周波数で動作を可能とする半導体集積装置を提供できる。また、本発明は、時計、ゲーム機、携帯電話等の電子機器に搭載することにより低速動作時にバッテリ容量の延命化がはかれるとともに、高速動作時には使用するクロックに同期した高い周波数で動作を可能とする高性能な電子機器を提供できる。
【図面の簡単な説明】
【００４８】
【図１】 本発明による半導体集積装置を示すブロック図である。
【図２】 本発明による微分パルス生成ブロックの回路図である。
【図３】 本発明による半導体集積装置の動作タイミング図である。
【図４】 本発明による半導体集積装置の動作タイミング図である。
【図５】 本発明による半導体集積装置のセンスアンプブロックを示す回路図である。
【図６】 本発明による半導体集積装置の基準バイアス発生ブロックを示す回路図である。
【図７】 本発明による半導体集積装置の特性図である。
【図８】 本発明による微分パルス生成ブロックの他の実施形態を示す回路図である。
【図９】 本発明による微分パルス生成ブロックの更に他の実施形態を示す回路図である。
【図１０】 図８に示す実施形態の動作を示すタイミングチャートである。
【図１１】 図１０に示す実施形態の動作を示すタイミングチャートである。
【発明の属する技術分野】
【０００２】
本発明は、半導体基板上に構成された疑似メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置ならびに同装置を搭載した電子機器に関する。
【従来の技術】
【０００３】
半導体実装技術の進歩により、ＲＯＭ等メモリを内蔵した１チップマイコンが廉価供給されるようになり、時計、ゲーム機、あるいは携帯電話等の電子機器に搭載されるようになった。
【０００４】
上記した内蔵メモリの読み出し回路はセンスアンプから成り、メモリーセル周辺に配置された負荷回路、擬似メモリーセル（ダミーセル）、トランジスタで構成される。なお、この負荷回路とダミーセルとトランジスタは、読み出しビットラインに基準電圧を供給するために用いられる。また、ダミーセルは、メモリを構成するセルと同一構造を有する。
上述した内蔵メモリの読み出し回路における基準電位発生回路の基本的な構成動作は、例えば、特開平５−１８９９８２に開示されている。
【発明が解決しようとする課題】
【０００５】
しかしながら、上記構成によれば、メモリの低速動作時においても負荷回路とダミーセルとの間に直流電流が流れてしまい、その際に発生する消費電流は無視できないものとなっていた。この現象は、メモリとしてフラッシュメモリを使用した場合特に顕著に現れ、省電力化が最重要設計課題となっていた。
【課題を解決するための手段】
【０００６】
本発明は上記事情に鑑みてなされたものであり、クロック信号に同期した入力信号のパルス幅が長い場合に短い信号を発生する微分回路を用い、基準電位発生回路を活性化することでメモリの低速動作時における消費電流の削減をはかった半導体集積装置ならびに同装置が搭載された電子機器を提供する。
【０００７】
また、入力信号のパルス幅が長い場合は上記した微分回路出力を用い、入力信号のパルス幅が短い場合は入力信号を用いることによって、メモリの高速動作時における不安定な動作を解消した半導体集積装置ならびに同装置が搭載された電子機器を提供する。
【０００８】
上記目的を達成すべく、本発明の半導体集積装置は、メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置において、入力信号のパルス幅が長い場合に入力信号より短いパルス幅の信号を発生し前記基準電位発生回路を活性化する微分パルス発生回路を備えたことを特徴とする。
【０００９】
また、疑似メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置に於いて、遅延回路とゲート回路よりなる微分パルス発生回路により、クロック信号に同期した入力信号のパルス幅が長い場合は入力信号より短いパルス幅の信号を発生し、前記基準電位発生回路を活性化することを特徴とする。
【００１０】
更に、上記の半導体集積装置に於いて、疑似メモリーセルが不揮発性メモリで構成されることを特徴とする。
【００１１】
本発明の上記の構成によれば、基準電位発生回路を動作させる時間を動作周波数が低い場合に一定にすることができるため、周波数が下がった時のデューティー比を大きくすることができ、消費電流を大幅に低減することが可能である。
【００１２】
本発明の第２の半導体集積装置は、疑似メモリーセルを使用した基準電位発生回路及び前記基準電位発生回路が発生する基準電位を入力して動作するセンスアンプを内蔵する半導体集積装置に於いて、微分パルス発生回路により発生される基準電位発生回路イネーブル信号が能動の場合のみ前記センスアンプに基準電位を供給することを特徴とする。
【００１３】
また、上記の半導体集積装置に於いて、疑似メモリーセルが不揮発性メモリで構成されることを特徴とする。
【００１４】
本発明の上記の構成によれば、基準電位をセンスアンプへ供給する時間を動作周波数が低い場合に一定にすることができるため、メモリーセルの書き込みが不十分で直流電流が流れてしまう場合であっても、周波数が下がった場合のセンスアンプアクティブ時間を短くすることができ、消費電流を低減することが可能である。
【００１５】
また、上記の半導体集積装置に於いて、クロック信号に同期した入力信号のパルス幅が長い場合は前記微分回路出力により、入力信号のパルス幅が短い場合は入力信号によって前記センスアンプに基準電位を供給することを特徴とする。更に、上記の半導体装置において、前記入力信号のパルス幅の長短は、装置に内蔵されたレジスタにプログラマブルに設定されるクロック切り替え信号によって決まることを特徴とする。
【００１６】
また、上記の半導体装置において、前記入力信号のパルス幅の長短は、装置に内蔵されたレジスタにプログラマブルに設定される発振器の選択信号によって決まることを特徴とする。
【００１７】
上記の構成によれば、クロック信号に同期した入力信号のパルス幅が長い場合は上記した微分回路出力を用い、入力信号のパルス幅が短い場合は入力信号を用いることによって、メモリの高速動作時における不安定な動作を解消することができる。低速動作時には消費電流の削減が可能となり、高速動作時クロックに同期して高い周波数で動作させることができる。
【００１８】
本発明の半導体積装置を搭載した電子機器は、メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置を搭載した電子機器において、クロック信号に同期した入力信号のパルス幅が長い場合に入力信号より短いパルス幅の信号を発生し前記基準電位発生回路を活性化する微分パルス発生回路を備えた半導体集積装置を搭載したことを特徴とする。
【００１９】
また、上記の電子機器において、クロック信号に同期した入力信号のパルス幅が長い場合は前記微分回路出力により、入力信号のパルス幅が短い場合は入力信号によって前記センスアンプに基準電位を供給する半導体集積装置を搭載したことを特徴とする。
【００２０】
上記の構成によれば、微分回路で入力信号のパルス幅が長い場合に入力信号より短いパルス幅の信号を発生し、基準電位発生回路を活性化する半導体集積装置を用いることにより、周波数が下がった時のデューティー比を大きくすることができるため、消費電流を大幅に低減した電子機器を提供することができる。また、入力信号のパルス幅が長い場合は微分回路出力を用い、入力信号のパルス幅が短い場合は入力信号を用いることによって、低速動作時には消費電流の削減が可能となり、高速動作時クロックに同期して高い周波数で動作させる電子機器を提供することができる。
【発明の実施の形態】
【００２１】
以下に、本発明の実施の形態を図を用いて説明する。
【００２２】
図１は本発明による半導体集積装置のブロック図である。微分パルス発生ブロック１に基準バイアス発生回路２並びにセンスアンプブロック３をアクティブにする信号ＳＡＥＮＢが入力される。前記微分パルス生成ブロックではＳＡＥＮＢの立ち上がりエッジより基準バイアス発生回路及びセンスアンプのアクセスに必要とされるパルス幅の信号ＳＡＡＣＴを発生する。ＳＡＡＣＴは前記基準バイアス発生ブロックへ入力され、前記センスアンプの基準バイアスとなるＳＥＮＲＥＦ及びセンスアンプとビットラインを接続するための信号Ｓ１を出力する。本実施例ではセンスアンプブロックは４ｂｉｔ構成で、ＳＯＵＴ０〜３が出力される。当然ながらセンスアンプのビット構成は４ビット幅に限らず８ビット、１６ビット、３２ビットとどの様な構成でも構わない。
【００２３】
図２は本発明による半導体集積装置の微分パルス生成ブロックの一実施例を示す回路図である。図中インバータ回路ＩＮＶ２１〜ＩＮＶ２ｎは遅延インバータでｎは奇数を表し、センスアンプのアクセスに必要なパルス幅を確保するのに必要な遅延を発生する。
【００２４】
図３はＳＡＥＮＢ信号のアクティブ幅が前記遅延時間より十分長い場合のタイミング図で、ＳＡＥＮＢ信号が”Ｌ”レベルから”Ｈ”レベルに変化すると、インバータ回路ＩＮＶ２ｎの出力信号は未だ”Ｈ”レベルを保持するためＮＡＮＤ回路ＮＡＮＤ２１の出力信号は”Ｌ”レベルとなり、インバータ回路ＩＮＶ２０の出力信号ＳＡＡＣＴは”Ｈ”レベルとなる。遅延インバータ回路ＩＮＶ２１〜ＩＮＶ２ｎで決まる遅延時間経過すると前記インバータ回路ＩＮＶ２ｎの出力信号は”Ｌ”レベルとなり、ＮＡＮＤ回路ＮＡＮＤ２１出力信号は”Ｈ”レベルとなり、インバータ回路ＩＮＶ２０の出力信号ＳＡＡＣＴは”Ｌ”レベルとなり、前記遅延インバータの遅延時間で決まるパルス幅の信号が発生される。
【００２５】
図４はＳＡＥＮＢ信号のアクティブ幅が前記遅延時間より短い場合のタイミング図で、ＳＡＥＮＢ信号が”Ｌ”レベルから”Ｈ”レベルに変化すると、インバータ回路ＩＮＶ２ｎの出力信号は未だ”Ｈ”レベルを保持するためＮＡＮＤ回路ＮＡＮＤ２１の出力信号は”Ｌ”レベルとなり、インバータ回路ＩＮＶ２０の出力信号ＳＡＡＣＴは”Ｈ”レベルとなる。次に前記遅延時間経過前にＳＡＥＮＢ信号が”Ｈ”レベルから”Ｌ”レベルに変化するとＮＡＮＤ回路ＮＡＮＤ２１の出力信号は”Ｈ”レベルとなり、インバータ回路ＩＮＶ２０の出力信号ＳＡＡＣＴは”Ｌ”レベルとなる。この際ＳＡＡＣＴのパルス幅はＳＡＥＮＢのパルス幅とほぼ同じになる。
【００２６】
図５はセンスアンプブロックの一例を示す回路図である。本センスアンプ回路は、基準電流発生回路の出力信号ＳＥＮＲＥＦをゲート入力とするソースを電源に接続したＰ型ＭＯＳトランジスタＭＰ１１、前記ＭＰ１１に直列に接続されるＰ型ＭＯＳトランジスタＭＰ１２、プリチャージ信号ＰＲＣＧをゲート入力とするＰ型ＭＯＳトランジスタＭＰ１３、前記ＭＰ１２及びＭＰ１３が接続されたノードｎ１１を入力とするインバータ回路ＩＮＶ１１、ＩＮＶ１１の出力ＳＯＵＴをゲート入力とするＮ型ＭＯＳトランジスタＭＮ１１、プリチャージ信号ＰＲＣＧをゲート入力としソースを接地線ＶＳＳへ接続したプリチャージの際のＶＳＳへの経路を遮断するためのＮ型ＭＯＳトランジスタＭＮ１２により構成されている。
【００２７】
前記インバータ回路ＩＮＶ１１及びＮ型ＭＯＳトランジスタＭＮ１１により反転アンプを構成している。プリチャージ信号ＰＲＣＧが”Ｌ”レベルとなるとＭＰ１３がＯＮしＭＮ１２がＯＦＦし、ノードｎ１１をＶＤＤ電位まで上昇させる。
【００２８】
センスアンプ回路とＩＯノードＩＯ１はＮ型ＭＯＳトランジスタＭＮ１３により分離されている。ＭＮ１３はプリチャージの際にＩＯノード及びビットラインＢＬ１，ＢＬ２，ＢＬｎの電位が上昇し過ぎるのを防いでいる。前記Ｎ型ＭＯＳトランジスタＭＮ１３のゲートにはＮＯＲゲートＮＯＲ１１の出力が接続される。前記ＮＯＲゲートＮＯＲ１１へはイネーブル信号Ｓ１（アクティブ”Ｌ”）及びＩＯノードＩＯ１が接続されている。
ビットラインＢＬ１，ＢＬ２，ＢＬｎには不揮発性メモリトランジスタＭＦ１１〜ＭＦ１６，ＭＦ１７〜ＭＦ２２，ＭＦ２３〜ＭＦ２８がそれぞれ接続され、各メモリトランジスタはワードライン２本の間にソースライン１本が配置され、各ビットラインへ並列に接続されている。アドレス信号が入力されると、アドレス信号により指定されるＷＬ１からＷＬｎの何れかのワードラインが１本選択される。同様にビットライン選択信号ＹＳＥＬ１からＹＳＥＬｎの１本が選択されることにより、メモリトランジスタＭＦ１〜ＭＦ２８の何れか一つが選択される。
【００２９】
前記選択されたメモリトランジスタが消去状態の場合は、電源ＶＤＤが５Ｖの場合１２０μＡ程度の電流をドレイン＝ビットラインから接地線ＶＳＳへ流す能力を有している。一方プログラム状態の場合は、電源ＶＤＤが５Ｖの場合であっても流せる電流がほぼゼロである。
【００３０】
図６は基準バイアス発生ブロックの一例を示す回路図である。信号ＳＡＡＣＴはセンスアンプ及び基準バイアス発生回路をイネーブルにする信号で、インバータ回路ＩＮＶ８へ入力される。インバータ回路ＩＮＶ８の出力信号Ｓ１はＮＯＲゲートＮＯＲ１へ入力され併せて、前記センスアンプ回路のＮＯＲゲートＮＯＲ１１へも入力される。更にＳ１信号はインバータ回路ＩＮＶ９，ＩＮＶ１，ＩＮＶ２，ＩＮＶ３，ＩＮＶ４で構成される遅延回路へも入力されインバータ回路ＩＮＶ４の出力信号ＰＲＣＧとして出力され、前記センスアンプ回路のプリチャージ信号ＰＲＣＧとなる。
【００３１】
ＳＥＮＲＥＦ信号プルアップ用Ｐ型ＭＯＳトランジスタＭＰ１のゲートへはインバータ回路ＩＮＶ９の出力信号Ｓ２が入力される。前記ＮＯＲゲートＮＯＲ１の出力はＮ型ＭＯＳトランジスタＭＮ１のゲートへ接続される。Ｎ型ＭＯＳトランジスタＭＮ１及びＮＯＲゲートＮＯＲ１は前記センスアンプ回路と等価な回路構成とするために入れており、ＭＮ１のソースとドレインを直接接続した回路構成をとっても特に支障は無い。
【００３２】
メモリトランジスタＭＦ１とＮ型ＭＯＳトランジスタＭＮ５及びメモリトランジスタＭＦ２とＮ型ＭＯＳトランジスタＭＮ８はダミーメモリーセルを構成しており、アドレス信号ＸＡＤ０により何れを使用するかを選択できる構成になっている。前記センスアンプ回路のソースラインを挟んだ２本の対のワードラインの選択と連動している。
【００３３】
Ｐ型ＭＯＳトランジスタＭＰ２、ＭＰ３，ＭＰ４，ＭＰｎと前記センスアンプ回路のＰ型ＭＯＳトランジスタＭＰ１１とによりｎ：１のカレントミラー回路を構成している。基準バイアス発生回路のノードＳＥＮＲＥＦ，ｎ２を通ってダミーメモリーセル回路に流れる電流の１／ｎが前記センスアンプ回路のノードｎ１１に流せる電流となる。
【００３４】
図７はＳＡＥＮＢの周波数に対する消費電流の変化を表す特性図である。図中ＡはＳＡＥＮＢ信号を基準バイアス発生ブロック及びセンスアンプブロックに入力した場合の消費電流を表し、周波数が下がっても基準バイアス発生ブロックで直流電流が流れているために電流が余り減らない。図中ＢはＳＡＡＣＴ信号を基準バイアス発生ブロックに入力した場合の消費電流を表し、基準バイアス発生ブロックを一定時間動作させて止める為、周波数が下がるとデューティー比が大きくなり周波数に比例する。
【００３５】
以上説明のように本発明によれば、基準電位発生回路を動作させる時間を動作周波数が低い場合に一定にすることができるため、周波数が下がった時のデューティー比を大きくすることができ、消費電流を大幅に低減することが可能である。
【００３６】
一方、低速動作時において上記の効果が得られるものの、高速動作時に使用する周波数が高くなるにつれ、微分回路の存在によって動作が不安定となることも考えられる。そこで、ここでは、低速動作時に微分回路により一定時間センスアンプを動作させる信号を用い、高速動作時に、クロックによって発生されるＳＡＥＮＢ信号をそのまま用いる選択回路を付加してある。
【００３７】
図８、図９にその回路構成を、図１０、図１１にその動作タイミングチャートを示す。動作切替えは、いずれもＣＰＵクロック切替信号（ＣＬＫＣＨＧ）、または、高速発振器ＯＮ／ＯＦＦ制御信号（ＯＳＣＣ）のいずれかによって行なわれるものとする。ＣＬＫＣＨＧ、ＯＳＣＣは、ともに、半導体集積装置に内蔵されるレジスタにＣＰＵ（図示せず）によってプログラマブルに設定される値に基づいて制御される信号である。ここでは、高速モードで動作する周波数として４ＭＨｚ、低速モードで動作する周波数として３２．７６８ｋＨｚの２種類が用意されているものとする。
【００３８】
図８に示す回路構成例において、８１は、上述した微分回路であり、クロックにより生成されるＳＡＥＮＢ信号を入力として得、インバータ８２を介してナンドゲート８３の一方の入力端子に供給される。ナンドゲート８３の他方の入力端子にはＳＡＥＮＢ信号が供給されており、ここで論理積演算が行なわれた結果は、インバータ８４を介してナンドゲート８６の一方の入力端子へ供給される。ナンドゲート８６の他方の入力端子には上述した動作モード切替信号となるＣＬＫＣＨＧまたはＯＳＣＣ信号がインバータ８５を介して供給されており、ここで論理積演算が行なわれた結果は、ナンドゲート８８の一方の入力端子に供給される。ナンドゲート８８の他方の入力端子には、上述したＣＬＫＣＨＧ信号またはＯＳＣＣ信号ＳＡＥＮＢ信号とを入力とするナンドゲート８７出力が供給されており、ここで論理和演算が行なわれた結果がＳＡＡＣＴ信号としてセンスアンプへ供給される。
【００３９】
すなわち、ナンドゲート８６、８７、８８は、微分回路８１出力とＳＡＥＮＢ信号を入力とし、ＣＬＫＣＨＧまたはＯＳＣＣを切替信号として、いずれか一方の入力をＳＡＡＣＴ信号としてセンスアンプへ供給する切り替回路として動作する。
【００４０】
図１０に示されるタイミングチャートは、上から順に、ＣＬＫＣＨＧ（ＯＳＣＣ）“ＬＯＷ”、ＳＡＥＮＢ、微分回路８１出力（Ａ）、ナンドゲート８６出力（Ｂ）、ＳＡＡＣＴ、ＣＬＫＣＨＧ（ＯＳＣＣ）“ＨＩＧＨ”、ＳＡＥＮＢ、ＳＡＡＣＴの各信号波形を示す。
【００４１】
図１０に示すタイミングチャートからわかるように、ＣＬＫＣＨＧまたはＯＳＣＣが“ＬＯＷ”のとき、すなわち、低速モードで動作しているときは、図３に示すタイミングチャートと同じ動作を行い、ＣＬＫＣＨＧまたはＯＳＣＣが“ＨＩＧＨ”のとき、すなわち、高速モードで動作しているときは、図４に示すタイミングチャートと同じ動作を行なう。すなわち、図８に示すナンドゲート８６、８７、８８は、微分回路８１出力とＳＡＥＮＢ信号を入力とし、ＣＬＫＣＨＧまたはＯＳＣＣを切替信号として、いずれか一方の入力をＳＡＡＣＴ信号としてセンスアンプへ供給する切替回路として動作する。
【００４２】
図９に示す回路構成において、９１は、上述した微分回路であり、ノアゲート９６出力が入力として供給される。ノアゲート９６には、ＣＬＫＣＨＧまたはＯＳＣＣと、ＳＡＥＮＢがインバータ９５を介して供給されている。
【００４３】
微分回路９１出力は、インバータ９２を介して得られる出力がＳＡＥＮＢと共にナンドゲート９３に供給されており、このナンドゲート９３で論理積演算を行なった結果がインバータ９４を介してＳＡＡＣＴ信号としてセンスアンプへ供給される。
【００４４】
図１１に示されるタイミングチャートは、上から順に、ＣＬＫＣＨＧ（ＯＳＣＣ）“ＬＯＷ”、ＳＡＥＮＢ、微分回路９１入力（Ｃ）、微分回路９１出力（Ｄ）、ＳＡＡＣＴ、ＣＬＫＣＨＧ（ＯＳＣＣ）“ＨＩＧＨ”、ＳＡＥＮＢ、微分回路９１入力（Ｃ）、微分回路９１出力（Ｄ）、ＳＡＡＣＴの各信号波形を示す。図１１に示すタイミングチャートからわかるように、ＣＬＫＣＨＧまたはＯＳＣＣが“ＬＯＷ”のとき、すなわち、低速モードで動作しているときは、図３に示すタイミングチャートと同じ動作を行い、ＣＬＫＣＨＧまたはＯＳＣＣが“ＨＩＧＨ”のとき、すなわち、高速モードで動作しているときは、図４に示すタイミングチャートと同じ動作を行なう。
【００４５】
なお、上述した半導体集積装置は、時計、ゲーム機、携帯電話等の電子機器に搭載され、このことにより、低速動作時には消費電流の大幅な削減が期待でき、また、高速動作時には使用するクロックに同期した高い周波数で動作を可能とする電子機器を提供できる。
【００４６】
以上のべた本発明によれば、基準電位発生回路を動作させる時間を動作周波数が低い場合に一定にすることができるため、周波数が下がった時のデューティー比を大きくすることができ、消費電流を大幅に低減することが可能である。
【００４７】
また、本発明によれば、基準電位をセンスアンプへ供給する時間を動作周波数が低い場合に一定にすることができるため、メモリーセルの書き込みが不十分で直流電流が流れてしまう場合であっても、周波数が下がった場合のセンスアンプアクティブ時間を短くすることができ、消費電流を低減することが可能である。なお、本発明は、特に比較的パワーを要するフラッシュメモリを内蔵する半導体集積装置および同装置を搭載した電子機器に用いて特に顕著な効果が得られる更に、入力信号のパルス幅が長い場合は上記した微分回路出力を用い、入力信号のパルス幅が短い場合は入力信号を用いることによって、メモリの高速動作時における不安定な動作が解消され、低速動作時には消費電流の大幅な削減が期待でき、また、高速動作時には使用するクロックに同期した高い周波数で動作を可能とする半導体集積装置を提供できる。また、本発明は、時計、ゲーム機、携帯電話等の電子機器に搭載することにより低速動作時にバッテリ容量の延命化がはかれるとともに、高速動作時には使用するクロックに同期した高い周波数で動作を可能とする高性能な電子機器を提供できる。
【図面の簡単な説明】
【００４８】
【図１】 本発明による半導体集積装置を示すブロック図である。
【図２】 本発明による微分パルス生成ブロックの回路図である。
【図３】 本発明による半導体集積装置の動作タイミング図である。
【図４】 本発明による半導体集積装置の動作タイミング図である。
【図５】 本発明による半導体集積装置のセンスアンプブロックを示す回路図である。
【図６】 本発明による半導体集積装置の基準バイアス発生ブロックを示す回路図である。
【図７】 本発明による半導体集積装置の特性図である。
【図８】 本発明による微分パルス生成ブロックの他の実施形態を示す回路図である。
【図９】 本発明による微分パルス生成ブロックの更に他の実施形態を示す回路図である。
【図１０】 図８に示す実施形態の動作を示すタイミングチャートである。
【図１１】 図１０に示す実施形態の動作を示すタイミングチャートである。
Claims (9)
- メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置において、
クロック信号に同期した入力信号を入力し、所与のパルス幅の出力信号を出力する微分パルス発生回路を備え、
前記半導体集積回路装置は低速モード及び高速モードの少なくとも 2 つの動作モードを有し、前記低速モードの前記入力信号のパルス幅は前記出力信号の所与のパルス幅より長く、前記高速モードの前記入力信号のパルス幅は前記出力信号の所与のパルス幅より短く、
前記低速モードの場合は前記出力信号により前記基準電位発生回路を活性化し、前記高速モードの場合は前記入力信号によって前記基準電位発生回路を活性化することを特徴とする半導体集積装置。 - 疑似メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置において、
遅延回路とゲート回路からなる微分パルス発生回路により、クロック信号に同期した入力信号を入力として所与のパルス幅の出力信号を発生し、
前記半導体集積回路装置は低速モード及び高速モードの少なくとも 2 つの動作モードを有し、前記低速モードの前記入力信号のパルス幅は前記出力信号の所与のパルス幅より長く、前記高速モードの前記入力信号のパルス幅は前記出力信号の所与のパルス幅より短く、
前記低速モードの場合は前記出力信号により前記基準電位発生回路を活性化し、前記高速モードの場合は前記入力信号によって前記基準電位発生回路を活性化することを特徴とする半導体集積装置。 - 前記メモリーセルは、不揮発性メモリで構成されることを特徴とする請求項１に記載の半導体集積装置。
- 前記疑似メモリーセルは、不揮発性メモリで構成されることを特徴とする請求項２に記載の半導体集積装置。
- 疑似メモリーセルを使用した基準電位発生回路及び前記基準電位発生回路が発生する基準電位を入力して動作するセンスアンプを内蔵する半導体集積装置において、
クロック信号に同期した入力信号を入力し、微分パルス発生回路により出力される基準電位発生回路イネーブル信号が能動の場合のみ前記センスアンプに基準電位を供給し、
前記半導体集積回路装置は低速モード及び高速モードの少なくとも 2 つの動作モードを有し、前記低速モードの前記入力信号のパルス幅は前記出力信号の所与のパルス幅より長く、前記高速モードの前記入力信号のパルス幅は前記出力信号の所与のパルス幅より短く、
前記低速モードの場合は前記出力信号により前記基準電位発生回路を活性化し、前記高速モードの場合は前記入力信号によって前記基準電位発生回路を活性化することを特徴とする半導体集積装置。 - 前記疑似メモリーセルは、不揮発性メモリで構成されることを特徴とする請求項５に記載の半導体集積装置。
- 前記少なくとも２つの動作モードのクロック周波数は、装置に内蔵されたレジスタにプログラマブルに設定されるクロック切り替え信号によって決まることを特徴とする請求項５に記載の半導体集積装置。
- 前記少なくとも２つの動作モードのクロック周波数は、装置に内蔵されたレジスタにプログラマブルに設定される発振器の選択信号によって決まることを特徴とする請求項５に記載の半導体集積装置。
- メモリーセルを使用した基準電位発生回路を内蔵する半導体集積装置を搭載した電子機器において、
クロック信号に同期した入力信号を入力し、所与のパルス幅の出力信号を出力する微分パルス発生回路を備え、
前記電子機器は低速モード及び高速モードの少なくとも 2 つの動作モードを有し、前記低速モードの前記入力信号のパルス幅は前記出力信号の所与のパルス幅より長く、前記高速モードの前記入力信号のパルス幅は前記出力信号の所与のパルス幅より短く、
前記低速モードの場合は前記出力信号により前記基準電位発生回路を活性化し、前記高速モードの場合は前記入力信号によって前記基準電位発生回路を活性化することを特徴とする電子機器。
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