JP3840845B2 - 半導体集積装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体基板上に構成されたセンスアンプ回路を内蔵する半導体集積装置に関する。
【0002】
【従来の技術】
従来、フラッシュメモリ等の不揮発性メモリのセンスアンプには特開平8−63984に開示されている様なシングルエンド型のセンスアンプが知られていた。
【0003】
【発明が解決しようとする課題】
上記の従来の技術においては、上記構成をとっていた為、メモリセルトランジスタと負荷トランジスタとの間で直流電流が流れてしまい、消費電流が多くなってしまうという課題を有していた。
【0004】
【課題を解決するための手段】
本発明は、上記の課題を鑑みてなされたものであり、その目的とするところはセンスアンプ回路を内蔵する半導体集積装置において、消費電力を低減することにある。
【0005】
上記目的を達成すべく、本発明の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のN型MOSトランジスタを含み、前記第一のN型MOSトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のP型MOSトランジスタ及び前記第一のP型MOSトランジスタと直列に接続されるとともに前記反転アンプの出力がゲート入力される第二のP型MOSトランジスタと、
前記第一及び第二のP型MOSトランジスタと並列に接続される第三のP型MOSトランジスタと、
プリチャージの際に接地電位への電流経路を遮断する第二のN型MOSトランジスタとを有することを特徴とする。
【0006】
また、上記半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする。
【0007】
本発明の半導体集積装置によれば、メモリ素子からの読み出し動作に必要なプリチャージ動作時の直流電流をN型MOSトランジスタにより遮断することができ、またメモリセルの読み出し時の直流電流をP型MOSトランジスタにより遮断する事ができる。さらに読み出し動作時には読み出し終了と共に直流電流の遮断が行われ、電流が流れる時間は一定となり、動作周波数が下がれば、従来センスアンプをアクティブにしている間中流れていた直流電流を大幅に低減でき、消費電流を大幅に低減することが可能となる。
【0008】
また、本発明の第2の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のN型MOSトランジスタを含み、前記第一のN型MOSトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のP型MOSトランジスタ及び前記第一のP型MOSトランジスタと直列に接続されるとともに前記反転アンプの出力がゲート入力される第二のP型MOSトランジスタと、
前記第一及び第二のP型MOSトランジスタと並列に接続される第三のP型MOSトランジスタと、
プリチャージの際に接地電位への電流経路を遮断する第二のN型MOSトランジスタとを有することを特徴とする。
【0009】
また、上記半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする。
【0010】
本発明の半導体集積装置によれば、メモリ素子からの読み出し動作時の直流電流をP型MOSトランジスタにより遮断することができ、読み出し動作時には読み出し終了と共に直流電流の遮断が行われ、電流が流れる時間は一定となり、動作周波数が下がれば、従来センスアンプをアクティブにしている間中流れていた直流電流を大幅に低減でき、消費電流を大幅に低減することが可能となる。
【0011】
本発明の第3の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のN型MOSトランジスタを含み前記第一のN型MOSトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
前記第一のN型MOSトランジスタのソースに直列に接続されるとともにそのソースが接地線へ接続される第二のN型MOSトランジスタと、
プリチャージのための第一のP型MOSトランジスタとを有してなり、
前記第一のP型MOSトランジスタのゲート入力信号と同一の信号を前記第二のN型MOSトランジスタのゲートに入力することを特徴とする。
【0012】
また、上記半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする。
【0013】
本発明の半導体集積装置によれば、メモリ素子からの読み出し動作に必要なプリチャージ動作時の直流電流をN型MOSトランジスタにより遮断することができ、消費電流の大幅な低減が可能となる。
【0014】
また、本発明の第4の半導体集積装置は、メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のN型MOSトランジスタを含み前記第一のN型MOSトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のP型MOSトランジスタ及び、前記第一のP型MOSトランジスタと並列に接続されたプリチャージのための第二のP型MOSトランジスタと、
前記第一のN型MOSトランジスタのソースに直列に接続された第二のN型MOSトランジスタとを有してなり、
前記第二のN型MOSトランジスタのソースが接地線へ接続され、前記第二のP型MOSトランジスタのゲート入力信号と同一の信号を前記第二のN型MOSトランジスタのゲートに入力することを特徴とする。
【0015】
また、上記半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする。
【0016】
本発明の半導体集積装置によれば、メモリ素子からの読み出し動作に必要なプリチャージ動作時の直流電流をN型MOSトランジスタにより遮断することができ、消費電流の大幅な低減が可能となる。
【0017】
【発明の実施の形態】
以下本発明における実施の形態を図を用いて説明する。
【0018】
(第1の実施形態)
図1は本発明による半導体集積装置のセンスアンプ回路の回路図である。本センスアンプ回路は、基準電流発生回路の出力信号SENREFをゲート入力とするソースを電源に接続したP型MOSトランジスタMP11、前記MP11に直列に接続されるP型MOSトランジスタMP12、プリチャージ信号PRCGをゲート入力とするP型MOSトランジスタMP13、前記MP12及びMP13が接続されたノードn11を入力とするインバータ回路INV11、INV11の出力SOUTをゲート入力とするN型MOSトランジスタMN11、プリチャージ信号PRCGをゲート入力としソースを接地線VSSへ接続したプリチャージの際のVSSへの経路を遮断するためのN型MOSトランジスタMN12により構成されている。
【0019】
ここで、インバータ回路INV11及びN型MOSトランジスタMN11により反転アンプを構成している。プリチャージ信号PRCGが”L”レベルとなるとMP13がONしMN12がOFFし、ノードn11をVDD電位まで上昇させる。
【0020】
センスアンプ回路とIOノードIO1はN型MOSトランジスタMN13により分離されている。MN13はプリチャージの際にIOノード及びビットラインBL1,BL2,BLnの電位が上昇し過ぎるのを防いでいる。前記N型MOSトランジスタMN13のゲートにはNORゲートNOR11の出力が接続される。前記NORゲートNOR11へはイネーブル信号S1(アクティブ”L”)及びIOノードIO1が接続されている。
【0021】
ビットラインBL1,BL2,BLnには不揮発性メモリトランジスタMF11〜MF16,MF17〜MF22,MF23〜MF28がそれぞれ接続され、各メモリトランジスタはワードライン2本の間にソースライン1本が配置され、各ビットラインへ並列に接続されている。アドレス信号が入力されると、アドレス信号により指定されるWL1からWLnの何れかのワードラインが1本選択される。同様にビットライン選択信号YSEL1からYSELnの1本が選択される事により、メモリトランジスタMF1〜MF28の何れか一つが選択される。
【0022】
前記選択されたメモリトランジスタが消去状態の場合は、電源VDDが5Vの場合120μA程度の電流をドレイン=ビットラインから接地線VSSへ流す能力を有している。一方プログラム状態の場合は、電源VDDが5Vの場合であっても流せる電流がほぼゼロである。
【0023】
図2は基準電流発生回路の一例を示す回路図である。信号SAACTはセンスアンプ及び基準電流発生回路をイネーブルにする信号で、インバータ回路INV8へ入力される。インバータ回路INV8の出力信号S1はNORゲートNOR1へ入力され併せて、前記センスアンプ回路のNORゲートNOR11へも入力される。更にS1信号はインバータ回路INV9,INV1,INV2,INV3,INV4で構成される遅延回路へも入力されインバータ回路INV4の出力信号PRCGとして出力され、前記センスアンプ回路のプリチャージ信号PRCGとなる。
【0024】
SENREF信号プルアップ用P型MOSトランジスタMP1のゲートへはインバータ回路INV9の出力信号S2が入力される。前記NORゲートNOR1の出力はN型MOSトランジスタMN1のゲートへ接続される。N型MOSトランジスタMN1及びNORゲートNOR1は前記センスアンプ回路と等価な回路構成とするために入れており、MN1のソースとドレインを直接接続した回路構成をとっても特に支障は無い。
【0025】
メモリトランジスタMF1とN型MOSトランジスタMN5及びメモリトランジスタMF2とN型MOSトランジスタMN8はダミーメモリセルを構成しており、アドレス信号XAD0により何れを使用するかを選択できる構成になっている。前記センスアンプ回路のソースラインを挟んだ2本の対のワードラインの選択と連動している。
【0026】
P型MOSトランジスタMP2、MP3,MP4,MPnと前記センスアンプ回路のP型MOSトランジスタMP11とによりn:1のカレントミラー回路を構成している。基準電圧発生回路のノードSENREF,n2を通ってダミーメモリセル回路に流れる電流の1/nが前記センスアンプ回路のノードn11に流せる電流となる。
【0027】
図3(a)(b)は本発明による半導体集積装置のセンスアンプ回路のメモリトランジスタが消去状態にある場合のタイミング図である。S1はセンスアンプのイネーブル信号SAACTの反転信号でアクティブ”L”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号YSEL1〜YSELn及びワードラインWL1〜WLnのそれぞれ1本がアクティブとなり、メモリトランジスタMF1〜MF28の内の1つが選択される。次にセンスアンプイネーブル信号S1が”L”となり、遅延回路で決まる遅延時間経過後プリチャージ信号PRCGが”L”となり、ノードn11、IO、ビットラインがP型MOSトランジスタMP13によりプリチャージされる。プリチャージ信号PRCGが”L”レベルとなると、N型MOSトランジスタMN12がOFFしプリチャージの電流が反転アンプに流れるのを防止する。選択されたメモリトランジスタが消去状態であるためプリチャージの電荷を放電するので、プリチャージ用P型MOSトランジスタMP13の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。IOノードIO1の電位が上昇すると、NORゲートNOR11の出力電圧は低下し、N型MOSトランジスタMN13の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードn11はプリチャージ信号PRCGが”L”の期間プリチャージされるため、IOノードIO1及びビットラインより電位が上昇しほぼVDDレベルまで上がる。
【0028】
プリチャージ信号PRCGが”H”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線VSSへ流れビットラインの電位が低下し、NORゲートNOR11の出力はVDDレベルまで上昇しN型MOSトランジスタMN13の駆動力も上昇し、ノードn11の電位も引き下げられる。前記ノード11の電位がさがるとインバータ回路INV11の出力SOUTの電位が上昇し、N型MOSトランジスタMN11の電流駆動能力が上昇し、IOノードIO1及びビットラインの電荷をメモリトランジスタと共に放電するためノードn11,IO及びビットラインはVSSレベルまで電位がより早く低下する。この際リファレンス信号SENREFによって決まるP型MOSトランジスタMP11及びMP12の直列トランジスタを通過する電流以上にメモリトランジスタ並びにN型MOSトランジスタMN11及びMN12の直列トランジスタが電流を流せるためノードn11,IO及びビットラインはVSSレベルまで電位が低下する。ノードn11の電位が低下するとインバータ回路INV11の出力SOUTの電位は上昇し、VDDレベルとなり、”H”レベルが読み出される。SOUTが”H”レベルとなるとP型MOSトランジスタMP12はOFFし、メモリトランジスタへ流れる電流を遮断する。従ってセンスアンプの出力データが確定した時点でP型MOSトランジスタMP12はOFFし、自動的に直流電流が遮断される。この際、センスアンプのイネーブル信号SAACTはアクティブのままである。
【0029】
図4(a)(b)は本発明による半導体集積装置のセンスアンプ回路のメモリトランジスタがプログラム状態にある場合のタイミング図である。消去状態の場合と同様に、ビットライン選択信号YSEL1〜YSELn及びワードラインWL1〜WLnのそれぞれ1本がアクティブとなり、メモリトランジスタMF1〜MF28の内の1つが選択される。次にセンスアンプイネーブル信号S1が”L”となり、遅延回路で決まる遅延時間経過後プリチャージ信号PRCGが”L”となり、ノードn11、IO、ビットラインがP型MOSトランジスタMP13によりプリチャージされる。プリチャージ信号PRCGが”L”レベルとなると、N型MOSトランジスタMN12がOFFしプリチャージの電流が反転アンプに流れるのを防止する。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。NORゲートNOR11の出力電圧は低下したままの状態にありN型MOSトランジスタMN13の電流駆動能力は低下したままの状態である。又ノードn11も”H”レベルを維持し、反転アンプINV11の出力SOUTはVSSレベルのままとなり、N型MOSトランジスタMN11もOFFし、直流電流は何処にも流れない。
【0030】
(第2の実施形態)
図5は本発明による半導体集積装置のセンスアンプ回路の他の実施形態を示す回路図である。本センスアンプ回路は、基準電流発生回路の出力信号SENREFをゲート入力とするソースを電源に接続したP型MOSトランジスタMP21、前記MP21に直列に接続されるP型MOSトランジスタMP22、プリチャージ信号PRCGをゲート入力とするP型MOSトランジスタMP23、前記MP22及びMP23が接続されたノードn21を入力とするインバータ回路INV21より構成され、前記インバータ回路INV21の出力SOUTは前記P型MOSトランジスタMP22のゲートへ入力される。IOノード及びビットラインは図1に示した構成と同一である。
【0031】
S1はセンスアンプのイネーブル信号SAACTの反転信号でアクティブ”L”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号YSEL1〜YSELn及びワードラインWL1〜WLnのそれぞれ1本がアクティブとなり、メモリトランジスタMF31〜MF48の内の1つが選択される。次にセンスアンプイネーブル信号S1が”L”となり、遅延回路で決まる遅延時間経過後プリチャージ信号PRCGが”L”となり、ノードn21、IO11、ビットラインがP型MOSトランジスタMP23によりプリチャージされる。選択されたメモリトランジスタが消去状態である場合プリチャージの電荷を放電するので、プリチャージ用P型MOSトランジスタMP23の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。IOノードIO11の電位が上昇すると、NORゲートNOR21の出力電圧は低下し、N型MOSトランジスタMN23の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードn21はプリチャージ信号PRCGが”L”の期間プリチャージされるため、IOノードIO11及びビットラインより電位が上昇しほぼVDDレベルまで上がる。
【0032】
次にプリチャージ信号PRCGが”H”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線VSSへ流れビットラインの電位が低下し、NORゲートNOR21の出力はVDDレベルまで上昇しN型MOSトランジスタMN23の駆動力も上昇し、ノードn21の電位も引き下げられる。この際リファレンス信号SENREFによって決まるP型MOSトランジスタMP21及びMP22の直列トランジスタを通過する電流以上にメモリトランジスタが電流を流せるためノードn21,IO及びビットラインはVSSレベルまで電位が低下する。ノードn21の電位が低下するとインバータ回路INV21の出力SOUTの電位は上昇し、VDDレベルとなり、”H”レベルが読み出される。SOUTが”H”レベルとなるとP型MOSトランジスタMP22はOFFし、メモリトランジスタへ流れる電流を遮断する。従ってセンスアンプの出力データが確定した時点でP型MOSトランジスタMP22はOFFし、自動的に直流電流が遮断される。この際、センスアンプのイネーブル信号SAACTはアクティブのままである。
【0033】
また選択されたメモリトランジスタがプログラム状態にある場合も消去状態の場合と同様に、ビットライン選択信号YSEL1〜YSELn及びワードラインWL1〜WLnのそれぞれ1本がアクティブとなり、メモリトランジスタMF31〜MF48の内の1つが選択される。次にセンスアンプイネーブル信号S1が”L”となり、遅延回路で決まる遅延時間経過後プリチャージ信号PRCGが”L”となり、ノードn21、IO11、ビットラインがP型MOSトランジスタMP23によりプリチャージされる。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。NORゲートNOR21の出力電圧は低下したままの状態にありN型MOSトランジスタMN23の電流駆動能力は低下したままの状態である。又ノードn21も”H”レベルを維持し、反転アンプINV21の出力SOUTはVSSレベルのままとなる。
【0034】
(第3の実施形態)
図6は本発明による半導体集積装置のセンスアンプ回路の他の実施形態を示す回路図である。本センスアンプ回路は、プリチャージ信号PRCGをゲート入力とするプリチャージ用P型MOSトランジスタMP33、前記MP33が接続されたノードn31を入力とするインバータ回路INV31、INV31の出力SOUTをゲート入力とするN型MOSトランジスタMN31、プリチャージ信号PRCGをゲート入力としソースを接地線VSSへ接続したプリチャージの際のVSSへの経路を遮断するためのN型MOSトランジスタMN32により構成されている。前記インバータ回路INV11及びN型MOSトランジスタMN11により反転アンプを構成している。IOノード及びビットラインは図1に示した構成と同一である。
【0035】
S1はセンスアンプのイネーブル信号SAACTの反転信号でアクティブ”L”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号YSEL1〜YSELn及びワードラインWL1〜WLnのそれぞれ1本がアクティブとなり、メモリトランジスタMF51〜MF68の内の1つが選択される。次にセンスアンプイネーブル信号S1が”L”となり、遅延回路で決まる遅延時間経過後プリチャージ信号PRCGが”L”となり、ノードn31、IO21、ビットラインがP型MOSトランジスタMP33によりプリチャージされる。選択されたメモリトランジスタが消去状態である場合プリチャージの電荷を放電するので、プリチャージ用P型MOSトランジスタMP33の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。IOノードIO21の電位が上昇すると、NORゲートNOR31の出力電圧は低下し、N型MOSトランジスタMN33の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードn31はプリチャージ信号PRCGが”L”の期間プリチャージされるため、IOノードIO21及びビットラインより電位が上昇しほぼVDDレベルまで上がる。
【0036】
次にプリチャージ信号PRCGが”H”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線VSSへ流れビットラインの電位が低下し、NORゲートNOR21の出力はVDDレベルまで上昇しN型MOSトランジスタMN23の駆動力も上昇し、ノードn31の電位も引き下げられる。前記ノード31の電位がさがるとインバータ回路INV31の出力SOUTの電位が上昇し、N型MOSトランジスタMN31の電流駆動能力が上昇し、IOノードIO21及びビットラインの電荷をメモリトランジスタと共に放電するためノードn31,IO及びビットラインはVSSレベルまで電位がより早く低下する。ノードn31の電位が低下するとインバータ回路INV31の出力SOUTの電位は上昇し、VDDレベルとなり、”H”レベルが読み出される。
【0037】
また選択されたメモリトランジスタがプログラム状態にある場合も消去状態の場合と同様に、ビットライン選択信号YSEL1〜YSELn及びワードラインWL1〜WLnのそれぞれ1本がアクティブとなり、メモリトランジスタMF51〜MF68の内の1つが選択される。次にセンスアンプイネーブル信号S1が”L”となり、遅延回路で決まる遅延時間経過後プリチャージ信号PRCGが”L”となり、ノードn31、IO21、ビットラインがP型MOSトランジスタMP33によりプリチャージされる。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。NORゲートNOR31の出力電圧は低下したままの状態にありN型MOSトランジスタMN33の電流駆動能力は低下したままの状態である。又ノードn31も”H”レベルを維持し、反転アンプINV31の出力SOUTはVSSレベルのままとなる。
【0038】
(第4の実施形態)
図7は本発明による半導体集積装置のセンスアンプ回路の他の実施形態を示す回路図である。本センスアンプ回路は、基準電流発生回路の出力信号SENREFをゲート入力とするソースを電源に接続したP型MOSトランジスタMP41、プリチャージ信号PRCGをゲート入力とするP型MOSトランジスタMP43、前記MP41及びMP43が接続されたノードn41を入力とするインバータ回路INV41、前記インバータ回路INV41の出力SOUTをゲート入力とするN型MOSトランジスタMN41、プリチャージ信号PRCGをゲート入力としソースを接地線VSSへ接続したプリチャージの際のVSSへの経路を遮断するためのN型MOSトランジスタMN42より構成されている。IOノード及びビットラインは図1に示した構成と同一である。
【0039】
S1はセンスアンプのイネーブル信号SAACTの反転信号でアクティブ”L”の信号である。センスアンプをアクティブにするのに先立って、ビットライン選択信号YSEL1〜YSELn及びワードラインWL1〜WLnのそれぞれ1本がアクティブとなり、メモリトランジスタMF71〜MF88の内の1つが選択される。次にセンスアンプイネーブル信号S1が”L”となり、遅延回路で決まる遅延時間経過後プリチャージ信号PRCGが”L”となり、ノードn41、IO31、ビットラインがP型MOSトランジスタMP43によりプリチャージされる。選択されたメモリトランジスタが消去状態である場合プリチャージの電荷を放電するので、プリチャージ用P型MOSトランジスタMP43の電流駆動能力は、メモリトランジスタより十分大きくする必要が有る。IOノードIO31の電位が上昇すると、NORゲートNOR41の出力電圧は低下し、N型MOSトランジスタMN43の駆動能力も併せて低下し、ビットラインに対するプリチャージが終了する。ノードn41はプリチャージ信号PRCGが”L”の期間プリチャージされるため、IOノードIO31及びビットラインより電位が上昇しほぼVDDレベルまで上がる。
【0040】
次にプリチャージ信号PRCGが”H”レベルとなりプリチャージが終了すると、選択されたメモリトランジスタが消去状態のため、ビットラインに蓄えられた電荷は接地線VSSへ流れビットラインの電位が低下し、NORゲートNOR41の出力はVDDレベルまで上昇しN型MOSトランジスタMN43の駆動力も上昇し、ノードn41の電位も引き下げられる。この際リファレンス信号SENREFによって決まるP型MOSトランジスタMP41を通過する電流以上にメモリトランジスタが電流を流せるためノードn41,IO及びビットラインはVSSレベルまで電位が低下する。ノードn41の電位が低下するとインバータ回路INV41の出力SOUTの電位は上昇し、N型MOSトランジスタMN41の電流駆動能力が上昇し、IOノードIO31及びビットラインの電荷をメモリトランジスタと共に放電するためノードn41,IO及びビットラインはVSSレベルまで電位がより早く低下する。この際リファレンス信号SENREFによって決まるP型MOSトランジスタMP41を通過する電流以上にメモリトランジスタ並びにN型MOSトランジスタMN41及びMN42の直列トランジスタが電流を流せるためノードn41,IO及びビットラインはVSSレベルまで電位が低下する。ノードn41の電位が低下するとインバータ回路INV41の出力SOUTの電位は上昇し、VDDレベルとなり、”H”レベルが読み出される。
【0041】
また選択されたメモリトランジスタがプログラム状態にある場合も消去状態の場合と同様に、ビットライン選択信号YSEL1〜YSELn及びワードラインWL1〜WLnのそれぞれ1本がアクティブとなり、メモリトランジスタMF71〜MF88の内の1つが選択される。次にセンスアンプイネーブル信号S1が”L”となり、遅延回路で決まる遅延時間経過後プリチャージ信号PRCGが”L”となり、ノードn41、IO31、ビットラインがP型MOSトランジスタMP43によりプリチャージされる。選択されたメモリトランジスタがプログラム状態にあるためビットラインに蓄えられた電荷は放電されない。NORゲートNOR41の出力電圧は低下したままの状態にありN型MOSトランジスタMN43の電流駆動能力は低下したままの状態である。又ノードn41も”H”レベルを維持し、反転アンプINV41の出力SOUTはVSSレベルのままとなる。
【図面の簡単な説明】
【図1】本発明による半導体集積装置のセンスアンプ回路を示す回路図である。
【図2】本発明による基準電流発生回路の回路図である。
【図3】本発明による半導体集積装置のセンスアンプの動作タイミング図である。
【図4】本発明による半導体集積装置のセンスアンプの動作タイミング図である。
【図5】本発明による半導体集積装置のセンスアンプ回路を示す回路図である。
【図6】本発明による半導体集積装置のセンスアンプ回路を示す回路図である。
【図7】本発明による半導体集積装置のセンスアンプ回路を示す回路図である。
【符号の説明】
MP1〜MPn P型MOSトランジスタ
MP11〜MP13 P型MOSトランジスタ
MP21〜MP23 P型MOSトランジスタ
MP33 P型MOSトランジスタ
MP41 P型MOSトランジスタ
MP43 P型MOSトランジスタ
MN1〜MN1n N型MOSトランジスタ
MN23〜MN2n N型MOSトランジスタ
MN31〜MN3n N型MOSトランジスタ
MN41〜MN4n N型MOSトランジスタ
NOR1 NORゲート回路
NOR11 NORゲート回路
NOR21 NORゲート回路
NOR31 NORゲート回路
NOR41 NORゲート回路
NAND1 NANDゲート回路
NAND2 NANDゲート回路
NAND3 NANDゲート回路
INV1〜INV11 インバータ回路
INV21 インバータ回路
INV31 インバータ回路
INV41 インバータ回路
MF1 メモリトランジスタ
MF2 メモリトランジスタ
MF11〜MF28 メモリトランジスタ
MF31〜MF48 メモリトランジスタ
MF51〜MF68 メモリトランジスタ
MF71〜MF88 メモリトランジスタ
IO1 IOノード
IO11 IOノード
IO21 IOノード
IO31 IOノード
BL1〜BLn ビットラインノード
BL11〜BL1n ビットラインノード
BL21〜BL2n ビットラインノード
BL31〜BL3n ビットラインノード
WL1〜WLn ワードラインノード
SL1〜SLn/2 ソースラインノード
YSEL1〜YSELn ビットライン選択信号
SAACT センスアンプイネーブル信号
PRCG プリチャージ信号
SENREF 基準電流信号
SOUT センスアンプ出力信号
Claims (6)
- メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のP型MOSトランジスタ及び前記第一のP型MOSトランジスタと直列に接続された第二のP型MOSトランジスタと、
前記第一及び第二のP型MOSトランジスタと並列に接続されたプリチャージのための第三のP型MOSトランジスタと、
前記第二及び第三のP型MOSトランジスタのドレインが入力されるインバータ回路とを有してなり、
前記インバータ回路の出力を前記第二のP型MOSトランジスタのゲート入力とすることを特徴とする半導体集積装置。 - 請求項1記載の半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする半導体集積装置。
- メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のN型MOSトランジスタを含み前記第一のN型MOSトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
前記第一のN型MOSトランジスタのソースに直列に接続されるとともにそのソースが接地線へ接続される第二のN型MOSトランジスタと、
プリチャージのための第一のP型MOSトランジスタとを有してなり、
前記第一のP型MOSトランジスタのゲート入力信号と同一の信号を前記第二のN型MOSトランジスタのゲートに入力することを特徴とする半導体集積装置。 - 請求項3記載の半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする半導体集積装置。
- メモリ素子並びにセンスアンプ回路を内蔵する半導体集積装置において、
インバータ回路並びに前記インバータ回路の出力信号をゲート入力とする第一のN型MOSトランジスタを含み前記第一のN型MOSトランジスタのドレインが前記インバータ回路の入力に接続されて構成される反転アンプと、
基準電流発生手段と、
前記基準電流発生手段の信号が入力される第一のP型MOSトランジスタ及び、前記第一のP型MOSトランジスタと並列に接続されたプリチャージのための第二のP型MOSトランジスタと、
前記第一のN型MOSトランジスタのソースに直列に接続された第二のN型MOSトランジスタとを有してなり、
前記第二のN型MOSトランジスタのソースが接地線へ接続され、前記第二のP型MOSトランジスタのゲート入力信号と同一の信号を前記第二のN型MOSトランジスタのゲートに入力することを特徴とする半導体集積装置。 - 請求項5記載の半導体集積装置において、メモリ素子が不揮発性メモリで構成されることを特徴とする半導体集積装置。
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