JP3283531B2

JP3283531B2 - 高電圧発生器を備えたフラッシュメモリのための高電圧ｎｍｏｓパスゲート

Info

Publication number: JP3283531B2
Application number: JP53766498A
Authority: JP
Inventors: ビン・クワン・ラ; ポウ・リン・チェン; シェイン・ハルマー; 祥一河村; マイケル・シンチェ・チャン; ヴィンセント・シー・ルン; 勝矢野
Original assignee: Fujitsu Ltd; Advanced Micro Devices Inc
Current assignee: Fujitsu Ltd; Advanced Micro Devices Inc
Priority date: 1997-02-28
Filing date: 1998-02-05
Publication date: 2002-05-20
Anticipated expiration: 2018-02-05
Also published as: US5852576A; EP0963587A1; DE69803163D1; EP0963587B1; DE69803163T2; WO1998038646A1; KR20000075834A; JP2000511327A

Description

【発明の詳細な説明】関連する米国出願のデータ本出願は、1997年２月28日に出願された同時係属中の
米国特許出願08/808,237号の一部継続出願である。

発明の背景 1.発明の分野本発明は、低電圧の正の電源から高電圧を内部で発生
する集積回路における高電圧パスゲートの分野に関し、
また高電圧パスゲートを有するフラッシュメモリに関す
る。特に、本発明は高電圧パスゲートをNMOS形態で実現
する技術に関し、またNMOS高電圧パスゲートを用いたフ
ラッシュ型不揮発性メモリデバイスのプログラミング及
び消去に関する。

2.関連技術の説明フラッシュメモリ集積回路ではプログラミングに供す
る高電圧がチップ上で生成される。かかる高電圧（約20
V）は最大供給電圧（約3V）よりもはるかに高く、通
常、大きなチャージポンプによって生成される。かかる
チャージポンプは電力と回路面積を必要とするため、高
電圧発生器によって駆動される全てのキャパシタ容量を
最小にすることが望ましい。

大抵のCMOS集積回路では、高い供給電圧を通過させる
のにPMOSトランジスタが使用され、低い供給電圧を通過
させるのにNMOSトランジスタが使用される。例えば、PM
OSトランジスタはプルアップ回路を実現するのに使用さ
れ、NMOSトランジスタはプルダウン回路を実現するのに
使用される。しかし、CMOS集積回路内のPMOSトランジス
タのサブ回路は、同じか又はより高い高電圧にバイアス
しなければならないＮ型ウエル内で、電気的に分離して
いなければならない。これはPMOSトランジスタのＰ型ド
レイン／ソース領域とＮ型ウエルによって形成されるP/
N接合が順方向にバイアスされないことを保証するため
である。PMOSトランジスタを高電圧サブ回路内で使用す
れば、これらのＮ型分離用ウエルは、駆動すべきオンチ
ップ高電圧発生器にとって許容できない大容量を形成す
る。それゆえ、オンチップ高電圧発生器から供給を受け
る高電圧サブ回路では、通常、PMOSトランジスタよりも
NMOSトランジスタを使用する方が好ましい。

しかしながら、NMOSトランジスタにより通過させるこ
とができる電圧はトランジスタのしきい電圧Vtによって
制限される。NMOSトランジスタのゲートにゲート電圧Vg
が印加される時、ソースからドレインに通過させること
ができる最大電圧はVg−Vtである。電圧発生器が最大電
圧Vpp（約20V）を発生するなら、その高電圧を通過さ
せ、もしくはスイッチングするトランジスタはしきい電
圧降下を起こさずにVppを通過させることが望ましい。
言い換えると、パストランジスタは、Vpp−VtではなくV
ppを通過させなければならない。それ故、NMOSデバイス
に高電圧Vppを通過させるためには、そのゲートは少な
くともしきい電圧Vt1つ分だけ高い電圧に昇圧しなけれ
ばならず、従って、NMOSパストランジスタのゲートには
Vpp＋Vtを印加しなければならない。

図１には高電圧Vppを通過させるのに使用されている
従来の回路が例示される。図１に例示されるような種類
の回路は、NANDフラッシュメモリの用途上、特に行デコ
ードや高電圧マルチプレクサのようなデコード回路にと
って、非常に重要である。しかし図１の回路には、いく
つかの主だった欠点がある。

第１の欠点は、供給電圧Vccが減少するに従いこの回
路の性能が劣化することである。この回路はさらに、供
給電圧VccがトランジスタM2及びM3の各しきい電圧VtM2
及びVtM3の和未満になると、作動不能になる。Vppを出
力端OUTまで通過させるためには、ノードＢ（M3のゲー
トに接続しているもの）はVpp＋VtM3に昇圧しなければ
ならない。ノードＢをVpp＋VtM3に昇圧するためには、
ノードＡはVpp＋VtM3＋VtM2に昇圧しなければならな
い。供給電圧Vccが3V近傍で、基板効果のためにしきい
電圧が1.5V以上である時、図１の回路は適切に機能しな
い。

ノードＡをVpp＋VtM3＋VtM2に昇圧するためには、以
下の不等式が成り立たなければならない。

Vcc≧VtM2＋VtM3 この事実を例示するために以下の例を考えよう。発振
器の入力が0Vである場合にノードＡをVppに昇圧すれば
発振器が高電圧Vccになる時、キャパシタＣにかかる電
圧は瞬時的に変化し得ないのでノードＡの電圧は結合し
てVpp＋Vccになる。ここではノードＡ及びＢの寄生容量
を無視するが、本発明についてはこれらの容量を考慮し
なければならない。トランジスタM2はノードＢをVpp＋V
cc−VtM2にする。次いでトランジスタM3によって通過さ
れた出力OUTは、VppとVpp＋Vcc−VtM2−VtM3のうちの低
い方の電圧となる。もしノードＢの電圧がVppよりもVtM
3だけ高いなら、出力端OUTにおける電圧はVppに昇圧さ
れる。Vcc≧VtM2＋VtM3でない限り、トランジスタM3は
飽和し、出力OUTはVppよりも低くなる。

トランジスタM1は、ノードＢに供給されるべき電荷を
与えると共に、ノードＡの電圧を調整する。デコード入
力DECODEがVccである時、トランジスタM4は遮断されて
おり、昇圧回路が作動して出力OUTがVppにまで駆動され
る。しかし、デコード入力DECODEがグランドレベルにあ
る時、トランジスタM4がノードＢをグランド電位に保持
し、従って、出力OUTが駆動されないようトランジスタM
3を遮断する。

図１に示す回路が3V以下の低い供給電圧Vccで機能す
るためには、トランジスタM2及びM3が非常に低いしきい
電圧VtM2及びVtM3を有していなければならない。しかし
トランジスタのしきい電圧を低下させる種々の方法は、
すべて、トランジスタがオフである時にソースからドレ
インへの大きな漏れ電流をひき起こす。

通常、図１の高電圧パスゲートはプログラミング動作
においてメモリアレイのワード線を駆動するのに使用さ
れる。メモリアレイは数千個のワード線を有することが
ある。しばしば１ワード線のみをプログラムし、他の全
てのワード線をプログラムしないでおく。その場合、そ
の１ワード線のみがVppに昇圧され、他の全てのワード
線はVppに昇圧されない。もしトランジスタM3を低しき
い値のデバイスとし、各ワード線に対して一回反復され
るなら、プログラムしなかったワード線全てに生じる漏
れ電流の和は非常に高くなる。従って、高電圧チャージ
ポンプに高い電流要求を課すことになると共に、大量の
電力を浪費することになる。

さらに、ノードＢを高電圧から放電させるために、ト
ランジスタM4はそのドレイン−ソース間電圧が約20Vで
ある時にオンしていなければならない。いくつかの技術
では、トランジスタM4のドレイン電圧が高すぎると、M4
をオンさせた時に「ホットスイッチング」が生じる。ド
レインに約7Vを超える電圧が存在すると、非常に強い電
界がデバイスにかかる。デバイスがオンし始める時はオ
ンし難い。ドレイン−基板接合部の空乏領域に非常に大
きな電界が存在するので、デバイスがオンする時にスナ
ップバック効果が起きる。このスナップバック効果は、
NMOS構造がNMOSトランジスタとしてよりもむしろNPNバ
イポーラトランジスタのように動作し始めることの結果
である。NMOSトランジスタではドレイン−ソース間電流
は基板表面のチャネルに限定される。しかしドレイン−
基板接合部がブレークダウンすると、基板が局所的に帯
電し、基板−ソース接合部が順方向にバイアスされるよ
うになる。この時点でトランジスタはNPNバイポーラト
ランジスタのように作用し始め、チャネル下方の基板表
面の下側に電流が流れる。スナップバックが起きた後は
ソースからドレインへ流れる電流が生じる。このスナッ
プバック電流は非常に急速にデバイスを消耗させる。

図１に示す従来の回路の第２の欠点は、ノードＡでト
ランジスタM1及びM2のn⁺ドレイン領域がVpp＋VtM1＋VtM
2まで非常に高く昇圧される点である。普通、ｐ型基板
は接地されるので、トランジスタM1及びM2のドレインに
おける逆バイアスされたn⁺/p−ダイオード接合部はこの
非常に高い逆バイアス電圧を担持しなければならない。
ノードＡにおけるこのような高電圧は、非常に高い接合
ブレークダウン電圧をもつトランジスタをサポートする
という技術にとって負担となる。

以上の議論から明らかなように、異常に低いしきい値
をもつトランジスタを必要とせずに低い供給電圧の条件
下で機能する高電圧パスゲートが必要とされている。ま
た、放電トランジスタにおいてホットスイッチングを起
こす危険をおかさなくて済む高電圧パスゲートが必要と
されている。

従来の高電圧NMOSパスゲートは、通過させるべき高電
圧よりもトランジスタのしきい電圧２つ分だけ高い電圧
に昇圧しなければならない内部ノードを必要とする。こ
のため、最小供給電圧及びトランジスタの最大しきい電
圧に対してある制限が課されることになる。さらに、内
部ノードをトランジスタのしきい電圧２つ分だけ高い電
圧に昇圧しなければならないことによって、これらノー
ドに接続している全てのトランジスタに接合ブレークダ
ウンが起きる危険が増大する。

US−Ａ−5,333,122は、浮遊ゲートメモリセルの制御
ゲートがワード線に結合され、昇圧回路が昇圧された供
給電圧をPMOSトランジスタからなる高電圧スイッチを介
してワード線に供給するよう構成されたフラッシュメモ
リを開示している。

EP−Ａ−0,576,008は、ワード線に昇圧電位を印加す
ると共に、２つのクロッキングされるドレイン−ゲート
交差結合トランジスタを備えた昇圧電圧発生回路を開示
している。

本発明によれば、各々が制御ゲートを有する複数の浮
遊ゲートメモリセルと、前記複数の浮遊ゲートメモリセ
ルの制御ゲートに結合されたワード線と、ソース、ドレ
イン及びゲートを有するパストランジスタを含む高電圧
スイッチと、昇圧回路とを備えたフラッシュ消去可能な
不揮発性メモリにおいて、前記パストランジスタはNMOS
パストランジスタであり、前記昇圧回路は、ソース、ド
レイン及びゲートを有する第１のNMOS昇圧トランジスタ
と、ソース、ドレイン及びゲートを有する第２のNMOS昇
圧トランジスタと、第１及び第２の端子を有する第１の
NMOS結合キャパシタと、第１及び第２の端子を有する第
２のNMOS結合キャパシタとを具備し、前記第１のNMOS昇
圧トランジスタのドレインが、前記第２のNMOS昇圧トラ
ンジスタのゲート及び前記第２の結合キャパシタの第２
の端子に接続され、前記第２のNMOS昇圧トランジスタの
ドレインが、前記第１のNMOS昇圧トランジスタのゲー
ト、前記第１の結合キャパシタの第２の端子及び前記パ
ストランジスタのゲートに接続され、前記高電圧スイッ
チの入力が、前記NMOSパストランジスタのソース、前記
第１のNMOS昇圧トランジスタのソース及び前記第２のNM
OS昇圧トランジスタのソースに接続され、前記第１のNM
OS結合キャパシタの第１の端子が第１のクロック入力に
接続されると共に、前記第２のNMOS結合キャパシタの第
１の端子が第２のクロック入力に接続され、前記NMOSパ
ストランジスタのドレインが前記ワード線に接続されて
いることを特徴とするフラッシュ消去可能な不揮発性メ
モリが提供される。

このようにして、内部ノードを最小限に昇圧するだけ
で十分な高電圧をワード線に通過させることができる高
電圧NMOSパスゲートが創作される。

動作に関しては、第１及び第２のクロックが、それぞ
れ対応する昇圧トランジスタを結合してそれぞれのしき
い電圧を超えた電圧にし、それによってキャパシタを充
電し昇圧トランジスタのソース電圧を増大させる。その
後、NMOSパストランジスタのゲートは高電圧入力よりし
きい電圧１つ分高い電圧に昇圧され、これがパストラン
ジスタに高電圧をワード線まで駆動させる。２つのクロ
ックは逆位相クロックであることが好ましい。

本発明の一実施例では、２つのダイオード接続された
調整トランジスタが昇圧トランジスタを高電圧入力に接
続する。この接続は、昇圧トランジスタのゲート及びパ
ストランジスタのゲートが決して高電圧入力よりもしき
い電圧１つ分高い電圧に到達しないことを保証する。こ
の構成では、高電圧入力が低くなると、調整トランジス
タもまた昇圧トランジスタのゲート電圧を下げる。

別の実施例では、２つの放電トランジスタが、デコー
ド入力に接続されたソースを有し、昇圧トランジスタの
ゲートに接続されたドレインを有し、正の電源に接続さ
れたゲートを有する。このデコード入力を0Vに設定する
ことにより、昇圧トランジスタ及びパストランジスタの
ゲート電圧が0Vに保持され、その結果当該トランジスタ
を作動停止する。

好適な実施例では、調整トランジスタ及び放電トラン
ジスタは、共に高電圧パスゲートに包含される。デコー
ド入力及び発振信号を入力として受け、反転クロックを
出力する２入力NANDゲートにより、上記クロックが発生
される。この反転クロックをインバータが入力として受
け、非反転クロックを出力端に発生する。

結合キャパシタは、反転位相クロックの上昇エッジで
生じる昇圧トランジスタのゲート電圧の増分がしきい電
圧よりも大きくなるように、大きさが定められる。この
ため、低い供給電圧及び高しきい電圧動作が確実に達成
される。

例示のため、添付の図面に実施例を示す。

図１は従来のNMOSトランジスタのみを用いた高電圧パ
ス回路の例を示す。

図２は本発明の一実施例に係るNMOSトランジスタのみ
を用いた高電圧パス回路を示す。

図３は本発明の好適な一実施例に係るNMOSトランジス
タのみを用いた高電圧パス回路を示す。

図４は本発明の別の実施例を示すもので、いくつかの
並列パストランジスタが同一の回路により制御されてい
くつかの出力端まで高電圧を通過させるようにした例を
示している。

図５は本発明に係る好適なクロック発生の実施例を示
すもので、ワード線が非選択状態の時にクロックが作動
停止される例を示している。

図６は、2.0Vの供給電圧Vcc、20Vのプログラミング電
圧Vpp及び16.7MHzの発振器周波数の下でワード線の充電
動作シミュレーション結果を示したもので、Vppが１マ
イクロ秒（μｓ）の間に0Vから20Vまで充電される様子
を示している。

図７は本発明の一実施例に従う不揮発性メモリセルア
レイを示す回路図である。

図８は本発明に係る高電圧パスゲートを用いるのに適
した不揮発性メモリ集積回路アーキテクチャを示すブロ
ック図である。

図９は本発明に係る高電圧パスゲートを用いるのに適
した別の不揮発性メモリ集積回路アーキテクチャを示す
ブロック図である。

各図は以下の記載において更に十分に説明されてい
る。

図２は本発明の一実施例200を示す。今、ノードＡ及
びＢがグランドに対して荷電されるものと仮定する。デ
コード信号DECODEは０からVccに、またノードＡ及びＢ
はVcc−Vtに充電される。クロックCLKは０からVccまで
の間で発振し、反転クロック/CLKはクロックCLKの位相
を反転させた位相をもつ。容量C1及びCBが中間のノード
Ｂと直列であるため、クロックCLKが０からVccになる
と、ノードＢの電圧は急速にVcc＊C1/（C1＋CB）だけ増
大する。なお、CBはノードＢにおけるグランドに対する
全容量を表す。容量CBはトランジスタM2及びM7のドレイ
ン容量とトランジスタM1及びM5のゲート容量の和であ
る。クロックCLKがVccにある間、トランジスタM1はノー
ドＡをVppに充電する。CLKが０に降下すると共に/CLKが
Vccに上昇すると、トランジスタM1が遮断され、キャパ
シタC2はノードＡの電圧をVcc＊C1/（C1＋CB）だけ増大
する。CAはノードＡにおけるグランドに対する全容量を
表す。この容量CAはトランジスタM1及びM6のドレイン容
量とトランジスタM2のゲート容量との和である。CLKがV
ccにある間、トランジスタM2がノードＢをVppに充電す
る。

通常、Vppは有限容量のチャージポンプによって生成
される。プログラミング動作が行われる時、Vppは図６
に追跡線602で示すように０からある高電圧まで線形に
増大する。Vppのこの増大勾配はこのチャージポンプの
容量によって決まる。ノードＡ及びＢ、並びに出力OUT
は、選択されたパスゲートにおいて可能な限りVppに密
接に追随することが望ましい。CLK及び/CLKの上昇がト
ランジスタM1及びM2を遮断状態からオンさせるために
は、次の不等式が成り立たなければならない。

Vcc＊C1/（C1＋CB）＞VtM1（不等式１） Vcc＊C2/（C2＋CA）＞VtM2（不等式２）通常、トランジスタM1及びM2のしきい電圧は等しい
（VtM1＝VtM2）。ノードＢは更に、これに接続された別
の回路素子であるパストランジスタM5のゲートを有して
いる。それ故、第１の不等式を満足することは通常困難
である。容量C1の大きさは、この不等式が確実に満たさ
れるように増大することができる。一般に、クロックが
数サイクルを経過しトランジスタM1及びM2がスイッチオ
ンとスイッチオフを繰り返した後はノードＢの電圧はVp
pに等しい。

しかし、ノードＡ及びノードＢの昇圧は互に対称とは
ならない。なぜなら、ノードＢはこれに接続されたM5の
ゲート容量をもち、ノードＡはこれに類似のゲート容量
をもたないからである。ノードＢにおけるグランドに対
する全負荷容量CBはノードＢに接続される全ての回路素
子の影響、特にトランジスタM5のゲート容量、トランジ
スタM2のドレイン容量、トランジスタM1のゲート容量及
び好適な実施例のトランジスタM4のドレイン容量及びゲ
ート容量の影響、を受ける。クロック入力CLKにVccなる
電圧増大が生じると、ノードＢの電圧はVcc＊C1/（C1＋
CB）だけ増大する。トランジスタM1及びM2をオンさせる
ためには、ノードＢにおけるこの電圧増大がトランジス
タM1のしきい電圧よりも大きくなければならない。従っ
て、Vcc＊C1/（C1＋CB）＞VtM1でなければならない。こ
の不等式が成り立たない限り、キャパシタC1はトランジ
スタM1のゲートを十分に高くしてこれをオンさせること
はできない。それ故、CBが大きい時はキャパシタC1を大
きなものにする。

Vppがその最高の最終値に到達した後にCLK及び/CLKが
動作し続けると、クロックCLKの代替的な位相期間中、
トランジスタを介して行われるC1及びC2の容量結合によ
ってノードＡ及びＢが更に昇圧される。

図２に示す実施例200では、ノードＡの電圧が/CLKと
同期してVppとVpp＋Vcc＊C2/（C2＋CA）との間で発振
し、他方、ノードＢの電圧はCLKに同期してVppとVpp＋V
cc＊C1/（C1＋CB）の間で発振する。この実施例ではト
ランジスタM1はCLKの高位相期間にノードＡをVppに充電
した後も遮断状態に留まり、トランジスタM2は/CLKの高
位相期間にノードＢをVppに充電した後も遮断状態に留
まる。トランジスタM1及びM2は遮断されているので、い
ずれのトランジスタもVppからは全く電流を受けとらな
い。

図２の回路200は非常に頑丈である。この回路は非常
に低い供給電圧Vcc及び非常に高いトランジスタしきい
値Vtで動作する。上記の議論はトランジスタしきい電圧
VtM1及びVtM2を潜在的に異なる電圧として扱っている。
しかしながら、通常は本発明の回路内の全てのトランジ
スタは同一のドーピングレベルその他の加工パラメータ
を用いて作製されるので、実際上、全てのトランジスタ
が同一のしきい電圧Vtを有している。

図３は本発明の好適な実施例300を例示する。図３の
回路300はノードＡ及びＢにそれぞれ接続された２つの
調整デバイス301及び302を含む。調整デバイス301及び3
02を含めることにより、デコードトランジスタM6及びM7
にホットスイッチングが生じる可能性を回避することが
容易になる。Vppが放電する時にクロックが動作してい
るなら、トランジスタM3及びM4は不要である。

本発明の通常の用途は、非常に大きなワード数をもつ
フラッシュメモリアレイのワード線を駆動することであ
る。これらの高電圧パス回路は１ブロック毎に存在する
ようにしうる。それ故、フラッシュメモリアレイにはこ
のような回路が多数存在する。ワードプログラミング
は、普通約20Vの高プログラミング電圧Vppを必要とす
る。供給電圧としてはVcc（約3V）とグランド電圧（0
V）しか存在しないので、この高プログラミング電圧Vpp
はオンチップ高電圧チャージポンプによって発生され
る。いくつかのプログラミングモードでは一時に唯１語
のみが書き込まれる。それゆえ、選択したブロックを駆
動するための１組みの高電圧パストランジスタを作動さ
せる一方、それ以外の全ての高電圧パストランジスタに
よる各々のワード線へのVpp駆動は停止させることが望
ましい。この場合、全ての非選択ブロックに対するノー
ドＡ及びＢが0Vに放電されることを保証する機構が存在
しなければならない。

この作用を助けるため、本発明の一実施例に係るこの
回路は、デコードトランジスタM6及びM7を備える。デコ
ードトランジスタM6及びM7の各ソースはノードＡ及びＢ
に接続され、トランジスタM6及びM7の各ドレインはワー
ドデコード信号DECODEに接続される。DECODE信号が電圧
Vccでアサートされると、トランジスタM6及びM7は遮断
される。従って、ノードＡ及びＢは自由に昇圧させるこ
とができる。DECODE信号がグランドレベルにある時、ト
ランジスタM6及びM7がオンし、ノードＡ及びＢをグラン
ド電位に保持する。ノードＡ及びＢは接地されたままな
ので、トランジスタM1及びM2のいずれもオンしない。パ
ストランジスタM5もまたノードＢによるゲート制御によ
りオフとされる。従って、Vppチャージポンプ供給源か
ら得た電力を非選択ワード線において消費することは全
くない。

更に重要なこととして、トランジスタM6及びM7は、前
に選択されたワード線が非選択状態となった時、Vppを
超える電圧にあるノードＡ及びＢをその電圧から放電さ
せる。図３に示す好適な実施例300では、トランジスタM
3及びM4はノードＡ及びＢに接続される。その際、それ
らがダイオードのように作用するよう、ドレインがゲー
トに接続される。これらのトランジスタはそれぞれノー
ドＡ及びＢの電圧を調整する。その結果、ノードＡの最
大静電圧はVpp＋VtM3であり、他方、ノードＢの最大静
電圧はVpp＋VtM4である。この回路の目的は高電圧Vpp
を、トランジスタM5を通して出力端OUTまで通過させる
ことである。ノードＢはトランジスタM5のゲートを制御
するので、ノードＢをVpp＋VtV5に充電することが必要
である。トランジスタM4及びM5が、同じしきい電圧をも
つように加工してあれば（VtM4＝VtM5）、その時はダイ
オード接続した調整トランジスタM4が含まれていること
がノードＢをある静的電圧に維持することを保証する。
その電圧とは、Vppを出力端OUTに通過させるという所望
の結果を達成するのにまさに必要な電圧である。

図２に示す実施例では、ダイオード接続された調整ト
ランジスタM3及びM4が無く、ノードＡはCLKの高位相期
間中、静的に電圧Vpp＋Vcc＊C2/（C2＋CA）に維持さ
れ、ノードＢは/CLKの高位相期間中、静的に電圧Vpp＋V
cc＊C1/（C1＋CB）に維持される。トランジスタM3及びM
4がダイオード接続された図３の実施例300では、CLKの
上昇エッジでノードＡが最大電圧Vpp＋Vcc＊C2/（C2＋C
A）に達するものの、CLKの下降エッジに前に調整トラン
ジスタM3がノードＡを放電させ、Vpp＋VtM3にする。同
様に、ノードＢは/CLKの上昇エッジでVpp＋Vcc＊C1/（C
1＋CB）まで昇圧されるが、調整トランジスタM4が/CLK
の下降エッジ前にノードＢを放電させてVpp＋VtM4にす
る。

さらに、Vppを発生するチャージポンプ（図示せず）
がオフとされ、Vppがある低電圧（Vcc又はグランド電
位）まで放電すると、好適な実施例に係る回路300に含
めたトランジスタM3及びM4が、トランジスタM3及びM4を
通してノードＡ及びＢがVppと共に自動的に放電するこ
とを可能にする。この放電はVppよりしきい電圧Vt1つ分
高い電圧でVpp放電を追跡する。このように、Vppが減少
するとノードＡ及びＢの電圧もまた減少するようにノー
ドＡ及びＢが調整されるので、図３に示す好適な実施例
300は放電トランジスタM6及びM7にホットスイッチング
が起きる可能性を最小限に減らす。その後、デコード信
号がグランド電位に低下されるとノードＡ及びＢの電圧
はもはや20Vのプログラミング電圧近傍には存在しなく
なる。

本発明の別の形態に基づいて、図４は多重並列パスト
ランジスタM50−M5Nが同一のノードＢにより制御されな
がら多重ワード線WL0−WLNを駆動する様子を示す。この
構成が望ましい状況がいくつかある。例えば、特定のメ
モリアレイが、各ワード毎にいくつかのワード線をもつ
ことができるような物理的大きさをもつ必要があること
がある。別の使用例では、この高電圧スイッチは同時的
な数ワードのプログラミングにおいてのみ使用できるよ
うにし得る。更に多重並列パストランジスタの別の使用
例では、NANDフラッシュメモリアレイにおいてある特定
のNANDセルのワードの任意の一つをプログラムする時は
いつも、当該セルに対応するすべてのパストランジスタ
を作動しなければならない場合がある。図４に示す多重
パストランジスタM50−M5Nの大きさに応じて、グランド
に対するノードＢの容量CBは大変に大きくなる。また、
不等式（１）が満たされることを保証するために容量C1
を十分大きくしなければならない。

図５は本発明のさらに別の形態に基づく、クロック回
路500の好適な実施例500を示す。この例は、図２及び３
に示した高電圧スイッチ回路200及び300との関係で使用
するものである。このクロックバッファ500はスイッチ
毎に存在する。それ故、各高電圧スイッチ200又は300ご
とに、別個のクロックバッファ500が存在する。オンチ
ップ又は外部的入力により、単一位相発振信号OSCが発
生される。２入力NANDゲート501がこの発振器信号及び
デコード信号DECODEを入力として受け取り、反転クロッ
ク/CLK信号を発生する。インバータ502がこの反転クロ
ック信号/CLKを入力として受け取り、非反転クロック信
号CLKを出力として発生する。

特定の高電圧スイッチ200又は300に対するDECODE信号
が低レベルにある時、常にCLKが静的にグランドレベル
に維持される一方、/CLKが静的にVccに維持されるよ
う、クロックCLK及び/CLKの発振が作動停止される。ト
ランジスタM6及びM7はノードＡ及びＢをグランドレベル
に保持する。クロックCLK及び/CLKが発振しない限り、
高電圧スイッチ200及び300並びにクロック回路500は静
的電力を全く消費しない。作動停止された高電圧スイッ
チ200及び300並びにそれらに対応するクロック回路500
が全く静的電力を消費しないという事実は非常に重要で
ある。なぜなら、これらの不作動回路が多数、任意のプ
ログラミングサイクル期間中に存在する可能性があるか
らである。

図６は本発明の好適な実施例300の充電動作期間中の
動作を示す。図６の例ではVccは2Vであり、高プログラ
ミング電圧は20Vである。発振器信号OSCは図に示す軌跡
601で示すように、60nsの周期（16.67MHz）で0V（グラ
ンド電位）と2V（Vcc）との間で発振する。高電圧発生
器（図示せず）はVppをグランドレベルから20Vまで増大
するのに１μｓ（1000ns）かかる。図上、Vppは軌跡602
で示してある。ワード線出力OUT603は軌跡603で示す。
図６の軌跡604はプログラミング動作期間中のノードＢ
における電圧を示す。時刻t1の時、DECODE信号が高レベ
ルとなり、従って、ノードＡ及びＢ並びに出力端OUTを
上昇させる。クロックCLKの低位相期間中、トランジス
タM2はノードＢをVppに接続する。CLKの上昇エッジで、
当初は容量結合がノードＢをVpp＋Vcc＊C1/（C1＋CB）
に充電するが、次第に調整トランジスタM4がノードＢを
放電させてVpp＋VtM4にする。チャーチポンプがVpp及び
ノードＢの電圧を増大するに伴い、基板効果によりトラ
ンジスタM4のしきい電圧VtM4が増大する。それ故、ノー
ドＢのCLK上昇エッジ直後の電圧Vpp＋Vcc＊C1/（C1＋C
B）とCLK下降エッジ直前の電圧Vpp＋VtM4との間の差
は、Vppの増大と共に減少する。

図６は図３に示す実施例をシミュレーションした結果
を示す。トランジスタの大きさとクロック周波数は、CL
Kの高位相期間中、出力OUT及びノードＡがVppを追跡で
き、CLKの低位相期間中はノードＢがVppを追跡できるよ
うに選択しなければならない。例えば、トランジスタM2
はCLKの高位相期間中にノードＢをVppに充電できるだけ
の十分な大きさのものでなければならない。図６にシミ
ュレーション結果を示す本発明の回路実施例では、出力
端OUTに接続されたワード線603はグランドに対し2pFの
容量を有する。容量C1は0.2pFであるが、容量C2は0.1pF
にすぎない。パストランジスタM5は10μｍチャネル幅と
1.2μｍチャネル長を有する。昇圧トランジスタM1は４
μｍチャネル幅と1.2μｍチャネル長を有する。昇圧ト
ランジスタM2は３μｍチャネル幅と1.2μｍチャネル長
を有する。調整トランジスタM3及びM4はデコードトラン
ジスタM6及びM7と同様、それぞれ３μｍのチャネル幅と
４μｍの長いチャネル長を有する。

図７及び８を参照して本発明に基づくフラッシュメモ
リ回路セルアレイの一例を以下に説明する。図７の回路
図は、本発明に基づく高電圧パスゲートを使用するのに
好適なセルアレイ700を示す。図８は不揮発性メモリ集
積回路アーキテクチャ800のブロック図で、このアーキ
テクチャは本発明の一実施例に基づく不揮発性メモリセ
ルアレイ700用のメモリ制御モジュールを含んでいる。

図８に示すように、フラッシュメモリデバイスのよう
な本発明の一実施例に基づく半導体メモリデバイス800
は、その枠組みとして、複数のメモリセルを有するセル
アレイ700、前記セルアレイ700の１メモリを任意選択す
るためのＸ−デコーダ26及びＹ−デコーダ25、メモリセ
ル読取りのためのセンス増幅器を有する増幅／入力バッ
ファユニット28、選択したメモリセルをプログラミング
するための又は選択したセルから情報を消去するための
プログラミング／消去電圧スイッチ23、並びにメモリの
状態に応じてイネーブル信号の１つを選択するための状
態制御回路22を含む。更に、図８のセルアレイ700は、
図７に示すように各ワード線及びビット線上に複数のメ
モリセルを含む。

図７ではセルトランジスタＣの各ワード線は、セルト
ランジスタC1iないしC1jの制御ゲートに共通に接続され
ている制御ゲートを有する。多重セルトランジスタＣの
各コラムは各ドレインが共通にビット線BLnに接続され
ている。各セルトランジスタＣはそのソースがグランド
（GND）に接続されている。ビット線BL1ないしBLnには
例えば負荷抵抗R2iないしR2jを介して電圧Vccが印加さ
れる。これはデータを当該セルトランジスタに書き込む
か否かに応じてセルトランジスタの電位を確実に設定す
るためである。ワード線WL1ないしWLi及びビット線BL1
ないしBLjの中から、それぞれ１ワード線及び１ビット
線が選択されると、単一のセルトランジスタが選択され
る。具達的にいうと、このように選択されたセルとは、
選択されたワード線WLmと選択されたビット線BLnとが互
いに交差するセルCmnである。もしデータ値「０」がセ
ルトランジスタCmnに格納されるなら、このセルトラン
ジスタCmnは「オフ」となるが、選択されたビット線BLn
は抵抗器R2nによりプルアップされているのでVccに留ま
る。もしデータ値「１」がセルトランジスタCmnに格納
されるなら、セルトランジスタCmnはオンし、選択され
たビット線BLnがセルトランジスタCmnにより低電圧にプ
ルダウンされる。この時、ビット線BLnの電位は増幅器
／入力バッファブロック28の増幅器によりセル情報とし
て読み出される。

図８にはセルアレイ700をもつ半導体メモリデバイス8
00が示される。このデバイスは高電圧（Vpp）検出器2
1、状態制御回路22、プログラム／消去電圧スイッチ2
3、入力／出力バッファ24、Ｘ−デコーダ26、Ｙ−デコ
ーダ25、Ｙ−ゲート27及び増幅器／入力バッファ28を有
する。この増幅器／入力バッファはセルトランジスタ内
に格納されているデータ値を読み出すためのセンス増幅
器を含む。高電圧（Vpp）検出器21は高電圧Vppが利用可
能であるか否かを判断する。高電圧Vppが利用可能であ
るなら、電圧検出器が状態制御回路22に対して「高」信
号Vhhを出力する。もしそうでないなら、「低」Vhh信号
が出力される。状態制御回路22は、高電圧検出器21から
の信号Vhhに加えて、外部からデバイス800に入力される
チップイネーブル信号/CE、書込みイネーブル信号/WE及
び出力イネーブル信号/OEを受信する。これらの信号か
ら、状態制御回路22が適当なモードの動作を決定する。
例えば読み出し、書き込み及び消去のモードすべてが決
定される。

状態制御回路22はこれらの信号に応答して、出力制御
信号/O、入力制御信号/I、消去信号/E、書込み制御信号
/W及び読み出し制御信号/Rを出力する。例えば、読み出
しモードが選択されると、状態制御回路22は「低」チッ
プイネーブル信号/CE、「低」出力イネーブル信号/OE及
び「高」書込みイネーブル信号/WEを受信する。この
時、電圧信号Vhhは「低」であり、これは高電圧Vppがオ
ンになっていることを示している。翻って状態制御回路
22は「低」出力制御信号/O及び低読み出し信号/Rを与え
る。/R信号はセルアレイ700の内容を読み出すことを可
能にし、/O信号は入力／出力バッファ24がデバイス800
の出力ピンを駆動させることを可能にする。書込みモー
ドが選択されると、状態制御回路22は「高」電圧信号Vh
h及び「高」出力イネーブル信号/OEを受信する。「高」
電圧信号Vhhは高電圧Vppが存在することを示す。高出力
イネーブル信号/OEは入力／出力ブロック24がデバイス8
00のピン（図示せず）を駆動することを停止させる。こ
の時、チップイネーブル信号CE/CE及び書き込みイネー
ブル信号/WEは「低」である。翻って状態制御回路は
「低」入力制御信号/I及び「低」書込み信号/Wを出力す
る。

消去モードを選択するために、外部回路（図示せず）
は「高」へのチップイネーブル信号/CEをネゲートし、
「高」への出力イネーブル信号/OEをネゲートし、
「低」への書込みイネーブル信号/WEをアサートする。
これに応答して、高電圧Vppが存在することを表すVhhが
「高」となり、次いで状態制御回路22が「低」消去信号
/Eをアサートする。プログラム／消去電圧スイッチ23が
「低」消去信号/Eを受信すると、この信号がセルアレイ
700の供給電源電圧を高電圧Vppに切り換える。「低」消
去信号/Eは「低」書込み信号/Wがプログラム／消去電圧
スイッチ23に入力されると、スイッチ23は出力電圧V_PER
を高電圧Vppに切り換える。V_PERはＹ−デコーダ25に供
給される。入力／出力バッファ24が、制御信号/Iの高か
ら低への遷移時に起きる下降エッジを検出すると、入力
／出力バッファ24が外部デバイス（図示せず）から受信
する入力データD₀−D₇をラッチする。次いで、入力デー
タD₀−D₇はデータ線D₁₀−D₁₇を介してセルアレイ700へ
送られる。

これと対照的に、出力制御信号/Oの下降エッジが受信
されると、バッファ24はセルアレイから出力される出力
データD₀₀−D₀₇をラッチし、次いでこのデータを双方向
線D₀−D₇を介して外部デバイスへ出力する。Ｘ−デコー
ダはアドレス信号Am（ｍ＝０ないし９）、書込み信号/
W、読み出し信号/R及び消去信号/Eを受信するように構
成されている。これらの入力に応答して、Ｘ−デコーダ
26は、ワード線WLmに「高」レベル信号を送ることによ
り所望のワード線WLmを選択するための選択信号をセル
アレイに出力する。Ｙ−デコーダ25は、アドレス信号An
（ｎ＝10ないし16）、書込み信号/W及び読み出し信号/R
を受信するよう構成されている。これらの入力に応答し
て、Ｙ−デコーダ25はＹ−ゲート27にビット線制御信号
CLnを出力する。Ｙ−ゲート27はビット線制御信号CLnに
対応するデータを読み出し／書き込むため、ビット線BL
nを選択する。さらに特定すると、書込みモードでは
（すなわち書込み信号/Wが「低」である時）選択された
ビット線BLnに高電圧Vppが供給される。次に入力データ
Diがバッファ24からビット線に入力される。読み出しモ
ードでは（すなわちＹ−ゲート27に「低」読み出し信号
/Rが入力される時）、選択されたビット線BLnがバッフ
ァ28内のセンス増幅器に接続される。次いでバッファ28
内のセンス増幅器からセル情報が出力データDoとして出
力される。

図９は本発明に基づく高電圧スイッチに使用するのに
適した別のフラッシュメモリアーキテクチャを示す。

本発明の実施例を数例のみ例示したが、本発明の範囲
から逸脱することなく多数の他の特定の形態で本発明を
実施しうることは当業者に明白であろう。それ故、ここ
に示す例及び実施例は例示を目的とするものであって、
発明を限定するためのものではなく、本発明はここに開
示した詳細に限定されるべきものではなく、添付の請求
の範囲内で設計変更しうる。上述したように本発明に基
づく電気的に消去可能で且つ電気的にプログラム可能な
不揮発性半導体デバイスは、浮遊ゲートを含む二重ゲー
ト構造を備えたトンネル消去セルトランジスタからなる
セルアレイを有する。

本発明に基づくフラッシュメモリデバイスに関する上
記議論から明らかなように、種々のメモリ動作を行うた
めにはいくつかのノードで適切な時点で高電圧Vppの切
り換えをしなければならない。例えば、各ワード線WL及
び各ビット線BLはある時刻に高電圧Vppで駆動しなけれ
ばならない。それ故、高電圧Vppをワード線上に送るこ
とができるようにするため、図３に示すような本発明に
基づく高電圧スイッチ300をＸ−デコーダ26中に構築す
ることができる。各ワード線WLは、ワード線WLを選択的
にVppに接続する高電圧スイッチ300を含む。従って、図
３でOUTと表記したノードはワード線WLに接続すること
ができる。Ｘ−デコーダ26が各ワード線WL毎に高電圧ス
イッチ300を含むなら、各フラッシュメモリデバイス800
上には本発明に基づく高電圧スイッチ300が多数存在す
る。高電圧スイッチ300は、低電圧Vccで動作している時
でも僅かな時間内に、かつVppチャージポンプ（図示せ
ず）からの漏れ電流を非選択ワード線に対してほとんど
起こさずに、ワード線WLを高電圧Vppに昇圧することが
できる。

本発明は選択可能で且つ好適な幾つかの実施例に関連
付けて説明されたが、これらの実施例は、限定的にとい
うよりも、むしろ例示的に示されたものである。当業者
は、本発明の要旨及び範囲から逸脱することなく、この
開示に基づいて、記述された実施例に対し種々の変形及
び変更を行うことができるであろう。従って、これらの
変形及び変更は、添付の請求の範囲により特定されるよ
うに、本発明の要旨及び範囲内にあるものとみなされ
る。

───────────────────────────────────────────────────── フロントページの続き (72)発明者ビン・クワン・ラアメリカ合衆国、94043 カリフォルニア州、マウンテン・ビュウ、ナンバー 16、スティアリン・ロード 405 (72)発明者ポウ・リン・チェンアメリカ合衆国、95070 カリフォルニア州、サラトガ、アロヨ・デ・アルグエッロ 12947 (72)発明者シェイン・ハルマーアメリカ合衆国、95132 カリフォルニア州、サン・ホセ、コニファー・レイン 1964 (72)発明者河村祥一アメリカ合衆国、94086 カリフォルニア州、サニィベイル、ナンバー101、ワシントン・アベニュー 555イー (72)発明者マイケル・シンチェ・チャンアメリカ合衆国、95129 カリフォルニア州、サン・ホセ、ロイヤル・アン・コート 1433 (72)発明者ヴィンセント・シー・ルンアメリカ合衆国、94041 カリフォルニア州、マウンテン・ビュウ、ミントン・レーン 520 (72)発明者矢野勝アメリカ合衆国、94086 カリフォルニア州、サニィベイル、ビー313、サウス・フェア・オークス・アベニュー 655 (56)参考文献特開平５−325578（ＪＰ，Ａ) 特開平７−14394（ＪＰ，Ａ) 特開平６−96592（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 16/06 G11C 11/407

Claims

(57)【特許請求の範囲】

【請求項１】各々が制御ゲートを有する複数の浮遊ゲー
トメモリセル（C₁₁−C_ij）と、前記複数の浮遊ゲートメモリセルの制御ゲートに結合さ
れたワード線（WL₁−WL_i）と、ソース、ドレイン及びゲートを有するパストランジスタ
（M5）を含む高電圧スイッチと、昇圧回路とを備えたフラッシュ消去可能な不揮発性メモ
リにおいて、前記パストランジスタはNMOSパストランジスタであり、前記昇圧回路は、ソース、ドレイン及びゲートを有する第１のNMOS昇圧ト
ランジスタ（M1）と、ソース、ドレイン及びゲートを有する第２のNMOS昇圧ト
ランジスタ（M2）と、ソース、ドレイン及びゲートを有する第１のNMOS放電ト
ランジスタ（M6）と、ソース、ドレイン及びゲートを有する第２のNMOS放電ト
ランジスタ（M7）と、第１及び第２の端子を有する第１のNMOS結合キャパシタ
（C1）と、第１及び第２の端子を有する第２のNMOS結合キャパシタ
（C2）とを具備し、前記第１のNMOS昇圧トランジスタのドレインが、前記第
２のNMOS昇圧トランジスタのゲート及び前記第２の結合
キャパシタの第２の端子に接続され、前記第２のNMOS昇圧トランジスタのドレインが、前記第
１のNMOS昇圧トランジスタのゲート、前記第１の結合キ
ャパシタの第２の端子及び前記パストランジスタのゲー
トに接続され、前記第１のNMOS放電トランジスタのソースが前記第１の
NMOS昇圧トランジスタのドレインに接続され、前記第２のNMOS放電トランジスタのソースが前記第２の
NMOS昇圧トランジスタのドレインに接続され、前記高電圧スイッチの入力が、前記NMOSパストランジス
タのソース、前記第１のNMOS昇圧トランジスタのソース
及び前記第２のNMOS昇圧トランジスタのソースに接続さ
れ、前記第１のNMOS結合キャパシタの第１の端子が第１のク
ロック入力に接続されると共に、前記第２のNMOS結合キ
ャパシタの第１の端子が第２のクロック入力に接続さ
れ、前記NMOSパストランジスタのドレインが前記ワード線に
接続されていることを特徴とするフラッシュ消去可能な
不揮発性メモリ。
【請求項２】前記第１のNMOS放電トランジスタのドレイ
ン及び前記第２のNMOS放電トランジスタのドレインがデ
コード入力に接続されている、請求項１に記載のフラッ
シュ消去可能な不揮発性メモリ。
【請求項３】前記第１のNMOS放電トランジスタのゲート
及び前記第２のNMOS放電トランジスタのゲートが正の電
源に接続されている、請求項２に記載のフラッシュ消去
可能な不揮発性メモリ。
【請求項４】前記第１のクロック入力と前記第２のクロ
ック入力は決して同時にアサートされない、請求項１か
ら３のいずれか一項に記載のフラッシュ消去可能な不揮
発性メモリ。
【請求項５】更に、ソースが前記高電圧電源に接続さ
れ、ゲートが前記第２のNMOS昇圧トランジスタのドレイ
ンに接続され、且つドレインが一つ以上の高電圧スイッ
チの出力（WL0−WLN）に接続されている一つ以上のNMOS
パストランジスタ（M5₀−M5_N）を具備する、請求項１に
記載のフラッシュ消去可能な不揮発性メモリ。
【請求項６】更に、ソース、ドレイン及びゲートを有する第１のNMOS調整ト
ランジスタ（M3）と、ソース、ドレイン及びゲートを有する第２のNMOS調整ト
ランジスタ（M4）とを具備し、前記第１のNMOS調整トランジスタのソース及びゲートが
前記第１のNMOS昇圧トランジスタのドレインに接続さ
れ、前記第２のNMOS調整トランジスタのソース及びゲートが
前記第２のNMOS昇圧トランジスタのドレインに接続さ
れ、前記高電圧スイッチの入力が、前記第１のNMOS調整トラ
ンジスタのドレイン及び前記第２のNMOS調整トランジス
タのドレインに接続されている、請求項１から５のいず
れか一項に記載のフラッシュ消去可能な不揮発性メモ
リ。
【請求項７】前記第２のクロック入力は前記第１のクロ
ック入力の論理反転値である、請求項１から６のいずれ
か一項に記載のフラッシュ消去可能な不揮発性メモリ。