KR20000075834A - 고전압 발생기를 갖춘 플래시 메모리를 위한 고전압 ｎｍｏｓ통과 게이트 - Google Patents

Abstract

2개의 승압 트랜지스터들(M1,M2)의 소스는 고전압 입력(V_PP)에 접속되는 반면에, 이들 트랜지스터의 드레인 및 게이트는 교차 접속된다. 2개의 연결 캐패시터들 (C1,C2)은 2개의 교류 위상 클럭들(CLK,CLK)을 2개의 교차 접속된 승압 트랜지스터들의 게이트에 접속한다. NMOS 통과 트랜지스터(M5)의 게이트는 NMOS 승압 트랜지스터들(M2)중 하나의 드레인에 접속되며, 이것의 소스는 고전압 입력에 접속되고, 그리고 이것의 드레인은 출력(OUT)에 접속된다. 한 실시예에서, 2개의 다이오드 기능으로 접속된 트랜지스터들(M3,M4)은 승압 트랜지스터들의 게이트를 고전압 입력에 접속한다. 이들 접속이 승압 트랜지스터들의 게이트와 통과 트랜지스터의 게이트가 고전압 입력 위에있는 한 드레시홀드 전압보다 높은 전압에 도달하지 못하도록 한다. 또 다른 실시예에서, 2개의 방전 트랜지스터들(M6,M7)의 드레인은 디코드 입력(DECODE)에 접속되며, 그들의 소스는 승압트랜지스터들 (M1,M2)의 게이트에 접속되고, 그리고 그들의 게이트는 양(+)의 전원에 접속된다. 디코드 입력을 0볼트로 설정함으로써, 승압 트랜지스터들 및 통과 트랜지스터의 게이트 전압들이 0볼트로 유지되므로, 그들을 디스에이블한다. 양호한 실시예에서, 조절 트랜지스터 및 방전 트랜지스터들은 고전압 통과 게이트에 포함된다.

Description

고전압 발생기를 갖춘 플래시 메모리를 위한 고전압 ＮＭＯＳ 통과 게이트{HIGH VOLTAGE NMOS PASS GATE FOR FLASH MEMORY WITH HIGH VOLTAGE GENERATOR}

관련 미국 출원 데이터

본 출원은 1997년 2월 28일에 출원된 계류중인 출원 번호 제08/808,237호의 부분계속출원이다.

발명의 배경

플래시 메모리 집적회로에서, 고전압은 프로그래밍을 위해 칩상에서 생성된다. 이들 고전압들(20V 정도)은 가장 높은 공급 전압(3V)보다 훨씬 높고, 통상적으로 큰 전하 펌프에 의해 제공된다. 이 전하 펌프들이 전력과 회로 면적을 소모하기 때문에, 이들 고전압 발생기들이 구동하는 전체 캐패시턴스를 최소화함이 바람직하다.

대부분의 CMOS 집적회로에서, PMOS 트랜지스터들은 보다 높은 공급 전압을 통과시키는데 이용되는 반면에, NMOS 트랜지스터들은 보다 낮은 공급 전압을 통과시키는데 이용된다. 예를 들면, PMOS 트랜지스터들은 풀업(pull up) 회로들을 구현하는데 이용되는 반면에, NMOS 트랜지스터들은 풀다운(pull down) 회로들을 구현하는데 이용된다. 그러나, CMOS 집적회로내의 PMOS 트랜지스터 하부 회로들은 N형 웰(well)에 전기적으로 격리되어야하며, 이 N형 웰은 PMOS 트랜지스터들의 P형 드레인 (drain)/소스(source) 영역에 의해 형성되는 P/N 접합을 보장하기 위해 동일한 고전압에서 또는 이 전압 위에서 바이어스(bias)되야 하고, N형 웰은 순방향으로 바이어스되지 않는다. PMOS 트랜지스터들이 고전압 하부 회로에 사용되지 않는 경우, 이 N형 고립 웰은 칩상의 고전압 발생기를 위한 엄청나게 큰 캐피시터스를 구동하도록 구성된다. 따라서, 칩상의 고전압 발생기들에 의해 제공된 고전압 하부 회로들에서, NMOS 트랜지스터들을 사용하는 것이 PMOS 트랜지스터들을 사용하는 것보다 비교적 양호하다.

그러나, NMOS 트랜지스터에 의해 통과될 수 있는 전압은 트랜지스터의 드레시홀드 (threshold) 전압(V_t)에 의해 한정된다. 게이트 전압(V_g)이 NMOS 트랜지스터의 게이트에 인가되는 경우에, 그때의 소스로부터 드레인으로 통과될 수 있는 최대 전압은 V_g-V_t다. 전압 발생기가 최대 전압(V_PP)(약20V)을 제공하는 경우, 트랜지스터들이 이 고전압을 통과시키거나 또는 스위칭하여, 드레시홀드 전압 강하를 야기하지 않고 V_PP를 통과하는 것이 바람직하다. 즉, 통과 트랜지스터들은 V_PP-V_t가 아니라 V_PP를 통과시켜야 한다. 따라서, NMOS 소자를 통하여 고전압(V_PP)를 통과시키기 위해서, 상기 게이트는 적어도 한 드레시홀드 전압(V_t)에 의한 고전압보다 높은 전압으로 승압되도록, V_PP+V_t가 NMOS 통과 트랜지스터의 게이트에 인가되야 한다.

고전압(V_PP)를 통과시키는데 사용되는 통상적인 회로가 도1에 예시된다. 도1에 예시된 종류의 회로는 특히 열 디코드(decode)와 고전압 멀티플렉서와 같은 디코딩 회로를 위한 NAND 플래시 메모리 응용물에 매우 중요하다. 불행히도, 도1의 회로는 여러개의 중요한 결점이 있다.

제1 결점은 회로 성능이 공급 전압(V_CC)가 감소함에 따라 저하된다는 것이다. 더욱이, 이 회로는 공급 전압(V_CC)이 트랜지스터들(M2,M3)에 대한 각각의 드레시홀드 전압들(V_tM2,V_tM3)의 합보다 작을 시 동작하지 않는다는 것이다. V_PP를 출력(OUT)까지 통과시키기 위해서, (M3의 게이트에 부착된)노드(B)는 V_PP+V_tM3까지 승압되야 한다. 노드(B)의 전압을 V_PP+V_tM3까지 승압하기 위해서, 노드(A)의 전압은 V_PP+V_tM3+V_tM2까지 승압되야 한다. 공급 전압(V_CC)이 3V 정도이고, 드레시홀드 전압이 보디효과 (body effect)로 인해 1.5V보다 높은 경우에, 도1 회로는 제대로 동작하지 않는다.

노드(A) 전압을 V_PP+V_tM3+V_tM2까지 승압하기 위해서, 아래 부등식은 아래 관계식을 유지해야 한다.

V_CC≥ V_tM2 + V_tM3

이 사실을 설명하기 위해서, 아래 예제를 고려해보자. 발진기 입력이 0V일 시 노드(A)가 V_PP로 승압되는 경우, 오실레이터가 V_CC인 하이(high)로 갈 시, 노드(A)의 전압은 캐패시터(C) 양단에 걸리는 전압이 순간적으로 변할 수 없기 때문에 V_PP+V_CC까지 연결된다. 지금 당장은, 우리는 노드들(A,B)에서의 기생용량(parasitic capacitance)을 무시하지만, 본 발명에 대해 그들을 고려할 것이다. 트랜지스터 (M2)는 V_PP+V_CC-V_tM2까지 노드(B)를 충전한다. 트랜지스터(M3)에 의해 통과되는 출력 (OUT)은 그때 V_PP와 V_PP+V_CC-V_tM2-V_tM3중에서 보다 낮은 것이다. 노드(B)의 전압이 V_tM3에 의한 V_PP보다 높은 경우, 그때 출력 전압(V_OUT)은 V_PP로 풀업될 것이다. V_CC≥V_tM2+ V_tM3이 충족되지 않는 경우, 트랜지스터(M3)는 포화(saturate)될 것이고, 출력(OUT)은 V_PP보다 작을 것이다.

트랜지스터(M1)는 노드(B)로 펌프되는 전하를 제공하고, 또한 노드(A)의 전압을 조정한다. 디코드 입력이 V_CC일 시, 트랜지스터(M4)는 컷오프(cut off) 상태이고, 승압 회로는 출력(OUT)이 V_PP로 구동되도록 인에이블(enable)된다. 그러나, 디코드 입력이 그라운드될 시, 트랜지스터(M4)는 노드(B)를 그라운드로 홀드하여, 출력 (OUT)이 구동되지 않도록 트랜지스터(M3)를 컷오프 상태로 유지한다.

도1 회로가 3V이하의 낮은 공급 전압(V_CC)으로 동작하기 위해서는, 트랜지스터들 (M2,M3)이 매우 낮은 드레시홀드 전압들(V_tM2,V_tM3)을 가져야 한다. 그러나, 트랜지스터의 드레시홀드 전압을 낮추는 여러 가지 방식들은 트랜지스터가 오프(off)일 시 소스에서 드레인으로의 보다 큰 누설 전류를 초래한다.

통상적으로, 도1의 고전압 통과 게이트는 프로그래밍 동작동안 메모리 어레이의 워드 라인(line)들을 구동하는데 이용된다. 메모리 에레이는 수천개의 워드 라인들을 갖을 것이다. 흔히, 단지 한 워드만이 프로그램되고, 모든 다른 워드들은 프로그램되지 않는다. 이 경우에, 워드 라인들중 한 라인만이 V_PP까지 올라가고, 다른 모든 워드 라인들은 V_PP까지 올라가지 못한다. 트랜지스터(M3)가 낮은 드레시홀드 소자로 만들어지고, 각 워드 라인에 대해 한번씩 복사되는 경우, 프로그램 금지된 모든 워드들의 누설 전류의 합은 매우 높을 것이므로, 고전압 전하 펌프에 대한 높은 전류 요구물들을 제기하고, 많은 전력을 낭비한다.

더욱이, 고전압으로부터 노드(B)를 방전하기 위해서, 트랜지스터(M4)는 드레인과 소스간의 전압이 20V 정도일 시 턴온되야 한다. 몇몇 기술들의 경우에, "핫 스위칭 (hot switching)"은 M4 드레인 전압이 너무 높을 시에 M4가 턴온될 때 발생할 것이다. 드레인 전압이 7V 이상일 시, 이 소자의 양단에 매우 높은 필드가 존재한다. 이 소자가 턴온을 시작할 시, 이 소자는 매우 급격하게 턴온한다. 드레인과 기판 접합부간의 공핍 영역에 매우 큰 필드가 존재하기 때문에, 스냅 백 효과(snap back effect)는 이 소자가 턴온할 시 발생한다. 스냅 백 효과는 NMOS 구조가 NMOS 트랜지스터 보다는 NPN 바이폴라(bipolar) 트랜지스터처럼 동작하기 시작한다는 사실에서 오는 결과이다. NMOS 트랜지스터에서, 드레인과 소스간의 전류는 기판 표면에 있는 채널에 국한된다. 그러나, 드레인과 기판간의 접합이 파괴될 시, 국부 기판은 기판과 소스간의 접합이 순방향 바이어스가 되게할 많큼 충분히 충전된다. 이 점에서, 트랜지스터는 전류가 채널 하부의 기판 표면 및으로 흐르는 NPN 바이폴라 트랜지스터처럼 행동하기 시작한다. 스냅 백이 발생한 후에, 소스로부터 드레인으로 흐르는 전류가 이용된다. 이 스냅 백 전류가 소자의 수명을 매우 빨리 단축시킬 것이다.

도1의 전형적인 회로의 또 다른 결점은 노드(A)에서, 트랜지스터(M1,M2)의 n⁺드레인 영역들의 전압이 V_PP+V_tM1+V_tM2까지 매우 높이 승압된다는 것이다. P형 기판은 통상적으로 그라운드되기 때문에, 트랜지스터(M1,M2)의 드레인에 있는 역바이어스된 n⁺/p^-다이오드 접합부들은 이 역바이어스된 매우 높은 전압을 전달해야 한다. 노드(A)의 높은 전압은 매우 높은 접합 절연파괴 전압을 갖는 트랜지스터를 지지하기 위해서 기술상의 짐을 부과한다.

전술된 토론으로부터 명백해지듯이, 낮은 공급 전압 조건하에서 잘 동작하지만, 매우 낮은 드레시홀드 트랜지스터를 필요로하지 않는 고전압 통과 게이트를 위해 필요조건이 존재한다. 유사하게, 그들의 방전 트랜지스터들에 핫 스위칭의 불필요한 위험이 발생하지 않게하는 고전압 통과 게이트를 위해 필요조건이 존재한다.

[발명의 요약]

통상적인 고전압 NMOS 통과 게이트들은 고전압보다 높은 2개의 트랜지스터 드레시홀드 전압들이 통과되도록 내부 노드들의 승압을 요구한다. 이것이 트랜지스터들의 최소 공급 전압과 최대 드레시홀드 전압에 대해 강제성을 부과하며, 더욱이 내부 노드들을 승압시킴으로서, 고전압보다 높은 2개의 트랜지스터들의 드레시홀들은 이 노드들에 접속되는 모든 트랜지스터들에서 접합 절연파괴가 발생할 위험을 증가시킨다. 따라서, 본 발명의 목적은 충분히 높은 전압을 출력에 통과시키기 위해 내부 노드들의 최소 승압만을 필요로하는 고전압 NMOS 통과 게이트를 생성하는 것이다.

본 발명에 따라, 2개의 NMOS 승압 트랜지스터들의 소스는 고전압 입력에 접속되는 반면에, 이들의 드레인과 게이트는 교차 접속된다. 2개의 연결 캐패시커들은 2개의 반전 위상 클럭(clock)들을 2개의 교차 접속된 승압 트랜지스터들의 게이트들에 접속한다. NMOS 통과 트랜지스터의 게이트는 NMOS 승압 트랜지스터들의 한 소스에 접속되며, 이 트랜지스터의 드레인은 고전압 입력에 접속되고, 그리고 이 트랜지스터의 소스는 출력에 접속된다. 반전 위상 클럭은 드레시홀드 전압들보다 높은 그들의 대응하는 승압 트랜지스터들의 게이트들을 연결하므로, 캐패시터들을 충전하고, 승압 트랜지스터들의 소스에서의 전압들을 증가시킨다. 결국, NMOS 통과 트랜지스터의 게이트 전압은 고전압 입력보다 높은 한 드레시홀드 전압으로 올라가서, 통과 트랜지스터가 고전압을 출력으로 구동케 하여준다.

본 발명의 한 실시예에서, 2개의 다이오드 기능오로 접속된 조절 트랜지스터들은 승압 트랜지스터들의 게이트를 고전압 입력에 접속한다. 이 접속이 승압 트랜지스터들의 게이트들과 통과 트랜지스터의 게이트가 고전압 입력 위의 한 드레시홀드 전압보다 높은 전압에 도달하지 못하게 한다. 이 실시예에서, 고전압 입력이 낮추어질 시, 조절 트랜지스터는 승압 트랜지스터들의 게이트 전압을 낮춘다.

또 다른 실시예에서, 2개의 방전 트랜지스터들의 소스는 디코드 입력에 접속되며, 이 트랜지스터들의 드레인은 승압 트랜지스터의 게이트에 접속되고, 그리고 이 트랜지스터들의 게이트는 양(+)의 전원에 접속된다. 디코드 입력을 0볼트로 설정하므로써, 승압 트랜지스터와 통과 트랜지스터의 게이트 전압은 0볼트로 유지되어, 그들을 디스에이블(disable)한다.

양호한 실시예에서, 조절 트랜지스터와 방전 트랜지스터는 고전압 통과 게이트에 포함된다. 디코드 입력과 오실레이션 신호를 입력으로 갖고, 반전 클럭을 출력으로 제공하는 2개의 입력 NAND 게이트가 클럭을 발생한다. 인버터(inverter)는 반전 클럭을 입력으로 취하고, 비반전 클럭을 출력으로 제공한다.

반전 위상 클럭의 상승 에지(edge)에 의해 야기되는 승압 트랜지스터의 게이트 전압 증가가 드레시홀드 전압보다 크게되도록 연결 캐패시터의 크기가 정해진다. 이것이 낮은 공급 전압과 높은 드레시홀드 전압에서 동작이 이루어지게 한다.

본 발명의 또 다른 양상에 따라, 고전압 통과 게이트는 플래시 메모리 셀 어래이의 워드 라인에 접속된다.

본 발명의 이러한 특성과 이점들 및 다른 특성들이 첨부 도면을 참조로한 발명의 상세한 설명으로부터 보다 명백해질 것이다.

본 발명은 보다 낮은 양(+)의 공급 전압으로부터 내부적으로 고전압을 생성하는 집적회로의 고전압 통과 게이트 분야에 관한 것이고, 또한 고전압 통과 게이트를 갖춘 플래시 메모리에 관한 것이다. 특히, 본 발명은 고전압 통과 게이트의 NMOS 구현과, 또한 NMOS 고전압 통과 게이트를 이용하는 비휘발성 플래시 메모리 소자들의 프로그래밍 및 소거에 관한 것이다.

도1은 고전압을 통과시키기 위해 NMOS 트랜지스터만을 이용하는 통상적인 회로도다.

도2는 본 발명의 한 실시예에 따라 고전압을 통과시키기 위해 NMOS 트랜지스터들만을 이용하는 회로도다.

도3은 본 발명의 양호한 실시예에 따라 고전압을 통과시키기 위해 NMOS 트랜지스터들만을 이용하는 회로도다.

도4는 고전압이 여러 출력단으로 통과되도록 여러 개의 통과 트랜지스터들이 동일한 회로에 의해 제어되는 본 발명의 또 다른 응용을 보인 도이다.

도5는 본 발명에 따라 워드가 선택되지 않을 시 클럭이 디스에이블되는 클럭 발생의 양호한 실시예를 보인 도이다.

도6은 2.0볼트의 공급 전압(V_CC), 20볼트의 프로그래밍 전압(V_PP)과, 그리고 프로그래밍 전압이 0볼트에서 20볼트로 충전되는데 1마이크로초 시간 주기가 걸리는 16.7MHz의 오실레이터 주파수를 갖는 워드 라인의 충전 동작을 위한 시뮬레이션 결과를 보인 도이다.

도7은 본 발명의 실시에를 따르는 비휘발성 메모리 셀 어레이를 설명하는 회로도다.

도8은 본 발명에 따라 고전압 통과 게이트 이용에 적합한 비휘발성 메모리 집적회로 구조를 설명하는 블록다이어그램이다.

도9는 본 발명에 따라 고전압 통과 게이트 이용에 적합한 또 다른 비휘발성 메모리 집적회로 구조를 설명하는 블록다이어그램이다.

이 도면들은 본 발명의 상세한 설명에서 보다 상세하게 설명된다.

도2는 본 발명의 실시예(200)를 예시한다. 노드들(A,B)은 우선 그라운드로 충전되있다고 가정한다. 디코드(DECODE) 신호의 범위는 0에서 V_CC까지고, 노드들(A,B)은 V_CC-V_t까지 충전될 것이다. 클럭(CLK)은 0에서 V_CC까지 진동하며, 반전 클럭(/CLK)은 클럭(CLK)의 반대 위상이다. 클럭(CLK)이 0에서 V_CC로 올라갈 시, 노드(B)의 전압은 캐패시턴스들(C1,CB)이 중간 노드(B)와 직렬이기 때문에 V_CC*C1/(C1+CB)까지 빨리 증가한다. CB는 노드(B)에서 그라운드에 대한 총 캐패시턴스를 나타낸다. 이 캐패시턴스(CB)는 트랜지스터들(M2,M7)의 드레인 캐패시턴스들과, 트랜지스터들 (M1,M5)의 게이트 캐패시턴스들의 합이다. 클럭이 V_CC인 동안, 트랜지스터(M1)는 노드(A)를 V_PP까지 충전한다. 클럭이 0으로 떨어지고, 반전 클럭이 V_CC로 상승할 시, 트랜지스터(M1)는 컷오프(cut off)하고, 캐패시턴스(C2)는 노드(A)의 전압을 V_CC*C1/(C1+CB)까지 증가시킨다. 캐패시턴스(CA)는 노드(A)에서 그라운드에 대한 총 캐패시턴스를 나타낸다. 이 캐패시턴스(CA)는 트랜지스터들(M1,M6)의 드레인 캐패시턴스들과 트랜지스터(M2)의 게이트 캐패시턴스의 합이다. 클럭(CLK)이 V_CC인 동안, 트랜지스터(M2)는 노드(B)를 V_PP까지 충전한다.

통상적으로, V_PP는 제한된 용량을 지닌 전하 펌프에 의해 제공된다. 프로그래밍 동작이 실행될 시, V_PP는 도6의 트레이스(trace)(602)에 의해 예시되는 것처럼 통상적으로 0에서 고전압까지 선형으로 증가된다. 증가하는 V_PP의 기울기는 전하 펌프의 용량에 의해 결정된다. 노드들(A,B)과 출력(OUT)은 선택된 통과 게이트에서 가능한한 밀접하게 V_PP를 추적하는 것이 바람직하다. 트랜지스터들(M1,M2)을 컷오프 상태로부터 스위치 온(on)하도록 클럭과 반전 클럭의 상승에 대한 순서로써, 아래 부등식이 충족되야 한다.

V_CC*C1/(C1+CB) 〉 V_tM1 (부등식 1)

V_CC*C2/(C2+CA) 〉 V_tM2 (부등식 2)

트랜지스터들(M1,M2)의 드레시홀드 전압들은 통상적으로 같다(V_tM1=V_tM2). 노드(B)는 자신에게 부착된 부가적인 회로 구성요소인 트랜지스터(M5)의 게이트를 갖으므로, 제1 부등식은 통상적으로 충족시키기가 어렵다. 캐패시턴스(C1)의 크기는 이 부등식이 성립되도록 증가될 수 있다. 일반적으로, 트랜지스터(M1,M2)가 스위치 오프(off)와 온하는 동안의 여러 클럭 사이클(cycle) 후에, 노드(B)의 전압은 V_PP와 같다.

노드들(A,B)의 승압은 전혀 대칭이 아니지만, 그러나 이것은 노드(B)는 자신에게 부착된 트랜지스터(M5)의 게이트 캐패시턴스를 갖은 반면, 노드(A)는 자신관 관련있는 어떤 유사한 게이트 캐패시턴스도 갖지 않았기 때문이다. 노드(B)에서 그라운드에 대한 총 부하 캐패시턴스(CB)는 노드(B)에 접속된 모든 회로 구성요소들에 의해 영향을 받는다. 특히, 트랜지스터(M5)의 게이트 캐패시턴스, 트랜지스터(M2)의 드레인 캐패시턴스, 트랜지스터(M1)의 게이트 캐패시턴스와, 그리고 양호한 실시예에서 트랜지스터(M4)의 드레인과 게이트 캐패시턴스. V_CC의 전압 증가가 클럭 입력(CLK)에서 발생할 시, 노드(B)의 전압은 V_CC*C1/(C1+CB)까지 증가한다. 트랜지스터들(M1,M2)의 턴온(turn on)을 가능케하기 위해서, 노드(B)의 이 증가량은 트랜지스터(M1)의 드레시홀드 전압보다 훨씬 커야 한다. 따라서, V_CC*C1/(C1+CB)〉V_tM1이다. 이 부등식이 충족되지 않는 경우, 캐패시턴스(C1)는 트랜지스터(M1)를 턴온시킬 만큼 충분히 높게 트랜지스터(M1)의 게이트를 연결할 수 없다. 캐패시턴스(C1)는 따라서 CB가 클 경우 크게 만들어진다. 클럭(CLK)과 반전 클럭(/CLK)이 V_PP가 자신의 가장 높은 최종 값에 도달한 후에도 계속해서 가동하는 경우, 캐패시턴스 (C1,C2)를 통한 캐패시터 연결은 클럭(CLK) 위상을 바꾸는 동안 노드들 (A,B)을 더 승압할 것이다.

도2에 예시된 실시예(200)에서, 노드(A) 전압은 반전 클럭(/CLK)에 동기되어 V_PP와 V_PP+V_CC*C2/(C2+CA) 사이에서 오실레이션하는 반면에, 노드(B) 전압은 클럭(CLK)에 동기되어 V_PP와 V_PP+V_CC*C1/(C1+CA) 사이에서 오실레이션할 것이다. 이 실시예에서 클럭(CLK)의 높은 위상동안 노드(A)를 V_PP까지 충전한 후에, 트랜지스터(M1)는 컷오프 상태로 남아있을 것이고, 반전 클럭(/CLK)의 높은 위상 동안 노드(B)를 V_PP까지 충전한 후에, 트랜지스터(M2)는 컷오프 상태로 남아있을 것이다. 트랜지스터들(M1,M2)이 컷오프 상태로 남아있기 때문에, 어떤 트랜지스터들도 V_PP로부터의 전류를 전혀 통과시키지 않는다.

도2 회로(200)는 매우 강력하다. 이 회로는 매우 낮은 공급 전압(V_CC)과 매우 높은 트랜지스터 드레시홀드 전압들(V_t)에서 동작한다. 전술된 토론은 트랜지스터의 드레시홀드 전압들(V_tM1,V_tM2)을 잠재적으로 서로 다른 전압들로 부른다. 그러나, 통상적으로 본 발명을 따르는 이 회로의 모든 트랜지스터들은 동일한 도핑(doping) 레벨과 다른 제조 매개변수들을 이용하여 제조되기 때문에, 실제로 모든 트랜지스터들은 정상적으로 동일한 드레시홀드 전압(V_t)을 갖을 것이다.

도3은 본 발명의 양호한 실시예(300)를 예시한다. 도3의 회로(300)는 노드들(A,B)에 각각 부착된 2개의 조절장치(301,302)를 포함한다. 조절장치들(301,302)을 포함하므로써, 디코드 트랜지스터(M6,M7)에서 핫 스위칭이 발생할 가능성을 피할수 있게 한다. 클럭이 V_PP가 방전될 시 가동하는 경우, 트랜지스터들(M3,M4)은 필요하지 않다.

본 발명의 전형적인 응용은 매우 많은 수의 워드를 갖는 플래시 메모리 어레이에서 워드 라인들을 구동하는 것이다. 이 고전압 통과 회로들은 블록당 하나가 존재할 것이므로, 많은 수의 이러한 회로들이 플래시 메모리 어레이를 위해 존재한다. 워드의 프로그래밍은 통상적으로 20볼트 정도의 높은 프로그래밍 전압을 필요로 한다. 유일한 공급 전압들은 V_CC(3V)와 그라운드(0V)이므로, 높은 프로그래밍 전압(V_P)은 온칩(on-chip)의 고전압 전하 펌프에 의해 생성된다. 소정의 프로그래밍 모드의 경우에, 한번에 단지 한 워드만이 기록된다. 따라서, 다른 고전압 통과 트랜지스터들이 디스에이블되어 V_PP를 자신의 워드 라인들로 구동할 수 없는 동안 선택된 블록을 구동하는 고전압 통과 트랜지스터들의 한 세트를 인에이블하는 것이 바람직하다. 이 경우에, 노드들(A,B)이 선택되지 않은 모든 블록에 대해 0V가 되도록는 방전되게 하는 어떤 메커니즘이 존재해야 한다.

이러한 동작을 쉽게하기 위해서, 본 발명의 실시예를 따르는 회로들은 디코드 트랜지스터들(M6,M7)을 갖는다. 디코드 트랜지스터들(M6,M7)의 소스들은 각각 노드들 (A,B)에 접속되고, 트랜지스터들(M6,M7)의 드레인들은 워드 디코드 신호(DECODE)에 접속된다. 이 디코드 신호가 V_CC에 대해 어서트(assert)될 시, 트랜지스터들(M6,M7)은 컷오프되며, 따라서 노드들(A,B)은 위쪽으로 자유롭게 승압된다. 디코드 신호가 그라운드될 시, 트랜지스터들(M6,M7)은 턴온되고, 노드들 (A,B)을 그라운드 상태로 유지한다. 노드들(A,B)은 그라운드와 연결되있기 때문에, 어떤 승압 트랜지스터들 (M1,M2)도 턴온되지 않는다. 통과 트랜지스터(M5) 또한 노드(B)에 의해 게이트되기 때문에 턴오프된다. 따라서, 선택되지 않은 워드들에 있어서 V_PP전하 펌프 공급으로부터 어떤 전력 낭비도 없다.

보다 중요하게, 트랜지스터들(M6,M7)은 이전에 선택된 워드가 선택되지 않을 시, V_PP보다 높은 전압으로부터 노드들(A,B)을 방전한다. 도3에 도시된 양호한 실시예 (300)에서, 트랜지스터들(M3,M4)은 다이오드처럼 행동하기 위해서 자신의 게이트들에 접속된 드레인을 갖는 노드들(A,B)에 부착된다. 이 트랜지스터들은 노드들(A,B)의 전압을 각각 조절하여, 노드(A)의 최대 정전압(static voltage)이 V_PP+V_tM3가 되게하는 한편, 노드(B)의 최대 정전압이 V_PP+V_tM4가 되게한다. 이 회로의 목적은 고전압(V_PP)을 트랜지스터(M5)를 통해 출력(OUT)으로 전달하는 것이다. 노드(B)는 트랜지스터(M5)의 게이트를 제어하기 때문에, 노드(B)를 V_PP+V_tM5까지 충전하는 것이 필요하다. 트랜지스터들(M4,M5)이 동일한 드레시홀드 전압을 갖도록(V_tM4=V_tM5) 제작되는 경우, 다이오드 기능으로 접속된 조절 트랜지스터(M4)를 포함하므로써, V_PP를 출력(OUT)으로 직접 통과시키려는 바라는 결과를 성취하는데 필요한 전압보다 낮은 전압으로 노드(B)를 정적으로 유지하게 해준다.

다이오드 기능으로서 접속된 조절 트랜지스터들(M3,M4)이 없는 도2에 예시된 실시예(200)에서, 노드(A)는 클럭의 높은 위상 동안 V_PP*V_CC*C2/(C2+CA)의 전압에서 정적으로 유지되는 반면에, 노드(B)는 반전 클럭의 높은 위상 동안 V_PP*V_CC*C1/(C1+CB)의 전압에서 정적으로 유지된다. 다이오드 기능으로서 접속된 트랜지스터들(M3,M4)을 갖는 도3에 예시된 실시예(300)에서, 노드(A)가 클럭의 상승 에지에서 최대 전압인 V_PP*V_CC*C2/(C2+CA)에 도달 할 지라도, 조절 트랜지스터(M3)는 클럭의 하강 에지 전에 노드(A)를 V_PP+V_tM3까지 방전한다. 유사하게, 반전 클럭의 상승 에지에서 노드(B)가 V_PP*V_CC*C1/(C1+CB)로 승압될 지라도, 조절 트랜지스터(M4)는 반전 클럭의 하강 에지 전에 노드(B)를 V_PP+V_tM4까지 방전한다.

더욱이, V_PP를 생성하는 (도시되지 않은)전하 펌프가 턴오프되고, V_PP가 소정의 낮은 전압(V_CC또는 그라운드)으로 방전되는 경우, 본 발명의 양호한 실시예를 따르는 회로(300)에 트랜지스터들(M3,M4)을 포함하므로써, 노드(A,B)들이 트랜지스터들 (M3,M4)을 통해 V_PP와 함께 자동으로 방전되게 하여주는데, 이 트랜지스터들(M3,M4)은 V_PP위의 한 드레시홀드 전압(V_t)까지 V_PP의 방전을 추적할 것이다. 따라서, 노드들(A,B)은 V_PP가 감소할 시 이 노드(A,B)들의 전압이 감소되도록 조절되기 때문에, 도3의 양호한 실시예는 방전 트랜지스터들(M6,M7)에서 핫 스위칭이 일어날 가능성을 최소화한다. 디코드 신호가 그라운드로 낮추어 질 시, 노드들(A,B)의 전압들은 더이상 20볼트의 프로그래밍 전압 근처에 있지 않다.

본 발명의 또 다른 양상에 따라, 도4는 다중 병렬 통과 트랜지스터들(M50-M5N)이 동일한 노드(B)에 의해 제어되는 동안 다중 워드 라인들(wL0-wLN)을 구동함을 예시한다. 이 구조에 바람직한 여러 상황들이 존재한다. 예컨대, 특별한 메모리 어레이의 물리적인 크기들은 각 워드에 대해 여러 개의 워드 라인들이 존재할 것을 요구한다. 또 다른 예제로써, 고전압 스위치는 여러 개의 워드들을 동시에 프로그램할 시에만 사용될 것이다. 더 이상의 예제로써, NAND 플래시 메모리 어레이에서 기브(give) NAND 셀에 대응하는 모든 통과 트랜지스터들은 이 셀에 있는 워드들 중 소정의 하나가 프로그램될 시마다 인에이블되어야 한다. 노드(B)에서 그라운드에 대한 캐패시턴스(CB)는 도4에 도시된 다수의 통과 트랜지스터들(M50-M5N)의 크기에 의존하기 때문에 꽤 클 것이고, 캐패시터(C1)는 부등식(1)이 충족되도록 충분히 큰 치수여야 한다.

본 발명의 또 다른 양상에 따라, 도5는 도2, 3에 예시된 고전압 스위치 회로들 (200,300)을 참조하여 클럭 회로(500)의 양호한 실시예(500)를 예시한다. 이 클럭 버퍼(500)는 스위치당 하나가 존재하므로, 각각의 고전압 스위치 회로(200,300)에 대해, 개별적인 클럭 버퍼(500)가 존재한다. 단일 위상 오실레이터 신호(OSC)는 온칩 또는 입력에 외부적으로 생성된다. 2개의 입력을 지닌 NAND 게이트(501)는 오실레이터 신호(OSC)와 디코드 신호(DECODE)를 입력으로 취하여, 반전 클럭(/CLK) 신호를 제공한다. 인버터(502)는 반전 클럭 신호(/CLK)를 입력으로 취하여, 비반전 클럭 신호(/CLK)를 출력으로 제공한다.

디코드 신호가 소정의 고전압 스위치(200 또는300)에 대해 낮을 때마다, 클럭(CLK와 /CLK)의 오실레이션이 디스에이블되어, CLK는 그라운드에서 정적으로 유지되는 반면에, /CLK는 V_CC에서 정적으로 유지된다. 트랜지스터들(M6,M7)은 노드들(A,B)을 그라운드 상태로 유지한다. 클럭(CLK와 /CLK)이 오실레이션하지 않는 한, 고전압 스위치들(200,300)과 클럭 회로(500)는 어떤 정적 전력도 소모하지 않는다. 디스에이블된 고전압 스위치들(200,300)과 그들의 대응하는 클럭 회로(500)가 어떤 정적 전력도 소모하지 않는다는 사실은, 이러한 다수의 인에이블되지 않은 회로들이 어떤 소정의 프로그래밍 사이클 동안 존재할 수 있기 때문에 매우 중요하다.

도6은 충전 동작 동안 본 발명의 양호한 실시예(300)의 동작을 예시한다. 도6의 예시에서, V_CC는 2볼트고, 높은 프로그래밍 전압은 20볼트다. 오실레이터 신호(OSC)는 0볼트(그라운드)와 2볼트(V_CC) 사이에서 60나노초의 주기(16.67MHz)로 오실레이션하며, 트레이스(601)로서 도시된다. (도시되지 않은)고전압 발생기는 V_PP를 그라운드에서 20볼트로 증가시키는데 1마이크로초(1000나노초)가 필요하다. V_PP는 자취(602)로서 예시된다. 워드 라인 출력(OUT)은 자취(603)로서 예시된다. 도6의 자취(604)는 프로그래밍 동작 동안 노드(B)에서의 전압을 예시한다. 시간(t1)에서, 디코드 신호가 높이 올라가고, 따라서 노드들(A,B)과 출력(OUT)이 상승하도록 인에이블한다. 클럭(CLK)의 낮은 위상 동안, 트랜지스터(M2)는 노드(B)를 V_PP에 결합시킨다. 클럭 신호의 상승 에지에서, 캐패시턴스 결합은 초기에 노드(B)를 V_PP+V_CC*C1 /(C1+CB)까지 충전하지만, 조절 트랜지스터(M4)는 노드(B)를 V_PP+VtM4까지 방전한다. 보디 효과는 충전 펌프가 V_PP와 노드(B)의 전압을 증가시키기 때문에 트랜지스터(M4)의 드레시홀드 전압(VtM4)을 증가시킨다. 따라서, 클럭 신호의 상승에지 이후의 노드(B) 전압(V_PP+V_CC*C1/(C1+CB))과 클럭 신호의 하강 에지 바로 이전의 노드(B) 전압(V_PP+VtM4) 사이의 차는 V_PP가 증가함에 따라 감소한다.

도6은 도3에 예시된 실시예의 모의실험 결과를 보여준다. 트랜지스터 크기와 클럭 주파수는 출력(OUT)과 노드(A)가 클럭의 높은 위상 동안 V_PP를 추적하는 한편, 노드(B)는 클럭의 낮은 위상 동안 V_PP를 추적할 수 있도록 선택되야 한다. 예컨대, 트랜지스터(M2)는 노드(B)가 클럭의 높은 위상 동안 V_PP까지 충전될 수 있도록 충분히 커야한다. 도6에 모의실험된 본 발명을 따르는 회로의 실시예에서, 출력(OUT)에 부착된 워드 라인(603)은 그라운드에 대해 2 피코패러드(picofarad)의 캐패시턴스를 갖는다. 캐패시턴스(C1)는 0.2 피코패러드인 반면에, 캐패시턴스(C2)는 단지 0.1피코패러드다. 통과 트랜지스터(M5)의 채널 폭은 10미크론이고, 이것의 채널 길이는 1.2미크론이다. 승압 트랜지스터(M1)의 채널 폭은 4미크론이고, 채널 길이는 1.2미크론이다. 승압 트랜지스터(M2)의 채널 폭은 3미크론이고, 이것의 채널 길이는 1.2미크론이다. 디코드 트랜지스터들(M6,M7)뿐만 아니라 조절 트랜지스터들 (M3,M4) 각각은 채널 폭이 3미크론이며, 4미크론의 긴 채널 길이를 갖는다.

본 발명과 관련있는 플래시 메모리 셀 어레이의 한 예가 도(7,8)를 참조하여 아래에 기술된다. 도7은 본 발명을 따르며 고전압 통과 게이트 사용에 적당한 셀 어레이(700)를 예시하는 회로도다. 도8은 본 발명의 실시예에 따라 비휘발성 메모리 셀 어레이(700)를 위한 메모리 제어 모듈을 포함하는 비휘발성 메모리 집적회로 구조(800)를 예시하는 블록다이어그램이다.

도8에 도시된 것과 같이, 플래시 메모리 소자와 같은 반도체 메모리 소자(800)는, 본 발명의 한 실시예에 따라 다수의 메모리 셀을 갖는 셀 어레이(700), X-디코더 (26)와, 그리고 상기 셀 어레이(700)의 메모리 셀을 임으로 선택하기 위한 Y-디코더(25), 메모리 셀 판독을 위한 감지증폭기를 갖는 증폭기/입력 버퍼 유니트(28), 선택된 메모리 셀 속으로/으로부터 정보를 프로그램 또는 소거하기 위한 프로그램/소거 전압 스위치(23)와, 그리고 메모리 상태에 따라 인에이블 신호들중 하나를 선택하기 위한 상태 제어 회로(22)를 구조적으로 구비한다. 더욱이, 도8의 셀 어레이 (700)는 워드 라인들과 비트 라인들 각각에 다수의 메모리 셀을 갖는 것으로서 도7에 삽입된다.

도7에서, 셀 트랜지스터(C)의 각 워드 라인의 제어 게이트들은 셀 트랜지스터들(C₁₁내지 C_1j)의 제어 게이트들에 공통으로 접속된다. 다중 셀 트랜지스터들(C) 각 세로줄의 드레인들은 공통으로 비트 라인(BL_n)에 접속된다. 모든 셀 트랜지스터(C)의 소스는 그라운드(GND)에 접속된다. 전압(V_CC)은 예컨대 데이터가 셀 트랜지스터들에 기록될 것인지 아닌지에 따라 셀 트랜지스터들의 전위를 안정적으로 설정하기 위해서, 부하 저항들(R₂₁내지 R_2j)을 통해 비트 라인들(BL₁내지 BL_n)에 인가된다. 한 워드 라인 및 한 비트 라인이 각각 WL₁내지 WL_i및 BL₁내지 BL_j라인들중에서 각각 선택될시, 단일 셀 트랜지스터가 선택된다. 특히, 선택된 셀은 선택된 워드 라인(WL_m)과 선택된 비트 라인(BL_n)이 서로 교차하는 셀(C_mn)이다. 데이터 값 "0"이 셀 트랜지스터(C_mn)에 저장되는 경우, 셀 트랜지스터(C_mn)는 턴"오프"되고, 선택된 비트 라인(BL_n)은 저항(R2_n)에 의해 풀업됨에 따라 V_CC로 남아있는다. 이에 반해서, 데이터 값 "1"이 셀 트랜지스터(C_mn)에 저장되는 경우, 셀 트랜지스터는(C_mn) 턴온되고, 선택된 비트 라인(BL_n)은 셀 트랜지스터(C_mn)에 의해 낮은 전압으로 풀다운된다. 비트 라인(BL_n)의 전위는 그때 증폭기/입력 버퍼 블록(28)의 감지 증폭기에 의해 셀 정보로서 판독된다.

셀 어레이(700)를 갖는 반도체 메모리 소자(800)가 도8에 도시된다. 이 소자는 고전압(V_PP) 검출기(21), 상태 제어 회로(22), 프로그램/소거 전압 스위치(23), 입력/출력 버퍼(24), X-디코더(26), Y-디코더(25), Y-게이트(27) 및 증폭기/입력 버퍼 (28)를 가지며, 상기 증폭기/입력 버퍼(28)는 셀 트랜지스터에 저장된 데이터 값을 판독하기 위한 감지 증폭기를 포함한다. 고전압(V_PP) 검출기(21)는 고전압(V_PP)을 이용할 수 있는지 없는지를 판단한다. 고전압(V_PP)을 이용할 수 있는 경우, 전압 검출기는 "하이" 신호(V_hh)를 상태 제어 회로(22)에 출력한다. 고전압(V_PP)을 이용할 수 없는 경우, "낮은" V_hh신호가 출력이다. 상태 제어 회로(22)는 칩 인에이블 신호(CE/), 기록 인에이블 신호(WE/)와, 그리고 고전압 검출기(21)로부터의 신호 (V_hh)외에 또 외부로부터 소자(800)로의 출력 인에이블 신호(OE/)를 수신한다. 이들 신호로부터, 상태 제어 회로(22)는 적당한 동작모드를 결정하는데, 예컨대 판독, 기록과 그리고 소거 모드가 결정된다.

이 신호들에 응답하여, 상태 제어 회로(22)는 출력 제어 신호(O/), 입력 제어 신호(I/), 소거 신호(E/), 기록 제어 신호(W/) 및 판독 신호(R/)를 출력한다. 예를 들면, 판독 모드가 선택될 시, 상태 제어 회로(22)는 "로우" 칩 인에이블 신호 (CE/), "로우" 출력 인에이블 신호(OE/)와, 그리고 "하이" 기록 인에이블 신호(WE)를 수신한다. 동시에, 전압 신호(V_hh)는 "낮으며", 고전압(V_PP)이 턴온되지 않음을 가리킨다. 차례로, 상태 제어 회로(22)는 "로우" 출력 제어(O/) 및 판독(R/) 신호를 제공한다. 로우 R/ 신호는 셀 어레이(700)의 내용 판독을 인에이블하며, 로우 O/ 신호는 입력 출력 버퍼(24)가 이 소자(800)의 (도시되지 않은)출력핀들을 구동하게 한다. 기록 모드가 선택될시, 상태 제어 회로(22)는 "높은" 전압 신호(V_hh)와 "하이" 출력 인에이블 신호(OE/)를 수신한다. "하이" 전압 신호(V_hh)는 고전압(V_PP)이 존재함을 가리키며, 하이 출력 인에이블 신호(OE/)는 입력/출력 블록(24)이 이 소자(800)의 (도시되지 않은)핀들을 구동하지 못하게 한다. 동시에, 칩 인에이블 신호(CE/)와 기록 인에이블 신호(WE/)는 "로우"다. 차례로, 상태 제어 회로는 "로우" 입력 제어 신호(I/)와 "로우" 기록 신호(W/)를 출력한다.

소거 모드를 선택하기 위해서, (도시되지 않은)외부 회로는 칩 인에이블 신호(CE/)를 "하이"로 디어서트(deassert)하며, 출력 인에이블 신호(OE/)를 "하이"로 디어서트하고, 그리고 기록 인에이블 신호(WE/)를 "로우"로 어서트(assert)한다. 응답으로써, V_hh가 고전압(V_PP)이 존재함을 가리키는 하이로 간 다음, 상태 제어 회로(22)는 "로우" 소거 신호(E/)를 어서트한다. 프로그램/소거 전압 스위치(23)가 "로우" 소거 신호(E/)를 수신할 시, 이는 셀 어레이(700) 전력 공급의 전압을 고전압(V_PP)으로 스위치한다. "로우" 소거 신호(E/) 또는 "로우" 기록 신호(W/)가 프로그램/소거 전압 스위치(23)에 입력일 시, 이 스위치(23)는 출력 전압(V_PER)을 고전압(V_PP)으로 스위치한다. 출력 전압(V_PER)은 Y-디코더(25)에 공급된다. 입력/출력 버퍼(24)는 하이에서 로우로의 전이가 발생하는 제어 신호(I/)의 하강 에지를 검출할 시, 입력/출력 버퍼(24)는 (도시되지 않은)외부 소자로부터 수신된 입력 데이터(D0-D7)를 래치(latch)한다. 입력 데이터(D0-D7)는 D_I0내지 D_I7을 통해 셀 어레이(700)로 전달된다.

대조적으로, 출력 제어 신호(O/)의 하강 에지가 수신될 시, 버퍼(24)는 셀 어레이로부터의 출력 데이터(D_O0내지 D_O7)를 래치한다음, 양방향 선들(D_O0내지 D_O7)을 통해 데이터를 외부 소자에 출력한다. X-디코더는 주소 신호들(A_m(m=0 내지 9)), 기록 신호(W/), 판독 신호(R/)와, 그리고 소거 신호(E/)를 수신하도록 배열된다. 이들 입력에 응답하여, X-디코더(25)는 "하이" 레벨 신호를 워드 라인(WL_m)에 전달하여 바라는 워드 라인(WL_m)을 선택하기 위해서 선택 신호를 셀 어레이에 출력한다. Y-디코더(25)는 주소 신호들(A_n(n= 10 내지 16)), 기록 신호(W/)와, 그리고 판독 신호(R/)를 수신하도록 배열된다. 이들 입력에 응답하여, Y-디코더(25)는 비트 라인 제어 신호(CL_n)를 Y-게이트(27)에 출력한다. Y-게이트(27)는 비트 라인 제어 신호(CL_n)에 대응하는 데이터를 판독 및 기록하기 위해서 비트 라인(BL_n)을 선택한다. 특히, 기록 모드(즉, 기록 신호(W/)가 "로우"일 시)에서, 고전압(V_PP)은 선택된 비트 라인(BL_n)에 공급된다. 그때, 입력 데이터(D_I)는 버퍼(24)로부터 비트 라인들로의 입력이다. 판독모드에서, (즉, "로우" 판독 신호(R/)가 Y-게이트(27)로의 입력일시) 선택된 비트 라인(BL_n)은 버퍼(28)내의 감지 증폭기에 접속된다. 셀 정보는 출력 데이터(D_O)로서 버퍼(28)내의 감지 증폭기로부터의 출력이다.

도9는 본 발명을 따르는 고전압 스위치에 적합한 또 다른 플래시 메모리 구조를 도시한다.

본 발명의 몇몇 실시예만이 여기에 기술되었지만, 본 발명의 의도하는 바와 영역으로부터 벗어나지 않고, 본 발명이 많은 다른 특정 형태로 구체화됨이 당업자들에게 명백해질 것이다. 그러므로, 여기의 예제들과 실시예들은 예시적인 것이지 한정하지 않은 것으로서 고려되고, 본 발명은 이 글에 주어진 상세사항들로 제한되는 것이 아니라, 부가된 청구의 범위내에서 수정될 수 있다. 전술된 것과 같이, 본 발명을 따르는 전기적으로 소거할 수 있으며 그리고 전기적으로 프로그램할 수 있는 비휘발성 반도체 소자는 부동 게이트(floating gate)를 포함하는 이중 게이트 구조를 갖춘 터널 소거(tunnel-erase) 셀 트랜지스터들로 이루어진 셀 어레이를 갖는다.

본 발명을 따르는 플래시 메모리의 전술된 토론으로 분명해지는 것처럼, 여러가지 메모리 동작들을 수행하기 위해서, 고전압(V_PP)은 적절한 시간에 여러 노드들로 스위치되야 한다. 예컨대, 워드 라인들(WL) 각각 및 비트 라인들(BL) 각각은 어떤 시간에 고전압(V_PP)으로 구동되야 한다. 그러므로, 워드 라인들에 고전압(V_PP) 전송을 하기 위해서, 도3에 예시된 본 발명을 따르는 고전압 스위치들(300)은 X-디코더 (26) 내부에 설치될 수 있다. 각 워드라인(WL)은 워드라인(WL)을 V_PP에 선택적으로 접속하는 고전압 스위치(300)를 포함한다. 따라서, 도3의 OUT 라벨이 붙운 노드는 워드라인(WL)에 부부착될 수 있다. X-디코더(26)가 각 워드라인(WL)에 대한 고전압 스위치(300)를 포함하는 경우, 본 발명을 따르는 많은 수의 고전압 스위치들(300)은 소정의 플래시 메모리 소자(800)상에 상주한다. 고전압 스위치(300)는 낮은 공급 전압(V_CC)으로 동작할 시라도 짧은 시간 내에 그리고 선택되지 않은 워드들에 대한 (도시되지 않은)V_PP전하 펌프로부터 어떤 누설 전류도 없이 워드라인(WL)을 고전압(V_PP)으로 승압할 수 있다.

본 발명이 양호한 실시예와 대체 실시예를 참조하여 기술됐을 지라도, 이 실시예들은 한정이 아니라 예시에 의한 방법으로 제공된다. 당업자들은 이 발표에 의해 본 발명의 의도하는 바와 영역으로부터 벗어나지 않고 기술된 실시예들에 여러가지 수정 및 변경을 가할수 있을 것이다. 따라서, 이들 수정 및 변경들은 부가된 청구항에 의해 상술된 것처럼 본 발명의 의도하는 바와 영역안에 있는 것으로 간주된다.

Claims (14)

1. 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리로서,

   제어 게이트를 각각 갖는 다수의 부동 게이트 메모리 셀들;

   상기 다수의 부동 게이트 메모리 셀들의 제어 게이트들에 연결된 워드 라인;

   소스, 드레인, 게이트를 갖는 제1 NMOS 승압 트랜지스터;

   소스, 드레인, 게이트를 갖는 제2 NMOS 승압 트랜지스터;

   제1 및 제2 단자를 갖는 제1 NMOS 연결 캐패시터;

   제1 및 제2 단자를 갖는 제2 NMOS 연결 캐패시터;

   소스, 드레인, 게이트를 갖는 NMOS 통과 트랜지스터;

   소스, 드레인, 게이트를 갖는 제1 NMOS 방전 트랜지스터와; 그리고

   소스, 드레인, 게이트를 갖는 제2 NMOS 방전 트랜지스터를 구비하고;

   상기 제1 NMOS 승압 트랜지스터 드레인은 상기 제2 NMOS 승압 트랜지스터 게이트 및 상기 제2 연결 캐패시터의 제2 단자에 접속되고;

   상기 제2 NMOS 승압 트랜지스터 드레인은 상기 제1 NMOS 승압 트랜지스터 게이트, 상기 제1 연결 캐패시터의 제2 단자와, 그리고 상기 통과 트랜지스터 게이트에 접속되고;

   상기 고전압 스위치 입력은 상기 NMOS 통과 트랜지스터 소스, 상기 제1 NMOS 승압 트랜지스터 소스와, 그리고 상기 제2 NMOS 승압 트랜지스터 소스에 연결되고;

   상기 제1 NMOS 연결 캐패시터의 제1 단자는 제1 클럭 입력에 접속되고, 상기 제2 NMOS 연결 캐패시터의 제1 단자는 제2 클럭 입력에 접속되고;

   상기 NMOS 통과 트랜지스터 드레인은 상기 워드 라이에 접속되고;

   상기 제1 NMOS 방전 트랜지스터 소스는 상기 제1 NMOS 승압 트랜지스터 드레인에 접속되고;

   상기 제2 NMOS 방전 트랜지스터 소스는 상기 제2 NMOS 승압 트랜지스터 드레인에 접속되는 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
2. 제 1 항에 있어서,

   상기 제1 NMOS 방전 트랜지스터 드레인 및 상기 제2 NMOS 방전 트랜지스터 드레인은 디코드 입력에 접속되는 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
3. 제 2 항에 있어서,

   상기 제1 NMOS 방전 트랜지스터 게이트 및 상기 제2 NMOS 방전 트랜지스터 게이트는 양(+)의 전원에 접속되는 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
4. 제 3 항에 있어서,

   상기 제1 클럭 입력 및 상기 제2 클럭 입력은 결코 동시에 어서트되지 않는 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
5. 제 1 항에 있어서,

   소스가 고전압원에 접속되고, 게이트가 상기 제2 NMOS 승압 트랜지스터 드레인에 접속되며, 드레인이 하나 이상의 병렬 고전압 스위치 출력들에 접속된 하나 이상의 병렬 NMOS 통과 트랜지스터들을 더 구비하는 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
6. 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리로서,

   제어 게이트를 각각 갖는 다수의 부동 게이트 메모리 셀들;

   상기 다수의 부동 게이트 메모리 셀들의 제어 게이트에 연결된 워드 라인;

   소스, 드레인, 게이트를 갖는 제1 NMOS 승압 트랜지스터;

   소스, 드레인, 게이트를 갖는 제2 NMOS 승압 트랜지스터;

   제1 및 제2 단자를 갖는 제1 NMOS 연결 캐패시터;

   제1 및 제2 단자를 갖는 제2 NMOS 연결 캐패시터;

   소스, 드레인, 게이트를 갖는 NMOS 통과 트랜지스터;

   소스, 드레인, 게이트를 갖는 제1 NMOS 조절 트랜지스터와; 그리고

   소스, 드레인, 게이트를 갖는 제2 NMOS 조절 트랜지스터를 구비하고;

   상기 제1 NMOS 승압 트랜지스터 드레인은 상기 제2 NMOS 승압 트랜지스터 게이트 및 상기 제2 연결 캐패시터의 제2 단자에 접속되고;

   상기 제2 NMOS 승압 트랜지스터 드레인은 상기 제1 NMOS 승압 트랜지스터 게이트, 상기 제1 연결 캐패시터의 제2 단자와, 그리고 상기 통과 트랜지스터 게이트에 접속되고;

   상기 고전압 스위치 입력은 상기 NMOS 통과 트랜지스터 소스, 상기 제1 NMOS 승압 트랜지스터 소소와, 그리고 상기 제2 NMOS 승압 트랜지스터 소스에 연결되고;

   상기 제1 NMOS 연결 캐패시터의 제1 단자는 제1 클럭 입력에 연결되고, 그리고 상기 제2 NMOS 연결 캐패시터의 제1 단자는 제2 클럭 입력에 접속되고;

   상기 NMOS 통과 트랜지스터 드레인은 상기 워드 라인에 접속되고;

   상기 제1 NMOS 조절 트랜지스터 소스 및 게이트는 상기 제1 NMOS 승압 트랜지스터 드레인에 접속되고;

   상기 제2 NMOS 조절 트랜지스터 소스 및 게이트는 상기 제2 NMOS 승압 트랜지스터 드레인에 접속되고; 그리고

   상기 고전압 스위치 입력은 상기 제1 NMOS 조절 트랜지스터 드레인 및 상기 제2 NMOS 조절 트랜지스터 드레인에 접속되는 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
7. 제 6 항에 있어서,

   상기 제1 클럭 입력 및 상기 제2 클럭 입력은 결코 동시에 어서트되지 않는 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
8. 제 7 항에 있어서,

   상기 제2 클럭 입력은 상기 제1 클럭 입력의 논리 역인 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
9. 제 6 항에 있어서,

   상기 고전압 공급에 접속된 소스, 상기 제2 NMOS 승압 트랜지스터 드레인에 접속된 게이트와, 그리고 하나 이상의 병렬 고전압 스위치 출력에 접속된 드레인을 갖는 하나 이상의 병렬 NMOS 통과 트랜지스터들을 더 구비하는 것을 특징을 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
10. 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리로서,

    제어 게이트를 각각 갖는 다수의 부동 게이트 메모리 셀들;

    상기 다수의 부동 게이트 메모리 셀들의 제어 게이트들에 연결된 워드 라인;

    소스, 드레인, 게이트를 갖는 제1 NMOS 승압 트랜지스터;

    소스, 드레인, 게이트를 갖는 제2 NMOS 승압 트랜지스터;

    제1 및 제2 단자들을 갖는 제1 NMOS 연결 캐패시터;

    제1 및 제2 단자들을 갖는 제2 NMOS 연결 캐패시터;

    소스, 드레인, 게이트를 갖는 NMOS 통과 트랜지스터;

    소스, 드레인, 게이트를 갖는 제1 NMOS 조절 트랜지스터;

    소스, 드레인, 게이트를 갖는 제2 NMOS 조절 트랜지스터;

    소스, 드레인, 게이트를 갖는 제1 NMOS 방전 트랜지스터와; 그리고

    소스, 드레인, 게이트를 갖는 제2 NMOS 방전 트랜지스터를 구비하고;

    상기 제1 NMOS 승압 트랜지스터 드레인은 상기 제2 NMOS 승압 트랜지스터 게이트 및 상기 제2 연결 캐패시터의 제2 단자에 접속되고;

    상기 제2 NMOS 승압 트랜지스터 드레인은 상기 제1 NMOS 승압 트랜지스터 게이트, 상기 제1 연결 캐패시터의 제2 단자와, 그리고 상기 통과 트랜지스터 게이트에 접속되고;

    상기 고전압 스위치 입력은 상기 NMOS 통과 트랜지스터 소스, 상기 제1 NMOS 승압 트랜지스터 소스와, 그리고 상기 제2 NMOS 승압 트랜지스터 소스에 연결되고;

    상기 제1 NMOS 연결 캐패시터의 제1 단자는 제1 클럭 입력에 접속되고, 그리고 상기 제2 NMOS 연결 캐패시터의 제1 단자는 제2 클럭 입력에 접속되고;

    상기 NMOS 통과 트랜지스터 드레인은 상기 워드 라인에 접속되고;

    상기 제1 NMOS 조절 트랜지스터 소스 및 게이트는 상기 제1 NMOS 승압 트랜지스터 드레인에 접속되고;

    상기 제2 NMOS 조절 트랜지스터 소스 및 게이트는 상기 NMOS 승압 트랜지스터 드레인에 접속되고;

    상기 고전압 스위치 입력은 상기 제1 NMOS 조절 트랜지스터 드레인 및 상기 제2 NMOS 조절 트랜지스터 드레인에 접속되고;

    상기 제1 NMOS 방전 트랜지스터 소스는 상기 제1 NMOS 승압 트랜지스터 드레인에 접속되고; 그리고

    상기 제2 NMOS 방전 트랜지스터 소스는 상기 제2 NMOS 승압 트랜지스터 드레인에 접속되는 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
11. 제 10 항에 있어서,

    상기 제1 NMOS 방전 트랜지스터 드레인 및 상기 제2 NMOS 방전 트랜지스터 드레인은 디코드 입력에 접속되는 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
12. 제 11 항에 있어서,

    상기 제1 NMOS 방전 트랜지스터 게이트 및 상기 제2 NMOS 방전 트랜지스터 게이트는 양(+)의 전원에 접속되는 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
13. 제 12 항에 있어서,

    상기 제1 클럭 입력 및 상기 제2 클럭 입력은 결코 동시에 어서트되지 않는 것을 특징으로 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.
14. 제 10 항에 있어서,

    소스가 상기 고전압원에 접속되고, 게이트가 상기 제2 NMOS 승압 트랜지스터 드레인에 접속되며, 그리고 드레인이 하나 이상의 병렬 고전압 스위치 출력들에 접속된 하나 이상의 병렬 NMOS 통과 트랜지스터들을 더 구비하는 것을 특징을 하는 고전압 스위치를 갖는 소거할 수 있는 비휘발성 플래시 메모리.