KR20110000494A - 불휘발성 반도체 메모리 장치 및 그것의 방전 회로 - Google Patents

불휘발성 반도체 메모리 장치 및 그것의 방전 회로 Download PDF

Info

Publication number
KR20110000494A
KR20110000494A KR1020100037544A KR20100037544A KR20110000494A KR 20110000494 A KR20110000494 A KR 20110000494A KR 1020100037544 A KR1020100037544 A KR 1020100037544A KR 20100037544 A KR20100037544 A KR 20100037544A KR 20110000494 A KR20110000494 A KR 20110000494A
Authority
KR
South Korea
Prior art keywords
well
constant current
discharge
transistors
discharge circuit
Prior art date
Application number
KR1020100037544A
Other languages
English (en)
Inventor
유이치로 나카가키
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to US12/816,410 priority Critical patent/US8331159B2/en
Publication of KR20110000494A publication Critical patent/KR20110000494A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/30—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels

Abstract

본 발명의 불휘발성 메모리 장치는 소거 동작 후의 방전 동작으로, 메모리 어레이의 각 단자를 동시에 방전하는 정전류 회로에 의해, 방전 시간을 단축하고, 내압의 상승 및 래치업 현상을 방지할 수 있는 불휘발성 반도체 메모리의 방전 회로를 제공한다.

Description

불휘발성 반도체 메모리 장치 및 그것의 방전 회로{NONVOLATILE SEMICONDUCTOR MEMORY DEVICE AND DISCHARGE CIRCUIT THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 반도체 메모리 장치의 방전 동작시 소정의 정전류에 의해 메모리 어레이의 각 단자들을 동시에 방전시키는 방전 회로에 관한 것이다.
불휘발성 반도체 메모리 장치에 있어서 플래시 메모리 동작은, 메모리 셀에 정보를 기입하기 위한 기입 동작, 기입된 정보를 읽어내기 위한 읽기 동작, 및 정보를 고쳐 쓰기 위한 소거 동작 등이 있다. 특히 소거 동작에는 소거 후의 방전 프로세스가 포함된다. 소거 후의 방전 프로세스에서는, 어레이 영역의 워드 라인 단자, P웰 단자, 및 Deep－N웰 단자 등의 3개의 단자의 전압이 읽기 동작시의 초기치 또는 재기입 동작시의 초기치가 되도록 방전되어야 한다. 워드 라인 단자는 부유 게이트형 메모리 셀의 제어 게이트에 연결된다. P웰 단자는 부유 게이트형 메모리 셀의 P웰에 연결된다. Deep－N웰 단자는 부유 게이트형 메모리 셀의 Deep－N웰에 전기적으로 연결되어 전압을 제공한다.
워드 라인 단자, P웰 단자, 및 Deep－N웰 단자 들을 따로 따로 방전하는 경우의 방전 시간은 한꺼번에 방전하는 경우의 방전 시간보다 3배 이상이 필요하다. 예를 들면, 먼저 워드 라인 단자의 전압을 먼저 방전할 때에는 워드 라인 단자 이외의 전압은 유지시켜야 한다. 다음에 P웰 단자 이외의 전압을 유지시키고 P웰 단자의 전압을 방전한다. 마지막에 Deep－N웰 단자 이외의 전압을 유지하고 Deep－N웰 단자의 전압을 방전해야 하는 절차들이 필요하다.
또, 이것들 3개의 전압을 동시에 방전하는 경우에는 방전 시간의 단축은 가능하지만, 전원 전압 변동, 제조 프로세스 등의 영향에 의해, 이러한 전압을 균일하게 방전시키는 것은 곤란했다. 이 때문에 불균일한 방전에 의해, 예를 들면, 오버 슈트(Over shoot) 등에 의한 Deep－N웰 단자 전압이 Deep－N웰 단자에 접속된 트랜지스터들의 내압을 초과하는 경우가 생길 수 있다. 이 경우는 메모리 칩의 수명을 단축할 수 있었다. 또한, 단자 전압이 내압을 초과하는 상황에 대처하기 위해 고내압 트랜지스터를 사용할 수 있지만, 제조 비용의 상승 때문에 현실적이지 못하다는 문제가 있다.
도 7은 (특허 문헌 1)에 개시된 불휘발성 반도체 메모리 장치의 개략 구성도이다. 도 7을 참조하면, 어레이 상에 배치된 복수의 부유 게이트형 MOS 트랜지스터(Tr)는, P형 반도체 기판(10)의 N웰(11) 내에 설치된 P웰(12) 내에 형성된 소스(13), 드레인(14), 소스(13)와 드레인(14) 상에 절연막으로서의 터널 산화막(15)을 형성하여 생성된 부유 게이트(16), 부유 게이트(16) 상에 절연막으로서의 층간 절연막(7)을 개입시켜 형성된 제어 게이트(18)를 가지고 있다.
부유 게이트형 MOS 트랜지스터(Tr)의 소거 동작시의 전압 조건은, 드레인(14)을 오픈 상태로 하고, P웰(12)에 제1의 전압(예를 들면, 6 V)을 인가한다. 이때, 제어 게이트(18)에 -9V를 인가함과 동시에, N웰(11)에 제2 전압(예를 들면, 9 V)을 인가한다. 이러한 전압 조건에 따라, 부유 게이트(16)로부터 전자가 이탈하여, 부유 게이트형 MOS 트랜지스터(Tr)의 문턱 전압은 낮아진다. 이러한 소거 동작의 전압 조건을 실현하기 위한 일례의 소거 회로는, 로 디코더 회로(RD)를 개입시켜 워드 라인(WL)에 부전압(Negative voltage)을 인가하기 위한 부전압 펌프 회로(3)를 포함한다. 또, P형 웰(12)에 6V를 인가하기 위한 제 1 고압 펌프 회로(1)가, N형 웰(11)에 9 V를 인가하기 위한 제 2 고압 펌프 회로(2)가 존재한다.
그리고 펄스 인가가 종료하면 P웰(12) 및 워드 라인(WD)의 전압을 기준 전압 Vss(0V)로 회복시키는 순서가 실행된다. P웰용 스위치(4)의 신호(Erasesp)가 로(LOW)가 되고, 워드 라인(WD)이 기준 전압(Vss)에 포싱(Forcing) 되며, P웰(12)이 기준 전압(Vss)에 포싱(Forcing) 된다. 도 8은 워드 라인(WD), N웰(11), 및 P웰(12)의 전압 파형의 일례를 나타내는 그림이다. 워드 라인(WD)의 전압이 -9V로부터 기준 전압(Vss)에 포싱(Forcing) 되는 구간에서, P웰(12)의 전압은 6V로부터 2 V정도 높아져 8V정도가 된 후, 기준 전압(Vss)에 포싱(Forcing) 되고 있다. 이때, P웰(12)에 N웰(11)이 커플링되어 있기 때문에, P웰(12)의 전압이 6V에서 8V가 되는데 수반해, N웰(11)의 전압이 9V에서 10V가 된다.
이와 같이, 항상 N웰(11)의 전압이 P웰(12)의 전압보다 높기 때문에, P웰(12)로부터 N웰(11)로의 순방향 전류가 흐르지 않는다. 그 결과, 래치업(Latch up) 현상의 발생을 저지할 수 있다. 그런데 도 8의 소거 후의 방전 프로세스에서, 워드 라인(WD)의 전압을 기준 전압(Vss)에 포싱(Forcing)하는 동안, P웰(12)의 전압이 커플링에 의해 상승한 후에 기준 전압(Vss)에 포싱되도록 제어하고 있기 때문에, 방전에 필요로 하는 시간이 500 ns 정도로 길어지고 있다.
특허 문헌 2에는, 제1 MOS 트랜지스터를 갖춘 불휘발성 메모리 셀과 동일 행에 있는 상기 제 1 MOS 트랜지스터의 제어 게이트를 공통 접속하는 워드 라인과 상기 메모리 셀에의 데이터의 기입시 또는 소거시에 있어 활성화되어 제1 전압을 발생하여 상기 워드 라인에 공급하는 제1 펌프 회로와 상기 제 1 차지 펌프 회로가 비활성화되었을 때에, 상기 제 1 전압 노드에 전류를 흘리면서 상기 제 1 차지 펌프 회로에 의해 발생된 전하를 접지 전위 또는 전원 전위에 방전하는 방전 회로를 갖추는 불휘발성 반도체 메모리 장치가 개시되어 있다.
또, 이 불휘발성 반도체 메모리 장치의 소거 동작 종료 후의 리셋(Reset) 동작에 대해, VDDW 노드의 전위를 VPP에 유지한 상태로, VNEG 노드의 전위를 0V에 되돌려, VNEG 노드가 0V로 설정된 후, VDDW 노드의 전위는 Vcc2로 설정되어 그 후 0V로 설정되는 것으로, 커플링 노이즈의 영향을 저감할 수 있는 것이 기재되어 있다. 그런데, VNEG 노드를 0V로 설정한 후, VDDW 노드의 전위를 Vcc2로 설정해, 그 후 0V로 설정하는 것으로써, 특허 문헌 1에 있어서의 방전 프로세스에 필요로 한 방전 시간(500 ns) 보다 더 긴 방전 시간을 필요로 하는 것으로 추정된다.
특허 문헌 3에는, 플래시 메모리 회로의 셀 어레이를 구성하는 각각의 셀 MC00~MCmn를 구성하는 소스부 CSL, 드레인부 CBL 및 기판부 CWL의 적어도 1개로 게이트부를 소거 동작중에 전기적으로 직접 접속시키는 공통 방전 회로부가 포함된 플래시 메모리의 소거 회로 제어 장치가 기재되어 있다.
이 소거 종료시의 동작에 대해, 방전 제어 신호 DISCT가 L레벨로부터 H레벨에 변화하는 것으로 방전 제어 회로(8) 내의 N형 MOSFET, MDN3~6은 모두 턴온 상태가 되어, 메모리 셀의 소스, 기판, 드레인, 게이트의 각 접점에 전기적으로 접속되는 CSL, CWL, CBL, Vneg는 공통 방전 접점 DISCOM에 접속되어 N형 MOSFET, MDN7가 턴온 상태가 되어 공통 방전 접점 DISCOM와 접지 전위 GND간의 전류 경로가 확보된다. 이와 같이, 정전위(Positive potential)가 되고 있는 단자와 부전위(Negative potential)가 되고 있는 단자를 스위치를 개입시켜 쇼트시키기 때문에, 방전 시간의 제어가 어렵고, 스위치를 구성하는 소자의 내압을 높게 해야할 필요가 있다. 또, 방전하는 대상에 맞추어 스위치 사이즈를 크게 할 필요가 있다.
특허 문헌 4에는, 워드 라인에 제1의 전압을, N웰 및 P웰에 제2의 전압을 인가하고, 비트 라인과 접지 라인을 개방 상태로 하여, 부유 게이트형 전계 효과 트랜지스터의 부유 게이트에 축적된 전하를 반도체 기판에 이탈하여 소거를 행하는 제1의 스텝과, 워드 라인과 비트 라인의 전위를 접지 전위에 천이시켜, 워드 라인에 축적된 전하를 방전시키고, 비트 라인으로 연결된 방전 트랜지스터를 턴온 시키는 제2의 스텝과, N웰과 P웰의 전위를 접지 전위에 천이시켜, N웰과 P웰에 축적된 전하를 방전시키는 제3의 스텝을 구비하는 불휘발성 반도체 메모리 장치의 소거 방전 방법이 기재되어 있다.
그런데 제2 스텝에 있어서, 비트 라인에 방전용 트랜지스터 1을 접속하여, 워드 라인의 방전과 동시에 비트 라인으로부터도 방전시켜, 워드 라인과 비트 라인과의 용량성 커플링에 의한 비트 라인의 오버 슛을 방지하고 있다. 이와 같이, 커플링에 의한 비트 라인의 전압 상승을 막기 위한 방전 회로를 비트 라인 단위 또는 메모리 어레이의 로컬 비트 라인 마다 마련하기 위해서는, 회로의 복잡성 증가와 동시에 제조 비용의 상승이 불가피하다.
(특허 문헌 1)　일본공개특허공보(특개 2002－261172호) (특허 문헌 2)　일본공개특허공보(특개 2005－310301호) (특허 문헌 3)　일본공개특허공보(특개 2001－351390호) (특허 문헌 4)　일본공개특허공보(특개 2008－4236호)
본 발명은, 이러한 문제를 해결하기 위해서 된 것으로, 본 발명의 목적은 소거 동작 후의 방전 동작시 메모리 어레이의 각 단자를 동시에 방전하는 정전류 회로에 의해 방전 시간을 단축하고, 내압의 상승 및 래치업을 방지할 수 있는 불휘발성 반도체 메모리 장치의 방전 회로를 제공하는 데 있다.
본 발명의 불휘발성 반도체 메모리의 방전 회로는, 불휘발성 반도체 메모리의 소거 동작 후의 방전 동작을 실시하는 불휘발성 반도체 메모리의 방전 회로에 대해, 불휘발성 반도체 메모리의 메모리 어레이를 구성하는 복수의 부유 게이트형 MOS 트랜지스터는, P형 반도체 기판의 N웰내에 설치된 P웰내에 형성된 소스, 드레인과 제어 게이트를 가져, 제어 게이트, P웰, 및 N웰이 각각 어레이 영역에 연결된 각각의 단자는, 소정의 전류를 흘리는 각각의 정전류 트랜지스터와 스위칭 트랜지스터를 가져, 각각의 정전류 트랜지스터는, 각각의 스위칭 트랜지스터가 동일한 타이밍에 온 동작하는 것으로써, 정전류 동작을 실시하는 것을 특징으로 한다. 이것에 의해, 제조 비용의 상승을 수반하는 일 없이, 방전 시간을 단축해, 내압의 오버 및 래치 업을 방지할 수 있다.
본 발명의 불휘발성 반도체 메모리의 방전 회로는, 각각의 정전류 트랜지스터의 각 게이트에는, 정전류 바이어스 전압이 인가되어 각각의 스위칭 트랜지스터의 게이트에는, 메모리 어레이의 소거 동작 후의 방전 동작에 대해, 동일한 스위칭 구동 펄스가 인가되는 것을 특징으로 한다. 이것에 의해, 정전류 트랜지스터를 항상 안정 동작 상태로 해, 고속, 고신뢰성을 갖춘 방전 동작을 실시할 수가 있다.
본 발명의 불휘발성 반도체 메모리의 방전 회로는, 불휘발성 반도체 메모리의 소거 동작 후의 방전 동작을 실시하는 불휘발성 반도체 메모리의 방전 회로에 대해, 불휘발성 반도체 메모리의 메모리 어레이를 구성하는 복수의 부유 게이트형 MOS 트랜지스터는, P형 반도체 기판의 N웰내에 설치된 P웰내에 형성된 소스, 드레인과 제어 게이트를 가져, 제어 게이트, P웰, 및 N웰이 각각 어레이 영역에 연결된 각각의 단자의 제어 게이트 및 P웰의 각 단자는, 각각 소정의 전류를 흘리는 각각의 정전류 트랜지스터와 스위칭 트랜지스터를 가져, 한편, P웰 및 N웰의 각 단자 간에는, 각각의 스위칭 트랜지스터를 가져, 각각의 정전류 트랜지스터는, 각각의 스위칭 트랜지스터가 동일한 타이밍에 온 동작하는 것으로써, 정전류 동작을 실시하는 것을 특징으로 한다. 이것에 의해, 정전류 트랜지스터를 삭감해, 방전 시간의 단축이 가능해져, 내압의 오버 및 래치 업을 방지할 수 있어 한편, 제조 비용의 상승을 수반할 것도 없다.
본 발명의 불휘발성 반도체 메모리의 방전 회로는, 각각의 정전류 트랜지스터의 각 게이트에는, 정전류 바이어스 전압이 인가되어 각각의 스위칭 트랜지스터의 게이트에는, 메모리 어레이의 소거 동작 후의 방전 동작에 대해, 동일한 스위칭 구동 펄스가 인가되는 것을 특징으로 한다. 이것에 의해, 정전류 트랜지스터를 항상 안정 동작 상태로 해, 고속, 고신뢰성을 갖춘 방전 동작을 실시할 수가 있다.
본 발명의 불휘발성 반도체 메모리의 방전 회로의 정전류 트랜지스터의 트랜지스터 구성은, 기준이 되는 정전류 회로를 1개 마련해 제어 게이트, P웰, 및 N웰이 각각 어레이 영역에 연결된 각각의 단자에 필요로 하는 소망한 방전 전류를 얻기 위해, 기준이 되는 정전류 트랜지스터를 필요한 수만큼 병렬 접속하는 것으로써 구성되는 것을 특징으로 한다. 이것에 의해, 설계 비용의 상승을 수반하지 않는 불휘발성 반도체 메모리의 방전 회로를 제공할 수가 있다.
본 발명에 의하면, 소거 동작 후의 방전 동작시, 메모리 어레이의 각 단자를 동시에 방전하는 정전류 회로에 의해, 방전 시간을 단축하고 내압의 증가 및 래치업을 방지하여, 특정 방전 전류를 기준이 되는 정전류 트랜지스터의 병렬 접속 수에 의해 얻음으로, 설계 및 제조 비용의 상승을 수반하지 않는 불휘발성 반도체 메모리의 방전 회로를 제공할 수가 있다.
도 1은 본 발명에 의한 제1의 방전 회로의 구성을 나타내는 구성도;
도 2는 소거 후의 셀 어레이의 각 단자의 전압 관계를 나타내는 전압 레벨도;
도 3은 본 발명의 방전 회로에 의한 방전 특성도;
도 4는 메모리 셀 어레이 먼 곳의 배선을 포함한 셀 어레이 부하의 모델도;
도 5는 정전류 트랜지스터의 바이어스 전압을 생성하는 바이어스 생성 회로도;
도 6은 본 발명에 의한 제2의 방전 회로의 구성을 나타내는 구성도;
도 7은 종래의 불휘발성 반도체 메모리 장치의 개략 구성도; 그리고
도 8은 종래의 불휘발성 반도체 메모리 장치의 방전 특성도.
본 발명의 실시의 형태에 대해, 도면을 이용해 설명한다. 도 1은 본 발명에 의한 제1의 방전 회로의 구성을 나타내는 회로도이다. 도 1을 참조하면, 메모리 셀 어레이를 구성하는 복수의 부유 게이트형 MOS 트랜지스터(Tr)의 구조는 도 7과 실질적으로 동일하기 때문에 설명을 생략하기로 한다.
부유 게이트형 MOS 트랜지스터(Tr)의 제어 게이트(18)는 어레이 영역에 연결된 워드 라인 단자(WL)에 연결된다. 워드 라인 단자(WL)는 소정의 전류를 흘리는 정전류 트랜지스터와 스위칭 트랜지스터에 의해 구성되는 워드 라인 방전 회로(20)에 접속된다. 부유 게이트형 MOS 트랜지스터(Tr)의 P웰(12)은 P웰 단자(BULK)에 연결된다. P웰 단자(BULK)는 소정의 전류를 흘리는 정전류 트랜지스터와 스위칭 트랜지스터에 의해 구성되는 벌크 방전 회로(30)에 접속된다. 부유 게이트형 MOS 트랜지스터(Tr)의 Deep－N웰(11)은 N웰 단자(SUB)에 연결된다. N웰 단자(SUB)는 소정의 전류를 흘리는 정전류 트랜지스터와 스위칭 트랜지스터에 의해 구성된 서브 방전 회로(40)에 접속된다. 그리고 이들 3개의 방전 회로가 본 발명의 제1 방전 회로를 구성한다.
워드 라인 방전 회로(20)는 정전류 트랜지스터인 PMOS 트랜지스터(21)와 스위칭 트랜지스터인 PMOS 트랜지스터(22) 및 NMOS 트랜지스터(23)를 포함한다. 벌크 방전 회로(30)는 스위칭 트랜지스터인 NMOS 트랜지스터(31)와 정전류 트랜지스터인 NMOS 트랜지스터(32)를 포함한다. 서브 방전 회로(40)는 정전류 트랜지스터인 PMOS 트랜지스터(41)와 스위칭 트랜지스터인 PMOS 트랜지스터(42)를 포함한다. 덧붙여, 정전류 트랜지스터의 옆에 적힌 (m=2, 또는 m=4)는 정전류 트랜지스터의 병렬 접속 수를 나타낸다. 즉, (m=2, 또는 m=4)는 방전하는 부하의 전류 크기에 대응하는 병렬 수라고 할 수 있다. 또, 스위칭 트랜지스터는 정전류 트랜지스터의 내압 초과 상승을 억제하는 등의 특성 보상도 겸한다.
PMOS 트랜지스터(21)의 일단은 전원 단자(Vcc)에 접속되고, PMOS 트랜지스터(21)의 타단은 PMOS 트랜지스터(22)의 일단과 접속되며, PMOS 트랜지스터(21)의 게이트는 정전류 바이어스 단자(PBIAS)에 접속된다. PMOS 트랜지스터(22)의 타단은 NMOS 트랜지스터(23)의 일단과 접속되고, PMOS 트랜지스터(22)의 게이트는 스위칭 구동 펄스 단자(CNTB)에 접속된다. NMOS 트랜지스터(23)의 타단은 제어 게이트(18)의 단자(WL)에 접속되며, NMOS 트랜지스터(23)의 게이트는 스위칭 구동 펄스 단자(CNT)에 접속된다. NMOS 트랜지스터(31)의 일단은 P웰 단자(BULK)에 접속되고, NMOS 트랜지스터(31)의 타단은 NMOS 트랜지스터(32)의 일단과 접속되며, NMOS 트랜지스터(31)의 게이트는 스위칭 구동 펄스 단자(CNT)에 접속된다. NMOS 트랜지스터(32)의 타단은 접지(GND)되고, NMOS 트랜지스터(32)의 게이트는 정전류 바이어스 단자(NBIAS)에 접속된다. PMOS 트랜지스터(41)의 일단은 전원 단자(Vcc)에 접속되고, 타단은 PMOS 트랜지스터(42)의 일단과 접속되어 게이트는 정전류 바이어스 단자(PBIAS)에 접속된다. PMOS 트랜지스터(42)의 타단은 Deep－N웰 단자(SUB)에 접속되어 게이트는 스위칭 구동 펄스 단자(CNTB)에 접속된다.
도 2는 소거 후의 셀 어레이의 각 단자의 전압 관계를 나타내는 전압 레벨도이다. 메모리 어레이를 모델화하면, 제어 게이트(18)의 워드 라인 단자(WL)와 P웰 단자(BULK) 사이에는 정전 용량(CWL － BULK)이 존재한다. 그리고 P웰 단자(BULK)와 Deep－N웰 단자(SUB) 사이에는 정전 용량(CBULK － SUB)이 존재한다. Deep－N웰 단자(SUB)와 접지(GND) 사이에는 정전 용량(CSUB － PSUB)이 존재한다. 이러한 정전 용량의 전위 관계는 소거 동작의 종료 후에, 예를 들면, 워드 라인 단자(WL)는 -9V, P웰 단자(BULK)는 5~9 V, Deep－N웰 단자(SUB)는 5~9 V가 인가되고 있다. 이 때문에, 소거 후의 방전 프로세스에 있어서, 각 단자 및 접지(GND) 간의 정전 용량에 충전된 전하가 방전된다. 따라서, 각 단자 전위는 읽기 동작에서의 초기 전위 또는 재기입 동작시의 초기 전위로 설정된다.
도 3은, 본 발명의 방전 회로에 의한 방전 특성도이다. 도 1 내지 도 3을 참조하면, 방전 프로세스에서 워드 라인 방전 회로(20)의 PMOS 트랜지스터(21)의 게이트에는 정전류 바이어스 단자(PBIAS)로부터 바이어스 전압(예를 들면, Vcc－1 V)이 상시 인가된다. 따라서, 바람직한 안정된 정전류 공급 상태를 유지할 수 있다.
PMOS 트랜지스터(22)의 게이트에는 스위칭 구동 펄스 단자(CNTB)로부터 10V로부터 0V에 천이하는 스위칭 구동 펄스가 인가된다. 스위칭 구동 펄스에 의하여 PMOS 트랜지스터(22)는 턴온 된다. 또, NMOS 트랜지스터(23)의 게이트에는, 스위칭 구동 펄스 단자(CNT)로부터 0V에서 10V로 천이되는 스위칭 구동 펄스가 인가된다. 그러면, NMOS 트랜지스터(23)도 턴온된다. 이것에 의해, 전원 단자(Vcc)로부터 전하가 공급되어 단자(WL)의 전압은,－9V에서 0V로 천이한다.
벌크 방전 회로(30)의 NMOS 트랜지스터(31)의 게이트에는 정전류 바이어스 단자(NBIAS)로부터 바이어스 전압(예를 들면, GND＋1 V)이 상시 인가된다. 따라서, NMOS 트랜지스터(31)는 바람직한 안정된 정전류 공급 상태를 유지하고 있다. NMOS 트랜지스터(32)의 게이트에는 스위칭 구동 펄스 단자(CNT)로부터 0V에서 10V로 천이하는 스위칭 구동 펄스가 인가된다. 이때, NMOS 트랜지스터(32)는 턴온된다. 이것에 의해 P웰 단자(BULK)는 접지(GND)되고, 전하가 방전되어, P웰 단자(BULK)의 전압은 5~9V에서 0V로 천이한다.
서브 방전 회로(40)의 PMOS 트랜지스터(41)의 게이트에는 정전류 바이어스 단자(PBIAS)로부터 바이어스 전압(예를 들면, Vcc－1V)이 상시 인가된다. 따라서, PMOS 트랜지스터(41)는 바람직한 안정된 정전류 공급 상태를 유지하고 있다. PMOS 트랜지스터(42)의 게이트에는 스위칭 구동 펄스 단자(CNTB)로부터, 10V에서 0V로 천이하는 스위칭 구동 펄스가 인가된다. 따라서, PMOS 트랜지스터(42)는 턴온된다.이것에 의해 전하가 방전되고, Deep－N웰 단자(SUB)의 전압은 5~9V에서 3V로 천이한다. 덧붙여, 정전류 바이어스 단자들(PBIAS, NBIAS)의 바이어스에 대해서는 도 5에서 후술될 것이다.
이와 같이, 기준이 되는 정전류 회로를 구비하고, 각각의 방전 회로에 있어서의 m 값은 방전하는 부하에 대응하는 병렬 수로 제공하는 것으로, 방전 시간을 일정하게 하는 것이 가능하다. 따라서, 도 2의 조건을 통해서, 50~200 ns의 종래의 기술에 비하여 짧은 방전 시간을 설정할 수 있고, 래치업의 발생도 제거할 수 있다. 따라서, 설계 부담이 적고 고내압 소자도 필요로 하지 않기 때문에, 설계 및 제조 비용의 상승 없이 방전 시간의 단축이 가능하다. 또한, Deep－N웰 단자(SUB)의 전압은 방전 종료시에 P웰 단자(BULK)의 전압과 같이 0V로 인가하고, 그 후에 3 V로 인가할 수 있다. 하지만, 래치업에 대한 안전 대책으로서 방전 종료시에는 Deep－N웰 단자(SUB)의 전압을 P웰 단자(BULK)의 전압보다 높게 하는 것이 바람직하다.
도 4는 메모리 셀 어레이의 배선을 포함하는 셀 어레이 부하의 모델도이다. 일반적으로는 소거 동작은 섹터 단위로 수행된다. 도 2는 섹터 단위 셀 어레이의 근방에 각 방전 회로가 설치되었을 경우의 부하 모델이다. 그런데, 설계상의 형편으로부터, 대상으로 하는 소거 섹터로부터 멀어진 위치에 각 방전 회로를 마련할 필요가 있는 경우가 있다. 이 경우는 도 4에 나타나는 집중 정수와 같이, 소거 섹터와 각 방전 회로 간의 저항 및 기생 용량이 추가된다. RWL, CWL1 및 CWL2는 각각 소거 섹터와 워드 라인 방전 회로(20) 간의 저항 및 기생 용량이다. RBULK, CBULK1 및 CBULK2는 각각 소거 섹터와 벌크 방전 회로(30) 간의 저항 및 기생 용량이다. RSUB, CSUB1 및 CSUB2는 각각 소거 섹터와 서브 방전 회로(40) 간의 저항 및 기생 용량이다.
이와 같이 각 방전 회로는, 섹터와 같은 최소 소거 단위에 대비하는 것이 바람직하지만, 설계상의 사정으로 도 4와 같은 부하 모델로 회로를 구성할 수도 있다. 이 경우 각 방전 회로 내의 정전류 트랜지스터 등에 대해, 각 배선 저항, 배선 용량을 고려한 설계가 필요하다. 또한, 복수의 섹터 동시 소거 후의 복수 섹터 동시 방전시에는, 각각의 섹터에 대비할 수 있었던 방전 회로들을 동시에 동작시켜 방전을 실시한다.
도 5는 정전류 트랜지스터의 바이어스 전압을 생성하는 바이어스 생성 회로도이다. 도 5를 참조하면, PMOS 트랜지스터(Tr1)의 일단은 PMOS 트랜지스터(Tr6)의 일단에 접속된다. PMOS 트랜지스터(Tr1)의 타단은 NMOS 트랜지스터(Tr3)의 일단 및 NMOS 트랜지스터(Tr3)의 게이트에 접속된다. 그리고 PMOS 트랜지스터(Tr1)의 타단은 PMOS 트랜지스터(Tr2)의 게이트와 정전류 바이어스 단자(PBIAS)와 NMOS 트랜지스터(Tr10)의 일단에 접속된다. PMOS 트랜지스터(Tr6)의 타단은 전원 단자(VDD)에 접속된다. NMOS 트랜지스터(Tr3)의 타단은 저항(R)의 일단과 접속되고, NMOS 트랜지스터(Tr3)의 게이트는 NMOS 트랜지스터(Tr4)의 일단 및 그 게이트에 접속된다. 저항(R)의 타단은 NMOS 트랜지스터(Tr8)의 일단에 접속된다. NMOS 트랜지스터(Tr8)의 타단은 접지(GND)되고, NMOS 트랜지스터(Tr8) 게이트는 인버터(Inv－2)의 출력단과 NMOS 트랜지스터(Tr9)의 게이트에 접속된다. 인버터(Inv－1)의 입력단은 바이어스 구동 단자(CNT_BIAS)에 접속되고, 인버터(Inv－1)의 출력단은 인버터(Inv－2)의 입력단과 PMOS 트랜지스터(Tr6) 및 NMOS 트랜지스터(Tr10)의 게이트에 접속된다.
또, PMOS 트랜지스터(Tr2)의 일단은 PMOS 트랜지스터(Tr7)의 일단에 접속되고, PMOS 트랜지스터(Tr2)의 타단은 NMOS 트랜지스터(Tr4)의 일단과 접속된다. PMOS 트랜지스터(Tr7)의 타단은 전원 단자(VDD)에 접속된다. NMOS 트랜지스터(Tr4)의 타단은 NMOS 트랜지스터(Tr5)의 일단과 NMOS 트랜지스터(Tr5)의 게이트와 정전류 바이어스 단자(NBIAS)에 접속된다. NMOS 트랜지스터(Tr5)의 타단은 NMOS 트랜지스터(Tr9)의 일단에 접속된다. NMOS 트랜지스터(Tr9)의 타단은 접지(GND)된다. 정전류 바이어스 단자들(PBIAS, NBIAS)에는 도 3에 나타나는 바이어스 구동 단자(CNT_BIAS)에 도시된 바와 같은 구동 펄스가 인가되며, 결과적으로 정전류 바이어스 펄스가 발생한다.
이 회로의 오른쪽 반과 왼쪽 반에는, 같은 크기의 전류 I가 흐른다. 또, 이 회로를 구성하는 트랜지스터의 병렬 수가 (m=1)이므로, 방전 회로로 (m=2)로 했을 경우는 (2*I)의 전류가, 방전 회로로 (m=4)로 했을 경우는 (4*I)의 전류가 방전 회로에 흐른다. 이 회로에 의해, 각 방전 회로의 정전류 트랜지스터를 구동함으로써, 제조 조건 등의 변화에 따라 트랜지스터에 흐르는 전류가 변화했을 경우에서도 도 3에 도시된 바와 같은 타이밍 내에 방전을 실시할 수 있다. 따라서, 각 단자들(WL, BULK, SUB)을 소정의 전압으로 유지할 수가 있다. 왜냐하면, 정전류 바이어스 단자(NBIAS, PBIAS)의 단자 전압은 같은 회로로부터 출력되는 동량의 전류를 흘리기 위한 기준 전압이기 때문에, 각 단자들(WL, BULK, SUB)로부터 방전되는 전류치가 동시에 변화하기 때문이다.
이와 같이, 게이트를 고정하는 전압을 독립된 바이어스 생성 회로로부터 생성하여 전원 전압 변동에도 안정되고, 신뢰성의 높은 방전을 실시할 수가 있다.
도 6은 본 발명에 의한 제2의 방전 회로의 구성을 나타내는 구성도이다. 도 6을 참조하면, BULK－SUB 접속 스위치를 구성하는 스위칭 트랜지스터(50) 이외는 도 1의 경우와 같기 때문에 설명을 생략한다. Deep－N웰 단자(SUB)의 전압은 래치업에 대한 안전 대책으로서 방전 종료시에는, P웰 단자(BULK)의 전압보다 높게 하는 것이 바람직하다. 하지만, 래치-업 대책이 불필요한 경우에는 P웰 단자(BULK)의 전압과 같이 0V로 유지할 수 있다. 이 때문에 Deep－N웰 단자(SUB)와 P웰 단자(BULK) 간에 스위칭 트랜지스터(50)를 구비하고, 그 게이트에 스위칭 구동 펄스 단자(CNT)로부터 도 1의 경우와 같이 0V에서 10V로 천이하는 스위칭 구동 펄스를 인가할 수 있다. 그러면, Deep－N웰 단자(SUB)와 P웰 단자(BULK)는 전기적으로 연결되어, 도 1과 같은 타이밍으로 Deep－N웰 단자(SUB)는 0V로 천이한다. 그리고 이것들 2개의 방전 회로와 1개의 스위칭 회로가 본 발명의 제2의 방전 회로를 구성한다. 이것에 의해 정전류 회로를 1개 생략할 수가 있다.
이상 설명한 것처럼 본 발명에 의하면, 소거 동작 후의 방전 동작에 대해, 메모리 어레이의 각 단자를 동시에 방전하는 정전류 회로에 의해, 방전 시간을 단축해, 내압의 오버 및 래치 업을 방지할 수 있다. 한편, 소망한 방전 전류를 기준이 되는 정전류 트랜지스터의 병렬 접속 수에 의해 얻는 것으로, 설계, 제조 비용의 상승을 수반하지 않는 불휘발성 반도체 메모리의 방전 회로를 제공할 수가 있다.
10 : P형 반도체 기판
11 : Deep－N웰
12 : P웰
13 : 소스
14 : 드레인
15 : 터널 산화막
16 : 부유 게이트
17 : 층간 절연막
18 : 제어 게이트
20 : WL방전 회로
21, 22, 41, 42 : PMOS 트랜지스터
23, 31, 32, 42, 50 : NMOS 트랜지스터　
30 : BULK 방전 회로
40 : SUB 방전 회로
m : 정전류 트랜지스터의 병렬 접속수
Tr : 부유 게이트형 MOS 트랜지스터
WL : 워드 라인 단자
BULK : P웰 단자
SUB : Deep－N웰 단자
PBIAS : 정전류 바이어스 단자
NBIAS : 정전류 바이어스 단자
CNT : 스위칭 구동 펄스 단자
CNT_BIAS : 바이어스 구동 펄스 단자
Tr1, 2, 6, 7 : PMOS 트랜지스터
Tr3－5, 8－10 : NMOS 트랜지스터
VDD : 전원 단자
R : 저항
Inv－1, 2 : 인버터

Claims (10)

  1. 소거 후에 방전 동작을 실시하는 불휘발성 반도체 메모리 장치의 방전 회로에 있어서:
    P형 반도체 기판에 형성되는 N웰 내에 구비되는 P웰에 형성되는 소스, 드레인 및 제어 게이트를 구비하며, 상기 불휘발성 반도체 메모리 장치의 메모리 어레이 영역을 구성하는 복수의 부유 게이트형 MOS 트랜지스터들;
    상기 제어 게이트, 상기 P웰 및 상기 N웰에 각각 대응하며, 상기 메모리 어레이 영역에 형성된 복수의 단자들;
    상기 복수의 단자들 각각에 연결되며, 소정의 전류를 흘리기 위한 복수의 정전류 트랜지스터; 그리고
    상기 복수의 정전류 트랜지스터들 각각에 연결되는 복수의 스위칭 트랜지스터들을 포함하되,
    상기 복수의 정전류 트랜지스터들 각각은 상기 각각의 복수의 스위칭 트랜지스터들과 동일한 타이밍에 턴온되어 정전류 동작을 실시하는 불휘발성 반도체 메모리 장치의 방전 회로.
  2. 제 1 항에 있어서,
    상기 복수의 정전류 트랜지스터들 각각의 게이트에는 정전류 바이어스 전압이 인가되고, 상기 복수의 스위칭 트랜지스터들 각각의 게이트에는 상기 메모리 어레이 영역의 소거 동작 후의 방전 동작시에 동일한 스위칭 구동 펄스가 인가되는 불휘발성 반도체 메모리 장치의 방전 회로.
  3. 불휘발성 반도체 메모리의 소거 동작 후의 방전 동작을 실시하는 불휘발성 반도체 메모리의 방전 회로에 있어서;
    P형 반도체 기판에 형성되는 N웰 내에 구비되는 P웰에 형성되는 소스, 드레인 및 제어 게이트를 구비하며, 상기 불휘발성 반도체 메모리 장치의 메모리 어레이 영역을 구성하는 복수의 부유 게이트형 MOS 트랜지스터들;
    상기 제어 게이트, 상기 P웰 및 상기 N웰에 각각 대응하며, 상기 메모리 어레이 영역에 형성된 복수의 단자들;
    상기 복수의 단자들 중 상기 제어 게이트 및 상기 P웰에 대응하는 단자들 각각에 연결되며, 소정의 전류를 전달하는 정전류 트랜지스터들;
    상기 정전류 트랜지스터들에 각각 연결되는 제 1 및 제 2 스위칭 트랜지스터들; 그리고
    상기 P웰 및 상기 N웰에 대응하는 단자 간에 연결되는 제 3 스위칭 트랜지스터를 포함하되,
    상기 각각의 정전류 트랜지스터는 상기 제 1 내지 제 3 스위칭 트랜지스터들이 동일한 타이밍에 턴온되어 정전류 동작을 실시하는 불휘발성 반도체 메모리 장치의 방전 회로.
  4. 제 3 항에 있어서,
    상기 복수의 정전류 트랜지스터들 각각의 게이트에는 정전류 바이어스 전압이 인가되며, 상기 제 1 내지 제 3 스위칭 트랜지스터들 각각의 게이트에는 상기 메모리 어레이 영역의 소거 동작 후의 방전 동작시에 동일한 스위칭 구동 펄스가 인가되는 불휘발성 반도체 메모리 장치의 방전 회로.
  5. 제 3 항에 있어서,
    상기 복수의 정전류 트랜지스터들 각각은, 상기 제어 게이트와 상기 P웰 및 상기 N웰에 각각 대응하는 복수의 단자들 각각에 흐르는 전류를 제어하기 위하여 기준 정전류 트랜지스터를 상기 전류에 대응하는 수만큼 병렬 접속하여 구성되는 불휘발성 반도체 메모리 장치의 방전 회로.
  6. 제 5 항에 있어서,
    상기 복수의 정전류 트랜지스터들 각각의 제어 게이트에 연결되며, 상기 전류를 제어하기 위한 정전류 바이어스 전압을 제공하는 바이어스 생성 회로를 더 포함하는 불휘발성 반도체 메모리 장치의 방전 회로.
  7. N웰 내부에 형성되는 P웰에 드레인 및 소스가 형성되는 복수의 메모리 셀들;
    상기 N웰의 단자에 연결되는 서브 방전 회로;
    상기 P웰의 단자에 연결되는 벌크 방전 회로; 그리고
    상기 메모리 셀의 워드 라인에 연결되는 워드 라인 방전 회로를 포함하되,
    상기 서브 방전 회로, 상기 벌크 방전 회로 그리고 상기 워드 라인 방전 회로들 각각은 상기 N웰, 상기 P웰 및 상기 워드 라인을 각각에 대응하는 정전류로 동일한 타이밍 구간 동안 방전시키는 불휘발성 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 서브 방전 회로, 상기 벌크 방전 회로 그리고 상기 워드 라인 방전 회로들 각각은 상기 복수의 메모리 셀들에 대한 소거 동작 후에 상기 N웰, 상기 P웰 및 상기 워드 라인을 방전시키는 불휘발성 반도체 메모리 장치.
  9. 제 7 항에 있어서,
    상기 서브 방전 회로는:
    상기 N웰의 단자에 연결되며, 스위칭 구동 펄스에 응답하여 스위칭되는 스위칭 트랜지스터; 그리고
    상기 스위칭 트랜지스터와 전원 전압을 제공하며, 상기 스위칭 트랜지스터와 동시에 턴온되는 정전류 트랜지스터를 포함하는 불휘발성 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 정전류 트랜지스터는 기준 정전류 트랜지스터를 타깃 전류에 대응하는 수만큼 병렬 접속하여 구성되는 불휘발성 반도체 메모리 장치.
KR1020100037544A 2009-06-26 2010-04-22 불휘발성 반도체 메모리 장치 및 그것의 방전 회로 KR20110000494A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US12/816,410 US8331159B2 (en) 2009-06-26 2010-06-16 Nonvolatile semiconductor memory device and discharge circuit thereof

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2009152819A JP5426250B2 (ja) 2009-06-26 2009-06-26 不揮発性半導体メモリの放電回路
JPJP-P-2009-152819 2009-06-26

Publications (1)

Publication Number Publication Date
KR20110000494A true KR20110000494A (ko) 2011-01-03

Family

ID=43565335

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100037544A KR20110000494A (ko) 2009-06-26 2010-04-22 불휘발성 반도체 메모리 장치 및 그것의 방전 회로

Country Status (2)

Country Link
JP (1) JP5426250B2 (ko)
KR (1) KR20110000494A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103514937B (zh) * 2012-06-18 2015-11-25 北京兆易创新科技股份有限公司 一种存储器放电电路

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63200399A (ja) * 1987-02-16 1988-08-18 Hitachi Ltd デ−タ処理システム
JPH05166390A (ja) * 1991-12-13 1993-07-02 Ricoh Co Ltd メモリカードとそのデータの書き込み，消去方法
JP3135673B2 (ja) * 1992-05-08 2001-02-19 株式会社東芝 メモリのデータ書き込み装置
JP3737525B2 (ja) * 1994-03-11 2006-01-18 株式会社東芝 半導体記憶装置
JPH07272493A (ja) * 1994-03-31 1995-10-20 Fuji Film Micro Device Kk 半導体デバイスへのプログラム
JPH08124392A (ja) * 1994-10-20 1996-05-17 Toshiba Corp 半導体記憶装置の過剰書込み修正方法
JP3636228B2 (ja) * 1995-07-15 2005-04-06 株式会社東芝 不揮発性半導体記憶装置
JP3941149B2 (ja) * 1996-12-03 2007-07-04 ソニー株式会社 半導体不揮発性記憶装置
JPH1040176A (ja) * 1996-07-25 1998-02-13 Canon Inc 電子機器におけるメモリ管理システム，メモリ管理方法およびコンピュータで読み出し可能なメモリ管理プログラムを格納した記憶媒体
JPH11232887A (ja) * 1998-02-18 1999-08-27 Denso Corp 電子装置
JP3854025B2 (ja) * 1998-12-25 2006-12-06 株式会社東芝 不揮発性半導体記憶装置
JP2000207897A (ja) * 1999-01-12 2000-07-28 Nec Corp 電気的書換可能な不揮発性メモリのテスト方法および電気的書換可能な不揮発性メモリのテストプログラムを記録した情報記録媒体
JP2001273792A (ja) * 2000-03-27 2001-10-05 Nec Microsystems Ltd フラッシュメモリの書き込み・消去制御方法
JP3633853B2 (ja) * 2000-06-09 2005-03-30 Ｎｅｃエレクトロニクス株式会社 フラッシュメモリの消去動作制御方法およびフラッシュメモリの消去動作制御装置
JP4413406B2 (ja) * 2000-10-03 2010-02-10 株式会社東芝 不揮発性半導体メモリ及びそのテスト方法
JP3883391B2 (ja) * 2001-02-28 2007-02-21 シャープ株式会社 不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置
JP3799269B2 (ja) * 2001-12-10 2006-07-19 株式会社東芝 不揮発性半導体記憶装置
JP2004241045A (ja) * 2003-02-06 2004-08-26 Matsushita Electric Ind Co Ltd 不揮発性半導体記憶装置
JP4357351B2 (ja) * 2004-04-23 2009-11-04 株式会社東芝 不揮発性半導体記憶装置
JP2005353242A (ja) * 2004-06-14 2005-12-22 Toshiba Corp 不揮発性半導体記憶装置及びそのデータ書き込み方法
JP4261461B2 (ja) * 2004-11-05 2009-04-30 株式会社東芝 半導体集積回路装置、及びそれを用いた不揮発性メモリシステム
JP4786171B2 (ja) * 2004-12-10 2011-10-05 株式会社東芝 半導体記憶装置
JP2007004892A (ja) * 2005-06-23 2007-01-11 Toshiba Corp 半導体集積回路装置
KR100648290B1 (ko) * 2005-07-26 2006-11-23 삼성전자주식회사 프로그램 속도를 향상시킬 수 있는 불 휘발성 메모리 장치및 그것의 프로그램 방법
JP2007133968A (ja) * 2005-11-10 2007-05-31 Sharp Corp 不揮発性半導体記憶装置
JP4909670B2 (ja) * 2006-01-24 2012-04-04 株式会社東芝 不揮発性半導体記憶装置及びそれを用いた不揮発性メモリシステム
JP2007323760A (ja) * 2006-06-02 2007-12-13 Nec Electronics Corp 不揮発性半導体記憶装置及びそのテスト方法
JP2008004236A (ja) * 2006-06-26 2008-01-10 Samsung Electronics Co Ltd 不揮発性半導体記憶装置の消去放電制御方法
JP4901348B2 (ja) * 2006-07-20 2012-03-21 株式会社東芝 半導体記憶装置およびその制御方法
JP2008176830A (ja) * 2007-01-16 2008-07-31 Matsushita Electric Ind Co Ltd 半導体微少電流判定方法および手段、半導体メモリ

Also Published As

Publication number Publication date
JP5426250B2 (ja) 2014-02-26
JP2011008878A (ja) 2011-01-13

Similar Documents

Publication Publication Date Title
JP6911075B2 (ja) 相補的電圧源を使用した分割ゲートフラッシュメモリシステム
KR100458412B1 (ko) 전압 레벨을 변환하는 레벨 시프터 및 상기 레벨 시프터를구비한 반도체 기억 장치
KR0159455B1 (ko) 반도체 집적회로장치
JP3743453B2 (ja) 不揮発性半導体記憶装置
US20100110750A1 (en) Non-volatile semiconductor memory device
JPH04132088A (ja) 半導体メモリ素子の高電圧発生回路
KR100337139B1 (ko) 반도체 집적 회로 장치
JP3114620B2 (ja) 半導体記憶装置
JP2001160296A (ja) 電圧レベル変換回路及びこれを用いた半導体記憶装置
KR910007436B1 (ko) 반도체 비휘발성 메모리 장치
JP3883391B2 (ja) 不揮発性半導体メモリのウェル電圧設定回路およびそれを備えた半導体メモリ装置
JP4757422B2 (ja) フラッシュメモリのチップ全体に亘るワード線トラッキング
US20080232168A1 (en) Level shift circuit which improved the blake down voltage
JP3935592B2 (ja) 内部電位発生回路
JP2008262669A (ja) 半導体記憶装置
US7099198B2 (en) Row decoder in flash memory and erase method of flash memory cell using the same
JP5477483B2 (ja) 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置
US8331159B2 (en) Nonvolatile semiconductor memory device and discharge circuit thereof
US6157577A (en) Memory device voltage steering technique
JP5426250B2 (ja) 不揮発性半導体メモリの放電回路
US6956781B2 (en) Amplifier and semiconductor storage device using the same
JP3615041B2 (ja) 不揮発性半導体記憶装置
JP3836898B2 (ja) リセット回路
US6906958B2 (en) Word-line voltage generator
US20080031051A1 (en) Memory device and method for programming a nonvolatile memory matrix

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination