JP2001160296A - 電圧レベル変換回路及びこれを用いた半導体記憶装置 - Google Patents
電圧レベル変換回路及びこれを用いた半導体記憶装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Abstract
(57)【要約】
【課題】 面積増大や制御時間増大を伴うことなく、確
実な電圧レベル変換動作を可能とした電圧レベル変換回
路を提供する。 【解決手段】 電圧レベル変換回路１４は、ＶＳＷ−Ｖ
ＳＳなる振幅を持つ入力信号Ａ，Ｂを、その低レベル側
ＶＳＳをより低レベルＶＢＢに遷移した信号ＯＵＴＡ，
ＯＵＴＢに変換する。ＰＭＯＳトランジスタ対ＱＰ４
１，ＱＰ４２は、ソースにＶＳＷが与えられ、ゲートが
それぞれ入力端子に４３，４４に接続され、ドレインが
それぞれ出力端子４５，４６に接続される。ＮＭＯＳト
ランジスタ対ＱＮ４１，ＱＮ４２は、ソースにＶＢＢが
与えられ、ゲートはそれぞれ出力端子４６，４５に接続
される。ＰＭＯＳトランジスタＱＰ４１，ＱＰ４２とＮ
ＭＯＳトランジスタＱＮ４１，ＱＮ４２の間に、それぞ
れ入力信号により制御されるＮＭＯＳトランジスタＱＮ
４３，ＱＮ４４が挿入されている。
実な電圧レベル変換動作を可能とした電圧レベル変換回
路を提供する。 【解決手段】 電圧レベル変換回路１４は、ＶＳＷ−Ｖ
ＳＳなる振幅を持つ入力信号Ａ，Ｂを、その低レベル側
ＶＳＳをより低レベルＶＢＢに遷移した信号ＯＵＴＡ，
ＯＵＴＢに変換する。ＰＭＯＳトランジスタ対ＱＰ４
１，ＱＰ４２は、ソースにＶＳＷが与えられ、ゲートが
それぞれ入力端子に４３，４４に接続され、ドレインが
それぞれ出力端子４５，４６に接続される。ＮＭＯＳト
ランジスタ対ＱＮ４１，ＱＮ４２は、ソースにＶＢＢが
与えられ、ゲートはそれぞれ出力端子４６，４５に接続
される。ＰＭＯＳトランジスタＱＰ４１，ＱＰ４２とＮ
ＭＯＳトランジスタＱＮ４１，ＱＮ４２の間に、それぞ
れ入力信号により制御されるＮＭＯＳトランジスタＱＮ
４３，ＱＮ４４が挿入されている。
Description
【０００１】
【発明の属する技術分野】この発明は、信号電圧レベル
を変換する電圧レベル変換回路及びこの電圧レベル変換
回路を用いた半導体記憶装置に関する。
を変換する電圧レベル変換回路及びこの電圧レベル変換
回路を用いた半導体記憶装置に関する。
【０００２】
【従来の技術】従来より、種々の電気的書き換えが可能
な不揮発性半導体メモリ（ＥＥＰＲＯＭ）が知られてい
る。ＥＥＰＲＯＭのメモリセルには通常、浮遊ゲートと
制御ゲートが積層されたＭＯＳトランジスタ構造が用い
られる。メモリセルアレイの形式には、複数のメモリセ
ルをＮＯＲ型に接続して配列するものと、ＮＡＮＤ型に
接続して配列するものとがある。いずれの形式において
も、データ書き込みや消去その他の動作モードに応じ
て、メモリ内部で昇圧した種々の高電圧や負電圧等が用
いられる。
な不揮発性半導体メモリ（ＥＥＰＲＯＭ）が知られてい
る。ＥＥＰＲＯＭのメモリセルには通常、浮遊ゲートと
制御ゲートが積層されたＭＯＳトランジスタ構造が用い
られる。メモリセルアレイの形式には、複数のメモリセ
ルをＮＯＲ型に接続して配列するものと、ＮＡＮＤ型に
接続して配列するものとがある。いずれの形式において
も、データ書き込みや消去その他の動作モードに応じ
て、メモリ内部で昇圧した種々の高電圧や負電圧等が用
いられる。
【０００３】ＮＯＲ型ＥＥＰＲＯＭについて説明すれ
ば、次の通りである。データ書き込みには、選択された
メモリセルにはソースを接地した状態で、ドレインに５
Ｖ、制御ゲートに９Ｖを印加する。これにより、選択さ
れたメモリセルでは浮遊ゲートにホットエレクトロンが
注入され、選択されたメモリセルのしきい値が正方向に
移動する。これが書き込み状態（例えば、“０”状態）
である。
ば、次の通りである。データ書き込みには、選択された
メモリセルにはソースを接地した状態で、ドレインに５
Ｖ、制御ゲートに９Ｖを印加する。これにより、選択さ
れたメモリセルでは浮遊ゲートにホットエレクトロンが
注入され、選択されたメモリセルのしきい値が正方向に
移動する。これが書き込み状態（例えば、“０”状態）
である。
【０００４】データ書き込み時には、書き込みが行われ
たか否かを確認する書き込みベリファイ動作が行われ
る。この書き込みベリファイ動作では、制御ゲートに通
常の読み出し電圧より高い、例えば６．５Ｖを印加して
読み出しを行い、書き込みデータが“０”なっているか
否かの判定を行う。書き込みが不十分であれば、再書き
込みを行う。
たか否かを確認する書き込みベリファイ動作が行われ
る。この書き込みベリファイ動作では、制御ゲートに通
常の読み出し電圧より高い、例えば６．５Ｖを印加して
読み出しを行い、書き込みデータが“０”なっているか
否かの判定を行う。書き込みが不十分であれば、再書き
込みを行う。
【０００５】データ消去は、通常あるブロック単位で一
括消去が行われる。例えば選択されたブロックのメモリ
セルのドレインをフローティングとし、制御ゲートには
−７Ｖを印加し、共通ソースに５Ｖを印加する。これに
より、浮遊ゲート中の電子はトンネル電流によりソース
に放出され、しきい値が負の方向に移動する。これが消
去状態（例えば、“１”状態）である。またソース領
域、ウェル領域に例えば１０Ｖを印加することでも同様
の消去ができる。この場合、電子はトンネル電流により
チャネル全面で放出される。
括消去が行われる。例えば選択されたブロックのメモリ
セルのドレインをフローティングとし、制御ゲートには
−７Ｖを印加し、共通ソースに５Ｖを印加する。これに
より、浮遊ゲート中の電子はトンネル電流によりソース
に放出され、しきい値が負の方向に移動する。これが消
去状態（例えば、“１”状態）である。またソース領
域、ウェル領域に例えば１０Ｖを印加することでも同様
の消去ができる。この場合、電子はトンネル電流により
チャネル全面で放出される。
【０００６】データ消去の際も、消去ベリファイ動作が
行われる。この消去ベリファイ動作では、制御ゲートに
通常の読み出し電圧より低い電圧、例えば４Ｖを印加し
て、読み出しを行い消去ブロックのメモリセルが“１”
なっているか否かの判定を行う。消去が不十分であれ
ば、追加の消去を行う。
行われる。この消去ベリファイ動作では、制御ゲートに
通常の読み出し電圧より低い電圧、例えば４Ｖを印加し
て、読み出しを行い消去ブロックのメモリセルが“１”
なっているか否かの判定を行う。消去が不十分であれ
ば、追加の消去を行う。
【０００７】一方、消去ブロックの中で消去されやすい
メモリセルでは過消去が発生する。制御ゲートが０Ｖで
も電流が流れる負のしきい値を持つ過消去状態のメモリ
セルがあると、非選択メモリセルの制御ゲートに０Ｖを
与え、“０”状態である選択メモリセルの制御ゲートに
読み出し電圧を与えてデータ読み出しを行う場合に、非
選択メモリセルでのリークにより、正常な読み出し動作
が阻害され、“１”読み出しとなってしまう。また、デ
ータ書き込み時にも、過消去のメモリセルのために書き
込み電流以外の電流が流れるため、不都合となる。
メモリセルでは過消去が発生する。制御ゲートが０Ｖで
も電流が流れる負のしきい値を持つ過消去状態のメモリ
セルがあると、非選択メモリセルの制御ゲートに０Ｖを
与え、“０”状態である選択メモリセルの制御ゲートに
読み出し電圧を与えてデータ読み出しを行う場合に、非
選択メモリセルでのリークにより、正常な読み出し動作
が阻害され、“１”読み出しとなってしまう。また、デ
ータ書き込み時にも、過消去のメモリセルのために書き
込み電流以外の電流が流れるため、不都合となる。
【０００８】従って、過消去セルの過消去状態を緩和す
るためには、弱書き込みを行う方法が用いられる。その
一つは、制御ゲートに０Ｖを与え、ビット線に５Ｖを与
えて、ビット線に沿ったメモリセルを弱い書き込み条件
に設定する方法である。これは、ドレインからの容量結
合による浮遊ゲートの電位上昇を利用するもので、浮遊
ゲートに電子が注入されるとその電位低下により自動的
に書き込み条件を満たさなくなるので、自己収束法と呼
ばれる。
るためには、弱書き込みを行う方法が用いられる。その
一つは、制御ゲートに０Ｖを与え、ビット線に５Ｖを与
えて、ビット線に沿ったメモリセルを弱い書き込み条件
に設定する方法である。これは、ドレインからの容量結
合による浮遊ゲートの電位上昇を利用するもので、浮遊
ゲートに電子が注入されるとその電位低下により自動的
に書き込み条件を満たさなくなるので、自己収束法と呼
ばれる。
【０００９】過消去状態を緩和するもう一つの方法は、
通常の書き込み条件より緩い条件で例えば制御ゲートに
３Ｖ程度を与え、ドレインに５Ｖを与えて、選択メモリ
セルを弱い書き込み条件に設定する方法である。これに
より、メモリセルの浮遊ゲートにホットホットエレクト
ロンが注入されて、過消去状態が緩和される。但しこの
とき、非選択の過消去セルがオンしないように、非選択
セルの制御ゲートには例えば−１．５Ｖを印加する。
通常の書き込み条件より緩い条件で例えば制御ゲートに
３Ｖ程度を与え、ドレインに５Ｖを与えて、選択メモリ
セルを弱い書き込み条件に設定する方法である。これに
より、メモリセルの浮遊ゲートにホットホットエレクト
ロンが注入されて、過消去状態が緩和される。但しこの
とき、非選択の過消去セルがオンしないように、非選択
セルの制御ゲートには例えば−１．５Ｖを印加する。
【００１０】図１１は、以上のようなＥＥＰＲＯＭのメ
モリセルの各種状態のＶｇｓ−Ｉｄｓ特性を示してい
る。正常な書き込み状態（“０”）と消去状態
（“１”）とは、制御ゲートに与えられる読み出し電圧
Ｖｒｅａｄで前者はオフ、後者はオンとして区別され
る。過消去状態は、しきい値が負になるまで電子が放出
された状態である。弱書き込み状態（１）及び（２）は
それぞれ、上述の自己収束法による弱書き込み及び積極
的な弱書き込みを行った状態を示している。
モリセルの各種状態のＶｇｓ−Ｉｄｓ特性を示してい
る。正常な書き込み状態（“０”）と消去状態
（“１”）とは、制御ゲートに与えられる読み出し電圧
Ｖｒｅａｄで前者はオフ、後者はオンとして区別され
る。過消去状態は、しきい値が負になるまで電子が放出
された状態である。弱書き込み状態（１）及び（２）は
それぞれ、上述の自己収束法による弱書き込み及び積極
的な弱書き込みを行った状態を示している。
【００１１】上述のように、ＥＥＰＲＯＭでは動作モー
ドに応じて種々の制御電圧が用いられるため、チップ内
部には種々の高電位を発生する昇圧電源回路が設けら
れ、またアドレスデコード部にはＶＣＣ−ＶＳＳの振幅
の信号電圧を種々のレベルの制御電圧に変換する電圧レ
ベル変換回路が設けられる。例えば、図１２に示すよう
に、ワード線を選択駆動するロウデコード部１の出力部
には、第１のレベル変換回路２及び第２のレベル変換回
路３が設けられる。
ドに応じて種々の制御電圧が用いられるため、チップ内
部には種々の高電位を発生する昇圧電源回路が設けら
れ、またアドレスデコード部にはＶＣＣ−ＶＳＳの振幅
の信号電圧を種々のレベルの制御電圧に変換する電圧レ
ベル変換回路が設けられる。例えば、図１２に示すよう
に、ワード線を選択駆動するロウデコード部１の出力部
には、第１のレベル変換回路２及び第２のレベル変換回
路３が設けられる。
【００１２】ロウデコード部１では、アドレスＡ０，Ａ
１，…の一致検出を行って、相補的なデコード出力信号
ａ，ｂを出力する。このデコード出力信号ａ，ｂは、Ｖ
ＣＣ−ＶＳＳの振幅を持つ。第１のレベル変換回路２で
は、このデコード信号ａ，ｂの高レベル側を例えばより
高レベルの電位ＶＳＷに遷移した信号Ａ，Ｂに変換す
る。ＶＳＷは、図示しない昇圧電源回路から出力される
書き込み用高電位ＶＰＰであり、或いは読み出し時には
Ｖｒｅａｄとなるものである。第２のレベル変換回路３
は、第１のレベル変換回路２から得られる信号Ａ，Ｂの
低レベル側を更に低レベルの負電位ＶＢＢに遷移した信
号ＯＵＴＡ，ＯＵＴＢを出力する。この第２のレベル変
換回路３から得られる信号ＯＵＴＡ，ＯＵＴＢの少なく
とも一方が図示しないワード線駆動回路に送られる。
１，…の一致検出を行って、相補的なデコード出力信号
ａ，ｂを出力する。このデコード出力信号ａ，ｂは、Ｖ
ＣＣ−ＶＳＳの振幅を持つ。第１のレベル変換回路２で
は、このデコード信号ａ，ｂの高レベル側を例えばより
高レベルの電位ＶＳＷに遷移した信号Ａ，Ｂに変換す
る。ＶＳＷは、図示しない昇圧電源回路から出力される
書き込み用高電位ＶＰＰであり、或いは読み出し時には
Ｖｒｅａｄとなるものである。第２のレベル変換回路３
は、第１のレベル変換回路２から得られる信号Ａ，Ｂの
低レベル側を更に低レベルの負電位ＶＢＢに遷移した信
号ＯＵＴＡ，ＯＵＴＢを出力する。この第２のレベル変
換回路３から得られる信号ＯＵＴＡ，ＯＵＴＢの少なく
とも一方が図示しないワード線駆動回路に送られる。
【００１３】第１のレベル変換回路２は、信号ａ，ｂが
入力されるＶＳＳ側のＮＭＯＳトランジスタ対ＱＮ１，
ＱＮ２と、ＶＳＷ側のＰＭＯＳトランジスタ対ＱＰ１，
ＱＰ２とから構成される。高レベル側の電位をＶＣＣか
らＶＳＷに遷移するために、ＰＭＯＳトランジスタ対Ｑ
Ｐ１，ＱＰ２はゲートとドドレインを互いに交差接続し
たフリップフロップ構成として、その正帰還動作によ
り、高レベル側の電位遷移を可能としている。
入力されるＶＳＳ側のＮＭＯＳトランジスタ対ＱＮ１，
ＱＮ２と、ＶＳＷ側のＰＭＯＳトランジスタ対ＱＰ１，
ＱＰ２とから構成される。高レベル側の電位をＶＣＣか
らＶＳＷに遷移するために、ＰＭＯＳトランジスタ対Ｑ
Ｐ１，ＱＰ２はゲートとドドレインを互いに交差接続し
たフリップフロップ構成として、その正帰還動作によ
り、高レベル側の電位遷移を可能としている。
【００１４】第２のレベル変換回路３は、信号Ａ，Ｂが
入力される高レベルＶＳＷ側のＰＭＯＳトランジスタ対
ＱＰ３，ＱＰ４と、低レベルＶＢＢ側のＮＭＯＳトラン
ジスタ対ＱＮ３，ＱＮ４とから構成される。ここでは低
レベル側の電位をＶＳＳからＶＢＢに遷移するために、
ＮＭＯＳトランジスタ対ＱＮ３，ＱＮ４のゲートとドド
レインを互いに交差接続したフリップフロップ構成とし
ている。
入力される高レベルＶＳＷ側のＰＭＯＳトランジスタ対
ＱＰ３，ＱＰ４と、低レベルＶＢＢ側のＮＭＯＳトラン
ジスタ対ＱＮ３，ＱＮ４とから構成される。ここでは低
レベル側の電位をＶＳＳからＶＢＢに遷移するために、
ＮＭＯＳトランジスタ対ＱＮ３，ＱＮ４のゲートとドド
レインを互いに交差接続したフリップフロップ構成とし
ている。
【００１５】
【発明が解決しようとする課題】しかし、上述したレベ
ル変換回路２，３には、レベル遷移のスイッチング動作
が必ずしも確実ではないという問題がある。具体的に低
レベル側の遷移を行う第２のレベル変換回路３につい
て、この問題を明らかにする。第２のレベル変換回路３
のＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタ
ＱＮ３側の電流経路について、その電圧−電流特性を示
すと、図１３のようになる。図１３では、ＮＭＯＳトラ
ンジスタＱＮ３のゲート電圧がＶｇ＝ＶＳＷの時の静特
性曲線と、入力信号ａによりコンダクタンスが制御され
るＰＭＯＳトランジスタＱＰ３による負荷曲線を示して
いる。
ル変換回路２，３には、レベル遷移のスイッチング動作
が必ずしも確実ではないという問題がある。具体的に低
レベル側の遷移を行う第２のレベル変換回路３につい
て、この問題を明らかにする。第２のレベル変換回路３
のＰＭＯＳトランジスタＱＰ３とＮＭＯＳトランジスタ
ＱＮ３側の電流経路について、その電圧−電流特性を示
すと、図１３のようになる。図１３では、ＮＭＯＳトラ
ンジスタＱＮ３のゲート電圧がＶｇ＝ＶＳＷの時の静特
性曲線と、入力信号ａによりコンダクタンスが制御され
るＰＭＯＳトランジスタＱＰ３による負荷曲線を示して
いる。
【００１６】図１３では、ＰＭＯＳトランジスタＱＰ３
の負荷曲線の電圧０Ｖ（即ち、入力信号Ａ＝ＶＳＳの
時）での電流をＩ１とし、ＮＭＯＳトランジスタＱＮ３
の電圧０Ｖでの電流をＩ２として示している。第１のレ
ベル変換回路３が正常にレベル変換動作を行うために
は、図１３に示すように、Ｉ１＞Ｉ２であることが必要
条件となる。もし、この条件を満たさないとすると、Ｑ
Ｐ３がオフ、ＱＰ４がオン、従ってＱＮ３がオン、ＱＮ
４がオフの状態（Ａ＝ＶＳＷ，Ｂ＝ＶＳＳ）から、入力
が反転した時に、ＱＮ３がオフ、ＱＮ４がオンの状態に
遷移し難い。何故なら、ＰＭＯＳトランジスタＱＰ３の
入力信号Ａの低レベルはＶＳＳであり、図１３に示すよ
うに、ＰＭＯＳトランジスタＱＰ３は電流Ｉ１以上の電
流を流し得ず、またオンしているＮＭＯＳトランジスタ
ＱＮ３は、ソースに負電位ＶＢＢが与えられて深くオン
していて、オフし難いためである。
の負荷曲線の電圧０Ｖ（即ち、入力信号Ａ＝ＶＳＳの
時）での電流をＩ１とし、ＮＭＯＳトランジスタＱＮ３
の電圧０Ｖでの電流をＩ２として示している。第１のレ
ベル変換回路３が正常にレベル変換動作を行うために
は、図１３に示すように、Ｉ１＞Ｉ２であることが必要
条件となる。もし、この条件を満たさないとすると、Ｑ
Ｐ３がオフ、ＱＰ４がオン、従ってＱＮ３がオン、ＱＮ
４がオフの状態（Ａ＝ＶＳＷ，Ｂ＝ＶＳＳ）から、入力
が反転した時に、ＱＮ３がオフ、ＱＮ４がオンの状態に
遷移し難い。何故なら、ＰＭＯＳトランジスタＱＰ３の
入力信号Ａの低レベルはＶＳＳであり、図１３に示すよ
うに、ＰＭＯＳトランジスタＱＰ３は電流Ｉ１以上の電
流を流し得ず、またオンしているＮＭＯＳトランジスタ
ＱＮ３は、ソースに負電位ＶＢＢが与えられて深くオン
していて、オフし難いためである。
【００１７】この問題を解決するためには、例えばＰＭ
ＯＳトランジスタＱＰ３，ＱＰ４の電流容量を大きくす
る、或いは低レベル側電位ＶＢＢを、回路が状態遷移し
た後に与えるようにし、それまではＶＳＳに保持する、
といったことが考えられる。しかし、前者はチップレイ
アウト面積の増大をもたらす。また後者は、データ書き
込み等の動作制御の時間増大をもたらす。
ＯＳトランジスタＱＰ３，ＱＰ４の電流容量を大きくす
る、或いは低レベル側電位ＶＢＢを、回路が状態遷移し
た後に与えるようにし、それまではＶＳＳに保持する、
といったことが考えられる。しかし、前者はチップレイ
アウト面積の増大をもたらす。また後者は、データ書き
込み等の動作制御の時間増大をもたらす。
【００１８】この発明は、上記事情を考慮してなされた
もので、面積増大や制御時間増大を伴うことなく、確実
な電圧レベル変換動作を可能とした電圧レベル変換回路
を提供することを目的としている。この発明はまた、そ
の様な電圧レベル変換回路を内蔵した半導体記憶装置を
提供することを目的としている。
もので、面積増大や制御時間増大を伴うことなく、確実
な電圧レベル変換動作を可能とした電圧レベル変換回路
を提供することを目的としている。この発明はまた、そ
の様な電圧レベル変換回路を内蔵した半導体記憶装置を
提供することを目的としている。
【００１９】
【課題を解決するための手段】この発明に係る電圧レベ
ル変換回路は、第１の電位が供給される第１の電源端子
と、前記第１の電位より低い第２の電位が供給される第
２の電源端子と、高レベルが前記第１の電位と同じかこ
れより高い第３の電位であり、低レベルが前記第１の電
位と第２の電位の間にある第４の電位である第１の入力
信号が供給される第１の入力端子と、前記第１の入力信
号と逆相の第２の入力信号が供給される第２の入力端子
と、ソースが前記第１の電源端子に接続され、ゲートが
前記第１の入力端子に接続され、ドレインが第１の出力
端子に接続された第１のＰＭＯＳトランジスタと、ソー
スが前記第１の電源端子に接続され、ゲートが前記第２
の入力端子に接続され、ドレインが第２の出力端子に接
続された第２のＰＭＯＳトランジスタと、ドレインが前
記第１の出力端子に接続され、ゲートが前記第１の入力
端子に接続された第１のＮＭＯＳトランジスタと、ドレ
インが前記第２の出力端子に接続され、ゲートが前記第
２の入力端子に接続された第２のＮＭＯＳトランジスタ
と、ソースが前記第２の電源端子に接続され、ドレイン
が前記第１のＮＭＯＳトランジスタのソースに接続さ
れ、ゲートが前記第２の出力端子に接続された第３のＮ
ＭＯＳトランジスタと、ソースが前記第２の電源端子に
接続され、ドレインが前記第２のＮＭＯＳトランジスタ
のソースに接続され、ゲートが前記第１の出力端子に接
続された第４のＮＭＯＳトランジスタと、を有すること
を特徴としている。
ル変換回路は、第１の電位が供給される第１の電源端子
と、前記第１の電位より低い第２の電位が供給される第
２の電源端子と、高レベルが前記第１の電位と同じかこ
れより高い第３の電位であり、低レベルが前記第１の電
位と第２の電位の間にある第４の電位である第１の入力
信号が供給される第１の入力端子と、前記第１の入力信
号と逆相の第２の入力信号が供給される第２の入力端子
と、ソースが前記第１の電源端子に接続され、ゲートが
前記第１の入力端子に接続され、ドレインが第１の出力
端子に接続された第１のＰＭＯＳトランジスタと、ソー
スが前記第１の電源端子に接続され、ゲートが前記第２
の入力端子に接続され、ドレインが第２の出力端子に接
続された第２のＰＭＯＳトランジスタと、ドレインが前
記第１の出力端子に接続され、ゲートが前記第１の入力
端子に接続された第１のＮＭＯＳトランジスタと、ドレ
インが前記第２の出力端子に接続され、ゲートが前記第
２の入力端子に接続された第２のＮＭＯＳトランジスタ
と、ソースが前記第２の電源端子に接続され、ドレイン
が前記第１のＮＭＯＳトランジスタのソースに接続さ
れ、ゲートが前記第２の出力端子に接続された第３のＮ
ＭＯＳトランジスタと、ソースが前記第２の電源端子に
接続され、ドレインが前記第２のＮＭＯＳトランジスタ
のソースに接続され、ゲートが前記第１の出力端子に接
続された第４のＮＭＯＳトランジスタと、を有すること
を特徴としている。
【００２０】この発明に係る電圧レベル変換回路はま
た、第１の電位が供給される第１の電源端子と、前記第
１の電位より低い第２の電位が供給される第２の電源端
子と、高レベルが前記第１の電位と同じかこれより高い
第３の電位であり、低レベルが前記第１の電位と第２の
電位の間にある第４の電位である第１の入力信号が供給
される第１の入力端子と、前記第１の入力信号と逆相の
第２の入力信号が供給される第２の入力端子と、ソース
が前記第１の電源端子に接続され、ゲートが前記第１の
入力端子に接続され、ドレインが第１の出力端子に接続
された第１のＰＭＯＳトランジスタと、ソースが前記第
１の電源端子に接続され、ゲートが前記第２の入力端子
に接続され、ドレインが第２の出力端子に接続された第
２のＰＭＯＳトランジスタと、ドレインが前記第１の出
力端子に接続され、ゲートが前記第２の出力端子に接続
された第１のＮＭＯＳトランジスタと、ドレインが前記
第２の出力端子に接続され、ゲートが前記第１の出力端
子に接続された第２のＮＭＯＳトランジスタと、ソース
が前記第２の電源端子に接続され、ドレインが前記第１
のＮＭＯＳトランジスタのソースに接続され、ゲートが
前記第１の入力端子に接続された第３のＮＭＯＳトラン
ジスタと、ソースが前記第２の電源端子に接続され、ド
レインが前記第２のＮＭＯＳトランジスタのソースに接
続され、ゲートが前記第２の入力端子に接続された第４
のＮＭＯＳトランジスタと、を有することを特徴として
いる。
た、第１の電位が供給される第１の電源端子と、前記第
１の電位より低い第２の電位が供給される第２の電源端
子と、高レベルが前記第１の電位と同じかこれより高い
第３の電位であり、低レベルが前記第１の電位と第２の
電位の間にある第４の電位である第１の入力信号が供給
される第１の入力端子と、前記第１の入力信号と逆相の
第２の入力信号が供給される第２の入力端子と、ソース
が前記第１の電源端子に接続され、ゲートが前記第１の
入力端子に接続され、ドレインが第１の出力端子に接続
された第１のＰＭＯＳトランジスタと、ソースが前記第
１の電源端子に接続され、ゲートが前記第２の入力端子
に接続され、ドレインが第２の出力端子に接続された第
２のＰＭＯＳトランジスタと、ドレインが前記第１の出
力端子に接続され、ゲートが前記第２の出力端子に接続
された第１のＮＭＯＳトランジスタと、ドレインが前記
第２の出力端子に接続され、ゲートが前記第１の出力端
子に接続された第２のＮＭＯＳトランジスタと、ソース
が前記第２の電源端子に接続され、ドレインが前記第１
のＮＭＯＳトランジスタのソースに接続され、ゲートが
前記第１の入力端子に接続された第３のＮＭＯＳトラン
ジスタと、ソースが前記第２の電源端子に接続され、ド
レインが前記第２のＮＭＯＳトランジスタのソースに接
続され、ゲートが前記第２の入力端子に接続された第４
のＮＭＯＳトランジスタと、を有することを特徴として
いる。
【００２１】この発明に係る電圧レベル変換回路は更
に、第１の電位が供給される第１の電源端子と、前記第
１の電位より低い第２の電位が供給される第２の電源端
子と、高レベルが前記第１の電位と第２の電位の間にあ
り、低レベルが前記第２の電位と同じかこれより低い第
４の電位である第１の入力信号が供給される第１の入力
端子と、前記第１の入力信号と逆相の第２の入力信号が
供給される第２の入力端子と、ソースが前記第２の電源
端子に接続され、ゲートが前記第１の入力端子に接続さ
れ、ドレインが第１の出力端子に接続された第１のＮＭ
ＯＳトランジスタと、ソースが前記第２の電源端子に接
続され、ゲートが前記第２の入力端子に接続され、ドレ
インが第２の出力端子に接続された第２のＮＭＯＳトラ
ンジスタと、ドレインが前記第１の出力端子に接続さ
れ、ゲートが前記第１の入力端子に接続された第１のＰ
ＭＯＳトランジスタと、ドレインが前記第２の出力端子
に接続され、ゲートが前記第２の入力端子に接続された
第２のＰＭＯＳトランジスタと、ソースが前記第１の電
源端子に接続され、ドレインが前記第１のＰＭＯＳトラ
ンジスタのソースに接続され、ゲートが前記第２の出力
端子に接続された第３のＰＭＯＳトランジスタと、ソー
スが前記第１の電源端子に接続され、ドレインが前記第
２のＰＭＯＳトランジスタのソースに接続され、ゲート
が前記第１の出力端子に接続された第４のＰＭＯＳトラ
ンジスタと、を有することを特徴としている。
に、第１の電位が供給される第１の電源端子と、前記第
１の電位より低い第２の電位が供給される第２の電源端
子と、高レベルが前記第１の電位と第２の電位の間にあ
り、低レベルが前記第２の電位と同じかこれより低い第
４の電位である第１の入力信号が供給される第１の入力
端子と、前記第１の入力信号と逆相の第２の入力信号が
供給される第２の入力端子と、ソースが前記第２の電源
端子に接続され、ゲートが前記第１の入力端子に接続さ
れ、ドレインが第１の出力端子に接続された第１のＮＭ
ＯＳトランジスタと、ソースが前記第２の電源端子に接
続され、ゲートが前記第２の入力端子に接続され、ドレ
インが第２の出力端子に接続された第２のＮＭＯＳトラ
ンジスタと、ドレインが前記第１の出力端子に接続さ
れ、ゲートが前記第１の入力端子に接続された第１のＰ
ＭＯＳトランジスタと、ドレインが前記第２の出力端子
に接続され、ゲートが前記第２の入力端子に接続された
第２のＰＭＯＳトランジスタと、ソースが前記第１の電
源端子に接続され、ドレインが前記第１のＰＭＯＳトラ
ンジスタのソースに接続され、ゲートが前記第２の出力
端子に接続された第３のＰＭＯＳトランジスタと、ソー
スが前記第１の電源端子に接続され、ドレインが前記第
２のＰＭＯＳトランジスタのソースに接続され、ゲート
が前記第１の出力端子に接続された第４のＰＭＯＳトラ
ンジスタと、を有することを特徴としている。
【００２２】この発明に係る電圧レベル変換回路は更に
また、第１の電位が供給される第１の電源端子と、前記
第１の電位より低い第２の電位が供給される第２の電源
端子と、高レベルが前記第１の電位と第２の電位の間に
あり、低レベルが前記第２の電位と同じかこれより低い
第４の電位である第１の入力信号が供給される第１の入
力端子と、前記第１の入力信号と逆相の第２の入力信号
が供給される第２の入力端子と、ソースが前記第２の電
源端子に接続され、ゲートが前記第１の入力端子に接続
され、ドレインが第１の出力端子に接続された第１のＮ
ＭＯＳトランジスタと、ソースが前記第２の電源端子に
接続され、ゲートが前記第２の入力端子に接続され、ド
レインが第２の出力端子に接続された第２のＮＭＯＳト
ランジスタと、ドレインが前記第１の出力端子に接続さ
れ、ゲートが前記第２の出力端子に接続された第１のＰ
ＭＯＳトランジスタと、ドレインが前記第２の出力端子
に接続され、ゲートが前記第１の出力端子に接続された
第２のＰＭＯＳトランジスタと、ソースが前記第１の電
源端子に接続され、ドレインが前記第１のＰＭＯＳトラ
ンジスタのソースに接続され、ゲートが前記第１の入力
端子に接続された第３のＰＭＯＳトランジスタと、ソー
スが前記第１の電源端子に接続され、ドレインが前記第
２のＰＭＯＳトランジスタのソースに接続され、ゲート
が前記第２の入力端子接続された第４のＰＭＯＳトラン
ジスタと、を有することを特徴としている。
また、第１の電位が供給される第１の電源端子と、前記
第１の電位より低い第２の電位が供給される第２の電源
端子と、高レベルが前記第１の電位と第２の電位の間に
あり、低レベルが前記第２の電位と同じかこれより低い
第４の電位である第１の入力信号が供給される第１の入
力端子と、前記第１の入力信号と逆相の第２の入力信号
が供給される第２の入力端子と、ソースが前記第２の電
源端子に接続され、ゲートが前記第１の入力端子に接続
され、ドレインが第１の出力端子に接続された第１のＮ
ＭＯＳトランジスタと、ソースが前記第２の電源端子に
接続され、ゲートが前記第２の入力端子に接続され、ド
レインが第２の出力端子に接続された第２のＮＭＯＳト
ランジスタと、ドレインが前記第１の出力端子に接続さ
れ、ゲートが前記第２の出力端子に接続された第１のＰ
ＭＯＳトランジスタと、ドレインが前記第２の出力端子
に接続され、ゲートが前記第１の出力端子に接続された
第２のＰＭＯＳトランジスタと、ソースが前記第１の電
源端子に接続され、ドレインが前記第１のＰＭＯＳトラ
ンジスタのソースに接続され、ゲートが前記第１の入力
端子に接続された第３のＰＭＯＳトランジスタと、ソー
スが前記第１の電源端子に接続され、ドレインが前記第
２のＰＭＯＳトランジスタのソースに接続され、ゲート
が前記第２の入力端子接続された第４のＰＭＯＳトラン
ジスタと、を有することを特徴としている。
【００２３】この発明はまた、電気的書き換え可能なメ
モリセルが配列されたメモリセルアレイと、アドレス信
号をデコードして前記メモリセルアレイのワード線及び
ビット線を選択するためのデコード出力信号を出力する
デコード回路と、ワード線を選択するための前記デコー
ド出力信号の高レベル側を動作モードに応じてより高レ
ベルに変換した第１のレベル変換出力信号を出すための
第１の電圧レベル変換回路と、前記第１のレベル変換出
力信号の低レベル側を動作モードに応じてより低レベル
に変換した第２のレベル変換出力信号を出すための第２
の電圧レベル変換回路と、前記第２のレベル変換出力信
号により制御されて前記メモリセルアレイのワード線を
駆動するワード線駆動回路とを備えた半導体記憶装置に
おいて、前記第１の電圧レベル変換回路は、第１の電位
が供給される第１の電源端子と、前記第１の電位より低
い第２の電位が供給される第２の電源端子と、高レベル
が前記第１の電位と第２の電位の間にあり、低レベルが
前記第２の電位と同じかこれより低い第４の電位である
第１の入力信号が供給される第１の入力端子と、前記第
１の入力信号と逆相の第２の入力信号が供給される第２
の入力端子と、ソースが前記第２の電源端子に接続さ
れ、ゲートが前記第１の入力端子に接続され、ドレイン
が第１の出力端子に接続された第１のＮＭＯＳトランジ
スタと、ソースが前記第２の電源端子に接続され、ゲー
トが前記第２の入力端子に接続され、ドレインが第２の
出力端子に接続された第２のＮＭＯＳトランジスタと、
ドレインが前記第１の出力端子に接続され、ゲートが前
記第１の入力端子に接続された第１のＰＭＯＳトランジ
スタと、ドレインが前記第２の出力端子に接続され、ゲ
ートが前記第２の入力端子に接続された第２のＰＭＯＳ
トランジスタと、ソースが前記第１の電源端子に接続さ
れ、ドレインが前記第１のＰＭＯＳトランジスタのソー
スに接続され、ゲートが前記第２の出力端子に接続され
た第３のＰＭＯＳトランジスタと、ソースが前記第１の
電源端子に接続され、ドレインが前記第２のＰＭＯＳト
ランジスタのソースに接続され、ゲートが前記第１の出
力端子に接続された第４のＰＭＯＳトランジスタと、を
有することを特徴としている。
モリセルが配列されたメモリセルアレイと、アドレス信
号をデコードして前記メモリセルアレイのワード線及び
ビット線を選択するためのデコード出力信号を出力する
デコード回路と、ワード線を選択するための前記デコー
ド出力信号の高レベル側を動作モードに応じてより高レ
ベルに変換した第１のレベル変換出力信号を出すための
第１の電圧レベル変換回路と、前記第１のレベル変換出
力信号の低レベル側を動作モードに応じてより低レベル
に変換した第２のレベル変換出力信号を出すための第２
の電圧レベル変換回路と、前記第２のレベル変換出力信
号により制御されて前記メモリセルアレイのワード線を
駆動するワード線駆動回路とを備えた半導体記憶装置に
おいて、前記第１の電圧レベル変換回路は、第１の電位
が供給される第１の電源端子と、前記第１の電位より低
い第２の電位が供給される第２の電源端子と、高レベル
が前記第１の電位と第２の電位の間にあり、低レベルが
前記第２の電位と同じかこれより低い第４の電位である
第１の入力信号が供給される第１の入力端子と、前記第
１の入力信号と逆相の第２の入力信号が供給される第２
の入力端子と、ソースが前記第２の電源端子に接続さ
れ、ゲートが前記第１の入力端子に接続され、ドレイン
が第１の出力端子に接続された第１のＮＭＯＳトランジ
スタと、ソースが前記第２の電源端子に接続され、ゲー
トが前記第２の入力端子に接続され、ドレインが第２の
出力端子に接続された第２のＮＭＯＳトランジスタと、
ドレインが前記第１の出力端子に接続され、ゲートが前
記第１の入力端子に接続された第１のＰＭＯＳトランジ
スタと、ドレインが前記第２の出力端子に接続され、ゲ
ートが前記第２の入力端子に接続された第２のＰＭＯＳ
トランジスタと、ソースが前記第１の電源端子に接続さ
れ、ドレインが前記第１のＰＭＯＳトランジスタのソー
スに接続され、ゲートが前記第２の出力端子に接続され
た第３のＰＭＯＳトランジスタと、ソースが前記第１の
電源端子に接続され、ドレインが前記第２のＰＭＯＳト
ランジスタのソースに接続され、ゲートが前記第１の出
力端子に接続された第４のＰＭＯＳトランジスタと、を
有することを特徴としている。
【００２４】この発明は更に、電気的書き換え可能なメ
モリセルが配列されたメモリセルアレイと、アドレス信
号をデコードして前記メモリセルアレイのワード線及び
ビット線を選択するためのデコード出力信号を出力する
デコード回路と、ワード線を選択するための前記デコー
ド出力信号の高レベル側を動作モードに応じてより高レ
ベルに変換した第１のレベル変換出力信号を出すための
第１の電圧レベル変換回路と、前記第１のレベル変換出
力信号の低レベル側を動作モードに応じてより低レベル
に変換した第２のレベル変換出力信号を出すための第２
の電圧レベル変換回路と、前記第２のレベル変換出力信
号により制御されて前記メモリセルアレイのワード線を
駆動するワード線駆動回路とを備えた半導体記憶装置に
おいて、前記第２の電圧レベル変換回路は、第１の電位
が供給される第１の電源端子と、前記第１の電位より低
い第２の電位が供給される第２の電源端子と、高レベル
が前記第１の電位と同じかこれより高い第３の電位であ
り、低レベルが前記第１の電位と第２の電位の間にある
第４の電位である第１の入力信号が供給される第１の入
力端子と、前記第１の入力信号と逆相の第２の入力信号
が供給される第２の入力端子と、ソースが前記第１の電
源端子に接続され、ゲートが前記第１の入力端子に接続
され、ドレインが第１の出力端子に接続された第１のＰ
ＭＯＳトランジスタと、ソースが前記第１の電源端子に
接続され、ゲートが前記第２の入力端子に接続され、ド
レインが第２の出力端子に接続された第２のＰＭＯＳト
ランジスタと、ドレインが前記第１の出力端子に接続さ
れ、ゲートが前記第１の入力端子に接続された第１のＮ
ＭＯＳトランジスタと、ドレインが前記第２の出力端子
に接続され、ゲートが前記第２の入力端子に接続された
第２のＮＭＯＳトランジスタと、ソースが前記第２の電
源端子に接続され、ドレインが前記第１のＮＭＯＳトラ
ンジスタのソースに接続され、ゲートが前記第２の出力
端子に接続された第３のＮＭＯＳトランジスタと、ソー
スが前記第２の電源端子に接続され、ドレインが前記第
２のＮＭＯＳトランジスタのソースに接続され、ゲート
が前記第１の出力端子に接続された第４のＮＭＯＳトラ
ンジスタと、を有することを特徴としている。
モリセルが配列されたメモリセルアレイと、アドレス信
号をデコードして前記メモリセルアレイのワード線及び
ビット線を選択するためのデコード出力信号を出力する
デコード回路と、ワード線を選択するための前記デコー
ド出力信号の高レベル側を動作モードに応じてより高レ
ベルに変換した第１のレベル変換出力信号を出すための
第１の電圧レベル変換回路と、前記第１のレベル変換出
力信号の低レベル側を動作モードに応じてより低レベル
に変換した第２のレベル変換出力信号を出すための第２
の電圧レベル変換回路と、前記第２のレベル変換出力信
号により制御されて前記メモリセルアレイのワード線を
駆動するワード線駆動回路とを備えた半導体記憶装置に
おいて、前記第２の電圧レベル変換回路は、第１の電位
が供給される第１の電源端子と、前記第１の電位より低
い第２の電位が供給される第２の電源端子と、高レベル
が前記第１の電位と同じかこれより高い第３の電位であ
り、低レベルが前記第１の電位と第２の電位の間にある
第４の電位である第１の入力信号が供給される第１の入
力端子と、前記第１の入力信号と逆相の第２の入力信号
が供給される第２の入力端子と、ソースが前記第１の電
源端子に接続され、ゲートが前記第１の入力端子に接続
され、ドレインが第１の出力端子に接続された第１のＰ
ＭＯＳトランジスタと、ソースが前記第１の電源端子に
接続され、ゲートが前記第２の入力端子に接続され、ド
レインが第２の出力端子に接続された第２のＰＭＯＳト
ランジスタと、ドレインが前記第１の出力端子に接続さ
れ、ゲートが前記第１の入力端子に接続された第１のＮ
ＭＯＳトランジスタと、ドレインが前記第２の出力端子
に接続され、ゲートが前記第２の入力端子に接続された
第２のＮＭＯＳトランジスタと、ソースが前記第２の電
源端子に接続され、ドレインが前記第１のＮＭＯＳトラ
ンジスタのソースに接続され、ゲートが前記第２の出力
端子に接続された第３のＮＭＯＳトランジスタと、ソー
スが前記第２の電源端子に接続され、ドレインが前記第
２のＮＭＯＳトランジスタのソースに接続され、ゲート
が前記第１の出力端子に接続された第４のＮＭＯＳトラ
ンジスタと、を有することを特徴としている。
【００２５】この発明によると、ＰＭＯＳトランジスタ
対とＮＭＯＳトランジスタ対により構成される電圧レベ
ル変換回路の電流経路内に、入力信号により制御される
電流制限用のトランジスタを挿入することによって、確
実な電圧レベル変換動作が可能となる。電流制限用のト
ランジスタは、入力信号の低レベル側をより低レベルに
遷移させる場合には、ＮＭＯＳトランジスタであり、入
力信号の高レベル側をより高レベルに遷移させる場合は
ＰＭＯＳトランジスタである。これらの電流制限用トラ
ンジスタを挿入することは、入力信号によりスイッチン
グするトランジスタの電流容量を大きくする場合に比べ
て、レイアウト面積の増大は小さい。また、電圧レベル
変換回路のスイッチング動作後に、回路に与える低レベ
ル電位或いは高レベル電位を遷移させる方式と異なり、
レベル遷移動作の制御に余分な時間がかからない。従っ
てこの発明による電圧レベル変換回路を半導体記憶装置
に内蔵させた場合に、動作モード制御に無用な時間遅れ
が生じない。
対とＮＭＯＳトランジスタ対により構成される電圧レベ
ル変換回路の電流経路内に、入力信号により制御される
電流制限用のトランジスタを挿入することによって、確
実な電圧レベル変換動作が可能となる。電流制限用のト
ランジスタは、入力信号の低レベル側をより低レベルに
遷移させる場合には、ＮＭＯＳトランジスタであり、入
力信号の高レベル側をより高レベルに遷移させる場合は
ＰＭＯＳトランジスタである。これらの電流制限用トラ
ンジスタを挿入することは、入力信号によりスイッチン
グするトランジスタの電流容量を大きくする場合に比べ
て、レイアウト面積の増大は小さい。また、電圧レベル
変換回路のスイッチング動作後に、回路に与える低レベ
ル電位或いは高レベル電位を遷移させる方式と異なり、
レベル遷移動作の制御に余分な時間がかからない。従っ
てこの発明による電圧レベル変換回路を半導体記憶装置
に内蔵させた場合に、動作モード制御に無用な時間遅れ
が生じない。
【００２６】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明をＥＥＰＲＯＭに適
用した実施の形態の用部構成を示している。メモリセル
アレイ１１は、ビット線ＢＬとワード線ＷＬが互いに交
差して複数本ずつ配設され、それらの交差部にメモリセ
ルＭＣが配置される。メモリセルアレイ１１のワード線
ＷＬ及びビット線ＢＬの選択を行うのがそれぞれ、ロウ
デコーダ１２及びカラムデコーダ１７である。カラムデ
コーダ１７により選択されたビット線ＢＬはセンスアン
プ回路１８に接続される。
の実施の形態を説明する。 ［実施の形態１］図１は、この発明をＥＥＰＲＯＭに適
用した実施の形態の用部構成を示している。メモリセル
アレイ１１は、ビット線ＢＬとワード線ＷＬが互いに交
差して複数本ずつ配設され、それらの交差部にメモリセ
ルＭＣが配置される。メモリセルアレイ１１のワード線
ＷＬ及びビット線ＢＬの選択を行うのがそれぞれ、ロウ
デコーダ１２及びカラムデコーダ１７である。カラムデ
コーダ１７により選択されたビット線ＢＬはセンスアン
プ回路１８に接続される。
【００２７】ロウデコーダ１２の相補的デコード出力信
号ａ，ｂは、電源電位ＶＣＣ−接地電位ＶＳＳの振幅を
持つ。この出力信号ａ，ｂの高レベル側電位ＶＣＣをよ
り高レベルの電位ＶＳＷに変換するために第１のレベル
変換回路１３が設けられている。従って第１のレベル変
換回路１３の相補的出力信号Ａ，Ｂは、ＶＳＷ−ＶＳＳ
の振幅を持つ。この第１のレベル変換回路１３の出力信
号Ａ，Ｂの低レベル側をより低レベルの負電位ＶＢＢに
遷移させるために、第２のレベル変換回路１４が設けら
れている。従って第２のレベル変換回路１４の相補的出
力信号ＯＵＴＡ，ＯＵＴＢは、ＶＳＷ−ＶＢＢの振幅を
持つ。高レベル電位ＶＳＷは、昇圧電源回路１６により
発生される。具体的には示さないが、昇圧電源回路１６
は、動作モードに応じて必要とされる各種レベルの電位
ＶＳＷを発生するレギュレータ回路を含む。
号ａ，ｂは、電源電位ＶＣＣ−接地電位ＶＳＳの振幅を
持つ。この出力信号ａ，ｂの高レベル側電位ＶＣＣをよ
り高レベルの電位ＶＳＷに変換するために第１のレベル
変換回路１３が設けられている。従って第１のレベル変
換回路１３の相補的出力信号Ａ，Ｂは、ＶＳＷ−ＶＳＳ
の振幅を持つ。この第１のレベル変換回路１３の出力信
号Ａ，Ｂの低レベル側をより低レベルの負電位ＶＢＢに
遷移させるために、第２のレベル変換回路１４が設けら
れている。従って第２のレベル変換回路１４の相補的出
力信号ＯＵＴＡ，ＯＵＴＢは、ＶＳＷ−ＶＢＢの振幅を
持つ。高レベル電位ＶＳＷは、昇圧電源回路１６により
発生される。具体的には示さないが、昇圧電源回路１６
は、動作モードに応じて必要とされる各種レベルの電位
ＶＳＷを発生するレギュレータ回路を含む。
【００２８】第２のレベル変換回路１４により得られた
信号ＯＵＴＡ，ＯＵＴＢの少なくとも一方がワード線駆
動回路１５に供給される。ワード線駆動回路１５は、図
示しないが、例えば高レベル側にＰＭＯＳトランジス
タ、低レベル側にＮＭＯＳトランジスタを用いたＣＭＯ
Ｓドライバを主体とする。このワード線駆動回路１５か
ら、レベル変換回路１４の出力に応じてメモリセルアレ
イ１１のワード線駆動信号が出力される。
信号ＯＵＴＡ，ＯＵＴＢの少なくとも一方がワード線駆
動回路１５に供給される。ワード線駆動回路１５は、図
示しないが、例えば高レベル側にＰＭＯＳトランジス
タ、低レベル側にＮＭＯＳトランジスタを用いたＣＭＯ
Ｓドライバを主体とする。このワード線駆動回路１５か
ら、レベル変換回路１４の出力に応じてメモリセルアレ
イ１１のワード線駆動信号が出力される。
【００２９】メモリセルＭＣは、図２に示す構造を有す
る。ウェル構造又はシリコン基板２１のｐ型領域に、ト
ンネル絶縁膜２２を介して電荷蓄積層である浮遊ゲート
２３が形成され、この上にゲート間絶縁膜２４を介して
制御ゲート２５が積層されている。制御ゲート２５は一
方向に連続的に配設されてワード線となる。制御ゲート
２５に自己整合的にソース、ドレイン拡散層２６が形成
される。メモリセルトランジスタの上は層間絶縁膜２７
で覆われ、この上にビット線２８が配設される。
る。ウェル構造又はシリコン基板２１のｐ型領域に、ト
ンネル絶縁膜２２を介して電荷蓄積層である浮遊ゲート
２３が形成され、この上にゲート間絶縁膜２４を介して
制御ゲート２５が積層されている。制御ゲート２５は一
方向に連続的に配設されてワード線となる。制御ゲート
２５に自己整合的にソース、ドレイン拡散層２６が形成
される。メモリセルトランジスタの上は層間絶縁膜２７
で覆われ、この上にビット線２８が配設される。
【００３０】図３は、ＮＯＲ型ＥＥＰＲＯＭの場合のメ
モリセルアレイ１１の等価回路を示している。図示のよ
うにビット線ＢＬとワード線ＷＬが複数本ずつ交差して
配設され、その各交差部にメモリセルＭＣｉｊが配置さ
れる。メモリセルＭＣｉｊのドレインはビット線ＢＬに
接続され、ソースは共通ソース線ＳＬに接続される。
モリセルアレイ１１の等価回路を示している。図示のよ
うにビット線ＢＬとワード線ＷＬが複数本ずつ交差して
配設され、その各交差部にメモリセルＭＣｉｊが配置さ
れる。メモリセルＭＣｉｊのドレインはビット線ＢＬに
接続され、ソースは共通ソース線ＳＬに接続される。
【００３１】図４は、図１における第２のレベル変換回
路１４の構成を示している。高レベル側電源端子４１に
ソースが共通接続されたＰＭＯＳトランジスタ対ＱＰ４
１，ＱＰ４２がスイッチング段を構成している。即ちこ
れらのＰＭＯＳトランジスタＱＰ４１，ＱＰ４２のゲー
トはそれぞれ、前段のレベル変換回路１３からの相補出
力信号Ａ，Ｂを受ける入力端子４３，４４に接続され、
ドレインが出力端子４５，４６に接続される。
路１４の構成を示している。高レベル側電源端子４１に
ソースが共通接続されたＰＭＯＳトランジスタ対ＱＰ４
１，ＱＰ４２がスイッチング段を構成している。即ちこ
れらのＰＭＯＳトランジスタＱＰ４１，ＱＰ４２のゲー
トはそれぞれ、前段のレベル変換回路１３からの相補出
力信号Ａ，Ｂを受ける入力端子４３，４４に接続され、
ドレインが出力端子４５，４６に接続される。
【００３２】低レベル側電源端子４２にソースが共通接
続されたＮＭＯＳトランジスタ対ＱＮ４１，ＱＮ４２
は、出力端子４５，４６を入力信号に応じて低レベルに
遷移させるもので、それぞれのゲートが出力端子４６，
４５に交差接続されている。これらのＮＭＯＳトランジ
スタ対ＱＮ４１，ＱＮ４２のドレインと、ＰＭＯＳトラ
ンジスタＱＰ４１，ＱＰ４２のドレイン（即ち出力端子
４５，４６）との間には、電流制限用のＮＭＯＳトラン
ジスタ対ＱＮ４３，ＱＮ４４が挿入されている。即ちＮ
ＭＯＳトランジスタＱＮ４３，ＱＮ４４のドレインはそ
れぞれ出力端子４５，４６に接続され、ソースはＮＭＯ
ＳトランジスタＱＮ４１，ＱＮ４２のドレインに接続さ
れている。またＮＭＯＳトランジスタＱＮ４３，ＱＮ４
４のゲートはそれぞれ入力端子４３，４４に接続されて
いる。
続されたＮＭＯＳトランジスタ対ＱＮ４１，ＱＮ４２
は、出力端子４５，４６を入力信号に応じて低レベルに
遷移させるもので、それぞれのゲートが出力端子４６，
４５に交差接続されている。これらのＮＭＯＳトランジ
スタ対ＱＮ４１，ＱＮ４２のドレインと、ＰＭＯＳトラ
ンジスタＱＰ４１，ＱＰ４２のドレイン（即ち出力端子
４５，４６）との間には、電流制限用のＮＭＯＳトラン
ジスタ対ＱＮ４３，ＱＮ４４が挿入されている。即ちＮ
ＭＯＳトランジスタＱＮ４３，ＱＮ４４のドレインはそ
れぞれ出力端子４５，４６に接続され、ソースはＮＭＯ
ＳトランジスタＱＮ４１，ＱＮ４２のドレインに接続さ
れている。またＮＭＯＳトランジスタＱＮ４３，ＱＮ４
４のゲートはそれぞれ入力端子４３，４４に接続されて
いる。
【００３３】前述のようにこのレベル変換回路１４に入
る相補信号Ａ，Ｂは、高レベル側がＶＳＷであり、低レ
ベル側がＶＳＳである。そして、このレベル変換回路１
４の高レベル側電源端子４１にはＶＳＷが供給され、低
レベル側電源端子４２には、負電位ＶＢＢが与えられ
る。これにより、信号Ａ，Ｂの低レベル側をより低レベ
ルに遷移した出力信号ＯＵＴＡ，ＯＵＴＢが発生され
る。
る相補信号Ａ，Ｂは、高レベル側がＶＳＷであり、低レ
ベル側がＶＳＳである。そして、このレベル変換回路１
４の高レベル側電源端子４１にはＶＳＷが供給され、低
レベル側電源端子４２には、負電位ＶＢＢが与えられ
る。これにより、信号Ａ，Ｂの低レベル側をより低レベ
ルに遷移した出力信号ＯＵＴＡ，ＯＵＴＢが発生され
る。
【００３４】このレベル変換回路１４の動作は次の通り
である。まず、入力信号がＡ＝ＶＳＷ，Ｂ＝ＶＳＳで回
路が安定状態にあるとする。この時、ＰＭＯＳトランジ
スタＱＰ４１がオフ、ＱＰ４２がオンであり、またＮＭ
ＯＳトランジスタＱＮ４１，ＱＮ４３がオン、ＱＮ４
２，ＱＮ４４がオフであって、出力端子４６，４５はＯ
ＵＴＡ＝ＶＳＷ，ＯＵＴＢ＝ＶＢＢの状態にある。
である。まず、入力信号がＡ＝ＶＳＷ，Ｂ＝ＶＳＳで回
路が安定状態にあるとする。この時、ＰＭＯＳトランジ
スタＱＰ４１がオフ、ＱＰ４２がオンであり、またＮＭ
ＯＳトランジスタＱＮ４１，ＱＮ４３がオン、ＱＮ４
２，ＱＮ４４がオフであって、出力端子４６，４５はＯ
ＵＴＡ＝ＶＳＷ，ＯＵＴＢ＝ＶＢＢの状態にある。
【００３５】この状態から、入力信号Ａ，Ｂが、Ａ＝Ｖ
ＳＳ，Ｂ＝ＶＳＷに変化したとする。このとき、ＰＭＯ
ＳトランジスタＱＰ４１はオンする方向に駆動され、Ｐ
ＭＯＳトランジスタＱＰ４２はオフする方向に駆動され
る。これにより、出力端子４５の電位上昇は、ＮＭＯＳ
トランジスタＱＮ４２のゲートに与えられ、出力端子４
６の電位低下はＮＭＯＳトランジスタＱＮ４１のゲート
に与えられる。即ち、ＮＭＯＳトランジスタＱＮ４１は
オフの方向に、ＱＮ４２はオンの方向に駆動される。
ＳＳ，Ｂ＝ＶＳＷに変化したとする。このとき、ＰＭＯ
ＳトランジスタＱＰ４１はオンする方向に駆動され、Ｐ
ＭＯＳトランジスタＱＰ４２はオフする方向に駆動され
る。これにより、出力端子４５の電位上昇は、ＮＭＯＳ
トランジスタＱＮ４２のゲートに与えられ、出力端子４
６の電位低下はＮＭＯＳトランジスタＱＮ４１のゲート
に与えられる。即ち、ＮＭＯＳトランジスタＱＮ４１は
オフの方向に、ＱＮ４２はオンの方向に駆動される。
【００３６】同時に、ＮＭＯＳトランジスタＱＮ４３，
ＱＮ４４は、入力信号Ａ，Ｂによりそれぞれオフ，オン
の方向に駆動される。ＮＭＯＳトランジスタＱＮ４１，
ＱＮ４２の状態遷移は、フリップフロップ接続により出
力端子４５，４６の電位変化を増大させる正帰還動作と
なり、やがて出力端子４５，４６は、ＯＵＴＡ＝ＶＢ
Ｂ，ＯＵＴＢ＝ＶＳＷになる。図６は、以上のレベル遷
移の動作波形を示している。
ＱＮ４４は、入力信号Ａ，Ｂによりそれぞれオフ，オン
の方向に駆動される。ＮＭＯＳトランジスタＱＮ４１，
ＱＮ４２の状態遷移は、フリップフロップ接続により出
力端子４５，４６の電位変化を増大させる正帰還動作と
なり、やがて出力端子４５，４６は、ＯＵＴＡ＝ＶＢ
Ｂ，ＯＵＴＢ＝ＶＳＷになる。図６は、以上のレベル遷
移の動作波形を示している。
【００３７】図４に示す電圧レベル変換回路１４によ
り、確実なレベル遷移が可能になることを、図５の電流
−電圧特性を参照して説明する。図５には、図４に示す
レベル変換回路１４のＰＭＯＳトランジスタＱＰ４１側
の電流経路に着目して、ＮＭＯＳトランジスタＱＮ４１
の静特性曲線（但し、Ｖｇ＝ＶＳＷ）と、このＮＭＯ
ＳトランジスタＱＮ４１に対して負荷となる、入力信号
Ａにより制御されるＰＭＯＳトランジスタＱＰ４１の負
荷曲線、及び同じく入力信号Ａにより制御されるＮＭ
ＯＳトランジスタＱＮ４３の負荷曲線を示している。
図のＶｔ１は、ＮＭＯＳトランジスタＱＮ４３のゲート
しきい値電圧であり、｜Ｖｔ２｜はＰＭＯＳトランジス
タＱＰ４１のゲートしきい値電圧の絶対値である。
り、確実なレベル遷移が可能になることを、図５の電流
−電圧特性を参照して説明する。図５には、図４に示す
レベル変換回路１４のＰＭＯＳトランジスタＱＰ４１側
の電流経路に着目して、ＮＭＯＳトランジスタＱＮ４１
の静特性曲線（但し、Ｖｇ＝ＶＳＷ）と、このＮＭＯ
ＳトランジスタＱＮ４１に対して負荷となる、入力信号
Ａにより制御されるＰＭＯＳトランジスタＱＰ４１の負
荷曲線、及び同じく入力信号Ａにより制御されるＮＭ
ＯＳトランジスタＱＮ４３の負荷曲線を示している。
図のＶｔ１は、ＮＭＯＳトランジスタＱＮ４３のゲート
しきい値電圧であり、｜Ｖｔ２｜はＰＭＯＳトランジス
タＱＰ４１のゲートしきい値電圧の絶対値である。
【００３８】直列接続されたＮＭＯＳトランジスタＱＮ
４１，ＱＮ４３の合成電流は、その小さい方で律速され
るから、図５に太線の実線で示すようになる。即ち、静
特性曲線の電圧０Ｖでの電流値Ｉ１２に比べて、ＮＭ
ＯＳトランジスタＱＮ４１，ＱＮ４２の電圧０Ｖでの合
成電流値Ｉ１３は小さくなる。先に従来技術で説明した
ように、ＮＭＯＳトランジスタＱＮ４３，ＱＮ４４がな
い場合には、負荷曲線の電圧０Ｖでの電流値Ｉ１１
が、静特性曲線の電圧０Ｖでの電流値Ｉ１２より大き
いことが必要条件である。しかしこの場合、動作モード
に応じて可変される高レベル側電位ＶＳＷが図５の状態
より低いと、負荷曲線が一点鎖線のようになり、必要な
条件を満たさなくなるおそれがある。
４１，ＱＮ４３の合成電流は、その小さい方で律速され
るから、図５に太線の実線で示すようになる。即ち、静
特性曲線の電圧０Ｖでの電流値Ｉ１２に比べて、ＮＭ
ＯＳトランジスタＱＮ４１，ＱＮ４２の電圧０Ｖでの合
成電流値Ｉ１３は小さくなる。先に従来技術で説明した
ように、ＮＭＯＳトランジスタＱＮ４３，ＱＮ４４がな
い場合には、負荷曲線の電圧０Ｖでの電流値Ｉ１１
が、静特性曲線の電圧０Ｖでの電流値Ｉ１２より大き
いことが必要条件である。しかしこの場合、動作モード
に応じて可変される高レベル側電位ＶＳＷが図５の状態
より低いと、負荷曲線が一点鎖線のようになり、必要な
条件を満たさなくなるおそれがある。
【００３９】これに対してこの実施の形態の場合には、
ＮＭＯＳトランジスタＱＮ４２の電流制限機能の結果、
負荷曲線が一点鎖線のようになった場合にも、その電圧
０Ｖでの電流値Ｉ１１’は、ＮＭＯＳトランジスタＱＮ
４１，ＱＮ４３の合成電流値Ｉ１３より高い状態に保持
される。従って、この電圧レベル変換回路１４では、動
作限界が広げられ、高レベル電位ＶＳＷの広い範囲で正
常動作が確保されることになる。
ＮＭＯＳトランジスタＱＮ４２の電流制限機能の結果、
負荷曲線が一点鎖線のようになった場合にも、その電圧
０Ｖでの電流値Ｉ１１’は、ＮＭＯＳトランジスタＱＮ
４１，ＱＮ４３の合成電流値Ｉ１３より高い状態に保持
される。従って、この電圧レベル変換回路１４では、動
作限界が広げられ、高レベル電位ＶＳＷの広い範囲で正
常動作が確保されることになる。
【００４０】上述のように、正常なレベル遷移動作を確
保するに必要なこの実施の形態での条件は、電圧０Ｖで
の静特性曲線の電流値Ｉ１２と負荷曲線の電流値Ｉ
１３の間に、Ｉ１２＞Ｉ１３の関係を満たすことであ
る。具体的にはこの条件を満たすように、電位ＶＳＷ，
ＶＢＢとの関係で、ＮＭＯＳトランジスタＱＮ４３，Ｑ
Ｎ４４のしきい値電圧Ｖｔ１やトランジスタサイズが最
適設定されることが必要になる。
保するに必要なこの実施の形態での条件は、電圧０Ｖで
の静特性曲線の電流値Ｉ１２と負荷曲線の電流値Ｉ
１３の間に、Ｉ１２＞Ｉ１３の関係を満たすことであ
る。具体的にはこの条件を満たすように、電位ＶＳＷ，
ＶＢＢとの関係で、ＮＭＯＳトランジスタＱＮ４３，Ｑ
Ｎ４４のしきい値電圧Ｖｔ１やトランジスタサイズが最
適設定されることが必要になる。
【００４１】従来のレベル変換回路に対してこの実施の
形態では、ＮＭＯＳトランジスタＱＮ４３，ＱＮ４４が
追加される。しかしこれは、スイッチングＰＭＯＳトラ
ンジスタＱＰ４１，ＱＰ４２のゲート幅を大きくしてそ
の電流容量を大きくする場合に比べて面積増大は抑えら
れる。またこの実施の形態のレベル変換回路１４を用い
ることにより、レベル変換動作のための低レベル電位Ｖ
ＢＢを回路スイッチング後に与えるといった制御を行う
必要がなく、無用な時間増大をもたらすことがない。こ
れは、ＥＥＰＲＯＭの高速の動作制御を可能とする。更
にこの実施の形態によると、ＮＭＯＳトランジスタＱＮ
４１，ＱＮ４２により貫通電流が抑制される。
形態では、ＮＭＯＳトランジスタＱＮ４３，ＱＮ４４が
追加される。しかしこれは、スイッチングＰＭＯＳトラ
ンジスタＱＰ４１，ＱＰ４２のゲート幅を大きくしてそ
の電流容量を大きくする場合に比べて面積増大は抑えら
れる。またこの実施の形態のレベル変換回路１４を用い
ることにより、レベル変換動作のための低レベル電位Ｖ
ＢＢを回路スイッチング後に与えるといった制御を行う
必要がなく、無用な時間増大をもたらすことがない。こ
れは、ＥＥＰＲＯＭの高速の動作制御を可能とする。更
にこの実施の形態によると、ＮＭＯＳトランジスタＱＮ
４１，ＱＮ４２により貫通電流が抑制される。
【００４２】［実施の形態２］図７は、図４のレベル変
換回路１４を変形した実施の形態である。図４と対応す
る部分には同じ符号を付して詳細な説明は省く。この実
施の形態では、ＮＭＯＳトランジスタＱＮ４１，ＱＮ４
３の配置、及びＮＭＯＳトランジスタＱＮ４４，ＱＮ４
２の配置を図４とは逆にしている。即ち、電流制限のた
めの、入力信号により制御されるＮＭＯＳトランジスタ
ＱＮ４３，ＱＮ４４が、フリップフロップ接続により低
レベル遷移を行うＮＭＯＳトランジスタＱＮ４１，ＱＮ
４２のソースと、低レベル側電源端子４２の間に挿入さ
れている。
換回路１４を変形した実施の形態である。図４と対応す
る部分には同じ符号を付して詳細な説明は省く。この実
施の形態では、ＮＭＯＳトランジスタＱＮ４１，ＱＮ４
３の配置、及びＮＭＯＳトランジスタＱＮ４４，ＱＮ４
２の配置を図４とは逆にしている。即ち、電流制限のた
めの、入力信号により制御されるＮＭＯＳトランジスタ
ＱＮ４３，ＱＮ４４が、フリップフロップ接続により低
レベル遷移を行うＮＭＯＳトランジスタＱＮ４１，ＱＮ
４２のソースと、低レベル側電源端子４２の間に挿入さ
れている。
【００４３】この実施の形態の場合も、先の実施の形態
と同様の動作で確実なレベル遷移が可能になる。図４の
実施の形態の場合、ＮＭＯＳトランジスタＱＮ４１，Ｑ
Ｎ４２，ＱＮ４３，ＱＮ４４の基板領域を共通のｐ型領
域として電源端子４２に接続したとすると、ＮＭＯＳト
ランジスタＱＮ４３，ＱＮ４４にはバックゲートバイア
スがかかり、これがしきい値電圧を高くする作用をす
る。これは、図５で説明した遷移動作の安定性を高める
方向に働く。これに対して図７の実施の形態では逆に、
ＮＭＯＳトランジスタＱＮ４１，ＱＮ４２にバックゲー
トバイアスがかかることになる。しかしこれは、安定動
作を阻害するほどの影響はない。
と同様の動作で確実なレベル遷移が可能になる。図４の
実施の形態の場合、ＮＭＯＳトランジスタＱＮ４１，Ｑ
Ｎ４２，ＱＮ４３，ＱＮ４４の基板領域を共通のｐ型領
域として電源端子４２に接続したとすると、ＮＭＯＳト
ランジスタＱＮ４３，ＱＮ４４にはバックゲートバイア
スがかかり、これがしきい値電圧を高くする作用をす
る。これは、図５で説明した遷移動作の安定性を高める
方向に働く。これに対して図７の実施の形態では逆に、
ＮＭＯＳトランジスタＱＮ４１，ＱＮ４２にバックゲー
トバイアスがかかることになる。しかしこれは、安定動
作を阻害するほどの影響はない。
【００４４】［実施の形態３］ここまでは、図１におけ
る第２のレベル変換回路１４の詳細を説明したが、高レ
ベル側の電位遷移を行う第１のレベル変換回路１３につ
いても、図１２に示した従来の回路構成に対して、同様
の工夫をすることは有効である。図８は、その様な第１
のレベル変換回路１３の実施の形態を示している。
る第２のレベル変換回路１４の詳細を説明したが、高レ
ベル側の電位遷移を行う第１のレベル変換回路１３につ
いても、図１２に示した従来の回路構成に対して、同様
の工夫をすることは有効である。図８は、その様な第１
のレベル変換回路１３の実施の形態を示している。
【００４５】低レベル側電源端子８２にソースが共通接
続されたＮＭＯＳトランジスタ対ＱＮ８１，ＱＮ８２が
スイッチング段を構成している。即ちこれらのＮＭＯＳ
トランジスタＱＮ８１，ＱＮ８２のゲートはそれぞれ、
前段のロウデコーダ部１２からの相補出力信号ａ，ｂを
受ける入力端子８３，８４に接続され、ドレインが出力
端子８５，８６に接続される。
続されたＮＭＯＳトランジスタ対ＱＮ８１，ＱＮ８２が
スイッチング段を構成している。即ちこれらのＮＭＯＳ
トランジスタＱＮ８１，ＱＮ８２のゲートはそれぞれ、
前段のロウデコーダ部１２からの相補出力信号ａ，ｂを
受ける入力端子８３，８４に接続され、ドレインが出力
端子８５，８６に接続される。
【００４６】高レベル側電源端子８１にソースが共通接
続されたＰＭＯＳトランジスタ対ＱＰ８１，ＱＰ８２
は、出力端子８５，８６を入力信号に応じて高レベルに
遷移させるもので、それぞれのゲートが出力端子８６，
８５に交差接続されている。これらのＰＭＯＳトランジ
スタ対ＱＰ８１，ＱＰ８２のドレインと、ＮＭＯＳトラ
ンジスタＱＮ８１，ＱＮ８２のドレイン（即ち出力端子
８５，８６）との間には、電流制限用のＰＭＯＳトラン
ジスタ対ＱＰ８３，ＱＰ８４が挿入されている。即ちＰ
ＭＯＳトランジスタＱＰ８３，ＱＰ８４のドレインはそ
れぞれ出力端子８５，８６に接続され、ソースはＰＭＯ
ＳトランジスタＱＰ８１，ＱＰ８２のドレインに接続さ
れている。またＰＭＯＳトランジスタＱＰ８３，ＱＰ８
４のゲートはそれぞれ入力端子８３，８４に接続されて
いる。
続されたＰＭＯＳトランジスタ対ＱＰ８１，ＱＰ８２
は、出力端子８５，８６を入力信号に応じて高レベルに
遷移させるもので、それぞれのゲートが出力端子８６，
８５に交差接続されている。これらのＰＭＯＳトランジ
スタ対ＱＰ８１，ＱＰ８２のドレインと、ＮＭＯＳトラ
ンジスタＱＮ８１，ＱＮ８２のドレイン（即ち出力端子
８５，８６）との間には、電流制限用のＰＭＯＳトラン
ジスタ対ＱＰ８３，ＱＰ８４が挿入されている。即ちＰ
ＭＯＳトランジスタＱＰ８３，ＱＰ８４のドレインはそ
れぞれ出力端子８５，８６に接続され、ソースはＰＭＯ
ＳトランジスタＱＰ８１，ＱＰ８２のドレインに接続さ
れている。またＰＭＯＳトランジスタＱＰ８３，ＱＰ８
４のゲートはそれぞれ入力端子８３，８４に接続されて
いる。
【００４７】前述のようにこのレベル変換回路１３に入
る相補信号ａ，ｂは、高レベル側がＶＣＣであり、低レ
ベル側がＶＳＳである。そして、このレベル変換回路１
３の高レベル側電源端子８１にはＶＳＷが供給され、低
レベル側電源端子８２には、接地電位ＶＳＳが与えられ
る。これにより、信号ａ，ｂの高レベル側をより高レベ
ルに遷移した出力信号Ａ，Ｂが発生される。
る相補信号ａ，ｂは、高レベル側がＶＣＣであり、低レ
ベル側がＶＳＳである。そして、このレベル変換回路１
３の高レベル側電源端子８１にはＶＳＷが供給され、低
レベル側電源端子８２には、接地電位ＶＳＳが与えられ
る。これにより、信号ａ，ｂの高レベル側をより高レベ
ルに遷移した出力信号Ａ，Ｂが発生される。
【００４８】このレベル変換回路１３の動作原理は、先
の図４のレベル変換回路１４のそれと同様である。即
ち、図４のレベル変換回路１４では、入力信号の低レベ
ル電位をより低レベルに遷移させたのに対し、図７のレ
ベル変換回路１３では逆に、入力信号の高レベル電位を
より高レベルに遷移させるもので、同様のアナロジーで
説明される。従って動作波形を図１０に示し、詳細な動
作説明は省く。この実施の形態によって、先の実施の形
態と同様の効果が得られる。
の図４のレベル変換回路１４のそれと同様である。即
ち、図４のレベル変換回路１４では、入力信号の低レベ
ル電位をより低レベルに遷移させたのに対し、図７のレ
ベル変換回路１３では逆に、入力信号の高レベル電位を
より高レベルに遷移させるもので、同様のアナロジーで
説明される。従って動作波形を図１０に示し、詳細な動
作説明は省く。この実施の形態によって、先の実施の形
態と同様の効果が得られる。
【００４９】［実施の形態４］図９は、図８の実施の形
態を変形した実施の形態である。この実施の形態では、
ＰＭＯＳトランジスタＱＰ８１，ＱＰ８３の配置、及び
ＰＭＯＳトランジスタＱＰ８２，ＱＰ８４の配置を図８
とは逆にしている。即ち、電流制限のための、入力信号
により制御されるＰＭＯＳトランジスタＱＰ８３，ＱＰ
８４が、フリップフロップ接続により低レベル遷移を行
うＰＭＯＳトランジスタＱＰ８１，ＱＰ８２のソース
と、高レベル側電源端子８１の間に挿入されている。
態を変形した実施の形態である。この実施の形態では、
ＰＭＯＳトランジスタＱＰ８１，ＱＰ８３の配置、及び
ＰＭＯＳトランジスタＱＰ８２，ＱＰ８４の配置を図８
とは逆にしている。即ち、電流制限のための、入力信号
により制御されるＰＭＯＳトランジスタＱＰ８３，ＱＰ
８４が、フリップフロップ接続により低レベル遷移を行
うＰＭＯＳトランジスタＱＰ８１，ＱＰ８２のソース
と、高レベル側電源端子８１の間に挿入されている。
【００５０】この図９の実施の形態と図８の実施の形態
との関係は、先の図４の実施の形態と図７の実施の形態
との関係と同様である。従ってこの実施の形態によって
も同様の効果が得られる。
との関係は、先の図４の実施の形態と図７の実施の形態
との関係と同様である。従ってこの実施の形態によって
も同様の効果が得られる。
【００５１】この発明は、上記実施の形態に限られな
い。例えば図４及び図７のレベル変換回路では、入力信
号の低レベル側電位のみを遷移させているが、高レベル
側電位が回路に与えられる高レベル側電位ＶＳＷより高
い場合（言い換えれば入力信号の高レベル側電位につい
てもより低レベル側に遷移させる場合）も有効である。
同様に、図８及び図９のレベル変換回路についても、入
力信号の低レベル側電位が回路に与えられる低レベル電
位ＶＳＳより高い場合についても有効である。また上記
実施の形態では、ＮＯＲ型ＥＥＰＲＯＭを説明したが、
同様に制御信号レベルの制御が必要な半導体メモリであ
るＮＡＮＤ型ＥＥＰＲＯＭ、ＤＲＡＭその他にも適用可
能である。またこの発明による電圧レベル変換回路は、
半導体メモリに限られず、各種半導体集積回路に用いる
ことができる。
い。例えば図４及び図７のレベル変換回路では、入力信
号の低レベル側電位のみを遷移させているが、高レベル
側電位が回路に与えられる高レベル側電位ＶＳＷより高
い場合（言い換えれば入力信号の高レベル側電位につい
てもより低レベル側に遷移させる場合）も有効である。
同様に、図８及び図９のレベル変換回路についても、入
力信号の低レベル側電位が回路に与えられる低レベル電
位ＶＳＳより高い場合についても有効である。また上記
実施の形態では、ＮＯＲ型ＥＥＰＲＯＭを説明したが、
同様に制御信号レベルの制御が必要な半導体メモリであ
るＮＡＮＤ型ＥＥＰＲＯＭ、ＤＲＡＭその他にも適用可
能である。またこの発明による電圧レベル変換回路は、
半導体メモリに限られず、各種半導体集積回路に用いる
ことができる。
【００５２】
【発明の効果】以上述べたようにこの発明によれば、Ｐ
ＭＯＳトランジスタ対とＮＭＯＳトランジスタ対により
構成される電圧レベル変換回路の電流経路内に、入力信
号により制御される電流制限用のトランジスタを挿入す
ることによって、確実な電圧レベル変換動作が可能とな
る。
ＭＯＳトランジスタ対とＮＭＯＳトランジスタ対により
構成される電圧レベル変換回路の電流経路内に、入力信
号により制御される電流制限用のトランジスタを挿入す
ることによって、確実な電圧レベル変換動作が可能とな
る。
【図１】この発明の実施の形態によるＥＥＰＲＯＭの要
部構成を示す図である。
部構成を示す図である。
【図２】同実施の形態のメモリセル構造を示す図であ
る。
る。
【図３】同実施の形態のメモリセルアレイの等価回路で
ある。
ある。
【図４】同実施の形態の第２のレベル変換回路の構成を
示す図である。
示す図である。
【図５】同レベル変換回路の電流−電圧特性を示す図で
ある。
ある。
【図６】同レベル変換回路の動作波形を示す図である。
【図７】他の実施の形態による第２のレベル変換回路の
構成を示す図である。
構成を示す図である。
【図８】他の実施の形態による第１のレベル変換回路の
構成を示す図である。
構成を示す図である。
【図９】他の実施の形態による第１のレベル変換回路の
構成を示す図である。
構成を示す図である。
【図１０】第１のレベル変換回路の動作波形を示す図で
ある。
ある。
【図１１】ＥＥＰＲＯＭの各種状態のＶｇｓ−Ｉｄｓ特
性を示す図である。
性を示す図である。
【図１２】従来のＥＥＰＲＯＭのロウデコーダ部の構成
を示す図である。
を示す図である。
【図１３】図１２のレベル変換回路の動作特性を示す図
である。
である。
１１…メモリセルアレイ、１２…ロウデコーダ、１３…
第１のレベル変換回路、１４…第２のレベル変換回路、
１５…ワード線駆動回路、１６…昇圧電源回路、１７…
カラムデコーダ、１８…センスアンプ回路、４１，４２
…電源端子、４３，４４…入力端子、４５，４６…出力
端子、ＱＰ１，ＱＰ２…ＰＭＯＳトランジスタ、ＱＮ４
１，ＱＮ４２，ＱＮ４３，ＱＮ４４…ＮＭＯＳトランジ
スタ。８１，８２…電源端子、８３，８４…入力端子、
８５，８６…出力端子、ＱＰ８１，ＱＰ８２，ＱＰ８
３，ＱＰ８４…ＰＭＯＳトランジスタ、ＱＮ８１，ＱＮ
８２…ＮＭＯＳトランジスタ。
第１のレベル変換回路、１４…第２のレベル変換回路、
１５…ワード線駆動回路、１６…昇圧電源回路、１７…
カラムデコーダ、１８…センスアンプ回路、４１，４２
…電源端子、４３，４４…入力端子、４５，４６…出力
端子、ＱＰ１，ＱＰ２…ＰＭＯＳトランジスタ、ＱＮ４
１，ＱＮ４２，ＱＮ４３，ＱＮ４４…ＮＭＯＳトランジ
スタ。８１，８２…電源端子、８３，８４…入力端子、
８５，８６…出力端子、ＱＰ８１，ＱＰ８２，ＱＰ８
３，ＱＰ８４…ＰＭＯＳトランジスタ、ＱＮ８１，ＱＮ
８２…ＮＭＯＳトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｋ 19/0185 Ｈ０１Ｌ 27/10 ６８１Ｆ Ｈ０３Ｋ 19/00 １０１Ｅ Ｆターム(参考） 5B025 AA03 AB01 AC01 AD03 AD09 AE08 5F083 AD00 EP02 EP23 EP76 EP77 LA10 5J056 AA00 AA32 BB02 BB57 DD13 DD29 EE07 FF09 HH04 JJ05
Claims (7)
- 【請求項１】 第１の電位が供給される第１の電源端子
と、 前記第１の電位より低い第２の電位が供給される第２の
電源端子と、 高レベルが前記第１の電位と同じかこれより高い第３の
電位であり、低レベルが前記第１の電位と第２の電位の
間にある第４の電位である第１の入力信号が供給される
第１の入力端子と、 前記第１の入力信号と逆相の第２の入力信号が供給され
る第２の入力端子と、 ソースが前記第１の電源端子に接続され、ゲートが前記
第１の入力端子に接続され、ドレインが第１の出力端子
に接続された第１のＰＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ゲートが前記
第２の入力端子に接続され、ドレインが第２の出力端子
に接続された第２のＰＭＯＳトランジスタと、 ドレインが前記第１の出力端子に接続され、ゲートが前
記第１の入力端子に接続された第１のＮＭＯＳトランジ
スタと、 ドレインが前記第２の出力端子に接続され、ゲートが前
記第２の入力端子に接続された第２のＮＭＯＳトランジ
スタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第１のＮＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第２の出力端子に接続された第３のＮＭＯＳ
トランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第２のＮＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第１の出力端子に接続された第４のＮＭＯＳ
トランジスタと、を有することを特徴とする電圧レベル
変換回路。 - 【請求項２】 第１の電位が供給される第１の電源端子
と、 前記第１の電位より低い第２の電位が供給される第２の
電源端子と、 高レベルが前記第１の電位と同じかこれより高い第３の
電位であり、低レベルが前記第１の電位と第２の電位の
間にある第４の電位である第１の入力信号が供給される
第１の入力端子と、 前記第１の入力信号と逆相の第２の入力信号が供給され
る第２の入力端子と、 ソースが前記第１の電源端子に接続され、ゲートが前記
第１の入力端子に接続され、ドレインが第１の出力端子
に接続された第１のＰＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ゲートが前記
第２の入力端子に接続され、ドレインが第２の出力端子
に接続された第２のＰＭＯＳトランジスタと、 ドレインが前記第１の出力端子に接続され、ゲートが前
記第２の出力端子に接続された第１のＮＭＯＳトランジ
スタと、 ドレインが前記第２の出力端子に接続され、ゲートが前
記第１の出力端子に接続された第２のＮＭＯＳトランジ
スタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第１のＮＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第１の入力端子に接続された第３のＮＭＯＳ
トランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第２のＮＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第２の入力端子に接続された第４のＮＭＯＳ
トランジスタと、を有することを特徴とする電圧レベル
変換回路。 - 【請求項３】 第１の電位が供給される第１の電源端子
と、 前記第１の電位より低い第２の電位が供給される第２の
電源端子と、 高レベルが前記第１の電位と第２の電位の間にあり、低
レベルが前記第２の電位と同じかこれより低い第４の電
位である第１の入力信号が供給される第１の入力端子
と、 前記第１の入力信号と逆相の第２の入力信号が供給され
る第２の入力端子と、 ソースが前記第２の電源端子に接続され、ゲートが前記
第１の入力端子に接続され、ドレインが第１の出力端子
に接続された第１のＮＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ゲートが前記
第２の入力端子に接続され、ドレインが第２の出力端子
に接続された第２のＮＭＯＳトランジスタと、 ドレインが前記第１の出力端子に接続され、ゲートが前
記第１の入力端子に接続された第１のＰＭＯＳトランジ
スタと、 ドレインが前記第２の出力端子に接続され、ゲートが前
記第２の入力端子に接続された第２のＰＭＯＳトランジ
スタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記第１のＰＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第２の出力端子に接続された第３のＰＭＯＳ
トランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記第２のＰＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第１の出力端子に接続された第４のＰＭＯＳ
トランジスタと、を有することを特徴とする電圧レベル
変換回路。 - 【請求項４】 第１の電位が供給される第１の電源端子
と、 前記第１の電位より低い第２の電位が供給される第２の
電源端子と、 高レベルが前記第１の電位と第２の電位の間にあり、低
レベルが前記第２の電位と同じかこれより低い第４の電
位である第１の入力信号が供給される第１の入力端子
と、 前記第１の入力信号と逆相の第２の入力信号が供給され
る第２の入力端子と、 ソースが前記第２の電源端子に接続され、ゲートが前記
第１の入力端子に接続され、ドレインが第１の出力端子
に接続された第１のＮＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ゲートが前記
第２の入力端子に接続され、ドレインが第２の出力端子
に接続された第２のＮＭＯＳトランジスタと、 ドレインが前記第１の出力端子に接続され、ゲートが前
記第２の出力端子に接続された第１のＰＭＯＳトランジ
スタと、 ドレインが前記第２の出力端子に接続され、ゲートが前
記第１の出力端子に接続された第２のＰＭＯＳトランジ
スタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記第１のＰＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第１の入力端子に接続された第３のＰＭＯＳ
トランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記第２のＰＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第２の入力端子に接続された第４のＰＭＯＳ
トランジスタと、を有することを特徴とする電圧レベル
変換回路。 - 【請求項５】 電気的書き換え可能なメモリセルが配列
されたメモリセルアレイと、 アドレス信号をデコードして前記メモリセルアレイのワ
ード線及びビット線を選択するためのデコード出力信号
を出力するデコード回路と、 ワード線を選択するための前記デコード出力信号の高レ
ベル側を動作モードに応じてより高レベルに変換した第
１のレベル変換出力信号を出すための第１の電圧レベル
変換回路と、 前記第１のレベル変換出力信号の低レベル側を動作モー
ドに応じてより低レベルに変換した第２のレベル変換出
力信号を出すための第２の電圧レベル変換回路と、 前記第２のレベル変換出力信号により制御されて前記メ
モリセルアレイのワード線を駆動するワード線駆動回路
とを備えた半導体記憶装置において、 前記第１の電圧レベル変換回路は、 第１の電位が供給される第１の電源端子と、 前記第１の電位より低い第２の電位が供給される第２の
電源端子と、 高レベルが前記第１の電位と第２の電位の間にあり、低
レベルが前記第２の電位と同じかこれより低い第４の電
位である第１の入力信号が供給される第１の入力端子
と、 前記第１の入力信号と逆相の第２の入力信号が供給され
る第２の入力端子と、 ソースが前記第２の電源端子に接続され、ゲートが前記
第１の入力端子に接続され、ドレインが第１の出力端子
に接続された第１のＮＭＯＳトランジスタと、 ソースが前記第２の電源端子に接続され、ゲートが前記
第２の入力端子に接続され、ドレインが第２の出力端子
に接続された第２のＮＭＯＳトランジスタと、 ドレインが前記第１の出力端子に接続され、ゲートが前
記第１の入力端子に接続された第１のＰＭＯＳトランジ
スタと、 ドレインが前記第２の出力端子に接続され、ゲートが前
記第２の入力端子に接続された第２のＰＭＯＳトランジ
スタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記第１のＰＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第２の出力端子に接続された第３のＰＭＯＳ
トランジスタと、 ソースが前記第１の電源端子に接続され、ドレインが前
記第２のＰＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第１の出力端子に接続された第４のＰＭＯＳ
トランジスタと、を有することを特徴とする半導体記憶
装置。 - 【請求項６】 電気的書き換え可能なメモリセルが配列
されたメモリセルアレイと、 アドレス信号をデコードして前記メモリセルアレイのワ
ード線及びビット線を選択するためのデコード出力信号
を出力するデコード回路と、 ワード線を選択するための前記デコード出力信号の高レ
ベル側を動作モードに応じてより高レベルに変換した第
１のレベル変換出力信号を出すための第１の電圧レベル
変換回路と、 前記第１のレベル変換出力信号の低レベル側を動作モー
ドに応じてより低レベルに変換した第２のレベル変換出
力信号を出すための第２の電圧レベル変換回路と、 前記第２のレベル変換出力信号により制御されて前記メ
モリセルアレイのワード線を駆動するワード線駆動回路
とを備えた半導体記憶装置において、 前記第２の電圧レベル変換回路は、 第１の電位が供給される第１の電源端子と、 前記第１の電位より低い第２の電位が供給される第２の
電源端子と、 高レベルが前記第１の電位と同じかこれより高い第３の
電位であり、低レベルが前記第１の電位と第２の電位の
間にある第４の電位である第１の入力信号が供給される
第１の入力端子と、 前記第１の入力信号と逆相の第２の入力信号が供給され
る第２の入力端子と、 ソースが前記第１の電源端子に接続され、ゲートが前記
第１の入力端子に接続され、ドレインが第１の出力端子
に接続された第１のＰＭＯＳトランジスタと、 ソースが前記第１の電源端子に接続され、ゲートが前記
第２の入力端子に接続され、ドレインが第２の出力端子
に接続された第２のＰＭＯＳトランジスタと、 ドレインが前記第１の出力端子に接続され、ゲートが前
記第１の入力端子に接続された第１のＮＭＯＳトランジ
スタと、 ドレインが前記第２の出力端子に接続され、ゲートが前
記第２の入力端子に接続された第２のＮＭＯＳトランジ
スタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第１のＮＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第２の出力端子に接続された第３のＮＭＯＳ
トランジスタと、 ソースが前記第２の電源端子に接続され、ドレインが前
記第２のＮＭＯＳトランジスタのソースに接続され、ゲ
ートが前記第１の出力端子に接続された第４のＮＭＯＳ
トランジスタと、を有することを特徴とする半導体記憶
装置。 - 【請求項７】 前記メモリセルは、ゲート絶縁膜中に電
荷蓄積層を有するＭＯＳトランジスタ構造の不揮発性メ
モリセルであることを特徴とする請求項５又は６記載の
半導体記憶装置。
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|---|---|---|---|
| JP34257399A JP2001160296A (ja) | 1999-12-01 | 1999-12-01 | 電圧レベル変換回路及びこれを用いた半導体記憶装置 |
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| US10/186,683 US6510089B2 (en) | 1999-12-01 | 2002-07-02 | Voltage-level shifter and semiconductor memory using the same |
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|---|---|---|---|
| JP34257399A JP2001160296A (ja) | 1999-12-01 | 1999-12-01 | 電圧レベル変換回路及びこれを用いた半導体記憶装置 |
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| Publication Number | Publication Date |
|---|---|
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