KR20010070258A - 전압 레벨 변환 회로 및 이것을 이용한 반도체 기억 장치 - Google Patents
전압 레벨 변환 회로 및 이것을 이용한 반도체 기억 장치 Download PDFInfo
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- 238000006243 chemical reaction Methods 0.000 title claims abstract description 42
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 230000015654 memory Effects 0.000 claims description 51
- 238000000034 method Methods 0.000 claims description 5
- 230000007704 transition Effects 0.000 description 20
- 238000010586 diagram Methods 0.000 description 9
- 230000000295 complement effect Effects 0.000 description 8
- 230000003068 static effect Effects 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000010410 layer Substances 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
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Description
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- 제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상(逆相)의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 NMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
- 제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제2 출력 단자에 접속된 제1 NMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제1 출력 단자에 접속된 제2 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 입력 단자에 접속된 제3 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 입력 단자에 접속된 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
- 제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 제2 전위 사이에 있고, 저레벨이 상기 제2 전위와 동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 PMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
- 제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 제2 전위 사이에 있고, 저레벨이 상기 제2 전위와 동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제2 출력 단자에 접속된 제1 PMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제1 출력 단자에 접속된 제2 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 입력 단자에 접속된 제3 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 입력 단자에 접속된 제4 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 전압 레벨 변환 회로.
- 전기적 재기입이 가능한 메모리셀이 배열된 메모리셀 어레이와,어드레스 신호를 디코드하여 상기 메모리셀 어레이의 워드선 및 비트선을 선택하기 위한 디코드 출력 신호를 출력하는 디코드 회로와,워드선을 선택하기 위한 상기 디코드 출력 신호의 고레벨측을 동작 모드에 따라서 보다 고레벨로 변환한 제1 레벨 변환 출력 신호를 출력하기 위한 제1 전압 레벨 변환 회로와,상기 제1 레벨 변환 출력 신호의 저레벨측을 동작 모드에 따라서 보다 저레벨로 변환한 제2 레벨 변환 출력 신호를 출력하기 위한 제2 전압 레벨 변환 회로와,상기 제2 레벨 변환 출력 신호에 의해 제어되어 상기 메모리셀 어레이의 워드선을 구동하는 워드선 구동 회로를 구비한 반도체 기억 장치에 있어서,상기 제1 전압 레벨 변환 회로는제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 제2 전위 사이에 있고, 저레벨이 상기 제2 전위와동일하거나 이것보다 낮은 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 NMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속된 제1 PMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제1 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 드레인이 상기 제2 PMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 PMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 전기적 재기입이 가능한 메모리셀이 배열된 메모리셀 어레이와,어드레스 신호를 디코드하여 상기 메모리셀 어레이의 워드선 및 비트선을 선택하기 위한 디코드 출력 신호를 출력하는 디코드 회로와,워드선을 선택하기 위한 상기 디코드 출력 신호의 고레벨측을 동작 모드에 따라서 보다 고레벨로 변환한 제1 레벨 변환 출력 신호를 출력하기 위한 제1 전압 레벨 변환 회로와,상기 제1 레벨 변환 출력 신호의 저레벨측을 동작 모드에 따라서 보다 저레벨로 변환한 제2 레벨 변환 출력 신호를 출력하기 위한 제2 전압 레벨 변환 회로와,상기 제2 레벨 변환 출력 신호에 의해 제어되어 상기 메모리셀 어레이의 워드선을 구동하는 워드선 구동 회로를 구비한 반도체 기억 장치에 있어서,상기 제2 전압 레벨 변환 회로는제1 전위가 공급되는 제1 전원 단자와,상기 제1 전위보다 낮은 제2 전위가 공급되는 제2 전원 단자와,고레벨이 상기 제1 전위와 동일하거나 이것보다 높은 제3 전위이며, 저레벨이 상기 제1 전위와 제2 전위 사이에 있는 제4 전위인 제1 입력 신호가 공급되는 제1 입력 단자와,상기 제1 입력 신호와 역상의 제2 입력 신호가 공급되는 제2 입력 단자와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제1 입력 단자에 접속되며, 드레인이 제1 출력 단자에 접속된 제1 PMOS 트랜지스터와,소스가 상기 제1 전원 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속되며, 드레인이 제2 출력 단자에 접속된 제2 PMOS 트랜지스터와,드레인이 상기 제1 출력 단자에 접속되고, 게이트가 상기 제1 입력 단자에접속된 제1 NMOS 트랜지스터와,드레인이 상기 제2 출력 단자에 접속되고, 게이트가 상기 제2 입력 단자에 접속된 제2 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제1 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제2 출력 단자에 접속된 제3 NMOS 트랜지스터와,소스가 상기 제2 전원 단자에 접속되고, 드레인이 상기 제2 NMOS 트랜지스터의 소스에 접속되며, 게이트가 상기 제1 출력 단자에 접속된 제4 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 기억 장치.
- 제5항 또는 제6항에 있어서,상기 메모리셀은 게이트 절연막 안에 전하 축적층을 갖는 MOS 트랜지스터 구조의 불휘발성 메모리셀인 것을 특징으로 하는 반도체 기억 장치.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP34257399A JP2001160296A (ja) | 1999-12-01 | 1999-12-01 | 電圧レベル変換回路及びこれを用いた半導体記憶装置 |
JP1999-342573 | 1999-12-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010070258A true KR20010070258A (ko) | 2001-07-25 |
KR100377493B1 KR100377493B1 (ko) | 2003-03-26 |
Family
ID=18354819
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2000-0072385A KR100377493B1 (ko) | 1999-12-01 | 2000-12-01 | 전압 레벨 변환 회로 및 이것을 이용한 반도체 기억 장치 |
Country Status (3)
Country | Link |
---|---|
US (2) | US6442082B2 (ko) |
JP (1) | JP2001160296A (ko) |
KR (1) | KR100377493B1 (ko) |
Families Citing this family (31)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6731544B2 (en) * | 2001-05-14 | 2004-05-04 | Nexflash Technologies, Inc. | Method and apparatus for multiple byte or page mode programming of a flash memory array |
US7176248B2 (en) | 2002-01-16 | 2007-02-13 | E. I. Du Pont De Nemours And Company | Smear resistant inkjet inks |
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JP2005004835A (ja) * | 2003-06-10 | 2005-01-06 | Toshiba Corp | 半導体記憶装置 |
KR100574488B1 (ko) * | 2004-02-04 | 2006-04-27 | 주식회사 하이닉스반도체 | 레벨 쉬프터 |
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KR100644224B1 (ko) * | 2005-12-06 | 2006-11-10 | 삼성전자주식회사 | 누설전류를 감소시키는 레벨 쉬프트 및 이를 포함하는불휘발성 반도체 메모리 장치의 블락 드라이버 |
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FR2959057B1 (fr) * | 2010-04-20 | 2012-07-20 | St Microelectronics Crolles 2 | Dispositif de memoire vive dynamique avec circuiterie amelioree de commande des lignes de mots. |
US8599642B2 (en) | 2010-06-23 | 2013-12-03 | International Business Machines Corporation | Port enable signal generation for gating a memory array device output |
US8345497B2 (en) | 2010-06-23 | 2013-01-01 | International Business Machines Corporation | Internal bypassing of memory array devices |
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US8351278B2 (en) | 2010-06-23 | 2013-01-08 | International Business Machines Corporation | Jam latch for latching memory array output data |
KR102432460B1 (ko) | 2015-10-26 | 2022-08-17 | 삼성전자주식회사 | 동작 오류를 감소시키는 레벨 변환 회로 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0738274B2 (ja) * | 1988-12-22 | 1995-04-26 | 株式会社東芝 | 不揮発性半導体メモリシステム |
US4978870A (en) * | 1989-07-19 | 1990-12-18 | Industrial Technology Research Institute | CMOS digital level shifter circuit |
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US6166961A (en) * | 1999-08-19 | 2000-12-26 | Aplus Flash Technology, Inc. | Approach to provide high external voltage for flash memory erase |
-
1999
- 1999-12-01 JP JP34257399A patent/JP2001160296A/ja active Pending
-
2000
- 2000-11-30 US US09/725,725 patent/US6442082B2/en not_active Expired - Lifetime
- 2000-12-01 KR KR10-2000-0072385A patent/KR100377493B1/ko active IP Right Grant
-
2002
- 2002-07-02 US US10/186,683 patent/US6510089B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6510089B2 (en) | 2003-01-21 |
JP2001160296A (ja) | 2001-06-12 |
US6442082B2 (en) | 2002-08-27 |
US20020163841A1 (en) | 2002-11-07 |
US20010003511A1 (en) | 2001-06-14 |
KR100377493B1 (ko) | 2003-03-26 |
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