KR101371983B1

KR101371983B1 - 플래시 메모리 프로그램 금지 스킴

Info

Publication number: KR101371983B1
Application number: KR1020127032574A
Authority: KR
Inventors: 진기 김
Original assignee: 모사이드 테크놀로지스 인코퍼레이티드
Priority date: 2006-11-30
Filing date: 2007-11-29
Publication date: 2014-03-07
Also published as: TW200847166A; KR20090098851A; TWI453748B; JP5363454B2; EP2126917A4; HK1203102A1; US20130343123A2; JP2011044233A; US8023321B2; CN104103314B; US20100157684A1; CN104103314A; JP5720905B2; KR20130016368A; JP2010511264A; EP2126917A1; US20080130360A1; KR20130142200A; US20090147569A1; JP5283629B2

Abstract

본 발명은 플래시 메모리들 내의 프로그램 혼란을 최소화하는 방법을 제공한다. 소거된 상태로부터의 프로그래밍이 불필요한 NAND 플래시 메모리 셀 스트링 내의 프로그램 혼란을 감소시키기 위해, 로컬 부스트된 채널 금지 스킴이 사용된다. 로컬 부스트된 채널 금지 스킴에서, 프로그래밍이 불필요한 NAND 스트링 내에서 선택된 메모리 셀은 NAND 스트링 내의 다른 셀들로부터 분리된다. 이로 인해, 분리된 셀의 채널은 대응하는 워드라인이 프로그래밍 전압으로 상승할 때 F-N 터널링을 금지시키기에 충분한 전압 레벨로 국소적으로 부스트될 수 있다. 높은 부스팅 효율로 인해, NAND 스트링 내의 나머지 메모리 셀들의 게이트에 인가되는 패스 전압이 종래 기술의 스킴에 비해 감소될 수 있으며, 그로 인해 랜덤 페이지 프로그래밍을 허용하면서 프로그램 혼란을 최소화할 수 있다.

Description

플래시 메모리 프로그램 금지 스킴{FLASH MEMORY PROGRAM INHIBIT SCHEME}

본 발명은 비휘발성 메모리에 관한 것이다. 특히, 본 발명은 비휘발성 플래시 메모리 프로그래밍 스킴에 관한 것이다.

여러 가지 타입의 가전 제품은 마이크로컨트롤러에 의한 코드의 실행을 위한 데이터나 소프트웨어를 유지하기 위한 어떤 형태의 대용량 저장장치에 의존한다. 그러한 가전은 풍부하고, 개인 디지털 휴대용 정보 단말기(PDA), 휴대용 뮤직 플레이어, 휴대용 멀티미디어 플레이어(PMP) 및 디지털 카메라와 같은 장치를 포함한다. PDA에서, 대용량 저장장치는 애플리케이션 및 데이터를 저장할 필요가 있는 한편, 휴대용 뮤직 플레이어 및 디지털 카메라는 뮤직 파일 데이터 및/또는 이미지 데이터를 유지하기 위한 다량의 대용량 저장장치를 필요로 한다. 그러한 휴대용 전자장치에 대한 대용량 저장장치 해법은 바람직하게는 크기가 작고, 최소 전력을 소비하며, 높은 저장 밀도를 갖는 것이다. 이것은 스태틱 랜덤 액세스 메모리(SRAM) 및 다이나믹 랜덤 액세스 메모리(DRAM)와 같은 휘발성 메모리가 데이터를 유지하기 위해 일정한 전력의 인가를 필요로 하기 때문에 비휘발성 형태의 메모리로 선택을 제한한다. 당업계에 알려진 바와 같이, 휴대용 전자장치는 유한한 전원을 갖는 배터리에 의존한다. 따라서, 전력이 제거된 후에 데이터를 유지하는 비휘발성 메모리가 바람직하다.

다수의 가전 제품이 필수품으로 플래시 메모리를 사용하기 때문에, 플래시 메모리는 마이크로프로세싱 기능을 갖는 장치들 및 셀 폰과 같은 제품들에 소비자에 의해 간접적으로 사용된다. 더욱 구체적으로는, 가전제품에서 일반적으로 발견되는 주문형 반도체(ASIC: application specific integrated circuit)는 펌웨어를 업그레이드할 수 있도록 집적된 플래시 메모리를 가질 수 있다. 말할 필요도 없이, 플래시 메모리는 크기, 저장 밀도 및 속도의 최적의 균형으로 인해 다기능이므로, 가전제품용의 바람직한 비휘발성 대용량 저장 해법을 제공한다.

도 1은 종래 기술의 일반적인 플래시 메모리의 전체적인 블록도이다. 플래시 메모리(10)는 플래시 회로의 여러 가지 기능을 제어하는 논리 회로, 어드레스 및 데이터를 저장하는 레지스터, 필요한 프로그램 및 소거 전압을 생성하는 고전압 회로, 및 플래시 메모리 어레이에 액세스하는 코어 메모리 회로를 포함한다. 플래시 메모리(10)의 도시된 회로 블록의 기능은 당업계에서는 잘 알려져 있다. 당업자는 도 1에 도시된 플래시 메모리(10)가 다수의 가능한 구성 중에서 하나의 가능한 플래시 메모리 구성을 나타내는 것임을 이해할 것이다.

판독 동작은 어드레스라고 하는 메모리 어레이의 특정 메모리 위치에 저장된 데이터의 비교적 직선의 순방향 액세스이다. 메모리 어레이의 특정 블록으로의 기록 동작 이전에, 특정 블록은 고전압의 인가에 의해 먼저 소거되어야 한다. 더욱 정확하게는 프로그램 동작이라고 하는 기록 동작은 선택된 메모리 위치에 고전압의 조심스러운 인가를 필요로 하며, 이어서 데이터가 적절히 프로그래밍되었는지를 보증하기 위해 프로그램 검증 동작이 이어진다. 또한, 고전압이 사용되기 때문에, 플래시 칩은 선택되지 않은 메모리 셀의 의도하지 않은 프로그래밍에 비교적 내성이 있도록 설계되어야 한다.

도 2a, 2b 및 2c는 메모리 셀 어레이(28)에 사용되는 NAND 메모리 셀 스트링을 도시한다. 도 2a는 2개의 NAND 메모리 셀 스트링의 개략 회로도이다. 도 2b는 도 2a에 도시된 2개의 NAND 메모리 셀 스트링의 칩 레이아웃이다. 도 2c는 라인 A-A'를 따라서 절단한 도 2b에 도시된 하나의 NAND 메모리 셀 스트링의 횡단면도이다. 각 NAND 메모리 셀 스트링은 각각의 워드라인 WL1∼WL31에 각각 연결되는 32개의 직렬로 연결된 플로팅 게이트 메모리 셀(50), 비트라인(54)과 제1 플로팅 게이트 메모리 셀(50) 사이에 연결되는 스트링 선택 트랜지스터(52), 및 공통 소스 라인(CSL)(58)과 최종 플로팅 게이트 메모리 셀(50) 사이에 연결되는 접지 선택 트랜지스터(56)를 포함한다. 스트링 선택 트랜지스터(52)의 게이트는 스트링 선택 신호(SSL)를 수신하는 한편, 접지 선택 트랜지스터(56)의 게이트는 접지 선택 신호(GSL)를 수신한다. NAND 메모리 셀 스트링들은 공통 워드라인들, 스트링 선택 SSL 및 접지 선택 GSL 신호 라인들을 공유한다. 도시된 NAND 메모리 셀 스트링의 구성 및 배열은 당업계에 잘 알려져 있다.

앞서 언급한 바와 같이, 메모리 어레이의 NAND 메모리 셀 스트링들은 당업계에서 잘 알려진 기술에 따라 먼저 소거된다. NAND 메모리 셀 스트링들의 각 블록은 선택적으로 소거될 수 있으며, 따라서 하나 이상의 블록이 동시에 소거될 수 있다. 성공적으로 소거될 때, 모든 소거된 플로팅 게이트 메모리 셀(50)은 음의 임계 전압을 갖는다. 사실상, 모든 소거된 메모리 셀(50)은 예컨대, 논리 "1"과 같은 디폴트 논리 상태로 설정된다. 프로그램된 메모리 셀(50)은 양의 임계 전압으로 변경된 임계 전압을 가지며, 그에 따라 반대인 "0" 논리 상태를 나타낸다.

도 3은 소거된 메모리 셀 및 프로그램된 메모리 셀에 대한 임계 전압(Vt) 분포 그래프를 도시한다. 프로세스 및 전압 공급 변화로 인해, 소거 및 프로그램된 임계 전압들이 전압 범위 내에 분포된다. 도 3에 도시된 바와 같이, 소거된 메모리 셀들은 -3V∼-1V 사이의 음의 임계 전압을 가질 수 있는 한편, 프로그램된 메모리 셀들은 1V와 3V 사이의 양의 임계 전압을 가질 수 있다. 일반적으로, 셀은 그 소스 및 드레인 단자를 접지된 상태로 유지하면서 그 게이트에 고전압을 인가함으로써 프로그램된다. 높은 전계는 메모리 셀 채널 내의 전자들이 게이트 산화물을 가로질러 플로팅 게이트 내에 매설되게 하며(파울러-노드하임(F-N) 터널링으로 알려짐), 그것에 의해 메모리 셀의 유효 임계 전압을 증가시킨다.

데이터가 NAND 메모리 셀 스트링으로부터 어떻게 판독되는지의 간단한 논의가 이하 도 2a 내지 2c를 참조하여 이어진다. 데이터를 판독하기 위해 하나의 메모리 셀(50), SSL 및 GSL의 양자는 스트링 선택 트랜지스터(52) 및 접지 선택 트랜지스터(56)를 턴 온시키도록 예컨대, 5V의 판독 전압(Vread, 일반적으로 Vcc보다 더 높다)으로 설정된다. 액세스될 워드라인을 제외한 모든 워드라인들은 예컨대, 5V의 판독 전압(Vread)으로 설정되는 한편, 액세스될 워드라인은 0V로 설정된다. 따라서, 5V 미만의 임계값을 갖는 모든 메모리 셀(50)은 0V 워드라인을 갖는 선택된 메모리 셀의 소스 및 드레인 단자들을 비트라인(54) 및 소스 라인(58)에 결합하도록 턴 온된다. 선택된 메모리 셀이 (음의 임계 전압을 갖는) 소거된 상태에 있으면, 선택된 메모리 셀은 턴 온되고, 그에 따라 비트라인(54)을 소스 라인(58)에 결합시킨다. 반면에, 선택된 메모리 셀이 (양의 임계 전압을 갖는) 프로그램된 상태에 있으면, 선택된 메모리 셀은 턴 온되지 않고, 그에 따라 비트라인(54)을 소스 라인(58)으로부터 고립시킨다. 전류의 존재 또는 부재가 감지 증폭기에 의해 그 후 검출된다.

전술한 판독 스킴은 소거 및 프로그램된 임계 전압들이 그들 각각의 범위 내에서 유지하면 메모리 셀 데이터에 신뢰할 수 있게 액세스할 것이다. 그러나, 설명한 상황은 이상적인 것이며, 소거 및 프로그램된 메모리 셀의 임계 전압은 메모리 셀이 프로그램될 때 시프트할 수 있는 가능성이 있다.

프로그래밍은 일반적으로 페이지에 의해 달성되며, 그것은 동일한 워드라인에 연결된 블록 내의 모든 메모리 셀(50)이 동시에 기록 데이터(논리 "0")로 프로그램되도록 선택되는 것을 의미한다. 나머지 메모리 셀은 따라서 프로그래밍하는 동안 선택되지 않는다. 메모리 셀들이 프로그래밍하기 전에 소거된 상태(논리 "1")로 시작하기 때문에, 논리 "0"으로 프로그램될 메모리 셀들만 F-N 터널링을 촉진하는 데 필요한 높은 전계가 가해져야 한다. 그러나, 메모리 어레이의 물리적인 연결로 인해, 동일한 워드라인을 따르는 모든 메모리 셀들은 동일한 고전압 프로그래밍 레벨을 수신한다. 그 결과, 소거된 메모리 셀들이 의도되지 않게 시프트된 임계 전압을 가질 가능성이 있다. 이것이 플래시 메모리 분야에서 잘 알려진 프로그램 혼란이라고 한다.

따라서, 프로그램 금지 스킴이 소거된 상태로부터 변화가 불필요한 메모리 셀들이 논리 "0" 상태로 프로그래밍되는 것을 방지하기 위해 사용된다. 사용될 수 있는 두 가지 알려진 프로그램 금지 스킴이 존재한다. 첫 번째는 기본 금지 스킴이고, 두 번째는 자기 부스트된(self-boosted) 금지 스킴이다. 표 1은 양 스킴에 대한 도 2a의 관련 신호 라인들에 인가되는 전압들을 요약한다. WL27에 연결되는 모든 메모리 셀(50)은 논리 "1" 상태로 소거되고, BL0="0" 및 BL1="1" 데이터가 워드라인 WL27에 의해 액세스되는 메모리 셀(50)에 기록된다고 가정한다.

	기본 금지	자기-부스트된 스킴
BL0	0V(VSS)	0V(VSS)
BL1	VPI(예컨대, 8V)	VCC(예컨대, 2.5V)
WL27	VPGM(예컨대, 18V)	VPGM(예컨대, 18V)
WL0∼WL26, WL28∼31	VPASS(예컨대, 10V)	VPASS(예컨대, 10V)
SSL	VPASS(예컨대, 10V)	VCC(예컨대, 2.5V), 그 후 0V
GSL	0V(VSS)	0V(VSS)

기본 금지 스킴에 있어서, VPGM은 선택된 셀 상에 0V의 드레인 전압으로의 F-N 터널링을 야기하기에 충분히 높은 프로그램 전압으로 설정된다. VPASS는 그 프로그램된 상태에 무관하게 선택된 스트링 내의 선택되지 않은 트랜지스터들이 통전하게 하고, VPI를 프로그래밍이 불필요한 메모리 셀에 전달하도록 충분히 높게 설정된다. 동시에, VPASS는 선택되지 않은 셀 상에서 F-N 터널링을 개시하기에 충분하지 않게 높아야 한다. VPI는 WL27에 연결되는 메모리 셀의 채널 내의 VPGM과 VPI 사이의 전압차가 현재 너무 작기 때문에, WL27에 연결되는 선택된 메모리 셀 상에서의 F-N 터널링을 금지시키기에 충분히 높게 설정된 BL1 상의 금지 전압이다.

기본 금지 스킴에 몇 가지 문제점이 있다. VPI는 프로그램 동작 동안 내부의 고전압 발생기에 의해 제공되며, 대용량 차지 펌프가 고용량성 비트라인에 VPI를 공급하기 위해 필요하다. 이것은, 양자가 모두 매우 바람직하지 않은 전력 소비 및 칩 사이즈에서의 급격한 증가를 유도한다. 비트라인들에 연결되는 페이지 버퍼들은 이제 비트라인에 VPI를 제공하기 위해 고전압 동작용으로 구성되어야 한다. 고전압 트랜지스터는 정규 전압 트랜지스터보다 더 크므로, 페이지 버퍼 사이즈 및 결국 칩 사이즈를 증가시킨다. 프로그래밍 속도는 제한된 전류 공급을 갖는 온-칩 전압 발생기에 의해, VPI로 고용량성 비트라인을 충전할 필요성으로 인해 감소된다.

자기 부스트된 금지 스킴은 기본 금지 스킴의 문제점을 다룬다. SSL 트랜지스터(52)가 턴 온되고 GSL 트랜지스터(56)가 턴 오프된 상태로, 0V 또는 접지 전압이 비트라인 BL0에 인가되는 한편, VCC와 같은 고전압이 비트라인 BL1에 인가된다. 0V 비트라인은 (BL0에서와 같이) 관련된 NAND 스트링의 채널을 접지로 연결시킨다. 프로그램 전압 VPGM이 선택된 셀의 게이트에 인가될 때, 게이트와 채널 사이의 큰 퍼텐셜 차가 플로팅 게이트 상으로의 전자의 F-N 터널링을 초래하며, 그것에 의해 셀을 프로그래밍한다. 프로그램 금지된 셀에서는, BL1이 초기에 VCC 전압을 향해 관련 채널을 프리차지시킨다. WL27의 전압이 VPGM으로 상승하고 나머지 워드라인들이 VPASS에 도달할 때, 제어 게이트, 플로팅 게이트, 채널 및 벌크(bulk)를 통한 일련의 커패시턴스가 결합되고 채널 퍼텐셜이 자동적으로 부스트된다.

이 부스팅은 결합된 채널 전압들이 Vcc-Vth(여기에서 Vth는 SSL 트랜지스터의 임계 전압이다)로 상승할 때 일어난다. 이 포인트에서, SSL 트랜지스터(52)는 턴 오프하고 채널이 플로팅 노드로 된다. 플로팅 채널 전압은 게이트 전압의 대략 80%로 상승하며, 이것이 F-N 터널이 발생하는 것을 방지할 만큼 충분히 높다는 것이 계산된 바 있다.

그러나, 프로그램 혼란은 여전히 발생할 수 있다. 특히, VPASS가 너무 높게 설정되면, BL0에 결합되는 소거된 셀들은 VPASS와 0V 채널 사이의 전압의 비교적 높은 차이로 인해 논리 "0" 상태로 의도하지 않게 소프트 프로그래밍될 수 있다. 한편, VPASS가 너무 낮게 설정되면, VL27에 연결되고 BL1에 결합되는 소거된 메모리 셀은 F-N 터널링을 금지시키기에 충분한 채널 부스팅을 받지 않아도 된다.

불행하게도, 반도체 제조 기술의 진보로 인해 지속적인 축소에 따라, 전원 VCC도 낮은 레벨로 축소된다. 이것은 자기 부스트된 금지 스킴에 있어서 단점이다. 이것은 NAND 셀 스트링 채널이 초기에 VPGM 및 VPASS에 의한 자기 부스트하기 전에 SSL 트랜지스터(52)의 Vcc-Vth로 프리차지되기 때문이며, 부스트된 전압은 프리차지 전압 Vcc-Vth에 의해 크게 영향을 받는다. 또한, 더 높은 패킹 밀도를 달성하기 위해, 설계자는 각 NAND 스트링 내의 메모리 셀의 수를 증가시키고 있다. 따라서, 16개의 메모리 셀(50)을 갖는 NAND 스트링에 비해, 도 2a 내지 2c에 도시된 32개의 메모리 셀 NAND 스트링은 16개의 메모리 셀 NAND 스트링보다 2배 많은 프로그램 혼란 사이클을 견딘다.

따라서, 프로그램 및 소거된 메모리 셀의 임계값은 프로그래밍 동작 동안 의도하지 않게 시프트될 수 있다. 도 4는 프로그램 혼란이 있는 소거된 메모리 셀 및 프로그램된 메모리 셀에 대한 임계 전압(Vt) 분포 그래프를 도시한다. 실선 곡선은 도 3에 원래 도시된 임계값 분포에 대응하는 한편, 점선은 프로그램 혼란으로 인해 시프트된 임계값 분포를 도시한다. 이러한 시프팅은 누적된 배수의 셀이 혼란되거나 하나의 프로그램 혼란 이벤트로 인한 것일 수 있다. 이것은 시프트된 임계값이 판독 동작에 영향을 줄 수 있으므로 매우 문제이다. 판독 동작에 대해 앞서 논의된 바와 같이, 선택된 메모리 셀(50)의 게이트는 0V로 구동되는 한편, 선택되지 않은 메모리 셀들은 그 게이트에서 판독 전압 Vread를 수신하는 동안, 액세스되지 않은 메모리 셀들은 판독 전압 Vread로 구동되는 게이트를 갖는다. 도 4에 도시된 바와 같이, 0V 레벨은 0V보다 높이 시프트된 임계 전압을 갖는 셀들을 턴 온시키지 않아도 된다. 또한, Vread 전압 이상 시프트된 임계값을 갖는 선택되지 않은 셀들은 오프를 유지하며, 그것에 의해 액세스된 메모리 셀을 대응하는 비트라인으로부터 고립시킨다.

프로그램 혼란을 최소화시키는 한 가지 기술은 VPASS의 전압 레벨을 감소시키는 것이다. 이것이 플래시 메모리에 동작 제한을 도입하며, 그것에 의해 NAND 스트링의 메모리 셀들이 비트라인으로부터 가장 먼 메모리 셀로부터 시작하여 순차적인 패턴으로 프로그램되어야 한다. 이 스킴에서, 비트라인 컨택트와 프로그래밍되는 메모리 셀(선택된 페이지) 사이의 NAND 스트링 내의 모든 메모리 셀들은 소거된 상태에 있어야 한다. 그래서, 더 낮은 VPASS 전압이, 비트라인 전압이 NAND 스트링 내의 선택된 메모리 셀에 결합될 수 있는 것을 보증하도록 선택되지 않은 셀들에 대해서도 사용될 수 있다. 불행하게도, 비트라인 컨택트와 선택된 메모리 셀 사이의 (예컨대, VPASS보다 더 높은 Vth를 갖는) 프로그램된 메모리 셀들이 비트라인 전압이 선택된 메모리 셀에 도달하는 것을 방해하기 때문에, 랜덤 페이지 프로그램 동작이 실행될 수 없다. 이 랜덤 페이지 프로그램 금지가 특정 애플리케이션에서의 성능 저하 및 다수의 제한을 초래한다.

따라서, NAND 플래시 메모리 셀 내의 프로그램 혼란을 최소화하는 프로그램 금지 스킴을 제공하는 것이 바람직하다. 더욱 구체적으로는, 프로그래밍이 불필요한 선택된 메모리 셀의 부스트된 채널 전압을 최대화하면서, 프로그래밍이 불필요한 선택되지 않은 메모리 셀 내의 프로그램 혼란을 최소화하기 위해, VPASS 전압 레벨이 감소될 수 있는 프로그램 금지 스킴을 제공하는 것이 바람직하다.

본 발명의 목적은 이전의 플래시 메모리 프로그램 혼란 금지 스킴의 적어도 하나의 단점을 제거하거나 경감시키는 것이다. 특히, 본 발명의 목적은 랜덤 프로그래밍 동작 동안 선택되지 않은 메모리 셀들의 패스 혼란을 최소화하는 NAND 플래시 메모리 프로그램 혼란 금지 스킴을 제공하는 것이다.

제1 양태에서, 본 발명은 NAND 스트링 내의 프로그램 혼란을 최소화하는 방법을 제공한다. NAND 스트링은 선택된 메모리 셀, 상기 선택된 메모리 셀과 비트라인 사이의 상위 메모리 셀들, 상기 선택된 메모리 셀과 소스라인 사이의 하위 메모리 셀들, 및 상기 메모리 셀들을 상기 비트라인에 결합시키는 스트링 선택 트랜지스터를 포함한다. 상기 방법은 전압 레벨을 상기 NAND 스트링에 결합시키는 단계; 상기 상위 메모리 셀들 및 상기 선택된 메모리 셀 아래의 채널을 프리차지하는 단계; 및 상기 선택된 메모리 셀 채널을 국소적으로 부스팅하는 단계를 포함한다. 상기 전압 레벨은 비트라인으로부터의 프로그램 금지 데이터에 대응한다. 상위 메모리 셀들 및 선택된 메모리 셀 아래의 채널은 전압 레벨이 NAND 스트링의 채널에 결합된 후에 1차 부스트된 전압 레벨로 프리차지된다. 상기 선택된 메모리 셀 채널은 채널이 프리차지된 후에 2차 부스트된 전압 레벨로 국소적으로 부스트되며, 2차 부스트된 전압 레벨은 1차 부스트된 전압 레벨보다 더 높다.

상기 양태의 일 실시예에 따르면, 상기 프로그램 금지 전압에 대응하는 전압 레벨은 제1 시간 주기에 상기 비트라인에 결합되고, 상기 채널은 상기 제1 시간 주기에 이어지는 제2 시간 주기에 프리차지되며, 상기 선택된 메모리 셀 채널은 상기 제2 시간 주기에 이어지는 제3 시간 주기에 국소적으로 부스트되고, 상기 국소적으로 부스트하는 단계는 상기 선택된 메모리 셀에 연결되는 선택된 워드라인을 프로그래밍 전압 레벨로 구동하는 단계를 포함한다. 본 실시예의 일 양태에서, 상기 결합시키는 단계는 상기 스트링 선택 트랜지스터를 제1 시간 주기에 제1 전압 레벨로 구동하고, 이어서 상기 스트링 선택 트랜지스터를 제2 시간 주기에 분리 전압 레벨로 구동하는 단계를 포함한다. 상기 분리 전압 레벨은 제1 전압 레벨보다 낮을 수 있다. 본 실시예의 다른 양태에서는, 상기 프리차지하는 단계는 상기 상위 메모리 셀들에 연결되는 상위 워드라인들 및 선택된 워드라인 셀을 제1 패스 전압 레벨로 구동하는 단계를 포함할 수 있다. 제1 패스 전압은 상위 메모리 셀 내의 프로그램 혼란을 최소화하고, 1차 부스트된 전압 레벨을 최대화하는 데 효과적인 값을 가질 수 있다. 제1 패스 전압은 10V보다 낮을 수 있지만, 7V 패스 전압이 사용될 수 있다.

본 실시예의 또 다른 양태에서는, 상기 국소적으로 부스트하는 단계는 상기 선택된 메모리 셀에 인접한 상위 메모리 셀을 전기적으로 턴 오프시키는 단계를 포함한다. 상기 전기적으로 턴 오프시키는 단계는 상기 선택된 워드라인이 상기 프로그래밍 전압 레벨로 구동하는 동안, 상기 상위 메모리 셀에 연결되는 상위 워드라인을 상기 제1 패스 전압 레벨에서 분리 전압 레벨로 감소시키는 단계를 포함할 수 있다. 이와 달리, 상기 선택된 워드라인은 상기 선택된 메모리 셀에 인접한 상위 메모리 셀이 턴 오프된 후에 프로그래밍 전압 레벨로 구동될 수 있다. 더욱 구체적으로는, 상기 선택된 워드라인은 상기 분리 전압 레벨을 향해 강하하기 시작한 후 미리 정해진 지연 시간에 상기 프로그래밍 전압 레벨로 구동될 수 있다. 이와 달리, 상기 전기적으로 턴 오프시키는 단계는 상기 선택된 워드라인이 상기 프로그래밍 전압 레벨로 구동되는 동안, 상기 선택된 워드라인에 인접한 상위 워드라인을 제외한 상기 상위 워드라인들을 상기 제1 패스 전압 레벨에서 제2 패스 전압으로 증가시키는 단계를 포함할 수 있고, 상기 선택된 워드라인에 인접한 상위 워드라인은 상기 제1 패스 전압 레벨에 유지될 수 있다.

본 실시예의 또 다른 양태에서는, 상기 프리차지하는 단계는 상기 하위 메모리 셀들에 연결되는 하위 워드라인들을 제2 패스 전압으로 구동하는 단계를 포함할 수 있고, 상기 제2 패스 전압은 상기 제1 패스 전압보다 낮다. 상기 국소적으로 부스트하는 단계는 상기 선택된 워드라인이 상기 프로그래밍 전압 레벨로 구동되는 동안 상기 선택된 워드라인에 인접한 하위 워드라인을 상기 제2 패스 전압에서 오프 전압 레벨로 감소시키는 단계를 포함할 수 있다. 상기 프리차지하는 단계는 상기 선택된 워드라인에 인접한 하위 워드라인을 제외한 상기 하위 메모리 셀들에 연결되는 하위 워드라인들을 제2 패스 전압으로 구동하는 단계를 포함할 수 있고, 상기 선택된 워드라인에 인접한 하위 워드라인은 상기 제1 시간 주기, 상기 제2 시간 주기 및 상기 제3 시간 주기 동안 오프 전압 레벨에 유지된다. 이전의 모든 실시예들에서, 프로그래밍 전압 레벨은 상기 제1 패스 전압 레벨 및 상기 제2 패스 전압 레벨을 유지하면서 미리 정해진 전압 단계들에 의해 반복적으로 증가될 수 있다.

제2 양태에서, 본 발명은 NAND 스트링 내의 프로그램 혼란을 최소화하는 방법을 제공한다. NAND 스트링은 선택된 메모리 셀, 상기 선택된 메모리 셀과 비트라인 사이의 상위 메모리 셀들, 상기 선택된 메모리 셀과 소스라인 사이의 하위 메모리 셀들, 및 상기 메모리 셀들을 상기 비트라인에 결합시키는 스트링 선택 트랜지스터를 가질 수 있다. 상기 방법은 a) 제1 시간 주기에 상기 NAND 스트링에 상기 비트라인의 데이터 전압을 결합시키기 위해 상기 스트링 선택 트랜지스터를 구동하는 단계; b) 제2 시간 주기에 패스 전압 레벨로 상기 선택된 메모리 셀 및 상기 상위 메모리 셀들을 구동하는 단계; c) 제3 시간 주기에 상기 선택된 메모리 셀을 프로그램 전압 레벨로 구동하는 단계; 및 d) 상기 제3 시간 주기에 상기 선택된 메모리 셀에 인접한 상기 상위 메모리 셀을 전기적으로 턴 오프시키는 단계를 포함한다.

본 양태의 실시예들에 따르면, 상기 상위 메모리 셀들을 구동하는 단계는 상기 제2 시간 주기에 제2 패스 전압 레벨로 상기 선택된 메모리 셀에 인접한 하위 메모리 셀을 제외한 상기 하위 메모리 셀들을 구동하는 단계를 포함하고, 여기에서 상기 제2 패스 전압 레벨은 상기 패스 전압보다 낮다. 상기 전기적으로 턴 오프시키는 단계는 상기 선택된 메모리 셀이 상기 제3 시간 주기에 상기 프로그래밍 전압 레벨로 구동되는 동안 상기 선택된 메모리 셀에 인접한 상위 메모리 셀을 상기 패스 전압 레벨에서 분리 전압으로 구동하는 단계를 포함할 수 있다. 상기 선택된 메모리 셀은 상기 선택된 메모리 셀에 인접한 상기 상위 메모리 셀이 상기 분리 전압으로 구동되기 시작한 후의 지연 시간에 상기 프로그래밍 전압 레벨로 구동될 수 있다. 이와 달리, 상기 전기적으로 턴 오프시키는 단계는 상기 제3 시간 주기에 상기 선택된 메모리 셀에 인접한 상위 메모리 셀을 제외한 상위 메모리 셀들을 상기 패스 전압에서 제2 패스 전압으로 구동하는 단계를 포함할 수 있고, 여기에서 상기 제2 패스 전압은 상기 패스 전압보다 더 크다. 상기 프로그램 전압 레벨은 상기 패스 전압 레벨 및 상기 오프 전압 레벨을 유지하면서 미리 정해진 전압 단계들에 의해 반복적으로 증가될 수 있다.

또 다른 실시예들에 따르면, 상기 하위 메모리 셀은 상기 제2 시간 주기 동안 0V로 구동될 수 있으며, 상기 상위 메모리 셀들을 구동하는 단계는 상기 제2 시간 주기에 제2 패스 전압 레벨로 상기 하위 메모리 셀들을 구동하는 단계를 포함할 수 있고, 상기 제2 패스 전압 레벨은 상기 패스 전압보다 낮다. 상기 선택된 메모리 셀에 인접한 하위 메모리 셀은 상기 제3 시간 주기에 오프 전압 레벨로 구동될 수 있다.

본 발명의 다른 양태 및 특징은 첨부한 도면과 관련하여 발명의 특정 실시예의 이하의 설명을 리뷰할 때 당업자에게는 명백해질 것이다.

본 발명의 실시예들은 첨부된 도면을 참조하여 예에 의해서만 이제 설명할 것이다.

본 발명은 이전의 플래시 메모리 프로그램 혼란 금지 스킴의 적어도 하나의 단점을 제거하거나 경감시킬 수 있다. 특히, 본 발명의 목적은 랜덤 프로그래밍 동작 동안 선택되지 않은 메모리 셀들의 패스 혼란을 최소화하는 NAND 플래시 메모리 프로그램 혼란 금지 스킴을 제공할 수 있다.

도 1은 일반적인 플래시 메모리의 블록도이다.
도 2a는 2개의 NAND 메모리 셀 스트링의 회로도이다.
도 2b는 도 2a에 도시된 2개의 NAND 메모리 셀 스트링의 평면도 레이아웃이다.
도 2c는 라인 A-A'를 따라 절단한 도 2b에 도시된 하나의 NAND 메모리 셀 스트링의 횡단면도이다.
도 3은 소거된 메모리 셀과 프로그램된 메모리 셀에 대한 임계 전압(Vt) 분포 그래프이다.
도 4는 프로그램이 혼란된 후에 소거된 메모리 셀과 프로그램된 메모리 셀에 대한 임계 전압(Vt) 분포 그래프이다.
도 5는 본 발명의 일 실시예에 따르는 일반적인 프로그램 금지 방법을 나타내는 플로우차트이다.
도 6은 본 발명의 일 실시예에 따르는 일반적인 프로그램 금지 방법의 일 실시예를 나타내는 플로우차트이다.
도 7a는 본 발명의 일 실시예에 따르는 프로그램 금지 방법 동안에 인가된 게이트 전압을 도시하는 NAND 스트링의 간략화된 횡단면도이다.
도 7b는 도 7a의 NAND 스트링에 인가되는 전압의 시퀀스를 더 나타내는 시퀀스도이다.
도 8은 본 발명의 일 실시예에 따르는 프로그램 금지 시퀀스를 나타내는 시퀀스도이다.
도 9는 본 발명의 다른 실시예에 따르는 프로그램 금지 시퀀스를 나타내는 시퀀스도이다.
도 10은 채널 누설을 최소화하기 위해 변형된 도 7b의 프로그램 금지 시퀀스를 나타내는 시퀀스도이다.
도 11은 로컬 2차 부스트된 전압 레벨을 최대화하기 위해 변형된 도 7b의 도 7b의 프로그램 금지 시퀀스를 나타내는 시퀀스도이다.
도 12는 본 발명의 다른 실시예에 따르는 프로그램 금지 시퀀스를 나타내는 시퀀스도이다.
도 13은 본 발명의 일 실시예에 따르는 인가된 게이트 전압을 도시하는 NAND 스트링의 간략화된 횡단면도이다.
도 14는 도 13의 NAND 스트링에 인가되는 전압들의 시퀀스를 더 나타내는 시퀀스도이다.
도 15는 본 발명의 일 실시예에 따르는 인가된 게이트 전압을 도시하는 NAND 스트링의 간략화된 횡단면도이다.
도 16은 도 15의 NAND 스트링에 인가되는 전압들의 시퀀스를 더 나타내는 시퀀스도이다.

일반적으로, 본 발명은 플래시 메모리에서의 프로그램 혼란을 최소화하는 방법 및 시스템을 제공한다. 소거된 상태로부터 프로그래밍이 불필요한 NAND 플래시 메모리 셀 스트링에서 프로그램 혼란을 감소시키기 위해, 로컬 부스트된 채널 금지 스킴이 사용된다. 로컬 부스트된 채널 금지 스킴에서, 프로그래밍이 불필요한 NAND 스트링 내의 선택된 메모리 셀은 NAND 스트링 내의 다른 셀로부터 국소적으로 분리된다. 이로 인해, 분리된 셀의 채널이 대응하는 워드라인이 프로그래밍 전압으로 상승될 때 F-N 터널링을 금지시키기에 충분한 전압 레벨로 국소적으로 부스트될 수 있게 된다. 높은 부스팅 효율로 인해, NAND 스트링 내의 나머지 메모리 셀의 게이트에 인가되는 패스 전압이 종래 기술의 스킴에 비해 감소될 수 있으며, 그것에 의해 랜덤 페이지 프로그래밍을 허용하면서 프로그램 혼란을 최소화시킬 수 있다.

도 5는 본 발명의 일 실시예에 따른 일반적인 프로그램 금지 방법을 나타내는 플로우차트이다. 하나의 NAND 스트링의 선택된 메모리 셀이 프로그램되는 동안, 다른 NAND 스트링의 선택된 메모리 셀은 프로그램되는 것이 금지될 수 있음을 이해해야 한다. 비트라인은 단계 100에서 프로그램 금지 전압에 의해 바이어스되며, 이것은 논리 "1" 상태에 대응한다. 그 후 단계 102에서, NAND 스트링의 채널은 1차 부스트된 전압 레벨로 프리차지된다. 이것은 모든 워드라인들을 패스 전압으로 구동함으로써 달성될 수 있다. 단계 104에서, 선택된 메모리 셀의 채널은 대응하는 워드라인이 프로그래밍 전압으로 구동될 때 2차 부스트된 전압 레벨로 국소적으로 부스트된다. 이것은 선택된 메모리 셀에 바로 인접한 메모리 셀들의 워드라인 전압을 제어함으로써 NAND 스트링의 나머지로부터 선택된 메모리 셀을 분리하거나 격리함으로써 달성될 수 있다. 플로그래밍이 금지되는 NAND 스트링에 대하여, 이것은 선택된 메모리 셀의 채널이 F-N 터널링을 금지시키기에 충분한 레벨로 부스트되는 국소화된 부스팅 상태에 대응한다. 시퀀스는 모든 워드라인과 SSL과 같은 선택 라인들이 0V로 구동되는 단계 106에서 종료한다.

도 6은 도 5에 도시된 프로그램 금지 방법의 일 실시예를 나타내는 플로우차트이다. 본 논의에서는, 상위 워드라인들은 그들 워드라인 및 선택된 메모리 셀과 비트라인 사이의 메모리 셀들을 참조하는 반면에, 하위 워드라인들은 그들 워드라인 및 선택된 메모리 셀과 소스라인 사이의 메모리 셀들을 참조한다. 도 6의 프로그램 금지 방법은 비트라인들이 금지 전압 또는 프로그램 전압으로 바이어스되는 단계 200에서 시작한다. 지금 설명하는 예에서는, 비트라인은 VCC의 금지 전압으로 구동된다고 가정한다. 단계 202에서, 선택된 워드라인 및 상위 워드라인들은 제1 패스 전압으로 구동된다. 이 제1 패스 전압은 그것의 프로그램되거나 프로그램되지 않은 상태에 무관하게 상위 워드라인에 대응하는 각 메모리 셀을 턴 온시키기에 충분히 높다. 단계 202와 동시에, 하위 워드라인들이 단계 204에서 제2 패스 전압으로 구동된다. 본 발명의 실시예들에 따르면, 제1 패스 전압 및 제2 패스 전압은 서로 동일할 수 있거나, 제2 패스 전압이 제1 패스 전압보다 더 낮을 수 있다. 선택된 워드라인은 그 후 단계 206에서 프로그래밍 전압으로 구동되며, NAND 스트링의 선택되지 않은 메모리 셀로부터 선택된 메모리 셀을 분리하기 위한 단계 208에서의 격리 동작이 이어진다. 후술되는 바와 같이, 선택된 메모리 셀을 격리시키는 상이한 기술이 존재한다. 본 발명의 다른 실시예에 따르면, 하위 워드라인에 연결된 메모리 셀은 선택된 메모리 셀로부터의 전하 누설을 감소시키기 위해 턴 오프될 수 있다.

도 7a는 도 2b에 도시된 것과 유사한 NAND 스트링(300)의 간략화된 횡단면도이다. NAND 스트링(300)은 워드라인 WL0 내지 WL31에 연결된 게이트를 갖는 메모리 셀(302), NAND 스트링(300)을 비트라인(306)에 결합시키는 스트링 선택 트랜지스터(304), 및 NAND 스트링(300)을 소스 라인(310)에 결합시키는 접지(ground) 선택 트랜지스터(308)를 포함한다. NAND 스트링(300)은 P-기판의 N-웰 내에 자체가 형성되는 PP-웰 내에 형성된다. NAND 스트링 메모리 셀 트랜지스터의 소스/드레인 영역은 n+ 확산 영역이다.

도 7a는 본 발명의 일 실시예에 따르는 특정 워드라인들에 인가되는 상대 전압 레벨을 도시하기 위한 주석을 포함한다. 물리적인 NAND 스트링은 종래 기술에서 불변인 상태로 유지함을 주의하라. 도 7a에 도시된 예에서는, WL29에 연결된 메모리 셀은 프로그래밍을 위해 선택되고, 프로그램될 데이터는 논리 "1" 상태라고 가정한다. 소거된 상태가 논리 "1"이기 때문에, 프로그래밍은 금지될 것이다. 도 7b는 도 7a에서 인가되는 전압들의 시퀀스를 더 나타내는 시퀀스도이다.

시간 주기 T1은 초기 상태이고, 여기에서 모든 메모리 셀(302)의 게이트, 신호 SSL, 및 신호 GSL은 0V로 바이어스되는 한편, 메모리 셀을 프로그래밍하고 메모리 셀의 프로그래밍을 금지시키는 비트라인 전압들이 인가된다. CSL은 0V나 VCC 중 하나로 바이어스될 수 있지만, 바람직하게는 누설을 최소화하기 위해 본 예에서는 VCC로 바이어스될 수 있다. 본 예에서는, 비트라인(306)이 VCC로 바이어스된다. 시간 주기 T2에서, 신호 SSL은 비트라인 전압을 NAND 스트링(300)에 결합시키기 위해 VCC로 바이어스된다. 도 7a에 도시된 NAND 스트링(300)에서, 스트링 선택 트랜지스터(304)는 그 드레인 단자가 비트라인(306)에 연결되고 그 게이트가 VCC로 바이어스되기 때문에, 전기적으로 턴 오프한다. 더욱 구체적으로는, 스트링 선택 트랜지스터(304)는 그 소스가 약 VCC - 트랜지스터의 임계 전압으로 상승하면 턴 오프한다. 시간 주기 T1 및 T2는 도 5의 단계 100에 대응한다. 도 5의 단계 102에 대응하는 시간 주기 T3 동안, 모든 워드라인(상위, 하위 및 선택된 워드라인)이 패스 전압 V2로 구동되고, 여기에서 V2는 VCC보다 더 높게 되도록 선택된다. 이것은 NAND 스트링(300)의 전체 채널을 1차 부스트된 전압으로 부스트하는 효과를 갖는다. 시간 주기 T4의 개시 시에, 선택된 워드라인 WL29는 프로그래밍 전압 V1로 상승하는 반면, 인접한 워드라인 WL28 및 WL30은 분리 전압 V3으로 감소된다. 이들은 각각 도 5의 단계들 104 및 106에 대응한다. V1의 전압 레벨은 V2보다 더 높게 되도록 설정되고, V3의 전압 레벨은 V1 및 V2보다 더 낮게 되도록 설정된다.

WL28 및 WL30의 워드라인 전압을 V3으로 감소시키는 다른 이점은 WL29에 연결되는 제어 게이트와 WL28 및 WL30에 결합되는 플로팅 게이트 사이의 용량성 결합을 보상하는 것이다. WL29가 V1로 구동되기 때문에, 용량성 결합 효과는 플로팅 게이트 전압을 증가시킬 수 있으며, 그것에 의해 선택된 메모리 셀에 바로 인접한 메모리 셀들에서의 패스 혼란의 가능성을 증가시킨다. 따라서, 워드라인 전압의 V3으로의 감소가 플로팅 게이트 전압을 감소시킨다.

도 7a에 도시된 실시예에서, V1, V2 및 V3의 전압 레벨은 아래의 기준에 따라 선택되어야 한다. V1은 0V로 바이어스된 비트라인에 결합되는 메모리 셀 내의 F-N 터널링을 촉진시키기에 충분히 높은 전압 레벨이 되어야 한다. V2의 전압 레벨은 아래의 세 가지 기준을 만족하도록 선택되어야 한다. 첫째로, V2는 선택되지 않은 셀들의 채널들이 도전성이 되도록 만들어지는 것을 보증하기에 충분히 높게 되어야 한다. 둘째로, 전압 V2가 시간 주기 T4 동안 WL28 및 WL30에 대해 전압 V3으로 강하할 때, WL28 및 WL30에 연결된 메모리 셀들은 턴 오프되어 시간 주기 T4 동안 턴 오프 상태를 유지한다. 이것이 달성되는 로컬 분리 효과이다. 셋째로, 선택된 워드라인 WL29가 전압 V2로부터 프로그램 전압 V1로 상승할 때, 선택된 셀의 채널은 원하는 전압으로 즉, 2차 부스트된 전압 레벨로 부스트될 수 있다. V3은 선택된 셀의 드레인에 선택되지 않은 셀들을 통해 0V 비트라인 전압을 전달하기에 충분히 높으면서, 선택된 셀(WL29에 연결됨)에 바로 인접한 메모리 셀들(WL28 및 WL30에 연결됨)의 채널들을 실질적으로 턴 오프시킬 만큼 충분히 낮은 전압 레벨이어야 한다.

본 프로그램 금지 스킴의 중요한 이점은, V2의 전압 레벨이 논리 "0" 상태로 사전에 프로그램되었던 선택되지 않은 메모리 셀들을 통해 비트라인 상으로 0V를 전달할 만큼 충분히 높으면서, 선택되지 않은 메모리 셀들 내의 프로그램 혼란을 최소화하도록 종래 기술의 아날로그 VPASS 전압에 비해 감소될 수 있다는 것이다.

지금 전압들 V1, V2 및 V3의 상대 레벨들과 그 인가 시퀀스가 발명의 일반적인 실시예에 따라 설명되었지만, 이하는 사용될 수 있는 값들의 예의 설명이다. 표 2는 특정 프로세스 기술을 기초로 하여, 도 7a에 도시된 실시예에 대한 전압값들의 예를 리스트한다.

파라미터	전압
VCC	2.5V
Vth_ssl(304의 임계 전압)	0.8V
(셀 결합 비)	0.8
V1	18V
V2	7V
V3	5V
Vthc(최악의 경우 논리 "0" 프로그래밍된 셀 전압 임계 전압)	3V

이들 값으로, NAND 스트링 채널(300)에 대한 1차 부스트된 전압 레벨 및 프로그래밍이 필요없는 선택된 메모리 셀에 대한 2차 부스트된 전압 레벨이 계산될 수 있다. 스트링 선택 트랜지스터(304)는 VCC의 게이트 전압과 VCC의 드레인 전압(비트라인(306)에 연결됨)으로 인해, 그 소스 단자가 VCC-Vth에 도달할 때 전기적으로 턴 오프된다. 그러므로, VCC-Vth_ssl은 채널 부스트를 위한 초기 채널 전압 Vich(즉, 시동 전압)이다.

채널의 1차 부스트된 전압 레벨(Vprimary)은 아래 식 (1)에 따라 계산된다.

(1) Vprimary = Vich +

*(Vunsel - Vthe - Vich),

여기에서, Vunsel은 선택되지 않은 메모리 셀에 인가되는 게이트 전압이고, Vich = VCC - Vth_ssl이다.

선택된 메모리 셀의 2차 부스트된 전압 레벨(Vsecondary)은 아래 식 (2)에 따라 계산된다.

(2) Vsecondary = Vich +

*(Vsel - Vthe - Vich),

여기에서, Vsel은 선택된 메모리 셀에 인가되는 게이트 전압이고, Vich = VCC - Vth_ssl이다.

식 (2)에서의 Vsecondary는 아래의 식 (3)에서 달리 표현될 수 있다:

(3) Vsecondary = Vprimary +

*(Vsel - Vunsel), Vunsel ＞ Vthe + Vich 및 Vsel ＞ Vunsel이라고 가정한다.

도 7b의 시퀀스도의 설명은 표 2의 예시적인 값들의 적용에 따른다. 2.5V(VCC)로 설정된 비트라인(306)에 의해, 시간 주기 T2 동안 2.5V(VCC)로 상승하는 신호 SSL은 NAND 스트링(300)의 채널 전압이 약 1.7V의 Vich로 상승하게 한다. 모든 워드라인들이 시간 주기 T3 동안 7V(V2)로 상승할 때, NAND 스트링(300)의 채널은 아래의 1차 부스트된 전압 레벨로 상승한다:

Vprimary = 1.7V + 0.8*(7V - 3V - 1.7V) = 3.54V

시간 주기 T4 동안, 선택된 워드라인은 18V(V1)로 상승하는 한편, 2개의 인접하는 선택되지 않은 워드라인들 WL28 및 WL30은 5V(V3)로 강하한다. WL28 및 WL30에 연결된 메모리 셀들을 제외하고 선택되지 않은 셀들은 T3에서 3.54V의 부스트된 채널 전압을 유지하기 때문에, WL28 및 WL30에 연결된 메모리 셀들은 선택된 셀의 게이트가 18V(V1)로 상승하므로, 전기적으로 턴 오프된다. 따라서, 선택된 셀의 채널은 NAND 스트링(300)의 나머지로부터 분리되고, 선택된 셀에서의 채널 부스팅은 국소화된다. 국소화된 채널 부스팅은 종래 기술의 채널 부스팅 스킴보다 더욱 효율적이며, 그에 따라 더 높은 부스트된 채널 전압을 제공한다. 결과적인 2차 부스트된 전압 레벨은 대략

Vsecondary = 3.54V + 0.8(V1-V2) = 12.34V이다.

그래서, 이 2차 부스트된 전압 레벨은 선택된 셀이 프로그램되는 것을 방지할 만큼 충분히 높다. 즉, 2차 부스트된 전압은 선택된 셀이 18V의 V1 프로그램 전압 아래에서 소거된 상태를 유지할 만큼 충분히 높다. 설명한 실시예들에서는, 2차 부스트된 전압 레벨 대 프로그램 전압 V1의 비는 적어도 약 70%이다.

앞서 설명한 프로그램 금지 시퀀스는, 인접한 메모리 셀들이 선택된 메모리 셀을 NAND 스트링의 나머지로부터 분리하도록 턴 오프될 수 있으므로, 인접한 메모리 셀들을 갖는 어떤 선택된 메모리 셀에 적용한다. 그러나, NAND 스트링(300)은 제2의 인접한 메모리 셀을 갖지 않는 워드라인들 WL0 및 WL31에 연결되는 종단(end) 메모리 셀들을 포함한다. 이하 어느 하나의 종단 메모리 셀이 프로그램되는 것이 금지될 때 프로그램 금지 시퀀스를 논의한다.

도 8은 워드라인 WL31에 연결된 메모리 셀이 프로그래밍 전압 V1로 구동될 때 프로그램 금지 시퀀스를 나타내는 시퀀스도이다. WL31에 연결된 메모리 셀에 바로 인접하여 WL30에 연결된 메모리 셀, 및 신호 SSL에 연결된 스트링 선택 트랜지스터(304)가 있다. 도 7b의 시퀀스에서와 같이, 비트라인(306)은 VCC로 바이어스되고 SSL은 시간 주기 T2 동안 VCC로 상승한다. 스트링 선택 트랜지스터(304)는 결국 결합된 채널 전압이 VCC-Vth_ssl로 상승하므로 턴 오프된다. 시간 주기 T3 동안 모든 워드라인들은 NAND 스트링(300)의 채널을 1차 부스트된 전압 레벨로 상승시키도록 V2로 상승한다. 워드라인 WL31은 V1로 상승하고, 인접한 워드라인 WL30은 그 각각의 메모리 셀을 턴 오프시키도록 시간 주기 T4 동안 V3으로 강하한다. 스트링 선택 트랜지스터(304)는 이미 턴 오프되기 때문에, WL31에 연결된 메모리 셀은 NAND 스트링(300)으로부터 분리되고, 그 채널은 2차 부스트된 채널 전압 레벨로 국소적으로 부스트된다.

도 9는 워드라인 WL0에 연결된 메모리 셀이 프로그래밍 전압 V1로 구동될 때 프로그램 금지 시퀀스를 나타내는 시퀀스도이다. WL0에 연결된 메모리 셀에 바로 인접하여 WL1에 연결된 메모리 셀, 및 신호 GSL에 연결된 접지 선택 트랜지스터(308)가 있다. GSL은 시간 주기 T1 동안 초기 상태에서 0V로 바이어스되는 한편 비트라인(306)은 VCC로 바이어스된다. SSL은 시간 주기 T2 동안 VCC로 상승하고, 모든 워드라인들은 시간 주기 T3 동안 NAND 스트링(300)의 채널을 1차 부스트된 저압 레벨로 상승시키도록 V2로 상승한다. 워드라인 WL0은 V1로 상승하고, 인접한 워드라인 WL1은 그 각각의 메모리 셀을 턴 오프시키도록 시간 주기 T4 동안 V3으로 강하한다. 접지 선택 트랜지스터(308)가 이미 턴 오프되므로, WL1에 연결된 메모리 셀은 NAND 스트링(300)으로부터 분리되고, 그 채널은 제2의 부스트된 채널 전압 레벨로 국소적으로 부스트된다.

도 7b 내지 도 9에 도시된 바와 같이, 프로그래밍이 불필요한 NAND 스트링 내의 선택된 메모리 셀은 시퀀스와 선택되지 않은 메모리 셀들 및 선택 트랜지스터들에 인가되는 전압들을 제어함으로써 NAND 메모리 셀들의 나머지로부터 분리될 수 있다.

도 7b 내지 도 9에서의 시간 주기 T3 동안, NAND 스트링(300)의 채널은 WL31과 스트링 선택 트랜지스터(304) 사이의 용량성 결합을 통해 비트라인에 전하를 누설할 수 있다. 이것은 1차 부스트된 전압 레벨을 감소시키는 효과를 갖는다. 따라서, 본 발명의 일 실시예에 다르면, 신호 SSL은 VCC로부터 누설 최소화 전압 V4로 감소될 수 있다. 도 7a에 도시된 NAND 스트링(300)에 대한 예로서, V4는 1V일 수 있다. SSL을 V4로 강하시킴으로써, 스트링 선택 트랜지스터(304)의 채널은 비트라인(306)으로의 전하 누설에 대한 저항이 더 크게 된다. V4는 비트라인 상의 0V 레벨을 프로그램될 선택된 메모리 셀에 전달하기에 충분한 레벨에 있도록 선택될 수 있다.

도 10은 채널 누설을 최소화하도록 변형된 도 7b의 프로그램 금지 시퀀스를 나타내는 시퀀스도이다. 시간 주기 T1 동안 초기 상태에서, 비트라인 볼트(VCC)가 인가되는 동안 모든 메모리 셀들(302)의 게이트들, 신호 SSL 및 신호 GSL은 0V로 바이어스되고, CSL은 VCC로 바이어스된다. 시간 주기 T2에서, 신호 SSL은 비트라인 전압을 NAND 스트링(300)에 결합하기 위해 VCC로 바이어스된다. 도 7a에 도시된 NAND 스트링(300)에서, 스트링 선택 트랜지스터(304)는 비트라인(306)에 연결된 그 드레인 단자 및 그 게이트의 양자가 VCC로 바이어스되기 때문에, 턴 오프된다. 더욱 구체적으로는, 스트링 선택 트랜지스터(304)는 그 채널이 약 VCC - 트랜지스터의 임계 전압으로 상승하면 턴 오프한다. 시간 주기 T3 동안, 모든 워드라인들은 NAND 스트링(300)의 전체 채널을 1차 부스트된 전압으로 부스트하기 위해 패스 전압 V2로 구동된다. 그러나, 비트라인(306)으로의 1차 부스트된 전압의 누설을 최소화하기 위해, SSL은 워드라인들이 V2로 구동되므로 전압 V4로 감소된다. 시간 주기 T4의 시작 시에, 선택된 워드라인 WL29는 프로그래밍 전압 V1로 상승하는 한편, 인접한 워드라인들 WL28 및 WL30은 분리 전압 V3으로 감소한다. 누설 최소화 전압 V4로의 SSL 전압 감소는 동일한 효과를 갖고 도 8 및 9에 도시된 프로그램 금지 시퀀스들에 사용될 수 있다.

프로그래밍이 불필요한 선택된 메모리 셀의 로컬 2차 부스트된 전압 레벨은 본 발명의 다른 실시예에 따라 더욱 증가될 수 있다. 도 7a 내지 도 10에 도시된 앞의 프로그램 금지 시퀀스 실시예들에서, 모든 워드라인들은 시간 주기 T3 동안 V2 패스 전압으로 구동되고, 그 후, 선택된 워드라인만 V2로부터 프로그램 전압 V1로 구동된다. 로컬 2차 부스트된 전압 레벨은 V2와 V1 사이의 차가 최대화될 때 최소화될 수 있다. 그래서, 본 발명의 일 실시예에 따르면, 선택된 워드라인에 대한 V2의 전압 레벨은 앞서 도시된 프로그램 금지 시퀀스들에 비해 감소한다.

도 11은 프로그래밍이 금지되는 선택된 트랜지스터의 채널 내의 로컬 2차 부스트된 전압 레벨을 최대화하도록 변형된 도 7b의 프로그램 금지 시퀀스를 나타내는 시퀀스도이다. 도시된 바와 같이 시간 주기 T3 동안, 모든 워드라인들은 V5의 더 낮은 전압으로 구동되는 선택된 워드라인 WL29를 제외하고 V2 패스 전압으로 구동된다. 이어서 시간 주기 T4에서, WL29는 프로그래밍 전압 V1로 구동된다. 도 7a에 도시된 NAND 스트링(300)에 대해, 예컨대, V5는 5V의 전압 레벨로 설정될 수 있다. V5는 시간 주기 T3 동안 선택된 셀의 채널의 도전성을 보증하기에 충분히 높게 되도록 선택되는 점을 주의하라. 따라서, V5와 V1의 차가 V2와 V1의 차보다 더 크므로, 더 높은 로컬 2차 부스트된 전압 레벨이 선택된 메모리 셀에서 얻어질 수 있다. 이것은 높은 차동 로컬 부스팅 스킴(high differential local boosting scheme)이라고 한다.

이하 관계 표현은 본 발명의 앞서 설명한 실시예들에 사용된 전압 레벨들의 상대적인 제약들을 요약한다.

(1) V3＜V2＜V1

(2) 0V＜V4＜V3

(3) 0V＜V5＜V2

실제의 값들은 메모리 셀 및 트랜지스터 기하구조와 사용되는 프로세스에 의존한다. V1은 F-N 터널링을 유도하는 데 충분한 프로그래밍 전압이다. V2는 ⅰ) 메모리 셀들을 도전성으로 만들기에 충분히 높고, ⅱ) V3으로의 강하가 연결되는 메모리 셀들을 턴 오프시키기에 충분히 높으며, ⅲ) V1로의 증가가 원하는 2차 부스트된 전압 레벨로 선택된 메모리 채널을 국소적으로 부스트하기에 충분히 높은 패스 전압이다. V2는 VCC보다 더 높을 수 있다. V3은 0V 비트라인 전압을 전달할 만큼 충분히 높고, 최악의 경우 적어도 프로그램된 메모리 셀의 임계 전압만큼 높아야 한다. 예컨대, 표 1에서는, Vthe가 3 볼트이면, V3은 적어도 3 볼트이어야 한다.

본 발명의 실시예들에 따르는 다양한 프로그램 금지 시퀀스들이 도 7b 내지 도 11에 도시되어 있다. 실시예들은 프로그래밍 동작 동안 2차 부스트된 전압 레벨을 증가시키거나 누설을 감소시키기 위해 도시되어 있다. 이들 실시예는 각 개별 스킴이 제공해야 하는 모든 이익을 얻기 위해 함께 조합될 수 있다. 도 12의 시퀀스도에 도시된 바와 같이, SSL 신호는 시간 주기 T3 동안 누설 최소화 전압 V4로 감소될 수 있는 한편, 선택된 워드라인 WL29는 시간 주기 T3 동안 5V의 감소된 패스 전압으로 감소되도록 설정된다.

앞서 설명한 실시예들에서, SSL 신호는 비트라인(306)으로의 전하 누설을 최소화하기 위해 누설 최소화 전압 V4로 감소될 수 있으며, 그것에 의해 선택된 메모리 셀 채널의 2차 부스트된 전압 레벨로의 국소화된 부스팅 이전에 부스트된 채널 전압을 최대화시킨다. 국소화된 부스팅 동안, 일부 전하가 그 2개의 바로 인접한 메모리 셀들을 통해 선택된 메모리 셀의 채널로부터 누설할 수 있다. 이것은 인접한 셀들의 워드라인들을 V2에서 V3으로 강하시킴으로써 초래되며, 이것이 그 각각의 메모리 셀들의 채널 전압을 감소시킨다. 따라서, 턴 오프되는 동안, 전하의 일부가 하위 워드라인들에 연결된 다른 메모리 셀들로 누설한다.

본 발명의 전하 누설 감소 실시예에 따르면, 하위 워드라인들은 선택된 메모리 셀의 국소적으로 부스트된 채널로부터의 전하 누설을 감소시키기 위해 상위 워드라인들과 다른 전압으로 구동된다. 이 스킴의 일 실시예가 도 13에 도시된다.

도 13은 도 7a에 도시된 동일한 NAND 스트링(300)을 도시하고, 특정 워드라인드에 인가되는 상대 전압 레벨들을 도시하기 위한 주석을 포함한다. 선택된 워드라인 WL29와 상위 워드라인들 WL30 및 WL31에 인가되는 전압은 도 7a의 실시예에 대해 앞서 도시하고 설명한 것과 동일하다. 본 실시예에서는, 하위 워드라인들 WL0∼WL28이 V6의 패스 전압으로 구동되고, 바로 인접한 워드라인 WL28은 그 후 낮은 전압 레벨로 다운되어 구동된다. 예로서, 낮은 전압은 0V, 0.1V, 0.2V일 수 있다.

도 14는 현재 설명하는 실시예에 따르는 프로그램 금지 시퀀스를 나타내는 시퀀스도이다. 시간 주기 T1 및 T2 동안의 시퀀스는 도 7b에서 앞서 설명한 것과 동일하다. 시간 주기 T3에서, 상위 워드라인들 WL30∼WL31 및 선택된 워드라인은 제1 패스 전압 V2로 구동된다. 하위 워드라인들 WL0∼WL28은 제2 패스 전압 V6으로 구동된다. 다른 실시예에서, 제2 패스 전압 V6은 제1 패스 전압 V2보다 낮지만, 프로그램된 메모리 셀의 임계값보다는 높다. 1차 부스트된 전압은 전하가 NAND 메모리 셀 스트링의 전체 채널에 걸쳐 분포되거나 공유되기 때문에, 여전한 결과이다. 시간 주기 T4의 시작 시에, 선택된 워드라인 WL29는 프로그래밍 전압 V1로 상승하는 한편, 상위의 인접한 워드라인 WL30은 분리 전압 V3으로 감소한다. 반면에, 하위의 인접한 워드라인 WL28은 0V의 오프 전압으로 감소한다. 상술한 시퀀스 및 전압 레벨의 효과를 이제 논의한다.

WL28에 연결된 메모리 트랜지스터가 양의 임계값으로 프로그램되었다면, WL28이 예컨대, 0V와 같은 양의 임계값 아래로 떨어질 때 전기적으로 턴 오프된다. 한편, 메모리 셀이 여전히 소거되면(음의 임계값), 0V의 오프 전압도 메모리 셀을 턴 온시킬 수 있다. 그러나, 제2 패스 전압 V6이 하위 워드라인들에 인가되므로, 하위 메모리 셀들의 채널들은 하위 1차 부스트된 전압으로 부스트된다. 그래서, WL28에 연결되는 메모리 셀의 소스 단자(드레인 단자는 선택된 메모리 셀에 연결됨)가 양이며, 그게 의해 메모리 셀을 턴 오프시킨다. 하위 메모리 셀들로의 선택된 트랜지스터의 부스트된 채널로부터의 누설 경로를 폐쇄함으로써, 로컬 부스팅 효율이 더욱 향상된다. 당업자는 오프 전압이 0V인 것으로 제한되지 않는 것과, WL28에 연결된 메모리 셀을 통한 전하 누설을 최소화하는 데 효과적인 어떤 낮은 전압이 사용될 수 있다는 것을 이해할 것이다.

대체 실시예에 따르면, 스트링 선택 신호 SSL은 SSL의 트레이스(trace)에서 점선으로 도시된 바와 같이 시간 주기 T4의 시작 시에 V4로 감소될 수 있고, WL28은 WL28의 트레이스에서 점선으로 도시된 바와 같이 시간 주기 T3 동안 오프 전압으로 유지하도록 설정될 수 있다. 인접한 하위 워드라인(설명한 실시예에서의 WL28과 같은)을 오프 전압으로 유지하는 이점은 전압 소모 및 결합 커패시턴스의 감소를 포함한다. 전압 소모는 워드라인 드라이버가 워드라인을 상승 및 하강시킬 필요가 없으므로 감소된다. 워드라인 피치가 메모리 어레이 패킹 밀도를 증가시키도록 감소됨에 따라, 인접한 워드라인들 사이의 용량성 결합은 워드라인이 상승 및 하강함에 따라 더욱 명백해진다. 인접한 하위 워드라인이 시간 주기 T3과 T4 사이에서 변화하지 않으므로, 용량성 결합이 감소한다. 제2 패스 전압 V6은 플래시 판독 동작용으로 사용되는 판독 전압 레벨과 같은 낮은 전압일 수 있고, V3 보다 더 낮다.

도 15는 이전의 실시예들에 설명된 특징들의 일부를 조합한 본 발명의 다른 실시예이다. 도 15는 도 13에 도시된 동일한 NAND 스트링(300)을 도시하고, 특정 워드라인에 인가되는 상대 전압 레벨을 도시하기 위한 주석을 포함한다. 특히, 본 예는 도 13의 전하 누설 감소 스킴, 도 11의 높은 차동 로컬 부스팅 스킴, 및 신규한 분리 스킴을 사용한다. 신규한 분리 스킴에서, NAND 스트링(300)의 제1 및 제2의 상위의 인접한 메모리 셀들은 NAND 스트링(300)으로부터 선택된 메모리 셀을 분리하기 위해 이전에 확립된 전압을 사용하여 제어된다.

도 16은 지금 설명한 실시예에 따르는 프로그램 금지 시퀀스를 나타내는 시퀀스도이다. 도 16은 WL29의 상대 타이밍 변이 및 후술하는 WL29의 대체 패스 전압을 도시한다. 시간 주기 T1 및 T2 동안의 시퀀스는 도 13에 대해 앞서 설명한 바와 동일하다. 시간 주기 T3에서, 모든 상위 워드라인(본 예에서는 WL30 및 WL31) 및 선택된 워드라인 WL29는 분리 전압 V3으로 구동된다. 실제로, V3은 시간 주기 T3에서 제1 패스 전압으로서 사용되고 있다. 한편, 하위 워드라인들은 제2 패스 전압 V6으로 구동되며, 디폴트에서 오프 전압 레벨(예컨대, 0V)을 유지하는 인접한 하위 워드라인 WL28을 포함한다. 그래서, NAND 스트링(300)의 채널은 이제 1차 부스트된 전압으로 상승하는, 워드라인들 WL29∼WL31에 연결되는 메모리 셀들로 효과적으로 제한된다.

시간 주기 T4의 시작 시에, 선택된 워드라인 WL29는 프로그래밍 전압 V1로 상승하는 한편 상위의 인접한 워드라인 WL30은 V3에서 유지한다. 대략 동시에, 상위의 인접한 워드라인 WL31 이외의 모든 상위 워드라인들이 최대 V2의 제1 패스 전압까지로 구동된다. 이 실시예에서는, WL30에 연결된 메모리 셀은 WL29가 V1로 상승할 때 및 WL31이 V2로 상승할 때 전기적으로 턴 오프되고, WL28은 시간 주기 T4에서 오프 전압으로 감소한다. 대체 실시예에서는, 스트링 선택 신호 SSL이 SSL의 트레이스에서의 점선에 의해 도시된 바와 같이 시간 주기 T4의 시작 시에 V4로 감소될 수 있다. 아래의 관계 표현들은 도 13 내지 도 16의 실시예들에 사용된 전압 레벨들의 상대 제한들을 요약한다.

(1) V3＜V2＜V1

(2) 0V＜V4＜V3

(3) 0V＜V6≤V3

따라서, 그들의 게이트에 인가되는 낮은 전압 레벨로 인해 하위 메모리 셀들에 의해 겪게 되는 패스 혼란은 실질적으로는 존재하지 않는다.

도 16에서, WL29는 V3과 V1 사이의 전압차를 증가시키도록, 그리고 도 11의 실시예에 의해 달성될 수 있는 것과 유사한 높은 차동 로컬 부스팅을 제공하도록 시간 주기 T3 동안 V3으로 초기에 설정될 수 있다. 이와 달리, 로컬 부스팅은 시간 주기 T3 동안 WL29를 0V에 유지한 후 시간 주기 T4 동안 WL29를 바로 V1로 구동시킴으로써 최대화될 수 있다. 이것은 점선 400에 의해 도시된다. WL29에 연결된 메모리 셀은 음의 임계 전압을 갖는 소거된 셀임을 주의하라.

앞서 도시된 시퀀스도들은 선택된 및 선택되지 않은 워드라인들에 특정 전압들의 인가를 위한 일반적인 타이밍 관계를 나타내도록 의도된다. 그러나, 선택된 워드라인을 제1 패스 전압(또는 0V)로부터 프로그래밍 전압(V1)으로 구동시키는 것과 바로 인접한 워드라인들의 제어 사이의 상대 타이밍은 아래와 같이 더 정의될 수 있다. 예를 들어, 도 10을 참조하면, 선택된 워드라인 WL29는 V1로 구동될 수 있는 동시에 인접한 워드라인 WL28과 WL30이 V3으로 감소한다. 바꿔 말하면, 선택된 메모리 셀은 V1 프로그래밍 전압이 인가됨에 따라 NAND 메모리 셀의 나머지로부터 분리된다. WL29의 V1로의 전이의 초기 부분 동안, WL29 부스트로 인한 전하 일부 오프는 인접한 메모리 셀들이 전압 V3에 의해 완전히 턴 오프되기 전에 인접한 메모리 셀들을 통해 누설할 것이다.

시간 주기 T4 동안 선택된 메모리 셀의 로컬 부스팅 효율을 최대화하기 위해, 선택된 워드라인은 선택된 메모리 셀이 다른 메모리 셀들로부터 분리된 짧은 시간 후에 V1로 구동될 수 있다. 예를 들어, 도 16의 실시예에서, WL29는 트레이스 402에 도시된 바와 같이, WL28이 0V에 도달한 후까지 V3에 유지할 수 있다. 더욱 구체적으로는, 도 16에 도시된 바와 같이, WL29는 WL28이 0V로 강하하기 시작한 후 지연 시간 td 후에 V1로 구동될 수 있다. 지연 시간 td는 임의의 프리셋 값일 수 있다. WL29가 시간 주기 T3 동안 0V에 유지하는 실시예에 있어서는, WL29는 트레이스 404에 도시된 바와 같은 지연 시간 후에 WL28이 0V에 도달한 후까지 0V에 유지할 수 있다. 당업자는 선택된 워드라인과 다른 워드라인들 사이의 상대 타이밍이 전하 누설을 최소화하거나 로컬 채널 부스팅을 최대화하는 데 필요한 만큼 구성될 수 있음을 이해할 것이다.

앞서 설명한 실시예들에서는, V2는 선택되지 않은 메모리 셀들에서의 프로그램 혼란을 최소화하기 위해, 그리고 1차 부스트된 채널 레벨을 최대화하기 위해 최적화된 값이다. 당업자는 실제의 V2 값이 메모리 셀들의 여러 가지 설계 및 제조 파라미터에 의존하며, 따라서 시뮬레이션이나 모델링(modeling)을 통해 결정될 수 있음을 이해할 것이다.

본 발명의 지금 설명한 실시예들은 표준 계단식(stepped) 프로그래밍 스킴에 사용될 수 있다. 본 발명의 일 실시예에 따르면, 선택된 메모리 셀 프로그램 전압 V1은 선택된 메모리 셀의 게이트에 인가되는 초기 프로그래밍 전압이다. 그 후, V1의 전압 레벨은 미리 정해진 전압 단계들에 의해 반복적으로 증가될 수 있는 한편 다른 워드라인들에 인가되는 분리 전압 및 패스 전압은 동일한 전압 레벨에 유지된다. 이들 전압 레벨을 증량식(incremental) 프로그래밍 단계 동안 고정시킴으로써, 칩 사이즈 및 전력 소비가 종래 기술의 프로그래밍 스킴에 비해 감소될 수 있다.

설명한 실시예들에서, 인접한 하위 워드라인(즉, WL28)에 인가되는 오프 전압은 0V이거나, 메모리 셀에 대해 선택된 설계 및 제조 파라미터에 기초하여 선택되는 임의의 낮은 전압, 및 V6 패스 전압의 인가로 인한 부스트된 채널 전압일 수 있다.

워드라인 및 제어 라인(SSL 및 GSL) 전압들과 인가의 시퀀스는 워드라인 드라이버 회로, 및 디코더와 같은 관련 워드라인 로직 회로에 의해 제어될 수 있다. 당업자는 잘 알려진 복수 전압 레벨 워드라인 드라이버 회로가 설명한 프로그램 금지 시퀀스 실시예들에 사용된 전압 레벨들을 제공하도록 쉽게 변형될 수 있는 것을 이해할 것이다. 디코딩 로직은 임의의 선택된 워드라인에 대해, 바로 인접하는 워드라인들(또는 제어 라인들)이 NAND 스트링으로부터 선택된 메모리 셀을 분리하기 위한 개시된 방법으로 제어되는 것을 보증할 수 있다.

따라서, 전술한 워드라인/제어 라인 제어 스킴은 소거 상태가 유지되는 선택된 메모리 셀들에서의 프로그래밍을 금지하면서, 소거된 상태로부터 선택된 메모리 셀들을 프로그래밍하는 데 유효하다. 종래 기술의 프로그램 금지 스킴에 비해 더 낮은 패스 전압이 사용되므로, 선택되지 않은 메모리 셀들에서의 프로그램 혼란이 최소화된다. 선택된 메모리 셀은 NAND 스트링 내의 다른 메모리 셀들로부터 분리 및 격리될 수 있으므로, 그 채널은 F-N 터널링을 금지하기 위한 레벨로 효율적으로 부스트될 수 있고, 랜덤 페이지 프로그래밍이 실행될 수 있다.

프로그램 금지 스킴의 앞서 설명한 실시예들은 임의의 NAND 스트링 기반의 플래시 메모리에 대해 실현될 수 있다. 당업자는 상기 스킴에 사용되는 특정 전압 레벨들이 특정 프로세스 및 NAND 셀 설계에 고유하다는 것을 이해할 것이다. 도 7b 내지 도 16에 도시된 전압 레벨 전이는 일반적인 이벤트의 시퀀스를 제공하고자 하는 의도한 것이고, 신호들 사이의 특정 타이밍 관계를 제공하고자 의도한 것은 아니다. 당업자는 신호들 사이의 미세한 타이밍 차이가 발명의 범위를 벗어남 없이 발생할 수 있음을 이해할 것이다.

상술한 본 발명의 실시예들은 예로서만 의도된다. 변경, 변형 및 수정이 여기에 첨부된 청구항들에 의해서만 정해지는 발명의 범위로부터 벗어남 없이 당업자에 의해 특정 실시예들에 대해 실현될 수 있다.

Claims

선택된 메모리 셀의 프로그래밍을 금지하기 위해 프로그램 동작 동안에 프로그램 금지 전압으로 프리차지(precharge)되는 소스라인(sourceline)과 비트라인(bitline) 사이에 결합되는 NAND 스트링(string)을 갖는 메모리 어레이로서,
상기 비트라인의 프로그램 금지 전압을 상기 NAND 스트링의 모든 메모리 셀들에 결합하기 위한 전압 레벨로 구동되는 스트링 선택 트랜지스터;
제1 시간 주기에 제1 패스 전압(pass voltage)으로 구동되는 상기 소스라인과 상기 선택된 메모리 셀 사이의 하위 메모리 셀들;
상기 비트라인과 상기 선택된 메모리 셀 사이의 상위 메모리 셀들로서, 상기 상위 메모리 셀 채널들을 1차 부스트된 전압(primary boosted voltage)으로 프리차지하기 위해 상기 제1 시간 주기에 제2 패스 전압으로 구동되는, 상기 상위 메모리 셀들; 및
선택된 메모리 셀로서, 상기 선택된 메모리 셀 채널을 상기 1차 부스트된 전압으로 프리차지하기 위한 상기 제1 시간 주기에서의 제3 패스 전압으로부터, 상기 제1 시간 주기 다음의 제2 시간 주기에 상기 제1 패스 전압보다 더 높은 프로그래밍 전압으로 구동되는 상기 선택된 메모리 셀을 포함하는, 메모리 어레이.
청구항 1에 있어서,
상기 제1 패스 전압, 상기 제2 패스 전압, 및 상기 제3 패스 전압은 동일한, 메모리 어레이.
청구항 1에 있어서,
상기 제3 패스 전압은 상기 제1 패스 전압보다 더 낮은, 메모리 어레이.
청구항 1에 있어서,
상기 상위 메모리 셀들은, 상기 제2 시간 주기 동안에 전기적으로 턴오프되는 상기 선택된 메모리 셀 인근의 상위 메모리 셀을 포함하는, 메모리 어레이.
청구항 4에 있어서,
상기 상위 메모리 셀은, 상기 제2 시간 주기에 상기 제2 패스 전압보다 더 낮고 0V 보다 더 높은 디커플링 전압(decoupling voltage)으로 구동되는, 메모리 어레이.
청구항 1에 있어서,
상기 하위 메모리 셀들은, 상기 제2 시간 주기 동안에 전기적으로 턴오프되는 상기 선택된 메모리 셀 인근의 하위 메모리 셀을 포함하는, 메모리 어레이.
청구항 6에 있어서,
상기 하위 메모리 셀은, 상기 제2 시간 주기에 상기 제2 패스 전압보다 더 낮고 0V 보다 더 높은 디커플링 전압으로 구동되는, 메모리 어레이.
청구항 1에 있어서,
상기 스트링 선택 트랜지스터는, 상기 제2 시간 주기로 연장하는 기간(duration)동안 상기 제1 시간 주기 전에 상기 프로그램 금지 전압으로 구동되는, 메모리 어레이.
청구항 1에 있어서,
상기 스트링 선택 트랜지스터는 상기 제1 시간 주기 전에 상기 프로그램 금지 전압으로 구동되는, 메모리 어레이.
청구항 9에 있어서,
상기 스트링 선택 트랜지스터는 상기 제2 시간 주기로 연장하는 기간동안 상기 제1 시간 주기에 누설 최소화 전압으로 구동되는, 메모리 어레이.
청구항 6에 있어서,
상기 제1 패스 전압은 상기 제2 패스 전압보다 더 낮고 프로그램된 메모리 셀에 대응하는 역치 전압보다 더 높은, 메모리 어레이.
청구항 11에 있어서,
상기 선택된 메모리 셀 인근의 상기 하위 메모리 셀은 상기 제2 시간 주기에 0V로 구동되는, 메모리 어레이.
청구항 1에 있어서,
상기 제1 패스 전압은 상기 제2 패스 전압보다 더 높은, 메모리 어레이.
청구항 13에 있어서,
상기 상위 메모리 셀들은 상기 선택된 메모리 셀 인근의 제1 상위 메모리 셀 및 상기 제1 상위 메모리 셀 인근의 제2 상위 메모리 셀을 포함하고, 상기 제1 상위 메모리 셀은, 상기 제2 상위 메모리 셀이 상기 제2 패스 전압보다 더 높은 제4 패스 전압으로 구동되는 경우에, 상기 제2 시간 주기 동안에 전기적으로 턴오프되는, 메모리 어레이.
청구항 14에 있어서,
상기 하위 메모리 셀들은 상기 선택된 메모리 셀 인근의 제1 하위 메모리 셀 및 상기 제1 하위 메모리 셀 인근의 제2 하위 메모리 셀을 포함하고, 상기 제1 하위 메모리 셀은 상기 제2 시간 주기 동안에 전기적으로 턴오프되는, 메모리 어레이.
청구항 15에 있어서,
상기 제1 하위 메모리 셀은 0V로 구동되는, 메모리 어레이.
청구항 16에 있어서,
상기 선택된 메모리 셀은, 상기 제1 하위 메모리 셀이 0V 쪽으로 구동된 후에, 미리 정해진 지연(delay) 후에 프로그래밍 전압으로 구동되는, 메모리 어레이.