TWI486955B - 快閃記憶體裝置與其程式化方法 - Google Patents

Description

快閃記憶體裝置與其程式化方法

本發明是有關於一種快閃記憶體裝置與其程式化方法，且特別是有關於一種NAND式快閃記憶體裝置與其程式化方法。

圖1是典型的NAND式快閃記憶體裝置的方塊圖。請參照圖1，NAND式快閃記憶體裝置100包括記憶胞陣列110、列解碼器(row decoder)120、以及頁面緩衝器(page buffer)131~133。其中，記憶胞陣列110包括多個記憶胞串列，且每一記憶胞串列包括相互串聯的選擇電晶體、多個記憶胞以及接地電晶體。例如，記憶胞串列140包括相互串聯的選擇電晶體SW11、多個記憶胞151、161~163以及接地電晶體SW12。

此外，列解碼器120透過串選擇線SSL1、字元線WL11~WL14、以及接地選擇線GSL1電性連接至記憶胞陣列110，而頁面緩衝器131~133則是透過位元線BL11~BL16電性連接至記憶胞陣列110。在程式化的操作上，列解碼器120會依據位址資料選擇一條字元線。此外，每一頁面緩衝器電性連接兩條位元線，並交替地提供接地電壓Vs1與電源電壓Vc1給所連接的兩條位元線。再者，當字元線WL12被選取時，列解碼器120將提供程式電壓Vp1給所選取的字元線WL12，並提供傳遞電壓Vt1給未選取的字元線WL11、WL13~WL14。如此一來，如圖1所示，在程式化的前半週期內，頁面緩 衝器131~133將提供接地電壓Vs1給奇數條位元線BL11、BL13、BL15，並提供電源電壓Vc1給偶數條位元線BL12、BL14、BL16。藉此，連接至字元線WL12中的奇數個記憶胞151、153、155將進行程式化。為了避免位在同一字元線WL12上的記憶胞152、154、156受到影響，可藉由提高各個記憶胞串列的通道電壓來避免記憶胞152、154、156之臨界電壓的變動，也就是所謂的程式擾動(program disturbance)。

一般來說，現有記憶胞的操作方法都是藉由提高列解碼器120所提供的傳遞電壓Vt1，來提高各個記憶胞串列的通道電壓，進而降低程式擾動。然而，倘若列解碼器120所提供的傳遞電壓Vt1過高的話，分別與記憶胞151、153、155位在同一位元線上的記憶胞161~163、171~173、181~183的臨界電壓將受到影響，也就是所謂的傳遞擾動(pass disturbance)。換言之，現有記憶胞的操作方法雖然利用傳遞電壓的提升解決了程式擾動，但卻也增加了傳遞擾動。因此，如何在兼顧傳遞擾動的情況下降低程式擾動，已是記憶胞在操作上所面臨的一大課題。

本發明提供一種快閃記憶體裝置，透過頁面緩衝器將致能期間劃分成3個以上的子期間，並在不同的子期間內驅動不同的位元線。藉此，將可在不提高傳遞電壓的情況下，降低記憶胞的程式擾動。

本發明提供一種快閃記憶體裝置的程式化方法，將致能 期間劃分成N個子期間，並在不同的子期間內驅動不同的位元線。藉此，將可藉由記憶胞之等效總電容的降低，來提高通道電壓。

本發明提供一種快閃記憶體裝置，將每一頁面緩衝器分別電性連接3條以上的位元線，且每一頁面緩衝器在致能期間逐一驅動各自所連接的位元線。藉此，將可在不提高傳遞電壓的情況下，降低記憶胞的程式擾動。

本發明提供一種快閃記憶體裝置的程式化方法，將每一頁面緩衝器分別電性連接3條以上的位元線，並利用頁面緩衝器逐一驅動各自所連接的位元線。藉此，將可藉由記憶胞之等效總電容的降低，來提高通道電壓。

本發明提出一種快閃記憶體裝置，包括記憶體陣列、列解碼器、以及M個頁面緩衝器，M為正整數。其中，記憶體陣列包括多個記憶胞，並電性連接多條字元線與多條位元線。列解碼器在一致能期間驅動這些字元線中的一特定字元線。所述M個頁面緩衝器將致能期間劃分成N個子期間，N為大於2的整數。此外，所述M個頁面緩衝器在第i個子期間驅動第i、i+N、i+2N、...、i+(M-1)*N條位元線，以對電性連接至特定字元線的記憶胞進行程式化，i為整數且1≦i≦N。

在本發明之一實施例中，上述之記憶體陣列更電性連接串選擇線與接地選擇線，且上述之列解碼器在致能期間分別提供一電源電壓與一接地電壓至串選擇線與接地選擇線，並提供一程式電壓至特定字元線，並提供一傳遞 電壓至其餘的字元線。在本發明之一實施例中，上述之M個頁面緩衝器在第i個子期間分別提供一接地電壓至第i、i+N、i+2N、...、i+(M-1)*N條位元線，並分別提供一電源電壓至其餘的位元線。

本發明提出一種快閃記憶體裝置的程式化方法，其中所述快閃記憶體裝置包括電性連接至多條字元線與多條位元線的記憶體陣列，且記憶體陣列包括多個記憶胞，所示快閃記憶體裝置的程式化方法包括下列步驟：在一致能期間驅動這些字元線中的一特定字元線；透過M個頁面緩衝器將致能期間劃分成N個子期間，其中M為正整數，N為大於2的整數；以及，在第i個子期間驅動第i、i+N、i+2N、...、i+(M-1)*N條位元線，以對連接至特定字元線的記憶胞進行程式化，其中i為整數且1≦i≦N。

本發明提出一種快閃記憶體裝置，包括記憶體陣列、列解碼器、以及M個頁面緩衝器，M為正整數。其中，記憶體陣列包括多個記憶胞，並電性連接多條字元線與多條位元線。列解碼器在一致能期間驅動這些字元線中的一特定字元線。每一頁面緩衝器分別電性連接這些位元線中的N條位元線，N為大於2的整數。其中，第j個頁面緩衝器在致能期間驅動第N*(j-1)+1條位元線至第N*j條位元線，以逐一程式化電性連接至特定字元線的該些記憶胞，j為整數且1≦j≦M。

本發明提出一種快閃記憶體裝置的程式化方法，其中所 述快閃記憶體裝置包括電性連接至多條字元線與多條位元線的記憶體陣列，且記憶體陣列包括多個記憶胞。所示快閃記憶體裝置的程式化方法包括下列步驟：在一致能期間驅動這些字元線中的一特定字元線；透過這些位元線電性連接M個頁面緩衝器，且每一頁面緩衝器分別電性連接這些位元線中的N條位元線，其中M為正整數，N為大於2的整數；以及，在致能期間，第j個頁面緩衝器驅動第N*(j-1)+1條位元線至第N*j條位元線，以逐一程式化電性連接至特定字元線的記憶胞，j為整數且1≦j≦M。

基於上述，本發明是將每一頁面緩衝器各自電性連接3條以上的位元線，且每一頁面緩衝器會在致能期間內逐一驅動各自所電性連接的位元線。此外，從另一觀點來看，本發明是將致能期間劃分成N個子期間，並在不同的子期間內驅動不同的位元線。如此一來，記憶胞串列的等效總電容將可被降低，進而提升各個記憶胞串列的通道電壓。此外，本發明在提升通道電壓的過程中，並未提高傳遞電壓的位準，因此不會導致傳遞擾動的增加。換言之，本發明可在兼顧傳遞擾動的情況下，降低記憶胞的程式擾動。

為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖2為依據本發明之一實施例之快閃記憶體裝置的示意圖。參照圖2，快閃記憶體裝置200包括記憶胞陣列210、列解碼器220、以及多個頁面緩衝器。其中，圖2實施例是以3 個頁面緩衝器231~233為例(M=3)來進行說，但其並非用以限制本發明。

在本實施例中，記憶胞陣列210為一NAND式記憶胞陣列，因此記憶胞陣列210包括多個記憶胞串列，且每一記憶胞串列包括相互串聯的選擇電晶體、多個記憶胞以及接地電晶體。舉例來說，記憶胞串列240包括相互串聯的選擇電晶體SW41、多個記憶胞251、281~283以及接地電晶體SW42。此外，記憶胞陣列210電性連接串選擇線SSL4、字元線WL41~WL44、接地選擇線GSL4、以及位元線BL1~BL9。

列解碼器220透過串選擇線SSL4電性連接至記憶胞陣列210中的每一選擇電晶體，例如：選擇電晶體SW41。此外，列解碼器220透過接地選擇線GSL4電性連接至記憶胞陣列210中的每一接地電晶體，例如：接地電晶體SW42。再者，列解碼器220透過字元線WL41~WL44電性連接至記憶胞陣列210中的記憶胞，例如：記憶胞251、281~283。在程式化的操作上，列解碼器220會依據位址資料選擇一條字元線，並在一致能期間內驅動所選取的字元線。

頁面緩衝器231~233各自電性連接至N條位元線，其中N為大於2之整數。舉例來說，倘若N等於3的話，第1個頁面緩衝器231電性連接第1條至第3條位元線BL1~BL3，第2個頁面緩衝器232電性連接第4條至第6條位元線BL4~BL6，且第3個頁面緩衝器233電性連接第7條至第9條位元線。也就是說，第j個頁面緩衝器電性連接第(j-1)*N+1條至第j*N條位元線，j為整數且1≦j≦M。在一致能期間內，每一頁面緩衝器231~233會逐一驅動各自所連接的N條位元線，以對電 性連接至某一字元線上的記憶胞進行程式化。

為了致使本領域具有通常知識者能更了解本實施例，圖3為依據本發明之一實施例之快閃記憶體裝置的程式化方法，以下請同時參照圖2與圖3來看快閃記憶體裝置200的細部操作。

在程式化記憶胞陣列210的過程中，如步驟S310所示，列解碼器220會在一致能期間內驅動字元線中的一特定字元線。舉例來說，倘若列解碼器220是將字元線WL42視為特定字元線，則驅動特定字元線WL42的詳細步驟如下所示。在此，如步驟S311所示，列解碼器220會提供一電源電壓Vc4至串選擇線SSL4，以導通(turn on)記憶胞陣列210中的每一選擇電晶體。此外，如步驟S312所示，列解碼器220會提供一接地電壓Vs4至接地選擇線GSL4，以斷開(turn off)記憶胞陣列210中的每一接地電晶體。如此一來，每一記憶胞串列的一端將電性連接到相應的頁面緩衝器，且每一記憶胞串列的另一端將浮接(floating)。

此外，如步驟S314與步驟S315所示，列解碼器220會提供一程式電壓Vp4至特定字元線WL42，並提供一傳遞電壓Vt4至其餘的字元線WL41、WL43~WL44。藉此，電性連接至特定字元線WL42的記憶胞251~253、261~263、271~273將可以參照頁面緩衝器231~233所傳送的訊號進行程式化。另一方面，如步驟S320所示，頁面緩衝器231~233會將致能期間劃分成N個子期間。舉例來說，倘若頁面緩衝器231~233各自連接3條位元線(N=3)，則頁面緩衝器231~233會將致能期間劃分成3個子期間。

此外，如步驟S330所示，在第i個子期間，頁面緩衝器231~233會驅動第i、i+N、i+2N、...、i+(M-1)*N條位元線，以對電性連接特定字元線WL42的記憶胞進行程式化，其中i為整數且1≦i≦N。舉例來說，倘若3個頁面緩衝器231~233將致能期間劃分成3個子期間，也就M=3且N=3的情況下，步驟S330的細部流程如下所示。

如圖2所示，在第1個子期間內，頁面緩衝器231~233將分別提供一接地電壓Vs4給第1、4、7條位元線BL1、BL4、BL7，並分別提供一電源電壓Vc4至其餘的位元線BL2~BL3、BL5~BL6、BL8~BL9。藉此，記憶胞251~253將可進行程式化。接著，在第2個子期間內，頁面緩衝器231~233將分別提供一接地電壓Vs4給第2、5、8條位元線BL2、BL5、BL8，並分別提供一電源電壓Vc4至其餘的位元線BL1、BL3~BL4、BL6~BL7、BL9。藉此，記憶胞261~263將可進行程式化。

最後，在第3個子期間內，頁面緩衝器231~233將分別提供一接地電壓Vs4給第3、6、9條位元線BL3、BL6、BL9，並分別提供一電源電壓Vc4至其餘的位元線BL1~BL2、BL4~BL5、BL7~BL8。藉此，記憶胞271~273將可進行程式化。換言之，如步驟S331與步驟S332所示，在第i個子期間內，頁面緩衝器231~233會分別提供一接地電壓Vs4至第i、i+N、i+2N、...、i+(M-1)*N條位元線，並分別提供一電源電壓Vc4至其餘的位元線。

如此一來，在程式化記憶胞的過程中，就偏壓在電源電壓Vc4的某一位元線而言，與其左右相鄰的兩位元線中最多只有一條位元線被偏壓在接地電壓Vs4下。例如，在第1個子期間 內，對偏壓在電源電壓Vc4的位元線BL5而言，僅其左側的位元線BL4被偏壓在接地電壓Vs4下。此外，在第1個子期間內，對偏壓在電源電壓Vc4的位元線BL6而言，僅其右側的位元線BL7被偏壓在接地電壓Vs4下。藉此，各個記憶胞串列的通道電壓將可以提升，進而降低記憶胞的傳遞擾動。

主要的原因在於，如圖4所繪示之記憶胞的佈局剖面圖所示，其中圖4繪示出記憶胞281、251、282的佈局剖面圖，且圖4分別標示出基底410、源/汲極參雜層420、浮置閘極層430以及控制閘極層440。如圖4所示，記憶胞281、251、282的控制閘分別被偏壓在傳遞電壓Vt4、程式電壓Vp4以及傳遞電壓Vt4下，且記憶胞281、251、282各自形成一反轉層450。此外，因佈局結構所導致的寄生電容包括：控制閘與浮置閘之間的寄生電容Cono、浮置閘與反轉層之間的寄生電容Ctun、反轉層與基底之間的寄生電容Cdep、以及接面電容Cj。據此，記憶胞串列240的通道電壓Vch將如式(1)所示： 其中，n為記憶胞串列240所串接之記憶胞的個數，Vchi為記憶胞串列240切換至浮接狀態時通道電壓Vch的初始位準，且Vth為記憶胞的臨界電壓。如式(1)所示，通道電壓Vch反比於等效總電容Ctotal。換言之，可藉由降低等效總電容Ctotal，來提升通道電壓Vch。

此外，圖5為依據本發明之一實施例之記憶胞的另一佈局剖面圖，其中圖5繪示出記憶胞251與261的佈局剖面圖，且圖5分別標示出控制閘極層510、浮置閘極層520、絕緣層530、以及擴散位元線540與550。如圖5所示，兩擴散位元線540與550之間將可形成一寄生的擴散電容Cdef，且擴散電容Cdef為等效總電容Ctotal的一部份。此外，在積體電路的佈局上，兩擴散位元線540與550分別電性連接至位元線BL1與BL2。換言之，位元線BL1與BL2的電壓位準將可決定擴散電容Cdef的形成與否，進而影響等效總電容Ctotal的大小。

舉例來說，圖6A與圖6B分別為依據本發明之一實施例之擴散位元線與擴散字元線的佈局示意圖，其中圖6A與圖6B分別繪示出擴散位元線540與550以及擴散字元線610~630。其中，如圖6A所示，當位元線BL1與BL2分別壓降在接地電壓Vs4與電源電壓Vc4時，兩擴散位元線540與550也將分別壓將在電源電壓Vc4與接地電壓Vs4。此時，位元線BL1與BL2之間的電壓差將導致兩擴散位元線540與550之間形成擴散電容，進而提高等效總電容Ctotal。相對地，如圖6B所示，當位元線BL1與BL2都壓降在電源電壓Vc4時，兩擴散位元線540與550也都偏壓在電源電壓Vc4下。此時，由於位元線BL1與BL2之間的電壓差為零，因此兩擴散位元線540與550之間將無法形成擴散電容，進而降低等效總電容Ctotal。

換言之，在程式化記憶胞的過程中，就偏壓在電源電壓Vc4的某一位元線而言，倘若其左右相鄰的兩位元線皆偏壓在接地電壓Vs4下，則此位元線與其左右相鄰之兩位元線皆會各自形成一電壓差，進而導致等效總電容Ctotal的提升。然而， 在本實施例中，對偏壓在電源電壓Vc4的某一位元線而言，其左右相鄰的兩位元線中最多只有一條位元線會被偏壓在接地電壓Vs4下，因此可以降低等效總電容Ctotal，進而提升通道電壓Vch。且知，本實施例在提升通道電壓Vch的過程中，並未提高傳遞電壓Vt4的位準，因此不會導致傳遞擾動的增加。換言之，本實施例可在兼顧傳遞擾動的情況下，降低記憶胞的程式擾動。

值得一提的是，在上述實施例中，每一頁面緩衝器231~233皆是在致能期間中逐一驅動各自所電性連接N條位元線。如此一來，若將致能期間劃分成N個子期間來看，在第i個子期間內，第i、i+N、i+2N、...、i+(M-1)*N條位元線會被頁面緩衝器231~233所驅動。換言之，從另一觀點來看，圖7為依據本發明之另一實施例之快閃記憶體裝置的程式化方法。

請同時參照圖2與圖7來看，在程式化記憶胞陣列210的過程中，如步驟S710所示，列解碼器220會在一致能期間內驅動字元線中的一特定字元線。其中，步驟S710的詳細步驟與圖3實施例所述的步驟S310相同或是相似，故在此不予贅述。此外，如步驟S720所示，透過位元線BL1~BL9電性連接M個頁面緩衝器231~233，其中頁面緩衝器231~233各自電性連接至N條位元線，且M為整數，N為大於2的整數。換言之，第j個頁面緩衝器電性連接第(j-1)*N+1條至第j*N條位元線，j為整數且1≦j≦M。

此外，如步驟S730所示，在致能期間，第j個頁面緩衝器會依序驅動第N*(j-1)+1條位元線至第N*j條位元線，以逐 一程式化電性連接特定字元線的記憶胞，j為整數且1≦j≦M。舉例來說，倘若M=3且N=3，則在致能期間內，頁面緩衝器231會逐一提供接地電壓Vs4給位元線BL1~BL3。此外，當頁面緩衝器231提供接地電壓Vs4位元線BL1時，頁面緩衝器231會將位元線BL2與BL3偏壓在電源電壓Vc4下。相似地，當頁面緩衝器231提供接地電壓Vs4位元線BL2時，頁面緩衝器231會將位元線BL1與BL3偏壓在電源電壓Vc4下。

另一方面，對頁面緩衝器232而言，在致能期間內，其也會逐一提供接地電壓Vs4給位元線BL4~BL6。此外，當頁面緩衝器232提供接地電壓Vs4位元線BL4時，頁面緩衝器232會將位元線BL5與BL6偏壓在電源電壓Vc4下。以此類推，頁面緩衝器233的操作。換言之，如步驟S731與步驟S732所示，在致能期間，第j個頁面緩衝器會依序提供一接地電壓Vs4至第N*(j-1)+1條位元線至第N*j條位元線，且第N*(j-1)+1條位元線至第N*j條位元線中未接收到接地電壓Vs4的位元線將偏壓在電源電壓Vc4下。至於本實施例的細部流程已包含在上述各實施例中，故在此不予贅述。

綜上所述，本發明是將每一頁面緩衝器各自電性連接3條以上的位元線，且每一頁面緩衝器會在致能期間內逐一驅動各自所電性連接的位元線。藉此，記憶胞串列的等效總電容將可被降低，進而提升各個記憶胞串列的通道電壓。此外，本發明在提升通道電壓的過程中，並未提高傳遞電壓的位準，因此不會導致傳遞擾動的增加。換言之，本發明可在兼顧傳遞擾動的情況下，降低記憶胞的程式擾動。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100、200‧‧‧快閃記憶體裝置

110、210‧‧‧記憶胞陣列

120、220‧‧‧列解碼器

131~133、231~233‧‧‧頁面緩衝器

140、240‧‧‧記憶胞串列

SW11、SW41‧‧‧選擇電晶體

SW12、SW42‧‧‧接地電晶體

151~156、161~163、171~173、181~183、251~253、261~263、271~273、281~283‧‧‧記憶胞

SSL1、SSL4‧‧‧串選擇線

WL11~WL14、WL41~WL44‧‧‧字元線

GSL1、GSL4‧‧‧接地選擇線

BL11~BL16、BL1~BL9‧‧‧位元線

Vc1、Vc4‧‧‧電源電壓

Vs1、Vs4‧‧‧接地電壓

Vp1、Vp4‧‧‧程式電壓

Vt1、Vt4‧‧‧傳遞電壓

S310~S330、S311~S314、S331、S332‧‧‧用以說明圖3之程式化方法的各步驟流程

410‧‧‧基底

420‧‧‧源/汲極參雜層

430、520‧‧‧浮置閘極層

440、510‧‧‧控制閘極層

450‧‧‧反轉層

Cono、Ctun、Cdep‧‧‧寄生電容

Cj‧‧‧接面電容

530‧‧‧絕緣層

540、550‧‧‧擴散位元線

Cdef‧‧‧擴散電容

610~630‧‧‧擴散字元線

S710~S730、S731、S732‧‧‧用以說明圖7之程式化方法的各步驟流程

圖1是典型的NAND式快閃記憶體裝置的方塊圖。

圖2為依據本發明之一實施例之快閃記憶體裝置的示意圖。

圖3為依據本發明之一實施例之快閃記憶體裝置的程式化方法。

圖4為依據本發明之一實施例之記憶胞的佈局剖面圖。

圖5為依據本發明之一實施例之記憶胞的另一佈局剖面圖。

圖6A與圖6B分別為依據本發明之一實施例之擴散位元線與擴散字元線的佈局示意圖。

圖7為依據本發明之另一實施例之快閃記憶體裝置的程式化方法。

200‧‧‧快閃記憶體裝置

210‧‧‧記憶胞陣列

220‧‧‧列解碼器

231~233‧‧‧頁面緩衝器

240‧‧‧記憶胞串列

SW41‧‧‧選擇電晶體

SW42‧‧‧接地電晶體

251~253、261~263、271~273、281~283‧‧‧記憶胞

SSL4‧‧‧串選擇線

WL41~WL44‧‧‧字元線

GSL4‧‧‧接地選擇線

BL1~BL9‧‧‧位元線

Vc4‧‧‧電源電壓

Vs4‧‧‧接地電壓

Vp4‧‧‧程式電壓

Vt4‧‧‧傳遞電壓

Claims (8)

1. 一種快閃記憶體裝置，包括：一記憶體陣列，包括多個記憶胞，並電性連接多條字元線與多條位元線；一列解碼器，在一致能期間驅動該些字元線中的一特定字元線；一第一頁面緩衝器，在該致能期間依序驅動第1條位元線至第N條位元線，N為大於2的正整數；以及一第二頁面緩衝器，在該致能期間依序驅動第(N+1)條位元線至第2*N條位元線，其中，當第i條位元線不被驅動時，第(i-1)條位元線與第(i+1)條位元線之其一也不被驅動，i為整數且1<i<2*N。
2. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該記憶體陣列更電性連接一串選擇線與一接地選擇線，且該列解碼器在該致能期間分別提供一電源電壓與一接地電壓至該串選擇線與該接地選擇線，並提供一程式電壓至該特定字元線，並提供一傳遞電壓至其餘的該些字元線。
3. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該第一頁面緩衝器在該致能期間依序提供一接地電壓至第1條位元線至第N條位元線，以依序驅動第1條位元線至第N條位元線，該第二頁面緩衝器在該致能期間依序提供該接地電壓至第(N+1)條位元線至第2*N條位元線，以依序驅動第(N+1)條位元線至第2*N條位元線，且當第i條位元線不被驅動時，第i條位元線偏壓在一電源電壓，且第(i-1)條位元線與第(i+1)條位元線之其一偏壓在該電源電壓。
4. 如申請專利範圍第1項所述之快閃記憶體裝置，其中該記憶體陣列為NAND式記憶體陣列。
5. 一種快閃記憶體裝置的程式化方法，其中該快閃記憶體裝置包括電性連接至多條字元線與多條位元線的一記憶體陣列，且該記憶體陣列包括多個記憶胞，該快閃記憶體裝置的程式化方法包括：在一致能期間驅動該些字元線中的一特定字元線；透過一第一頁面緩衝器在該致能期間依序驅動第1條位元線至第N條位元線，N為大於2的正整數；以及透過一第二頁面緩衝器在該致能期間依序驅動第(N+1)條位元線至第2*N條位元線，其中，當第i條位元線不被驅動時，第(i-1)條位元線與第(i+1)條位元線之其一也不被驅動，i為整數且1<i<2*N。
6. 如申請專利範圍第5項所述之快閃記憶體裝置的程式化方法，其中該記憶體陣列更電性連接一串選擇線與一接地選擇線，且在該致能期間驅動該些字元線中的該特定字元線的步驟包括：提供一電源電壓至該串選擇線；提供一接地電壓至該接地選擇線；提供一程式電壓至該特定字元線；以及提供一傳遞電壓至其餘的該些字元線。
7. 如申請專利範圍第5項所述之快閃記憶體裝置的程式化方法，其中該第一頁面緩衝器在該致能期間依序提供一接地電壓至第1條位元線至第N條位元線，以依序驅動第1條位元線至第N條位元線，該第二頁面緩衝器在該致能期間依序 提供該接地電壓至第(N+1)條位元線至第2*N條位元線，以依序驅動第(N+1)條位元線至第2*N條位元線，且當第i條位元線不被驅動時，第i條位元線偏壓在一電源電壓，且第(i-1)條位元線與第(i+1)條位元線之其一偏壓在該電源電壓。
8. 如申請專利範圍第5項所述之快閃記憶體裝置的程式化方法，其中該記憶體陣列為NAND式記憶體陣列。