TWI502593B - 具有分享支持電路之記憶體裝置及系統以及操作該記憶體裝置及系統之方法 - Google Patents

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TWI502593B
TWI502593B TW103114070A TW103114070A TWI502593B TW I502593 B TWI502593 B TW I502593B TW 103114070 A TW103114070 A TW 103114070A TW 103114070 A TW103114070 A TW 103114070A TW I502593 B TWI502593 B TW I502593B
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Toru Tanzawa
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Description

具有分享支持電路之記憶體裝置及系統以及操作該記憶體裝置及系統之方法
本實施例大體上係關於記憶體且一特定實施例係關於在一記憶體中分享支持電路。
快閃記憶體裝置已發展為用於廣泛電子應用之非揮發性記憶體之一普遍來源。快閃記憶體之一般用途包含個人電腦、個人數位助理(PDA)、數位相機、數位媒體播放器、數位記錄器、遊戲、電氣設備、車輛、無線裝置、行動電話及可移除記憶體模組。快閃記憶體裝置通常使用容許高記憶體密度、高可靠性及低功率消耗之單電晶體記憶體胞。透過對電荷儲存結構(諸如浮動閘極)、捕獲層或其他實體現象之程式化之記憶體胞之臨限電壓之變化判定各記憶體胞之資料狀態。
一記憶體裝置之記憶體胞通常配置成一記憶體陣列，該記憶體陣列具有可組織為記憶體胞之串列串之複數個群組(例如，區塊)。支持電路可用於在一記憶體胞串之群組中選擇數個記憶體胞串之一個別串以程式化、讀取或抹除選定串之一(若干)記憶體胞。
圖1繪示用於選擇及取消選擇各自選定及取消選定之記憶體區塊100、101中之記憶體胞之個別串列串之典型先前技術支持電路150、151。由於若干記憶體區塊可分享相同的存取線(例如，字線)及資料線(例如，位元線)，所以應僅選擇針對一特定操作(例如，程式化、讀 取、抹除)而被存取之記憶體區塊。
圖1展示一記憶體區塊100(其經選擇用於一特定記憶體操作(例如，程式化、讀取、抹除))及一記憶體區塊101(其經取消選擇使得其記憶體胞不受字線WL0至WL32、位元線110及/或源極111上之信號影響)。各記憶體區塊100、101展示為具有兩個典型記憶體胞之串列串120至123，其等表示(例如)各區塊中之複數個串列串(例如，0至15)。各串列串120至123可耦合至一各自汲極選擇裝置125至128(其等可用於回應於一局域汲極選擇閘極控制信號SGD0至SGD15而選擇性地將各自串列串耦合至一位元線110)及一各自源極選擇裝置130至133(其等可用於回應於一局域源極選擇閘極控制信號SGS而將各自串列串耦合至源極111)。
為了清楚起見，所展示之支持電路150、151表示用於選擇性地將一單個全域字線GWL0耦合至一局域字線WL0且將一單個全域汲極選擇閘極GSGD0耦合至一局域汲極選擇閘極SGD0之典型電路。對於選定區塊100，一字線選擇電晶體103及一汲極選擇閘極選擇電晶體105係展示為由一高信號BLKSEL(n)啟用。一汲極選擇閘極取消選擇電晶體106係展示為由一低信號BLKSELb(n)停用。類似地，對於取消選定區塊101，一字線選擇電晶體107及一汲極選擇閘極選擇電晶體108係展示為由一低信號BLKSEL(n)停用，而一汲極選擇閘極取消選擇電晶體109係展示為由一高信號BLKSELb(n)啟用。
自圖1可見，各字線可分別由一選擇/取消選擇電晶體103、107選擇且各汲極選擇閘極可分別由兩個選擇/取消選擇電晶體105、108及106、109選擇。雖然未展示，但源極選擇閘極亦可各使用兩個選擇/取消選擇電晶體。由於一典型記憶體裝置可具有成百上千個字線及選擇閘極，所以可瞭解記憶體裝置之支持電路可使用一相當數量的積體電路晶粒實際面積，其較佳可由額外記憶體胞用於實現更大的記憶體 密度。
100‧‧‧記憶體區塊/選定區塊
101‧‧‧記憶體區塊/取消選定區塊
103‧‧‧字線選擇電晶體
105‧‧‧汲極選擇閘極選擇電晶體
106‧‧‧汲極選擇閘極取消選擇電晶體
107‧‧‧字線選擇電晶體
108‧‧‧汲極選擇閘極選擇電晶體
109‧‧‧汲極選擇閘極取消選擇電晶體
110‧‧‧位元線
111‧‧‧源極
120‧‧‧記憶體胞之串列串
121‧‧‧記憶體胞之串列串
122‧‧‧記憶體胞之串列串
123‧‧‧記憶體胞之串列串
125‧‧‧汲極選擇裝置
126‧‧‧汲極選擇裝置
127‧‧‧汲極選擇裝置
128‧‧‧汲極選擇裝置
130‧‧‧源極選擇裝置
131‧‧‧源極選擇裝置
132‧‧‧源極選擇裝置
133‧‧‧源極選擇裝置
150‧‧‧支持電路
151‧‧‧支持電路
201‧‧‧NAND架構記憶體陣列
204‧‧‧串列串/串
205‧‧‧串列串/串
206‧‧‧源極
212‧‧‧汲極選擇裝置/上汲極選擇裝置
213‧‧‧汲極選擇裝置/下汲極選擇裝置
214‧‧‧汲極選擇裝置/上汲極選擇裝置
215‧‧‧汲極選擇裝置/下汲極選擇裝置
216‧‧‧源極選擇裝置
217‧‧‧源極選擇裝置
220‧‧‧資料線/個別位元線
230‧‧‧源極選擇閘極控制信號SGS
301‧‧‧上導體材料/導體材料/上材料
302‧‧‧下導體材料/導體材料/下材料
310‧‧‧指狀物
311‧‧‧指狀物
312‧‧‧指狀物
313‧‧‧指狀物
314‧‧‧指狀物
315‧‧‧指狀物
316‧‧‧指狀物
317‧‧‧指狀物
330‧‧‧位元線
331‧‧‧導體
340‧‧‧第一串
341‧‧‧第二串
400‧‧‧位元線
401‧‧‧源極
410‧‧‧分享支持電路
420‧‧‧選擇電晶體
421‧‧‧取消選擇電晶體
422‧‧‧選擇電晶體
423‧‧‧取消選擇電晶體
424‧‧‧選擇電晶體
425‧‧‧取消選擇電晶體
426‧‧‧選擇電晶體
427‧‧‧取消選擇電晶體
428‧‧‧選擇電晶體
429‧‧‧取消選擇電晶體
430‧‧‧選擇電晶體
431‧‧‧取消選擇電晶體
450‧‧‧記憶體區塊
460‧‧‧串
461‧‧‧串
462‧‧‧串
463‧‧‧串
464‧‧‧串
465‧‧‧串
469‧‧‧上汲極選擇裝置
470‧‧‧上汲極選擇裝置
471‧‧‧下汲極選擇裝置
472‧‧‧下汲極選擇裝置
501‧‧‧程式化及讀取電壓產生器
502‧‧‧字線及SGS/SGD選擇器電路
503‧‧‧記憶體陣列
601‧‧‧電荷泵(CP)
602‧‧‧源極隨耦器電晶體/電晶體
603‧‧‧電晶體
604‧‧‧電晶體
605‧‧‧運算放大器/比较器
606‧‧‧電晶體
607‧‧‧電晶體
608‧‧‧電阻器(R3)
609‧‧‧電阻器(R2)
610‧‧‧電阻器(R1)
620‧‧‧切換電路
621‧‧‧支持電路選擇電晶體
622‧‧‧支持電路選擇電晶體
623‧‧‧支持電路選擇電晶體
700‧‧‧記憶體裝置
710‧‧‧外部控制器
720‧‧‧系統
730‧‧‧記憶體陣列
740‧‧‧位址緩衝器電路
744‧‧‧列解碼器
746‧‧‧行解碼器
750‧‧‧感測電路/頁緩衝器
755‧‧‧寫入電路
760‧‧‧I/O電路
762‧‧‧資料連接
770‧‧‧控制電路
772‧‧‧控制介面
773‧‧‧列緩衝器
780‧‧‧選擇器電路
BL‧‧‧位元線
BLKSEL(N)‧‧‧信號
BLKSELB(N)‧‧‧信號
CTRL1‧‧‧控制信號
CTRL2‧‧‧控制信號
GSGD0‧‧‧全域汲極選擇閘極
GSGDL0‧‧‧全域汲極選擇閘極控制信號
GSGDL0_DESEL‧‧‧全域汲極取消選擇閘極控制信號
GSGDL1‧‧‧全域汲極選擇閘極控制信號
GSGDL1_DESEL‧‧‧全域汲極取消選擇閘極控制信號
GSGDU0‧‧‧全域汲極選擇閘極控制信號
GSGDU0_DESEL‧‧‧全域汲極取消選擇閘極控制信號
GSGDU1‧‧‧全域汲極選擇閘極控制信號
GSGDU1_DESEL‧‧‧全域汲極取消選擇閘極控制信號
GSGDU2‧‧‧全域汲極選擇閘極控制信號
GSGDU2_DESEL‧‧‧全域汲極取消選擇閘極控制信號
GSGDU3‧‧‧全域汲極選擇閘極控制信號
GSGDU3_DESEL‧‧‧全域汲極取消選擇閘極控制信號
GWL‧‧‧全域字線/字線
GWL0‧‧‧全域字線
LWL‧‧‧局域字線
PGM_EN‧‧‧控制信號
RD_EN‧‧‧控制信號
SGD0至SGD15‧‧‧局域汲極選擇閘極控制信號
SGDL0‧‧‧汲極選擇閘極控制信號
SGDL1‧‧‧汲極選擇閘極控制信號
SGDL3‧‧‧汲極選擇閘極控制信號
SGDU0‧‧‧汲極選擇閘極控制信號
SGDU1‧‧‧選擇閘極控制信號
SGDU2‧‧‧局域汲極選擇閘極控制信號
SGDU3‧‧‧汲極選擇閘極控制信號
SGS‧‧‧局域源極選擇閘極控制信號
WL0至WL32‧‧‧字線
圖1繪示具有支持電路之典型先前技術選定及取消選定記憶體區塊之一示意圖。
圖2繪示一NAND架構記憶體陣列之一部分之一實施例之一示意圖。
圖3A、圖3B及圖3C繪示選擇閘極之分享支持電路之製作步驟之一實施例。
圖4繪示根據圖3C之實施例之具有在串列串之間分享之分享支持電路之一記憶體陣列之一實施例之一示意圖。
圖5繪示根據圖2至圖4之實施例之具有分享支持電路之一記憶體陣列之一實施例之一方塊圖。
圖6繪示圖5之實施例之一實施方案之一實施例之一示意圖。
圖7繪示一系統之一實施例之一方塊圖。
圖8繪示根據圖3C之實施例之子區塊解碼之一表。
在下列詳細描述中，參考形成描述之一部分之附圖且該等附圖中藉由繪示來展示特定實施例。圖式中，貫穿若干視圖，相似元件符號實質上描述類似組件。在不脫離本發明之範疇之情況下可利用其他實施例且作出結構、邏輯及電改變。因此，以下詳細描述不應以一限制意義加以採用。
非揮發性記憶體可利用包含NOR及NAND之不同架構。架構命名係衍生自用於讀取裝置之邏輯。在NOR架構中，一邏輯行之記憶體胞與耦合至一資料線(諸如通常稱為位元線之該等資料線)之各記憶體胞並聯耦合。在NAND架構中，一行記憶體胞僅與耦合至一位元線之行之第一記憶體胞串聯(例如，汲極至源極)。
圖2繪示包括非揮發性記憶體胞之串列串之一NAND架構記憶體陣列201之一區塊之一部分之一實施例之一示意圖。由於本文中所揭示之實施例不限於任一記憶體架構，所以該NAND架構僅為繪示之目的。在一實施例中，記憶體陣列形成為一個三維架構，使得一串列串之各記憶體胞可沿著一垂直多晶矽柱形成於不同位階中。
記憶體陣列201包括一陣列之配置成行(諸如串列串204、205)之非揮發性記憶體胞(例如，浮動閘極)。橫跨多個串204、205之一存取線(例如，字線)WL0至WL31耦合至在一列中之各記憶體胞之控制閘極以使該列中之記憶體胞之控制閘極偏壓。一資料線220(例如，位元線BL)耦合至串204、205且最終耦合至感測電路及頁緩衝器(圖中未展示)，該感測電路及該等頁緩衝器藉由感測一選定位元線上之電流或電壓而偵測及儲存各記憶體胞之狀態。
記憶體胞之各串204、205藉由一源極選擇裝置216、217(例如，電晶體)耦合至一源極206及藉由至少兩個汲極選擇裝置212、213及214、215(例如，電晶體)耦合至一個別位元線220。源極選擇裝置216、217係由耦合至其等控制閘極之一源極選擇閘極控制信號SGS 230控制。如隨後將更詳細地描述，汲極選擇裝置212、213及214、215係由分別耦合至其等控制閘極之個別汲極選擇閘極控制信號SGDU3、SGDL3及SGDU0、SGDL0控制。
在記憶體陣列之一典型程式化中，各記憶體胞可個別地經程式化為一單位階記憶體胞(SLC)或一多位階記憶體胞(MLC)。一記憶體胞之臨限電壓(Vt )可用作儲存於記憶體胞中之資料之一指示。例如，在一SLC記憶體裝置中，2.5V之一Vt 可指示一經程式化之記憶體胞，而-0.5V之一Vt 可指示一經抹除之記憶體胞。在一MLC記憶體裝置中，多個Vt 範圍可藉由將一位元型樣指派給一特定Vt 範圍而各指示一不同狀態。
圖2之兩個串204、205可表示(例如)一記憶體區塊之16個串。該等串之各者可由兩個或兩個以上汲極選擇裝置(例如，電晶體)選擇。圖2之實施例展示每串204、205之一上汲極選擇裝置212、214及一下汲極選擇裝置213、215。上汲極選擇裝置可由作用中之上汲極選擇閘極控制信號SGDU0、SGDU3啟用且下汲極選擇裝置可由作用中之下汲極選擇閘極控制信號SGDL0、SGDL3啟用。因此，可在實質上同時啟用該上汲極選擇裝置及該下汲極選擇裝置兩者時選擇一個別串。替代實施例可使用比圖2中所展示之每串兩個汲極選擇裝置數量更多之汲極選擇裝置。
為了選擇(例如)第一記憶體胞串204及取消選擇第二記憶體胞串205，其等各自汲極選擇裝置212、213之汲極選擇閘極控制信號SGDU3及SGDL3應皆為作用中的(例如，若汲極選擇裝置為nFET電晶體，則應為一邏輯高信號)且SGS信號亦應為作用中的。
由於選擇第一記憶體胞串204，所以應取消選擇某些其他記憶體胞串以避免無意中被程式化、讀取或抹除。因此，串205及其他取消選定串可藉由使其等各自選擇閘極控制信號SGDU或SGDL之至少一者為非作用中(例如，邏輯低)而被取消選擇。例如，在圖2之實施例中，上汲極選擇裝置214可接收一非作用中(例如，低)SGDU0信號而下汲極選擇裝置215可接收一作用中或非作用中(例如，高或低)SGDL0信號。
如所展示及隨後更詳細之描述，在複數個記憶體胞串之間分享用於啟用汲極選擇裝置之分享支持電路。例如，一實施例可在兩個不同汲極選擇裝置之間分享支持電路。在一實施例中，分享該支持電路之汲極選擇裝置之兩者可位於相同記憶體區塊中。在一替代實施例中，此等汲極選擇裝置之一第一者可位於一選定記憶體區塊中，而此等汲極選擇裝置之一第二者可位於一取消選定記憶體區塊中。在此一 實施例中，在記憶體操作期間，全域字線信號將不受取消選定記憶體區塊中之記憶體胞影響。
圖3A、圖3B及圖3C繪示用於形成上汲極選擇閘極及下汲極選擇閘極使得汲極選擇裝置可分享支持電路之一方法之一實施例。為繪示之目的，圖3A、圖3B及圖3C之實施例繪示僅形成8個上汲極選擇閘極及兩個下汲極選擇閘極。此方法可經擴展以用於形成其他數量之上汲極選擇閘極及下汲極選擇閘極。
圖3A繪示形成於一下導體材料302(例如，導電摻雜多晶矽、金屬等等)上方之一上導體材料301(例如，導電摻雜多晶矽、金屬等等)，諸如其中該上導體材料及該下導體材料由一介電(例如，氧化物)層分離。下汲極選擇閘極可形成於下導體材料302中。上汲極選擇閘極可形成於上導體材料301中。用於上部分及下部分之導體材料301、302無需相同。
圖3B繪示在上導體材料301及下導體材料302中形成選擇閘極。此等材料可經蝕刻以形成指狀物310至317。各指狀物310至317可對應於一記憶體區塊中之一分離子區塊。選擇閘極繪示於此圖式中且圖3C繪示8個上選擇閘極及兩個下選擇閘極，其等可藉由由6個SGD選擇電晶體提供之6個選擇閘極控制信號(例如，SGDU0、SGDL0、SGDU2、SGDU1及SGDU3)而偏壓。
圖3C繪示在選擇閘極上方且正交於選擇閘極形成導體(例如，導線)以形成複數個位元線330。如可瞭解，在此實施例中，位元線藉由至少一介電材料與上選擇閘極垂直分離。個別汲極選擇閘極被標記為耦合至信號SGDU0、SGDL0、SGDU2、SGDU1、SGDL1及SGDU3。如參考圖3A所描述，SGDU0、SGDU2、SGDU1及SGDU3展示為被耦合至由上材料301形成之汲極選擇閘極，而信號SGDL0及SGDL1展示為被耦合至由下材料302形成之汲極選擇閘極。
額外導體331亦可形成於選擇閘極上方且正交於選擇閘極，且耦合至上選擇閘極之特定者以在此等閘極之間分享支持電路。例如，在一實施例中，一上選擇閘極(對應於形成於上材料301中之指狀物310)透過導體331之一者耦合至另一上選擇閘極(對應於形成於上材料301中之指狀物314)。有了此導體，可在該兩個上汲極選擇閘極之間分享選擇閘控制信號SGDU0。
藉由在選擇閘極之間分享汲極選擇閘極控制信號(如圖3C之實施例中所繪示)，對應於一記憶體區塊之選擇電晶體之數目可小於該記憶體區塊中之汲極選擇裝置之數目。此數量自一典型先前技術記憶體裝置減少，在典型先前技術記憶體裝置中對應於一記憶體區塊之選擇電晶體之數目至少等於該記憶體區塊中汲極選擇裝置之數目。
圖8繪示根據圖3C之實施例之子區塊解碼之一表。如先前所描述，各指狀物310至317可對應於一記憶體區塊中之一分離子區塊。圖8之表展示8個子區塊0至7、兩個下選擇閘極控制信號SGDL0、SGDL1及4個上選擇閘極控制信號SGDU0至SGDU3。如隨後在圖4中所見，存在8個上選擇閘極裝置及8個下選擇閘極裝置。圖8之表繪示16個汲極選擇閘極之一記憶體區塊可藉由使用4個上選擇信號及兩個下選擇信號而解碼。
圖8之表展示(例如)子區塊0可藉由選擇閘極控制信號SGDL0及SGDU0處於作用中而啟用。類似地，子區塊1可藉由選擇閘極控制信號SGDL0及SGDU1處於作用中而啟用，子區塊2可藉由選擇閘極控制信號SGDL0及SGDU2處於作用中而啟用，子區塊3可藉由選擇閘極控制信號SGDL0及SGDU3處於作用中而啟用，子區塊4可藉由選擇閘極控制信號SGDL1及SGDU0處於作用中而啟用，子區塊5可藉由選擇閘極控制信號SGDL1及SGDU1處於作用中而啟用，子區塊6可藉由選擇閘極控制信號SGDL1及SGDU2處於作用中而啟用及子區塊7可藉由選 擇閘極控制信號SGDL1及SGDU3處於作用中而啟用。
當選擇子區塊i(其中i為自0至7之任何數字)時，取消選擇其他子區塊，此係因為上或下選擇閘極裝置之至少任一者被接地以使BL自NAND串斷開。在測試模式中，諸如晶片程式化及多區塊程式化，亦可選擇多個子區塊。例如，當在程式化操作期間使兩個下選擇閘極控制信號及4個上閘極控制信號為高時，全部子區塊可經程式化至一相同資料。當在程式化操作期間使兩個下選擇閘極控制信號及4個上閘極控制信號之偶數個為高時，每一其他子區塊可經程式化至一相同資料或一條紋型樣。類似地，可使用上及下選擇閘極控制信號中之一不同解碼型樣程式化各種資料型樣。
圖4繪示根據圖3C之實施例之一記憶體區塊450之一部分之一實施例之一示意圖。圖4繪示上汲極選擇閘極之間之連接，使得分享支持電路可連接至一區塊中之至少兩個不同上汲極選擇閘極。
圖4繪示一位元線400，複數個串之各者可透過其等各自至少兩個汲極選擇裝置選擇性地耦合至該位元線400。此圖式亦繪示一源極401，複數個串之各者可回應於SGS信號而透過其等各自源極選擇裝置選擇性地耦合至該源極401。
分享支持電路410展示為透過導體331耦合至其等各自汲極選擇閘極。分享支持電路410可包含選擇/取消選擇電晶體420至431。
在一實施例中，各選擇電晶體420、422、424、426、428、430可用於選擇性地將一全域汲極選擇閘極控制信號GSGDU0、GSGDL0、GSGDU2、GSGDU1、GSGDL1、GSGDU3作為一各自局域汲極選擇閘極控制信號SGDU0、SGDL0、SGDU2、SGDL1、SGDU3。類似地，各取消選擇電晶體421、423、425、427、429、431可用於將一全域汲極取消選擇閘極控制信號GSGDU0_desel、GSGDL0_desel、GSGDU2_desel、GSGDU1_desel、GSGDL1_desel、 GSGDU3_desel耦合為一各自局域汲極選擇閘極控制信號SGDU0、SGDL0、SGDU2、SGDL1、SGDU3(例如，選擇信號)。在一實施例中，全域汲極選擇閘極控制信號可選擇性地耦合至一供應電壓(例如，VCC)，使得在耦合至各自汲極選擇閘極時將啟用各自汲極選擇裝置。此外，在一實施例中，全域汲極取消選擇閘極控制信號選擇性地耦合至一接地電位(例如，0V)，使得在耦合至各自汲極選擇閘極時將停用各自汲極選擇裝置。
選擇電晶體420、422、424、426、428、430由耦合至各選擇電晶體之閘極之一記憶體區塊選擇啟用信號BLKSEL(n)啟用。取消選擇電晶體421、423、425、427、429、431由記憶體區塊選擇啟用信號之邏輯反相信號BLKSELb(n)啟用。此提供具有在停用取消選擇電晶體421、423、425、427、429、431時被全部啟用之能力之選擇電晶體420、422、424、426、428、430及在啟用取消選擇電晶體421、423、425、427、429、431時被停用之選擇電晶體420、422、424、426、428、430。
如圖4中可見，局域SGDU0信號之選擇/取消選擇電晶體420、421展示為耦合至一第一串340及一第二串341之上汲極選擇裝置469、470之閘極。局域SGDL0信號之選擇/取消選擇電晶體422、423展示為耦合至第一串340之下汲極選擇裝置471之閘極以及串460至462之下汲極選擇裝置之閘極。然而，如隨後所討論，局域SGDL0信號未耦合至第二串341之下汲極選擇裝置472之閘極。
以一類似形式，局域SGDU2信號之選擇/取消選擇電晶體424、425展示為耦合至兩個串461、464之上汲極選擇裝置之閘極。局域SGDU1之選擇/取消選擇電晶體426、427展示為耦合至另兩個串460、463之上汲極選擇裝置之閘極。局域SGDL1信號之選擇/取消選擇電晶體428、429展示為耦合至複數個串341、463至465之下汲極選擇裝置 之閘極。局域SGDU3信號之選擇/取消選擇電晶體430、431展示為耦合至另兩個串462、465之上汲極選擇裝置之閘極。
作為選擇一第一串340用於一記憶體操作之一實例，啟用信號BLKSEL(n)處於一正電壓(例如，邏輯高)以啟用選擇電晶體420且BLKSELb(n)處於一接地電壓(例如，邏輯低)停用取消選擇電晶體421。因此，全域汲極選擇閘極控制信號GSGDU0係如局域SGDU0信號般被容許通過，接著局域SGDU0信號用於使第一串340之上汲極選擇裝置469之控制閘極偏壓。BLKSEL(n)亦啟用GSGDL0信號之選擇電晶體，而BLKSELb(n)信號停用取消選擇電晶體423，使得局域SGDL0信號可啟用第一串340之下汲極選擇裝置471。
可見，即使啟用耦合至SGDU0信號之第二串341之上汲極選擇裝置，可能仍未啟用第二串341之下汲極選擇裝置472，此係由於其接收一不同的全域汲極選擇閘極控制信號GSGDL1。因此，將不啟用第二串341用於記憶體操作，直至由局域SGDL1信號啟用下汲極選擇裝置472。
圖5繪示根據圖2至圖4之實施例之具有支持電路之一記憶體陣列之一實施例之一方塊圖。此方塊圖僅為繪示之目的，此係因為其他實施例可用於達成實質上類似之結果。
一程式化及讀取電壓產生器501可用於產生用於不同記憶體操作之各種電壓。此產生器501展示為產生用於在不同記憶體胞串之間切換之信號(VSW )。例如，此信號可施加於切換電路以在一旦完成一特定記憶體操作時自一串切換至另一串。此產生器501亦產生施加至全域字線GWL之記憶體操作電壓，字線GWL藉由支持電路在局域字線之間切換。
圖5亦展示耦合至程式化及讀取電壓產生器501之一字線及SGS/SGD選擇器電路502。選擇器電路502可經組態以在局域字線之間 切換全域字線GWL。選擇器電路502亦可經組態以在局域上汲極選擇閘極控制信號之間切換全域上汲極選擇閘極控制信號且在局域下汲極選擇閘極控制信號之間切換全域下汲極選擇閘極控制信號。
一記憶體陣列503透過經切換之局域字線及經切換之局域汲極選擇閘極線(例如，SGDU0、SGDL0)耦合至字線及SGS/SGD選擇器電路502。記憶體陣列503可使用圖2及圖3之實施例。
圖6繪示圖5之實施例之一實施方案之一實施例之一示意圖。圖6之實施方案僅為實施圖5之方塊圖之一方式。替代實施例可使用其他電路來達成實質上相同結果。
程式化及讀取電壓產生器501展示為使用一電荷泵CP 601來產生一電壓。該電壓藉由一運算放大器605而調整，運算放大器605耦合至CP 601且具有Vref 及在R2 609與R3 608之間之節點處之電壓之輸入。電阻器R1 610、R2 609及R3 608串聯耦合在一起且R1 610之一端耦合至接收其閘極上之控制信號RD_EN之電晶體607之汲極。電晶體607之源極耦合至一接地連接。一程式化電壓啟用電晶體606之汲極耦合至在R2 609與R1 610電阻器之間之節點。電晶體606之源極耦合至該接地連接。
一源極隨耦器電晶體602之汲極及閘極耦合至CP 601之一輸出及電壓產生器501之一VSW 輸出。源極隨耦器電晶體602之源極透過一控制電晶體503耦合至電壓產生器501之一全域字線GWL輸出。另一控制電晶體504係耦合於與電壓產生器501之VSW 與GWL輸出之間。
在一讀取操作期間，RD_EN控制信號可轉至一第一狀態(例如，邏輯高)且PGM_EN控制信號轉至一第二狀態(例如，邏輯低)以指示讀取操作正在進行。此係對電壓產生器之一指示以產生一讀取電壓。接著，讀取電壓Vrd 實質上等於(1+R3/(R1+R2))Vref 。在一程式化操作期間，PGM_EN可轉至該第一狀態(例如，邏輯高)且RD_EN可轉至該第 二狀態(例如，邏輯低)以指示程式化操作正在進行。接著，程式化電壓Vpgm 實質上等於(1+R3/R2)Vref 。藉由調整R1 610、R2 609及R3 608之電阻值，可調整Vpgm 及Vrd 之電壓(例如，Vpgm =20V及Vrd =2V)。切換電壓VSW 可實質上等於Vpgm (或Vrd )+Vt (例如，電晶體602之臨限電壓)。
當一正電壓(例如，邏輯高信號)用於使電晶體504之控制閘極偏壓時，此電晶體導通且將電壓產生器之VSW 輸出短路至GWL輸出。因此，在當需要一輸出電流以將一字線電流增加至局域字線LWL時之一週期期間，CTRL1及CTRL2控制信號之兩者可處於一正電壓(例如，邏輯高)來導通其等各自電晶體604、603。因此，由於較高之驅動電流，相較於其中不存在電晶體(如504)之情況此控制方法可在更短時間中增加局域字線電流。一旦比較器605偵測到輸出電壓Vpgm (Vrd )到達一目標電壓，一控制電流(圖中未展示)控制CTRL1為低，使得電晶體504被斷開。當CTRL1處於一接地電壓(例如，邏輯低)及CTRL2處於一正電壓(例如，邏輯高)時，一電晶體604被關斷而另一電晶體603被導通。因此，電壓產生器501在前一週期中在VSW 輸出上輸出一VSW 電壓及在後一週期中在GWL輸出上輸出一程式化或讀取電壓(取決於記憶體操作)以減少LWL上升時間。
一字線及SGS/SGD選擇器電路502包括耦合至來自電壓產生器501之切換電壓VSW 之一切換電路620。切換電路620可用於使支持電路選擇電晶體621至623之控制閘極偏壓，該等控制閘極可用於將全域字線(GWL)及全域汲極選擇閘極控制信號(GSGD)轉移至局域字線(LWL)及局域汲極選擇閘極控制信號(SGDU0及SGDL0)。
記憶體陣列503可包括如先前所討論之一記憶體胞陣列以及選擇裝置(例如，汲極選擇裝置及源極選擇裝置)。該記憶體陣列進一步包括局域字線LWL及局域選擇閘極控制信號(例如，SGDU0、SGDL0)。
圖7繪示可包括諸如圖2中所繪示之一記憶體陣列架構之一記憶體裝置700之一功能方塊圖。記憶體裝置700耦合至一外部控制器710(例如，微處理器)。外部控制器710可經組態以將命令(例如，寫入、讀取)及控制信號傳輸至記憶體裝置700。記憶體裝置700及外部控制器710形成一系統720之部分。
記憶體裝置700包含一記憶體胞(例如，NAND架構非揮發性記憶體胞)陣列730。記憶體陣列730配置在字線列及位元線行之庫中。在一實施例中，記憶體陣列730之行可包括記憶體胞串。
提供位址緩衝器電路740以鎖存透過I/O電路760自外部控制器710提供之位址信號。一列解碼器744及一行解碼器746接收及解碼位址信號以存取記憶體陣列730。一列緩衝器773可用於在將資料輸入至記憶體陣列730之前緩衝該資料。
記憶體裝置700藉由使用感測電路/頁緩衝器750感測記憶體陣列行中之電壓或電流改變而讀取記憶體陣列730中之資料。感測電路/頁緩衝器750經耦合以讀取及鎖存來自記憶體陣列730之一資料列。資料透過I/O電路760輸入及輸出以經由複數個資料連接762與控制器710進行雙向資料通信以及位址通信。提供寫入電路755以將資料寫入至記憶體陣列。
控制電路770解碼自外部控制器710提供於一控制介面772上之信號。此等信號用於控制記憶體陣列730之操作，包含資料感測(例如，讀取)、資料寫入(例如，程式化)及抹除操作。控制電路770可為一狀態機、一定序器或經組態以控制記憶體控制信號之產生之一些其他類型之控制電路。在一實施例中，控制電路770經組態以控制如先前所述耦合至記憶體陣列730之一選擇器電路780(例如，支持電路、選擇/取消選擇電晶體)。
結論
一或多個實施例使用耦合至各記憶體胞串之複數個汲極選擇裝置。一上汲極選擇裝置與其他記憶體胞串之一或多個上汲極選擇裝置分享共同支持電路(例如，選擇/取消選擇電晶體)。亦可在複數個記憶體胞串之間分享下汲極選擇裝置之支持電路(例如，選擇/取消選擇電晶體)。
儘管本文中已繪示及描述特定實施例，但是一般技術者將瞭解經計算以達成相同目的之任何配置可替代所展示之特定實施例。熟習此項技術者將明白本發明之許多調適。因此，本申請案意欲涵蓋本發明之任何調適或變動。
331‧‧‧導體
340‧‧‧第一串
400‧‧‧位元線
401‧‧‧源極
410‧‧‧分享支持電路
420‧‧‧選擇電晶體
421‧‧‧取消選擇電晶體
422‧‧‧選擇電晶體
423‧‧‧取消選擇電晶體
424‧‧‧選擇電晶體
425‧‧‧取消選擇電晶體
426‧‧‧選擇電晶體
427‧‧‧取消選擇電晶體
428‧‧‧選擇電晶體
429‧‧‧取消選擇電晶體
430‧‧‧選擇電晶體
431‧‧‧取消選擇電晶體
450‧‧‧記憶體區塊
460‧‧‧串
461‧‧‧串
462‧‧‧串
463‧‧‧串
464‧‧‧串
465‧‧‧串
469‧‧‧上汲極選擇裝置
470‧‧‧上汲極選擇裝置
471‧‧‧下汲極選擇裝置
472‧‧‧下汲極選擇裝置
BL‧‧‧位元線
BLKSEL(N)‧‧‧信號
BLKSELB(N)‧‧‧信號
GSGDL0‧‧‧全域汲極選擇閘極控制信號
GSGDL0_DESEL‧‧‧全域汲極取消選擇閘極控制信號
GSGDL1‧‧‧全域汲極選擇閘極控制信號
GSGDL1_DESEL‧‧‧全域汲極取消選擇閘極控制信號
GSGDU0‧‧‧全域汲極選擇閘極控制信號
GSGDU0_DESEL‧‧‧全域汲極取消選擇閘極控制信號
GSGDU1‧‧‧全域汲極選擇閘極控制信號
GSGDU1_DESEL‧‧‧全域汲極取消選擇閘極控制信號
GSGDU2‧‧‧全域汲極選擇閘極控制信號
GSGDU2_DESEL‧‧‧全域汲極取消選擇閘極控制信號
GSGDU3‧‧‧全域汲極選擇閘極控制信號
GSGDU3_DESEL‧‧‧全域汲極取消選擇閘極控制信號
SGDL0‧‧‧汲極選擇閘極控制信號
SGDL1‧‧‧汲極選擇閘極控制信號
SGDU0‧‧‧汲極選擇閘極控制信號
SGDU1‧‧‧選擇閘極控制信號
SGDU2‧‧‧局域汲極選擇閘極控制信號
SGDU3‧‧‧汲極選擇閘極控制信號
SGS‧‧‧局域源極選擇閘極控制信號
WL0至WL32‧‧‧字線

Claims (25)

  1. 一種記憶體裝置，其包括：一記憶體群組，其中該記憶體群組包括：數個汲極選擇裝置；及數個記憶體胞串，其等經組態以被選擇性地耦合至一共同源，其中該群組之該數個串之各者耦合至各自複數個之該數個汲極選擇裝置；及支持電路，其對應於該群組，其中對應於該群組之該支持電路經組態以選擇該數個串之一個別串且其中該支持電路包括：數個選擇電晶體，其等耦合至該數個汲極選擇裝置，其中該數個選擇電晶體之數目小於該數個汲極選擇裝置之數目。
  2. 如請求項1之記憶體裝置，其中該支持電路進一步包括耦合至該數個汲極選擇裝置之數個取消選擇電晶體，其中該數個取消選擇電晶體之數目小於該數個汲極選擇裝置之數目。
  3. 如請求項1之記憶體裝置，其中該數個汲極選擇裝置包括數個上汲極選擇裝置及數個下汲極選擇裝置，其中該群組之該數個串之各者耦合至該數個上汲極選擇裝置之一各自上汲極選擇裝置及該數個下汲極選擇裝置之一各自下汲極選擇裝置。
  4. 如請求項3之記憶體裝置，其中該數個選擇電晶體包括數個上汲極選擇閘極選擇電晶體及數個下汲極選擇閘極選擇電晶體。
  5. 如請求項4之記憶體裝置，其中該數個上汲極選擇閘極選擇電晶體之數目大於該數個下汲極選擇閘極選擇電晶體之數目。
  6. 如請求項5之記憶體裝置，其中該數個上汲極選擇閘極選擇電晶體之數目係該數個下汲極選擇閘極選擇電晶體之數目的兩倍。
  7. 如請求項1之記憶體裝置，其中該數個選擇電晶體之各者經組態 以選擇性地提供數個汲極選擇閘極控制信號之一各自者，其中該數個汲極選擇閘極控制信號之數目小於該群組之該數個汲極選擇裝置之數目。
  8. 如請求項1之記憶體裝置，其中該記憶體群組包括一記憶體區塊。
  9. 如請求項1之記憶體裝置，其中該記憶體群組包括至少兩個記憶體區塊，其中該數個選擇電晶體之一個別選擇電晶體耦合至：一第一汲極選擇裝置，其耦合至該至少兩個區塊之一第一區塊中之一串；及一第二汲極選擇裝置，其耦合至該至少兩個區塊之一第二區塊中之一串。
  10. 一種記憶體裝置，其包括：一第一記憶體胞串，其耦合至第一複數個汲極選擇裝置，該第一記憶體胞串經由該第一複數個汲極選擇裝置耦合至一位元線；及一第二記憶體胞串，其耦合至第二複數個汲極選擇裝置，該第二記憶體胞串經由該第二複數個汲極選擇裝置耦合至該位元線，其中耦合至該第一記憶體胞串之該第一複數個汲極選擇裝置之至少一者與該第二記憶體胞串之該第二複數個汲極選擇裝置之至少一者分享共同支持電路。
  11. 如請求項10之記憶體裝置，其中該共同支持電路包括一選擇電晶體。
  12. 如請求項11之記憶體裝置，其中該共同支持電路進一步包括一取消選擇電晶體。
  13. 如請求項10之記憶體裝置，其中耦合至該第一記憶體胞串之該第一複數個汲極選擇裝置之至少一者與該第二記憶體胞串之該 第二複數個汲極選擇裝置之至少一者分享共同支持電路包括：耦合至該第一記憶體胞串之一上汲極選擇裝置與耦合至該第二記憶體胞串之一上汲極選擇裝置分享該共同支持電路。
  14. 如請求項13之記憶體裝置，其中耦合至該第一記憶體胞串之該第一複數個汲極選擇裝置進一步包括一下汲極選擇裝置，且其中該記憶體裝置進一步包括耦合至一上汲極選擇裝置及一下汲極選擇裝置之一第三記憶體胞串，其中耦合至該第三記憶體胞串之該下汲極選擇裝置與耦合至該第一記憶體胞串之該下汲極選擇裝置分享共同支持電路。
  15. 如請求項14之記憶體裝置，其中耦合至該第二記憶體胞串之該第二複數個汲極選擇裝置進一步包括一下汲極選擇裝置，且其中耦合至該第二記憶體胞串之該下汲極選擇裝置不與耦合至該第一記憶體胞串之該下汲極選擇裝置分享共同支持電路。
  16. 一種記憶體系統，其包括：一控制器；及一記憶體裝置，其耦合至該控制器，該記憶體裝置包括：複數個記憶體胞串，該複數個記憶體胞串之各者包括複數個汲極選擇裝置及一源極選擇裝置，該複數個記憶體胞串之每一者耦合至一位元線，其中該複數個記憶體胞串之一第一組記憶體胞串之該複數個汲極選擇裝置之至少一者與該複數個記憶體胞串之一第二組記憶體胞串之該複數個汲極選擇裝置之至少一者分享共同支持電路。
  17. 如請求項16之系統，其中該支持電路包括選擇電晶體。
  18. 如請求項17之系統，其中該支持電路進一步包括取消選擇電晶體。
  19. 如請求項17之系統，其中該等選擇電晶體經組態以選擇該複數 個記憶體胞串之一個別串且進一步其中該等選擇電晶體之數目小於該複數個串列串之各者中之該等汲極選擇裝置之數目。
  20. 一種用於操作一記憶體裝置之方法，該記憶體裝置包括一記憶體胞群組，該記憶體胞群組經組織為複數個記憶體胞串，該複數個記憶體胞串之每一者具有複數個汲極選擇裝置，該方法包括：回應於使用包括耦合至該複數個汲極選擇裝置之數個選擇電晶體之支持電路來啟動一個別記憶體胞串中之該複數個汲極選擇裝置之全部，選擇該等記憶體胞串之該個別記憶體胞串，其中該數個選擇電晶體之數目小於該數個汲極選擇裝置之數目。
  21. 如請求項20之方法且其進一步包括該數個選擇電晶體之一第一者啟用該複數個記憶體胞串之各者中之該複數個汲極選擇裝置之一第一者。
  22. 如請求項21之方法且其進一步包括該數個選擇電晶體之一第二者啟用該複數個記憶體胞串之各者中之該複數個汲極選擇裝置之一第二者。
  23. 如請求項20之方法，其中該支持電路進一步包括取消選擇電晶體，且該方法進一步包括回應於該等取消選擇電晶體而取消選擇該等記憶體胞串之未選定者。
  24. 如請求項23之方法，其中運用數目小於該數個汲極選擇裝置之數目的該數個取消選擇電晶體來取消選擇該等記憶體胞串之該等未選定者。
  25. 如請求項20之方法，且其進一步包括該支持電路在該等記憶體胞串之各者中選擇一源極選擇裝置。
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