TWI457938B - 記憶體扭曲之檢測 - Google Patents

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Description

記憶體扭曲之檢測
本發明一般而言係關於半導體記憶體裝置、方法及系統，且更特定而言係關於記憶體扭曲之檢測。
通常提供記憶體裝置作為電腦或其他電子裝置中之內部半導體積體電路。存在諸多不同類型之記憶體，包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體以及其他記憶體。
快閃記憶體裝置(包括浮動閘極快閃裝置及使用以電荷阱在氮化物層中儲存資訊之半導體-氧化物-氮化物-氧化物-半導體及金屬-氧化物-氮化物-氧化物-半導體電容器之電荷阱快閃(CTF)裝置)可用作一寬範圍之電子應用之非揮發性記憶體。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低功率消耗之單電晶體記憶體單元。
快閃記憶體之用途包括用於固態硬碟(SSD)、個人電腦、個人數位助理(PDA)、數位相機、蜂巢式電話、可攜式音樂播放器(例如，MP3播放器)及電影播放器之記憶體。諸如程式碼、使用者資料及/或系統資料(諸如基本輸入/輸出系統(BIOS))等資料通常係儲存於快閃記憶體裝置中。此資料可在個人電腦系統以及其他系統中使用。快閃記憶體之某些用途可包括對程式化至一快閃記憶體裝置中之資料之多次讀取而不擦除該資料。
兩種常見類型之快閃記憶體陣列架構係「NAND」及「NOR」架構，如此稱謂係因為配置每一類型之基本記憶體單元組態所按的邏輯形式。一NAND陣列架構以一矩陣配置其記憶體單元陣列，以使得該陣列之一「列」中之每一記憶體單元之控制閘極係耦合至(且在某些情況中形成)一存取線，該存取線在此項技術中通常稱作「字線」。然而，每一記憶體單元並不藉由其汲極直接耦合至一資料線(該資料線在此項技術中通常稱作一數位線，例如，一位元線)。而是，該陣列之該等記憶體單元係源極至汲極地一起串聯耦合於一共同源極與一資料線之間，其中共同耦合至一特定資料線之記憶體單元稱作一「行」。
可將一NAND陣列架構中之記憶體單元程式化為一所期望狀態。舉例而言，可將電荷置於一記憶體單元之一電荷儲存節點(諸如一浮動閘極)上或自該電荷儲存節點移除電荷來將該單元置於若干個經程式化狀態中之一者。舉例而言，一單位階單元(SLC)可表示兩個狀態，例如，1或0。快閃記憶體單元亦可儲存多於兩個狀態，例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110及1110。此等單元可稱作多位階單元(MLC)。MLC可允許製造較高密度之記憶體而不增加記憶體單元之數目，此乃因每一單元可表示多於一個數位(例如，多於一個位元)。舉例而言，能夠表示四個數位之一單元可具有16個經程式化狀態。對於某些MLC，該16個經程式化狀態中之一者可係一經擦除狀態。對於此等MLC，最低經程式化狀態不會被程式化超過經擦除狀態，亦即，若將單元程式化至最低狀態，則其保持處於該經擦除狀態中而不具有在一程式化操作期間施加至該單元之一電荷。其他15個經程式化狀態可稱作「未經擦除」狀態。
包括NAND陣列之某些記憶體裝置可經程式化以使得並不同時程式化耦合至一特定存取線之所有單元，例如，如在屏蔽式位元線(SBL)程式化中，其可包括單獨地程式化耦合至一特定存取線之交替單元。包括NAND陣列之某些記憶體裝置可經程式化以使得同時程式化耦合至一特定存取線之所有單元，諸如在全位元線(ABL)程式化中。在ABL程式化中，毗鄰記憶體單元之間的電容性耦合可對正程式化之記憶體單元具有不利影響。然而，ABL程式化可相對於SBL程式化提供更快之程式化操作，乃因可同時程式化耦合至一特定存取線之所有單元。
本發明包括用於操作半導體記憶體之方法、裝置、模組及系統。一個方法實施例包括根據一第一記憶體單元之一程式化狀況將複數個(例如兩個)電壓中之一者選擇性地施加至一第一資料線(其中該第一記憶體單元耦合至該第一資料線及一選定存取線)。確定至少部分地由於施加至該第一資料線之該電壓及至少該第一資料線與一第二資料線之間的一電容性耦合而對該第二資料線之一影響(其中一第二記憶體單元耦合至該第二資料線，且該第二記憶體單元毗鄰於該第一記憶體單元且耦合至該選定存取線)。回應於該所確定之影響而在施加至該第二記憶體單元之一後續程式化脈衝期間將一扭曲校正施加至該第二資料線。
於本發明之以下詳細說明中，參考形成本發明之一部分之隨附圖式，且圖式中以圖解說明之方式顯示可如何實踐本發明之一或多個實施例。充分詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之該等實施例，且應理解，可利用其他實施例且可作出過程、電及/或結構改變而不背離本發明之範疇。如本文中所使用，標識符「N」及「M」(尤其係關於圖式中之參考編號)指示如此標識之若干個特定特徵可與本發明之一個或多個實施例包括在一起。
本文中之圖遵循以下一編號慣例，其中第一個數字或前幾個數字對應於圖式圖編號，且其餘數字識別圖式中之一元件或組件。不同圖之間之類似元件或組件可藉由使用類似數字來識別。舉例而言，111可指代圖1中之元件「11」，且在圖2中可將一類似元件指代為211。如將瞭解，可添加、更換及/或消除本文中各實施例中所示之元件，以提供本發明之若干個額外實施例。另外，如將瞭解，該等圖中所提供之元件之比例及相對尺度意欲圖解說明本發明之該等實施例而不應以一限制意義理解。
圖1係根據本發明之一個或多個實施例之一非揮發性記憶體陣列100之一部分之一示意圖。圖1之實施例圖解說明一NAND架構非揮發性記憶體。然而，本文中所闡述之實施例並不限於此實例。如在圖1中所示，記憶體陣列100包括存取線，例如字線105-1、...、105-N及對應資料線，例如局部位元線107-1、107-2、107-3、...、107-M。為易於在數位環境中定址，字線105-1、...、105-N之數目及局部位元線107-1、107-2、107-3、...、107-M之數目可係2之某一冪，例如，256個字線×4,096個位元線。
記憶體陣列100包括NAND串109-1、109-2、109-3、...、109-M。每一NAND串包括非揮發性記憶體單元111-1、...、111-N，其各自與一各別字線105-1、...、105-N相關聯。每一NAND串(及其構成記憶體單元)亦與一局部位元線107-1、107-2、107-3、...、107-M相關聯。每一NAND串109-1、109-2、109-3、...、109-M之非揮發性記憶體單元111-1、...、111-N係源極至汲極地串聯連接於一源極選擇閘極(SGS)(例如，一場效應電晶體(FET)113)與一汲極選擇閘極(SGD)(例如，FET 119)之間。每一源極選擇閘極113經組態以回應於源極選擇線117上之一信號而將一各別NAND串109選擇性地耦合至一共同源極123，而每一汲極選擇閘極119經組態以回應於汲極選擇線115上之一信號而將一各別NAND串選擇性地耦合至一各別位元線107。記憶體單元111-1、111-B及111-C皆耦合至字線105-1，且分別與位元線107-1、107-2及107-3相關聯。
如在圖1中所圖解說明之實施例中所示，源極選擇閘極113之一源極連接至一共同源極線123。源極選擇閘極113之汲極係連接至對應NAND串109-1之記憶體單元111-1之源極。汲極選擇閘極119之汲極在汲極觸點121-1處連接至對應NAND串109-1之局部位元線107-1。汲極選擇閘極119之源極連接至對應NAND串109-1之最後記憶體單元111-N之(例如，一浮動閘極電晶體)之汲極。
在一個或多個實施例中，非揮發性記憶體單元111-1、...、111-N之構造包括一源極、一汲極、一浮動閘極或其他電荷儲存節點及一控制閘極。非揮發性記憶體單元111-1、...、111-N分別使其控制閘極耦合至一字線105-1、...、105-N。一「行」非揮發性記憶體單元111-1、...、111-N構成NAND串(例如，109-1、109-2、109-3、...、109-M)且分別耦合至一給定位局部位元線(例如107-1、107-2、107-3、...、107-M)。一「列」非揮發性記憶體單元係共同耦合至一給定字線(例如，105-1、...、105-N)之彼等記憶體單元。術語「行」及「列」之使用並不意指非揮發性記憶體單元之一特定線性(例如，垂直及/或水平)定向。一NOR陣列架構係將以類似方式佈局，除記憶體單元串將並聯耦合於選擇閘極之間之外。
如熟習此項技術者將瞭解，耦合至一選定字線(例如，105-1、...、105-N)之單元子組可作為一群組一起進行程式化及/或感測(例如，讀取)。一程式化操作(例如，一寫入操作)可包括將若干個程式化脈衝(例如，16 V至20 V)施加至一選定字線，以將耦合至彼選定字線之選定單元之臨限電壓(Vt)增加至對應於一所期望經程式化狀態之一所期望程式化電壓位準。
一感測操作(諸如一讀取或程式化驗證操作)可包括感測耦合至一選定單元之一位元線之一電壓及/或電流改變以確定該選定單元之狀態。該感測操作可涉及將一電壓施加(例如，加偏壓或驅動)至與一選定記憶體單元相關聯之一位元線(例如，位元線107-1)，該電壓高於施加至與該選定記憶體單元相關聯之一源極(例如，源極線123)之一電壓。另一選擇係，一感測操作可包括對位元線107-1進行預充電，繼而在一選定單元開始導通時進行放電，且感測該放電。
感測一選定單元之狀態可包括將一個或多個感測電壓(例如，讀取電壓「Vread」)施加至一選定字線，同時獨立於串之未選單元之臨限電壓而將一個或多個電壓(例如，通過電壓「Vpass」)施加至耦合至該等未選單元之字線，該一個或多個電壓足以將該等未選單元置於一導通狀態中。可感測對應於正被讀取及/或驗證之選定單元之位元線以確定該選定單元是否回應於施加至該選定字線之特定感測電壓而導通。舉例而言，可藉由如下字線電壓確定一選定單元之狀態：在該字線電壓下位元線電流達到與一特定狀態相關聯之一特定參考電流。
如熟習此項技術者將瞭解，在對一NAND串中之一選定記憶體單元執行的一感測操作中，該串之未選記憶體單元經加偏壓以處於一導通狀態中。在此一感測操作中，儲存於該選定單元中之資料可係基於在對應於該串之位元線上所感測之電流及/或電壓。舉例而言，儲存於該選定單元中之資料可係基於該位元線電流是否在一給定時間週期內改變一特定量或達到一特定位準。
當該選定單元處於一導通狀態中時，電流在該串之一端處之源極線觸點與該串之另一端處之一位元線觸點之間流動。如此，與感測該選定單元相關聯之電流被載送穿過該串中之其他單元、單元堆疊之間的擴散區域及選擇電晶體中之每一者。
一程式化驗證操作可包括(例如)在一程式化脈衝之後將一個或多個程式化驗證電壓施加至一選定字線，以確定耦合至該選定字線之一記憶體單元是否已達到一所期望經程式化狀態。與該程式化驗證操作相關聯地，一快取元件可儲存該選定記憶體單元之一程式化狀況，例如，該選定記憶體單元是否已達到該所期望經程式化狀態。舉例而言，該選定記憶體單元之程式化狀況可包括程式化完成及程式化未完成中之一者。在執行該程式化驗證操作之前，該選定記憶體單元之程式化狀況可係程式化未完成。若該程式化驗證操作驗證該選定記憶體單元已達到一所期望經程式化狀態，則儲存於該快取元件中之程式化狀況可自程式化完成改變至程式化未完成。程式化狀況之此一改變可影響在後續程式化脈衝期間是否將對該選定記憶體單元進行程式化抑制。舉例而言，若儲存於該快取元件中之程式化狀況係程式化未完成，則在施加至該選定字線之一後續程式化脈衝期間將不對該選定記憶體單元進行程式化抑制。然而，若儲存於該快取元件中之程式化狀況係程式化完成，則在施加至該選定字線之一後續程式化脈衝期間將對該選定記憶體單元進行程式化抑制。
圖2圖解說明在一程式化操作期間的電容性耦合及程式化扭曲。第一影像210圖解說明一第一程式化脈衝，例如「脈衝N」。第二影像220及第三影像230各自圖解說明一第二程式化脈衝(例如，脈衝N+1)之一不同變化形式。如熟習此項技術者將瞭解，可在程式化脈衝之間執行一程式化驗證操作以確定一選定記憶體單元是否已達到一所期望經程式化狀態，例如，在一後續程式化脈衝期間是否將對該選定記憶體單元進行程式化抑制。
如所圖解說明，三個記憶體單元211-A、211-B及211-C正使其電荷儲存節點(例如，浮動閘極「FG」)程式化。記憶體單元211-A及211-C相對地毗鄰於記憶體單元211-B。記憶體單元211-A、211-B及211-C耦合至一字線205。每一記憶體單元與一位元線(例如，位元線207-A、207-B及207-C)相關聯(例如，耦合至其)。因此，位元線207-A及207-C係相對地毗鄰於位元線207-B。圖2中所圖解說明之位元線207-A、207-B及207-C之佈局意欲分別顯示記憶體單元211-A、211-B及211-C與位元線207-A、207-B及207-C之間的一相關聯，而非其等之實體位置之一佈局。熟習此項技術者將瞭解，位元線可相對於與其等相關聯之記憶體單元形成於若干個位置中。
耦合至字線205之記憶體單元211-A、211-B及211-C可類似於圖1中耦合至字線105-1之記憶體單元111-1、111-B及111-C。同樣地，位元線207-A、207-B及207-C可類似於圖1中之位元線107-1、107-2及107-3。影像210、220及230圖解說明記憶體單元211-B之浮動閘極與毗鄰記憶體單元211-A及211-C之浮動閘極之間的電容性耦合，該電容性耦合由其等之間的電容器符號表示。影像210、220及230亦圖解說明記憶體單元211-B之浮動閘極與下伏於毗鄰記憶體單元211-A及211-C之通道區域之間的電容性耦合，該電容性耦合由其等之間的電容器符號表示。隨著將記憶體裝置按比例調整至更小之大小，毗鄰組件之間的電容性耦合可由於組件之間的更短距離而增加。
將一程式化抑制電壓施加至一位元線(例如，位元線207-A)可有效地關斷汲極選擇電晶體(例如，圖1中所圖解說明之汲極選擇電晶體119)且可將NAND串(例如，NAND串109-1)與其相關聯位元線(例如，位元線107-1)斷開連接。此又使與該NAND串之記憶體單元相關聯之通道浮動，以使得一各別通道(例如，與記憶體單元211-A相關聯之通道)可升壓至與施加至與一各別記憶體單元相關聯之一各別字線(例如，字線205)之一電壓大致成比例之一電壓。如此將通道升壓(例如)至約施加至該字線之電壓可有效地減小該通道與電荷儲存單元(例如，浮動閘極)之間的一電位差，此可抑制對該記憶體單元之程式化，例如，阻礙在該通道與該電荷儲存單元之間的電子轉移。
在對一選定記憶體單元(例如，記憶體單元211-B)之一程式化操作(例如，一ABL程式化操作)期間，可將一程式化啟用電壓(例如，0 V)施加至與該選定記憶體單元相關聯之一位元線(例如，位元線207-B)。因此，如在影像210中所圖解說明，在其中三個毗鄰記憶體單元211-A、211-B及211-C皆接收程式化脈衝之一實例性程式化脈衝期間，所有三個毗鄰位元線207-A、207-B及207-C皆具有施加至其的同一電壓，例如，一程式化啟用電壓「Pgm」。同樣地，由於三個記憶體單元211-A、211-B及211-C耦合至同一字線205，因此每一記憶體單元211-A、211-B及211-C之一控制閘極可具有施加至其的同一電壓。因此，可幾乎不存在對記憶體單元211-B之不利影響，乃因毗鄰位元線207-A及207-C與通道區域係處於和與記憶體單元211-B相關聯之位元線及通道區域實質上相同之電壓下。
影像220圖解說明在脈衝N之後的一程式化脈衝，例如，脈衝N+1，其中對毗鄰於記憶體單元211-B之記憶體單元中之一者(例如，記憶體單元211-A)進行程式化抑制。在將用於與字線205相關聯之記憶體單元之一程式化脈衝施加至字線205時，可藉由將一抑制電壓施加至與已完成程式化之一個或多個記憶體單元相關聯之位元線來抑制彼等記憶體單元免受進一步程式化。舉例而言，在影像220中，在記憶體單元211-B及211-C自施加至字線205之程式化脈衝N+1接收額外電荷之同時將一抑制電壓施加至位元線207-A以抑制記憶體單元211-A免受進一步程式化。施加至一位元線之一抑制電壓一般可大於施加至一位元線之一程式化啟用電壓。
將一程式化抑制電壓施加至與耦合至一選定字線(例如，經選擇用於程式化)之一記憶體單元相關聯之一位元線可有效地關斷一選擇電晶體，例如，將一程式化抑制電壓施加至位元線107-1可關斷汲極選擇閘極119，如在圖1中所圖解說明。關斷該選擇電晶體可將與該選擇電晶體相關聯之一NAND串與該位元線斷開電連接，此可使下伏於該NAND串之記憶體單元之一通道區域浮動。關於影像220，施加至位元線207-A之程式化抑制電壓可使下伏於記憶體單元211-A之通道浮動，此可允許將該通道升壓至在程式化脈衝N+1期間施加至字線205之電壓。如此，在程式化脈衝N+1期間與記憶體單元211-A相關聯之通道電壓可大於與記憶體單元211-B相關聯之通道電壓。如此，一單側扭曲可影響對記憶體單元211-B之程式化。亦即，施加至記憶體單元211-B之有效電壓係施加至字線205之電壓加上至少部分地由於記憶體單元211-B與下伏於記憶體單元211-A之通道之間的電容性耦合所致的某一扭曲(例如，增加)。單側扭曲可包括與一個毗鄰通道之電容性耦合。舉例而言，此一單側扭曲可係約150 mV，其可使一程式化電壓步長大小自500 mV增加至650 mV。程式化電壓步長大小之此一增加可致使正被程式化之記憶體單元接收比既定作為該程式化脈衝之一結果更多之電荷。此過程式化可(例如)藉由將該記憶體單元之Vt移位至一更高位準(例如，移位至一更高經程式化狀態)而促成諸如讀取錯誤及/或程式化驗證錯誤之感測錯誤。
影像230圖解說明在脈衝N之後的一程式化脈衝，例如，脈衝N+1，其中對毗鄰於記憶體單元211-B之記憶體單元兩者(例如，記憶體單元211-A及211-C)進行程式化抑制。舉例而言，在影像230中，在記憶體單元211-B自施加至字線205之程式化脈衝N+1接收額外電荷之同時，將一抑制電壓施加至位元線207-A及207-C以抑制記憶體單元211-A及211-C免受進一步程式化。關於影像230，施加至位元線207-A及207-C之程式化抑制電壓可使下伏於記憶體單元211-A及211-C之通道浮動，此可允許將該等通道升壓至在程式化脈衝N+1期間施加至字線205之電壓。在程式化脈衝N+1期間與記憶體單元211-A及211-C相關聯之通道電壓可大於與記憶體單元211-B相關聯之通道電壓。如此，一雙側扭曲可影響對記憶體單元211-B之程式化。亦即，施加至記憶體單元211-B之有效電壓係施加至字線205之電壓加上至少部分地由於記憶體單元211-B與下伏於記憶體單元211-A及211-C之通道之間的電容性耦合所致的某一扭曲。可歸因於與兩個毗鄰通道之電容性耦合之扭曲稱作雙側扭曲。舉例而言，此一雙側扭曲可係約300 mV，其可將一程式化電壓步長大小自500 mV增加至800 mV。如同單側扭曲一樣，程式化電壓步長大小之此一增加可促成正被程式化之記憶體單元之操作錯誤。如讀者將瞭解，雙側扭曲可導致大於單側扭曲之一程式化電壓步長增加，此可增加操作錯誤之可能性。
圖3係根據某些先前方法之一程式化操作之程式化步長電壓對脈衝數目之一先前技術曲線圖。圖3之曲線圖圖解說明一連串程式化脈衝，例如脈衝1至10。除脈衝5之外，每一脈衝皆具有500 mV步長大小。亦即，每一連續程式化脈衝比前一脈衝大500 mV。舉例而言，若脈衝1係以10 V施加，則脈衝2係以10.5 V施加，然而，實施例並不限於此等實例性電壓。在332處，經受程式化之一特定記憶體單元(例如，圖2之影像220中之記憶體單元211-B)經歷一單側扭曲，該單側扭曲可有效地將程式化脈衝步長大小自500 mV增加約150 mV而達到約650 mV。
在334處，經受程式化之一特定記憶體單元(例如，圖2之影像230中之記憶體單元211-B)經歷一雙側扭曲，該雙側扭曲可有效地將程式化脈衝步長大小自500 mV增加約300 mV而達到約800 mV。如熟習此項技術者將瞭解，所給出之具體電壓僅係實例，且不同記憶體裝置可以不同電壓位準操作及/或經歷不同電壓位準。同與某些先前方法(例如，關於圖2至3所闡述)相關聯之程式化扭曲之影響相反，本發明之一個或多個實施例可幫助減小本文中所闡述之程式化扭曲之影響。
圖4A至圖4B係根據本發明之一個或多個實施例具有若干個控制元件之一記憶體陣列之一部分之示意圖。圖4A至圖4B包括耦合至一字線(例如，圖4A中之字線405-A及圖4B中之字線405-B)之若干個記憶體單元411e-1、411o-1、411e-2、411o-2、...、411e-N、411o-N。記憶體單元411e-1、411o-1、411e-2、411o-2、...、411e-N、411o-N(例如)經由其各別串及其汲極選擇閘極選擇性地耦合至位元線DLe-1、DLo-1、DLe-2、DLo-2、...、DLe-N、DLo-N。該等位元線耦合至控制元件440e-1、440o-1、440e-2、440o-2、...、440e-N、440o-N。與「偶數編號」之位元線相關聯之記憶體單元係表示為正方形而與「奇數編號」之位元線相關聯之記憶體單元係表示為圓形，但在偶數編號與奇數編號之之記憶體單元或位元線本身之間未必存在一實體差別。換言之，「偶數」與「奇數」在本文中僅用作各別參考。
控制元件440e-1、440o-1、440e-2、440o-2、...、440e-N、440o-N可包括及/或耦合至用於操作位元線DLe-1、DLo-1、DLe-2、DLo-2、...、DLe-N、DLo-N之控制電路。此控制電路可包括程式化電路、感測電路及/或欲與各別位元線結合使用之一個或多個快取元件。舉例而言，該等控制元件可包括一動態資料快取記憶體(DDC)。控制元件440e-1、440o-1、440e-2、440o-2、...、440e-N、440o-N可包括及/或耦合至圖8中所圖解說明之一個或多個特徵，例如，列解碼電路844、行解碼電路846、讀取/鎖存電路850、寫入電路855、位址電路840、I/O電路860及控制電路870。
圖4A圖解說明與位元線相關聯之控制元件可針對偶數及奇數位元線耦合於一記憶體陣列之相對側上。圖4A包括耦合至位元線DLe-1、DLe-2、...、DLe-N的相對於包括記憶體單元411e-1、411o-1、411e-2、411o-2、...、411e-N、411o-N之記憶體單元陣列之一端(例如，「頂部」)之控制元件440e-1、440e-2、...、440e-N。控制元件440o-1、440o-2、...、440o-N分別耦合至位元線DLo-1、DLo-2、...、DLo-N之另一端(例如，「底部」)。實施例並不限於偶數編號之控制元件位於「頂部」上且奇數編號之控制元件位於「底部」上。
圖4B包括耦合至位元線DLe-1、DLo-1、DLe-2、DLo-2、...、DLe-N、DLo-N的相對於包括記憶體單元411e-1、411o-1、411e-2、411o-2、...、411e-N、411o-N之記憶體單元陣列之一共同側之控制元件440e-1、440o-1、440e-2、440o-2、...、440e-N、440o-N。雖然該等控制元件係圖解說明為相對於該記憶體陣列耦合至該等位元線之「底部」，但實施例並不受如此限制。同樣地，該等控制元件可相對於該記憶體陣列皆耦合至該等位元線之「頂部」。此外，關於圖4A至圖4B，在位元線之相對於記憶體陣列之「頂部」與「底部」之間無明顯差別。而是，術語「頂部」及「底部」係用於提供參考點。
根據本發明之一個或多個實施例，控制元件440e-1、440o-1、440e-2、440o-2、...、440e-N、440o-N可經組態以在一程式化脈衝之前執行一扭曲檢測。一扭曲檢測可係包括確定在一後續程式化脈衝期間是否將對毗鄰於一特定記憶體單元且耦合至一共同字線之一個或多個記憶體單元進行程式化抑制(例如，該一個或多個毗鄰記憶體單元是否已完成程式化)之一操作。舉例而言，可藉由首先確定在一後續程式化脈衝期間是否將對記憶體單元411-e1及411-e2進行程式化抑制來針對記憶體單元411-o1執行一扭曲檢測。如本文中所闡述，此程式化狀況資訊可儲存於與一特定記憶體單元相關聯之一快取元件中。當耦合至一位元線(例如，位元線DLe-1)之一特定記憶體單元(例如，記憶體單元411-e1)已完成程式化時，可針對一程式化脈衝對該特定記憶體單元進行程式化抑制以幫助防止施加至耦合至該特定記憶體單元之一字線(例如，字線405-A)之程式化脈衝將額外電荷置於該特定記憶體單元之一浮動閘極上。一控制元件(例如，控制元件440e-1)可藉由將一程式化抑制電壓施加至與一記憶體單元(例如，記憶體單元411e-1)相關聯之一位元線(例如，位元線DLe-1)來對該記憶體單元進行程式化抑制。
在一扭曲檢測操作期間，一NAND串及與其相關聯之記憶體單元可藉由關斷對應於其等之相關聯位元線之一選擇閘極而與該位元線斷開連接。舉例而言，參考圖1，可藉由關斷汲極選擇閘極119將NAND串109-1與位元線107-1斷開連接。如本文中所闡述，可將一特定記憶體單元之程式化狀況資訊儲存於與該特定記憶體單元相關聯之一特定快取元件中。由於在該扭曲檢測操作期間不需要直接來自該特定記憶體單元之資訊，因此可將該串及相關聯記憶體單元與該位元線斷開連接以便不干擾與該扭曲檢測操作相關聯之一感測操作。如此，在一扭曲檢測操作期間所感測之一位元線電壓對作為該扭曲檢測操作之部分施加至位元線之電壓作出反應而不對一個或多個記憶體單元之一經程式化狀態作出反應。
在一個或多個實施例中，可針對與經選擇用於程式化之一字線相關聯之所有記憶體單元執行一扭曲檢測。此一扭曲檢測可包括在一程式化脈衝之前執行一第一扭曲檢測及一第二扭曲檢測。該第一扭曲檢測可包括藉由使奇數編號之位元線DLo-1、DLo-2、...、DLo-N浮動且根據(例如，相依於)耦合至各別偶數編號之位元線DLe及存取線405之一記憶體單元411e之一程式化狀況將兩個電壓中之一者選擇性地施加至偶數編號之位元線DLe-1、DLe-2、...、DLe-N中之每一者來對奇數編號之位元線DLo-1、DLo-2、...、DLo-N進行扭曲檢測。
若各別記憶體單元之程式化狀況係程式化未完成，例如，若各別記憶體單元尚未完成程式化，則可施加一第一電壓(例如，0 V)，且若各別記憶體單元之程式化狀況係程式化完成，例如，若各別記憶體單元已完成程式化，則可施加一第二電壓(例如，1 V)。如本文中所闡述，一特定記憶體單元之一程式化狀況可儲存於與該特定記憶體單元相關聯之一快取元件中且根據對該選定記憶體單元所執行之一個或多個程式化驗證操作(例如，與施加至與該特定記憶體單元相關聯之一字線之一個或多個程式化脈衝相關聯)之一結果來更新。實施例並不限於施加0 V作為該第一電壓或施加1 V作為該第二電壓，乃因給出此等值旨在說明一實例。在將此等電壓施加至偶數編號之位元線之同時，可感測奇數編號之位元線中之每一者以確定至少部分地由於施加至各別毗鄰偶數編號之位元線之電壓而對其之一影響。亦即，在使一特定奇數編號之位元線(例如，位元線DLo-1)浮動時，施加至毗鄰偶數編號之資料線(例如，資料線DLe-1及DLe-2)之第一及/或第二電壓可藉由與該特定奇數編號之位元線之電容性耦合而導致其上之一電壓增加。舉例而言，若將0 V施加至毗鄰於位元線DLo-1之兩個位元線DLe-1及DLe-2(例如，當兩個毗鄰記憶體單元皆未完成程式化時)，則位元線DLo-1與位元線DLe-1及DLe-2之間的電容性耦合可產生一0 V增加，例如，0扭曲。
若將0 V施加至毗鄰於位元線DLo-1之位元線DLe-1及DLe-2中之一者且將1 V施加至位元線DLe-1及DLe-2中之另一者(例如，當一個毗鄰記憶體單元已完成程式化時)，則位元線DLo-1上之電壓可至少部分地由於與位元線DLe-1及DLe-2之電容性耦合而增加約0.5 V。若將1 V施加至位元線DLe-1及DLe-2兩者(例如，當兩個毗鄰記憶體單元皆已完成程式化時)，則位元線DLo-1上之電壓可至少部分地由於與位元線DLe-1及DLe-2之電容性耦合而增加約1 V。因此，藉由感測位元線DLo-1，可作出關於在施加至存取線405之一後續程式化脈衝期間是將發生一雙側扭曲、一單側扭曲或是不發生扭曲之一確定。
用以解決程式化扭曲(例如，用以解決關於一程式化脈衝由於沿一共同字線之一個或多個毗鄰記憶體單元之一程式化狀況而對一特定記憶體單元之不同影響之問題)之某些先前方法可能已依賴於感測每一毗鄰位元線且根據感測該等毗鄰位元線作出調整。此等先前方法可包括控制元件之間的一有形實體連接(例如，拉長的線)，此對於其中控制元件在記憶體陣列之相對側上之例項可係不實際的，例如，如在圖4A中所圖解說明。然而，即使當控制元件係在記憶體陣列之同一側時，例如，如在圖4B中所圖解說明，此等實施方案亦由於可製造性及材料而難以實施且係昂貴的。相比之下，本發明之一個或多個實施例使用兩個或更多個毗鄰位元線及/或串及/或記憶體單元之間的電容性耦合提供資訊以使得感測一特定位元線提供關於毗鄰位元線之充足資訊以作出關於在施加至耦合至該特定位元線之一記憶體單元之一後續程式化脈衝時是將存在雙側扭曲、單側扭曲或是不存在扭曲之一確定。
第二扭曲檢測可包括以與第一扭曲檢測類似但使偶數編號之位元線及奇數編號之位元線與在該第一扭曲檢測中相反地操作之一操作對偶數編號之位元線DLe-1、DLe-2、...、DLe-N進行扭曲檢測。亦即，可使偶數編號之位元線DLe-1、DLe-2、...、DLe-N浮動，同時根據耦合至奇數編號之位元線DLo-1、DLo-2、DLo-N及存取線405之一記憶體單元411o之一程式化狀況將兩個電壓中之一者選擇性地施加至各別奇數編號之位元線中之每一者。在將此等電壓施加至該等奇數編號之位元線之同時，可感測該等偶數編號之位元線中之每一者以確定至少部分地由於施加至各別毗鄰奇數編號之位元線之電壓而對其之一影響。根據本發明之一個或多個實施例，可首先檢測該等奇數編號之位元線或偶數編號之位元線。亦即，實施例並不限於如上文所闡述首先檢測該等奇數編號之位元線。
一旦已作出關於是將存在影響一特定記憶體單元之程式化之雙側扭曲、單側扭曲或是不存在扭曲之一確定，即可在一後續程式化脈衝期間將一扭曲校正施加至與彼特定記憶體單元相關聯之特定位元線。舉例而言，在一後續程式化操作期間，(例如)除施加至該特定位元線之程式化啟用電壓以外，亦可根據毗鄰於該特定記憶體單元之將受到程式化抑制之記憶體單元之數目(例如，根據已完成程式化之毗鄰記憶體單元之數目)將將一扭曲校正電壓施加至該特定位元線。該扭曲校正電壓之量值可與在該扭曲檢測期間在該位元線上所感測之電壓成比例。舉例而言，若在該扭曲檢測期間感測到0 V，則可施加0 V作為一扭曲校正電壓；若在該扭曲檢測期間感測到0.5 V，則可施加150 mV作為一扭曲校正；若在該扭曲檢測期間感測到1.0 V，則可施加300 mV作為一扭曲校正。實施例並不限於此等實例性電壓。
將一扭曲校正施加至該位元線可包括施加大於在程式化耦合至該位元線之一記憶體單元期間原本施加至該位元線之一電壓但小於一程式化抑制電壓之一電壓。舉例而言，若在程式化期間原本將0 V施加至一特定位元線，且施加Vcc(例如，2 V)來對一記憶體單元進行程式化抑制，則一單側扭曲校正可包括將300 mV施加至該特定位元線，且一雙側扭曲校正可包括將600 mV施加至該特定位元線。實施例並不限於此等實例中所使用的具體電壓。
扭曲校正電壓可足以減小一特定記憶體單元與一個或多個毗鄰記憶體單元之間的電容性耦合之扭曲影響，以使得一程式化脈衝對該特定記憶體單元具有其既定影響，例如，施加至字線之一15.0 V程式化脈衝由該記憶體單元接收為15.0 V，而非至少部分地由於與一個或多個毗鄰記憶體單元之電容性耦合而接收為15.3V。亦即，扭曲校正電壓(例如，一增加之位元線電壓)可減小針對與該位元線及該字線相關聯之一記憶體單元施加至該字線之一程式化脈衝之影響，例如，DLo-1上之一增加之電壓可藉由減小該字線(例如，來自施加至其的一程式化脈衝)與下伏於浮動閘極之通道之間的電位差來降低針對記憶體單元411o-1在字線405-A上之一程式化脈衝之影響。如本文中所闡述，增加一特定記憶體單元之位元線電壓可導致該記憶體單元之通道電壓之一對應增加。扭曲校正電壓不具有足以將該位元線及耦合至其之記憶體單元置於一程式化抑制模式中之量值以使得施加至該記憶體單元之一程式化脈衝不更改該記憶體單元之狀態，例如，該記憶體單元之一浮動閘極上之電荷量。在一個或多個實施例中，可按如下次序對一記憶體裝置執行若干個操作：程式化脈衝、程式化驗證操作及扭曲檢測、可能後跟具有扭曲校正之一後續程式化脈衝。
圖5A係根據本發明之一個或多個實施例與一第一扭曲檢測操作相關聯之一時序圖。影像550圖解說明與如本文中所闡述之一扭曲檢測之一實例性實施例相關聯之三個實例性位元線電壓0 V、0.5 V及1 V。該等特定電壓0 V、0.5 V及1 V係實例，且本文中所闡述之一個或多個實施例可使用不同電壓。
如本文中所闡述，一扭曲檢測可包括感測一特定位元線以確定至少部分地由於該特定位元線與毗鄰位元線之間的電容性耦合而對其之一影響，該等毗鄰位元線具有根據與其相關聯之記憶體單元之一程式化狀況施加之兩個電壓(例如，0 V或1 V)中之一者。對於此等實例性電壓，至少部分地由於電容性耦合所致的特定位元線電壓因此可約係0 V(例如，對於無扭曲)、0.5 V(例如，對於單側扭曲)或1 V(例如，對於雙側扭曲)。如在影像550中所圖解說明，可使用一第一感測電壓551(例如，0.25 V)來確定該位元線係處於0 V或是0.5 V或1.0 V，且可使用一第二感測電壓552(例如，0.75 V)來確定該位元線係處於0.5 V或是1.0 V。實施例並不限於此等實例性電壓或此特定感測方案。舉例而言，如熟習此項技術者將瞭解，可使用其他感測方案，諸如可採用一電壓斜升進行感測。
與圖5A相關聯之時序圖包括一信號tdc 553-A，其對應於圖5C之示意圖中所圖解說明之暫時資料快取(tdc)節點553-A，例如，開關559-2與開關559-3之間的線。該時序圖亦包括一信號DLCLAMP 554-A，其對應於圖5C之示意圖中所圖解說明之DLCLAMP 554-C線。一適當DLCLAMP信號554-C可藉由開關559-2之操作將位元線507耦合至tdc節點553-C。儘管本文中使用術語「開關」，但該切換裝置可係一電晶體(如所顯示)或另一類型之切換裝置。在圖5A中，tdc信號553-A增加至Vcc。關於圖5C，當經由開關559-1之操作將預充電電路(例如，Vcc 556-1)耦合至tdc節點553-C時，在tdc節點553-C上可發生此一增加。當開關559-2及559-3斷開且開關559-4接通時，將Vcc 556-1連接至tdc節點553-C可將電容(例如，一離散電容器及/或寄生電容)557-1充電至Vcc。
一旦已將電容557-1充電至Vcc，即可將一感測電壓551施加至DLCLAMP線554-C，如DLCLAMP信號554-A所圖解說明。在一個或多個實施例中，施加至DLCLAMP線554-C之感測電壓可係一所期望感測電壓加上與開關559-1相關聯之一臨限電壓，例如，足以充分接通該電晶體之一電壓，但實施例並不受如此限制。關於結合圖5A至圖5C使用之實例性電壓，位元線507可於其上具有三個電壓(例如，0 V、0.5 V或1 V)中之一者。因此，為將感測電壓551施加至DLCLAMP線554-C，開關559-2在位元線507低於感測電壓(例如，0 V)時將接通，但在位元線507高於感測電壓(例如，0.5 V或1 V)時將不接通。如在圖5A中所圖解說明，當該位元線上之電壓係0時，tdc信號553-A降至該位元線上之電壓，例如，如虛線所表示。亦即，關於圖5C，開關559-2接通，從而允許先前充電至Vcc之電容557-1經由資料線排出，以使得tdc節點553-C朝向該位元線電壓(例如，0 V)排放。開關559-3可接通以鎖存558此資訊，例如以記錄位元線507係處於0 V之事實。
相反地，當位元線507處於0.5 V而將感測電壓551施加至DLCLAMP線554-C時，開關559-2將不接通，此使得tdc節點553-C上之電壓處於Vcc(例如，將電容557-1被充電至的電壓)，如在DLCLAMP 554-A升高至感測電壓+Vtn之後tdc信號553-A上之實線保持處於Vcc所圖解說明。當開關559-3接通時，鎖存器558可記錄位元線507處於大於感測電壓551之一電壓之事實。隨後，可施加感測電壓552以確定位元線507係處於0.5 V或是1 V。
鎖存器558可具有一特定跳脫點(例如，約1 V)，但實施例並不受如此限制。Vcc可係大於鎖存器558之跳脫點之某一值，例如，2 V。因此，對於與感測電壓551相關聯之感測操作，當tdc節點553-C保持處於Vcc時(例如，當該位元線處於0.5 V或1 V時)，該鎖存器將跳脫。同樣地，當tdc節點553-C上之電壓朝向0 V之位元線電壓排放時，該鎖存器將不跳脫。
圖5B係根據本發明之一個或多個實施例與一第二扭曲檢測操作相關聯之一時序圖。圖5B係關於將感測電壓552施加至DLCLAMP線554-C以區分位元線507上之0.5 V與1 V。圖5B包括表示tdc節點553-C上之電壓之一信號553-B、一DCLAMP信號554-B及一升壓電壓信號555(例如，Vcc/2)。
如結合圖5A所闡述且如tdc信號553-B所圖解說明，可相對於接地將與tdc節點553-C相關聯之電容557-1充電至Vcc。隨後，可相對於接地使用一升壓電壓信號555對tdc信號553-B之電壓進行升壓。在圖5B及圖5C中所圖解說明之實施例中，升壓電壓係Vcc/2，然而，實施例並不限於此具體實例性升壓電壓。關於圖5C，可藉由將電容557-2充電至Vcc/2而將升壓電壓施加至tdc節點553-C。可藉由接通開關559-5將電容557-2耦合至跨越電容557-2至接地之升壓電路(例如，Vcc/2 556-2)。隨後，可關斷開關559-4，同時接通開關559-6，以使得將電容557-1及557-2串聯耦合至tdc節點553-C，從而產生高於接地之一電位Vcc+Vcc/2。
在tdc 553-B處於Vcc+Vcc/2之後，可將感測電壓552施加至DLCLAMP線554-B。如上文關於圖5A所闡述，可將感測電壓552施加為該感測電壓加上與DLCLAMP線554-C相關聯之電晶體559-2之一臨限電壓，但實施例並不受如此限制。若位元線507處於1 V，則開關559-2將不會因將感測電壓552(例如，0.75 V)施加至DLCLAMP線554-C而接通。因此，tdc節點553-C保持處於Vcc+Vcc/2。因此，當藉由接通開關559-3而將鎖存器558耦合至tdc節點553-C時，其將讀取如tdc 553-B上之實線所指示之Vcc+Vcc/2，例如，3 V，該電壓可足以使該鎖存器跳脫，從而指示位元線507高於該感測電壓(例如，1 V)。相反地，若位元線507處於0.5 V，則將感測電壓552施加至DLCLAMP線554-C將接通開關559-2以將位元線507耦合至tdc節點553-C。tdc節點553-C可開始排放至位元線507電壓，如tdc信號553-B上之虛線所指示。
如本文中所闡述，鎖存器558可具有一特定跳脫點，例如約1 V。在某些例項中，位元線507上之0.5 V可充分接近於鎖存器跳脫點而導致鎖存器558之錯誤操作，尤其當考量可影響該裝置之操作電壓之製程角(諸如操作溫度)時。因此，在如上文所闡述排放tdc之後，可藉由切換移除升壓電壓，如在將感測電壓552施加至DLCLAMP線554-C之後升壓信號555變為低所指示。移除該升壓電壓可將tdc節點553-C上之電壓移位至低於位元線507電壓，以幫助防止鎖存器558之錯誤操作。舉例而言，可將tdc節點553-C電壓(例如，Vcc+Vcc/2)排放至位元線507電壓(例如，0.5 V)，以使得電容557-1及557-2將放電至等於位元線507之一累積電壓0.5 V。在開關559-3接通以將tdc節點553-C電壓鎖存至鎖存器558之前，可關斷開關559-6且可接通開關559-4以解耦tdc節點553-C與接地之間的電容557-2。此操作將有效地將tdc節點553-C電壓減小tdc節點553-C電壓之儲存於電容557-2上之部分。因此，如tdc 553-B上之虛線所圖解說明，tdc電壓將自位元線電壓(例如，0.5 V)降至某一更小電壓。此一操作可減小鎖存器558所感測之電壓以幫助防止其錯誤操作。
圖5C係根據本發明之一個或多個實施例之感測電路之一示意圖。與圖5C相關聯之感測電路可與一個或多個控制元件(例如，圖4A及圖4B中所圖解說明之控制元件440e-1、440o-1、440e-2、440o-2、...、440e-N、440o-N)包括在一起及/或耦合至該一個或多個控制元件。圖5C係可與本發明一起使用之一感測電路之一個實例。可用於更改該感測電路之一個或多個電路徑(例如，在適用於使用第一感測電壓551或第二感測電壓552進行感測操作之組態之間)之開關(例如，開關559-4、559-5及559-6)可經重新組態以提供若干個替代實施方案。同樣地，實施例並不限於使用金屬氧化物半導體場效應電晶體(MOSFET)作為圖5C中所圖解說明之感測電路之切換元件。如關於圖5A至圖5C所闡述，該感測電路及操作可有效地確定一選定位元線507上的至少部分地由於與一個或多個毗鄰位元線之電容性耦合所致的電壓以執行一扭曲檢測，如本文中所闡述。
圖6係根據本發明之一個或多個實施例之程式化電路之一示意圖。與圖6相關聯之程式化電路可與一個或多個控制元件(例如，圖4A及圖4B中所圖解說明之控制元件440e-1、440o-1、440e-2、440o-2、...、440e-N、440o-N)包括在一起及/或耦合至該一個或多個控制元件。在一個或個實施例中，程式化電路可回應於DLCLAMP線654而選擇性地耦合至一資料線「DL」607(例如，一位元線)且可包括一電源電壓656及一程式化/抑制鎖存器658。程式化/抑制鎖存器658可類似於圖5C中所圖解說明之程式化抑制鎖存器558。DLCLAMP線654可被包括作為該程式化電路之一組件或係與該程式化電路分離之一元件。DLCLAMP線654可類似於圖5C中所圖解說明之DLCLAMP線554-C。舉例而言，可使用一相同DLCLAMP信號將一位元線選擇性地耦合至程式化電路及感測電路。在此等實施例中，可包括額外切換裝置以將該位元線選擇性地耦合至感測電路或程式化電路。在一個或多個實施例中，DLCLAMP線654可不同於DLCLAMP線554-C。在一個或多個實施例中，感測電路(例如，圖5C中所圖解說明之感測電路)及程式化電路(例如，圖6及圖7中所圖解說明之程式化電路)可與一共同控制元件(例如，圖4A及圖4B中所圖解說明之一控制元件440)包括在一起及/或耦合至該共同控制元件。
該程式化電路可包括若干個儲存元件，例如，DDC 660-1、660-2、660-3、660-4、660-5及660-6。可利用該等DDC將一特定扭曲校正電壓施加至位元線607。在圖6之實例性實施例中，可使用DDC 660-1將0 V施加至位元線607；可使用DDC 660-2將一單側扭曲校正(例如，消除扭曲)電壓(例如，1/2消除扭曲)施加至位元線607；可使用DDC 660-3將一雙側消除扭曲(例如，消除扭曲)電壓施加至位元線607；可使用DDC 660-4將一選擇性緩慢程式化收斂(SSPC)電壓施加至位元線607；可使用DDC 660-5將一SSPC+消除扭曲電壓施加至位元線607；且可使用DDC 660-6將一SSPC+消除扭曲電壓施加至位元線607。關於圖6，電源(例如，Vcc 656)可稱為用於將Vcc施加至位元線607之一第七儲存元件。一消除扭曲電壓可係施加至位元線607以校正一單側程式化扭曲之一電壓，例如，其中在一程式化操作期間對一個毗鄰位元線進行程式化抑制之一例項。一(全)消除扭曲電壓可係施加至位元線607以校正一雙側程式化扭曲之一電壓，例如，其中在一程式化操作期間對兩個毗鄰位元線進行程式化抑制之一例項。
選擇性緩慢程式化收斂(SSPC)係一種有時與NAND記憶體一起使用以產生一極窄臨限電壓(Vth)分佈而不減少程式化通量之技術。將一SSPC電壓施加至與經選擇以接收一程式化脈衝之一記憶體單元相關聯之一位元線可減小將該程式化脈衝施加至與該選定記憶體單元相關聯之一字線之影響。該SSPC電壓可將與該選定記憶體單元相關聯之通道減小至一程式化抑制電壓與原本將係施加至該位元線之一程式化電壓之間的一中間電壓。因此，該SSPC電壓「減慢」該選定記憶體單元之程式化。本發明之一個或多個扭曲校正程式化操作可與SSPC程式化操作結合使用以既使一選定記憶體單元之Vth變窄亦減小與某些先前方法相關聯之程式化扭曲之影響。舉例而言，若一SSPC電壓係100 mV且一消除扭曲電壓係150 mV，則一SSPC+消除扭曲電壓可係250 mV。實施例並不限於此等實例性電壓。
圖6中所圖解說明之儲存元件660-1、660-2、660-3、660-4、660-5及660-6(例如，DDC)可稱為解碼型儲存元件。亦即，每一儲存元件可與一特定操作電壓相關聯。然而，本發明之一個或多個實施例可利用編碼型儲存元件代替解碼型儲存元件。舉例而言，圖6包括七個解碼型儲存元件，例如，DDC 660-1、660-2、660-3、660-4、660-5及660-6以及Vcc 656。然而，另一選擇係，圖6可包括三個編碼型儲存元件來替換該七個解碼型儲存元件。該三個編碼型儲存元件中之每一者可類似於三數位二進制數字之一個位元。該三個編碼型儲存元件之組合可提供多達九個不同組合，此足以達成對與所圖解說明之圖6相關聯之七個操作電壓中之一者之選擇。
圖7係根據本發明之一個或多個實施例之程式化電路之一示意圖。與圖7相關聯之程式化電路可與一個或多個控制元件(例如，圖4A及圖4B中所圖解說明之控制元件440e-1、440o-1、440e-2、440o-2、...、440e-N、440o-N)包括在一起及/或耦合至該一個或多個控制元件。在一個或多個實施例中，程式化電路可回應於DLCLAMP線754而選擇性地耦合至一位元線707且可包括一電源電壓756及一程式化/抑制鎖存器758。DLCLAMP線754可類似於圖6中所圖解說明之DLCLAMP 654。程式化/抑制鎖存器758可類似於圖6中所圖解說明之程式化/抑制鎖存器658。該程式化電路可包括若干個儲存元件，例如，DDC 760-1、760-2、760-3及760-4。可利用該等DDC將一特定電壓施加至資料線「DL」707，例如，位元線。在圖7之實例性實施例中，可使用DDC 760-1將0 V施加至位元線707；可使用DDC 760-2施加一扭曲校正(例如，消除扭曲)電壓；可使用DDC 760-3將一SSPC電壓施加至位元線707；且可使用DDC 760-4將一SSPC+消除扭曲電壓施加至位元線707。關於圖7，電源(例如，Vcc 756)可稱為用於將Vcc施加至位元線707之一第五儲存元件。
如讀者將瞭解，圖7中所圖解說明之實施例類似於圖6之實施例，其中省略了消除扭曲電壓(例如，DDC 660-2)及SSPC+消除扭曲電壓(例如，DDC 660-5)。在一個或多個實施例中，且在圖7中所圖解說明之實施例中，可藉助施加一個消除扭曲電壓來校正單側程式化扭曲及雙側程式化扭曲兩者。亦即，若偵測到任一程式化扭曲，皆可在一程式化脈衝期間施加單一消除扭曲電壓。此等實施例可減少用以檢測一程式化扭曲之感測電路及/或用以對一程式化扭曲進行校正之程式化電路在一記憶體裝置上所消耗之空間量。
關於圖5A至圖5C，可藉由類似地處理單及雙側程式化扭曲兩者來減小該感測電路。舉例而言，本發明之同等地處理單及雙側程式化扭曲之一個或多個實施例將僅區分無扭曲與某一扭曲，例如，根據圖5A中之影像550之實例的0 V與0.5 V或1 V。舉例而言，用於區分0 V與(0.5 V或1 V)之感測電路可不與此等實施例包括在一起，或用於區分0.5 V與1 V之感測電路可不與此等實施例包括在一起。如此，此等實施例亦可減少與檢測程式化扭曲相關聯之一感測時間。
圖8係具有根據本發明之一個或多個實施例操作之至少一個記憶體裝置820之一電子記憶體系統800之一功能方塊圖。記憶體系統800包括耦合至一非揮發性記憶體裝置820之一處理器810，非揮發性記憶體裝置820包括非揮發性單元之一記憶體陣列830，例如，圖1中所示之非揮發性單元111-1、...、111-N之記憶體陣列100。記憶體系統800可包括單獨積體電路，或處理器810與記憶體裝置820兩者可位於同一積體電路上。處理器810可係一微處理器或諸如一專用積體電路(ASIC)之某一其他類型之控制電路。
記憶體裝置820包括可係具有一NAND架構之浮動閘極快閃記憶體單元(如本文中先前所闡述)之非揮發性記憶體單元之陣列830。圖8之實施例包括用以鎖存通過I/O電路860經由I/O連接862提供之位址信號之位址電路840。一列解碼器844及一行解碼器846接收並解碼位址信號以存取記憶體陣列830。根據本發明，熟習此項技術者將瞭解，位址輸入連接之數目相依於記憶體陣列830之密度及架構且位址之數目隨記憶體單元之數目以及記憶體區塊及陣列之數目兩者之增加而增加。
記憶體裝置820藉由使用感測/緩衝電路感測記憶體陣列行中之電壓及/或電流改變來感測記憶體陣列830中之資料，在此實施例中，該感測/緩衝電路可係讀取/鎖存電路850。讀取/鎖存電路850可自記憶體陣列830讀取並鎖存一資料頁(例如，一資料列)。包括I/O電路860以用於經I/O連接862與處理器810進行雙向資料通信。包括寫入電路855以將資料寫入至記憶體陣列830。
控制電路870解碼藉由控制連接872自處理器810提供之信號。此等信號可包括用於控制如本文中所闡述之對記憶體陣列830之操作(包括資料感測、資料寫入及資料擦除操作)之晶片信號、寫入啟用信號及位址鎖存信號。在一個或多個實施例中，控制電路870負責執行來自處理器810之指令以執行根據本發明之實施例之操作。控制電路870可係一狀態機、一定序器或某一其他類型之控制器。熟習此項技術者將瞭解，可提供額外電路及控制信號，且已減少圖8之記憶體裝置細節以便易於圖解說明。
圖9係具有根據本發明之一個或多個實施例操作之至少一個記憶體裝置之一記憶體模組900之一功能方塊圖。記憶體模組900係圖解說明為一記憶卡，但參考記憶體模組900所論述之概念亦適用於其他類型之可抽換式或可攜式記憶體(例如，USB快閃硬碟及/或固態硬碟)且意欲在本文中所使用之「記憶體模組」之範疇內。另外，雖然在圖9中繪示了一個實例性形狀因數，但此等概念亦適用於其他形狀因數。
在一個或多個實施例中，記憶體模組900將包括一外殼905(如所繪示)以包封一個或多個記憶體裝置910，但此一外殼並非對所有裝置或裝置應用係必不可少的。至少一個記憶體裝置910包括非揮發性多位階記憶體單元之一陣列，例如，圖1中所示之非揮發性記憶體單元111-1、...、111-N之陣列100。若存在，則外殼905包括用於與一主機裝置進行通信之一個或多個觸點915。主機裝置之實例包括數位相機、數位記錄及回放裝置、PDA、個人電腦、記憶卡讀取器、介面集線器及類似裝置。對於一個或多個實施例，觸點915呈一標準化介面之形式。舉例來說，對於一USB快閃驅動器，觸點915可呈一USB類型A凹入式連接器之形式。對於一個或多個實施例，觸點915呈半專屬介面之形式，諸如可見於由SanDisk公司許可之CompactFlashTM 記憶卡、由Sony公司許可之Memory StickTM 記憶卡、由Toshiba公司許可之SD Secure DigitalTM 記憶卡及類似記憶卡上。然而，一般而言，觸點915提供一介面以用於在記憶體模組900與具有與觸點915相容之接納器之一主機之間傳遞控制、位址及/或資料信號。
記憶體模組900可視情況包括額外電路920，該電路可係一個或多個積體電路及/或離散組件。對於一個或多個實施例，額外電路920可包括用於控制跨越多個記憶體裝置910之存取及/或用於提供一外部主機與一記憶體裝置910之間之一轉譯層之控制電路(諸如一記憶體控制器)。舉例而言，該若干個觸點915與至該一個或多個記憶體裝置910之若干個連接之間可不存在一一對應。因此，一記憶體控制器可選擇性地耦合一記憶體裝置910之一I/O連接(在圖9中未顯示)以在適當時間在適當I/O連接處接收適當信號或在適當時間在適當觸點915處提供適當信號。類似地，一主機與記憶體模組900之間的通信協定可不同於存取一記憶體裝置910所使用之協定。一記憶體控制器可然後將自一主機接收之命令序列轉譯成適當命令序列以達成對記憶體裝置910之所期望存取。除命令序列以外，此轉譯可進一步包括信號電壓位準之改變。
額外電路920可進一步包括與控制一記憶體裝置910無關之功能性，諸如，可由一ASIC執行之邏輯功能。此外，額外電路920可包括用以限制對記憶體模組900之讀取或寫入存取之電路，諸如密碼保護、生物量測或類似物。額外電路920可包括用以指示記憶體模組900之一狀況之電路。舉例而言，額外電路920可包括用以確定電力是否正被供應至記憶體模組900及記憶體模組900當前是否正被存取及顯示其狀況之一指示(諸如，當被供電時為一穩定光且當正被存取時為一閃爍光)之功能性。額外電路920可進一步包括被動裝置(諸如去耦電容器)以幫助調節記憶體模組900內之電力要求。
總結
本發明包括用於操作半導體記憶體之方法、裝置、模組及系統。一個方法實施例包括根據一第一記憶體單元之一程式化狀況將複數個(例如，兩個)電壓中之一者選擇性地施加至一第一資料線(其中該第一記憶體單元耦合至該第一資料線及一選定存取線)。確定至少部分地由於施加至該第一資料線之該電壓及至少該第一資料線與一第二資料線之間的電容性耦合而對該第二資料線之一影響(其中一第二記憶體單元耦合至該第二資料線，且該第二記憶體單元毗鄰於該第一記憶體單元且耦合至該選定存取線)。回應於該所確定之影響而在施加至該第二記憶體單元之一後續程式化脈衝期間將一扭曲校正施加至該第二資料線。
將理解，當稱一元件係「在」另一元件「上」、「連接至」另一元件或與另一元件「耦合」時，其可直接在該另一元件上、與該另一元件連接或耦合，或可存在介入元件。相反，當稱一元件「直接在」另一元件「上」、「直接連接至」另一元件或與另一元件「直接耦合」時，則不存在介入元件或層。如本文中所用，術語「及/或」包括相關聯之所列項中之一者或多者之任何及所有組合。
如本文中所用，術語「及/或」包括相關聯之所列項中之一者或多者之任何及所有組合。本文中所用，術語「或」，除非另有說明，否則意指在邏輯上包括性或。亦即，「A或B」可包括(僅A)、(僅B)或(A及B兩者)。換言之，「A或B」可意指「A及/或B」或「A及B中之一者或多者」。
將理解，雖然本文中可使用術語第一、第二等來闡述各元件，但此等元件不應受此等術語限制。此等術語僅用於區分一個元件與另一元件。因此，可將一第一元件稱作一第二元件，此並不背離本發明之教示內容。
雖然本文中已圖解說明及闡述了具體實施例，但熟習此項技術者將瞭解，經計算以達成相同結果之一配置可替代所顯示之具體實施例。本發明意欲涵蓋本發明之一個或多個實施例之修改或變化形式。應理解，以上說明係以一說明性方式而非一限定性方式作出。熟習此項技術者在審閱上文說明後將明瞭以上實施例之組合及本文中未具體闡述之其他實施例。本發明之一個或多個實施例之範疇包括其中使用以上結構及方法之其他應用。因此，本發明之一個或多個實施例之範疇應參考隨附申請專利範圍連同授權此等申請專利範圍之等效內容之全部範圍來確定。
在前述實施方式中，出於簡化本發明之目的，將某些特徵一起集合於一單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比明確陳述於每一請求項中更多之特徵之一意圖。而是，如以下申請專利範圍反映：發明性標的物在於少於一單個所揭示實施例之所有特徵。因此，特此將以下申請專利範圍併入實施方式中，其中每一請求項獨立地作為一單獨實施例。
100．．．非揮發性記憶體陣列
105-1-105-N．．．字線
107-1-107-M．．．位元線
109-1-109-M．．．NAND串
111-1-111-N．．．非揮發性記憶體單元
111-B-111-C．．．非揮發性記憶體單元
113．．．場效應電晶體
115．．．汲極選擇線
117．．．源極選擇線
119．．．汲極選擇閘極
121-1．．．汲極觸點
123．．．源極線
205．．．字線
207A-207C．．．位元線
210．．．影像
211A-211C．．．記憶體單元
220．．．影像
230．．．影像
440e-1-440e-N．．．控制元件
440o-1-440o-N．．．控制元件
411e-1-411e-N．．．記憶體單元
411o-1-411o-N．．．記憶體單元
DLe-1-DLe-N．．．位元線
DLo-1-DLo-N．．．位元線
405-A．．．字線
405-B．．．字線
507．．．位元線
553-C．．．暫時資料快取節點
554-C．．．DLCLAMP線
556-1．．．預充電電路
556-2．．．升壓電路
557-1．．．電容
557-2．．．電容
558．．．鎖存器
559-1-559-6．．．開關
607．．．位元線
654．．．DLCLAMP線
656．．．電源電壓
658．．．程式化/抑制鎖存器
660-1-660-6．．．DDC
707．．．位元線
754．．．DLCLAMP線
756．．．電源
758．．．程式化/抑制鎖存器
760-1-760-4．．．DDC
800．．．電子記憶體系統
810．．．處理器
820．．．非揮發性記憶體裝置
830．．．記憶體陣列
840．．．位址電路
844．．．列解碼器
846．．．行解碼器
850．．．讀取/鎖存電路
855．．．寫入電路
860．．．I/O電路
862．．．I/O連接
870．．．控制電路
872．．．控制連接
900．．．記憶體模組
905．．．外殼
910．．．記憶體裝置
915．．．觸點
920．．．額外電路
圖1係根據本發明之一個或多個實施例之一非揮發性記憶體陣列之一部分之一示意圖。
圖2圖解說明在一程式化操作期間的電容性耦合及程式化扭曲。
圖3係根據某些先前方法之一程式化操作之程式化步長電壓對脈衝數目之一先前技術曲線圖。
圖4A至圖4B係根據本發明之一個或多個實施例具有若干個控制元件之一記憶體陣列之一部分之示意圖。
圖5A係根據本發明之一個或多個實施例與一第一扭曲檢測操作相關聯之一時序圖。
圖5B係根據本發明之一個或多個實施例與一第二扭曲檢測操作相關聯之一時序圖。
圖5C係根據本發明之一個或多個實施例之感測電路之一示意圖。
圖6係根據本發明之一個或多個實施例之程式化電路之一示意圖。
圖7係根據本發明之一個或多個實施例之程式化電路之一示意圖。
圖8係具有根據本發明之一個或多個實施例操作之至少一個記憶體裝置之一電子記憶體系統之一功能方塊圖。
圖9係具有根據本發明之一個或多個實施例操作之至少一個記憶體裝置之一記憶體模組之一功能方塊圖。
607．．．位元線
654．．．DLCLAMP線
656．．．電源
658．．．程式化/抑制鎖存器
660-1~660-6．．．DDC

Claims (49)

  1. 一種用於操作一記憶體裝置之方法，其包含：根據一第一記憶體單元之一程式化狀況將複數個電壓中之一者選擇性地施加至一第一資料線，其中該第一記憶體單元耦合至該第一資料線及一選定存取線；確定至少部分地由於施加至該第一資料線之該電壓及至少該第一資料線與一第二資料線之間的一電容性耦合對該第二資料線之一影響而不接收指示施加至該第一資料線之該電壓之一信號，其中該第二資料線耦合至一第二記憶體單元，該第二記憶體單元毗鄰於該第一記憶體單元，且該第二記憶體單元耦合至該選定存取線；及回應於該所確定之影響，在施加至該第二記憶體單元之一後續程式化脈衝期間將扭曲校正施加至該第二資料線。
  2. 如請求項1之方法，其中該方法包括在施加該複數個電壓中之該一者之同時，使該第二資料線浮動。
  3. 如請求項1之方法，其中該方法包括：根據一第三記憶體單元之一程式化狀況將該複數個電壓中之一者選擇性地施加至一第三資料線，其中該第三資料線耦合至該第三記憶體單元，該第三記憶體單元毗鄰於該第二記憶體單元，且該第三記憶體單元耦合至該選定存取線；及確定至少部分地由於施加至該第一資料線之該電壓及施加至該第三資料線之該電壓而對該第二資料線之一影 響。
  4. 如請求項1之方法，其中確定對該第二資料線之該影響包括感測該第二資料線上之一電壓，其中至少部分地藉由施加至該第一資料線之該電壓來確定該第二資料線上之該電壓。
  5. 如請求項1之方法，其中確定對該第二資料線之該影響包括在將該複數個電壓中之該一者施加至該第一資料線之同時確定該影響。
  6. 如請求項1之方法，其中自包括程式化完成及程式化未完成之程式化狀況之群組中選擇該程式化狀況。
  7. 如請求項1之方法，其中選擇性地施加該複數個電壓中之一者包括：當該第一記憶體單元之該程式化狀況係程式化未完成時，施加一第一扭曲檢測電壓；且當該第一記憶體單元之該程式化狀況係程式化完成時，施加一第二扭曲檢測電壓。
  8. 如請求項1之方法，其中將扭曲校正施加至該第二資料線包括將一扭曲校正電壓施加至該第二資料線。
  9. 如請求項8之方法，其中施加該扭曲校正電壓包括施加具有對應於在該第二資料線上所感測之一電壓之一量值之一電壓。
  10. 如請求項9之方法，其中施加該扭曲校正電壓包括施加具有與在該第二資料線上所感測之該電壓成比例之一量值之一電壓。
  11. 一種用於操作一記憶體裝置之方法，其包含：確定耦合至一共同存取線且毗鄰於在一後續程式化脈衝期間將受程式化抑制之一第一記憶體單元之記憶體單元之數目，其中該第一記憶體單元與一第一資料線相關聯；其中該確定包括：當毗鄰於該第一記憶體單元且與一第二資料線相關聯之一第二記憶體單元已完成程式化時，將一第一電壓施加至該第二資料線；當該第二記憶體單元尚未完成程式化時，將一第二電壓施加至該第二資料線；及確定至少部分地由於在至少該第一資料線與該第二資料線之間的一電容性耦合對該第一資料線之一影響而不接收指示施加至該第二資料線之該第二電壓之一信號；及根據耦合至該共同存取線且毗鄰於在該後續程式化脈衝期間將受程式化抑制之該第一記憶體單元之記憶體單元之該數目將扭曲校正施加至該第一資料線。
  12. 如請求項11之方法，其中確定對該第一資料線之該影響包括：當耦合至該共同存取線且毗鄰於在該後續程式化脈衝期間將受程式化抑制之該第一記憶體單元之記憶體單元之該數目係0時，感測一第一電壓；當記憶體單元之該數目係1時，感測一第二電壓；且 當記憶體單元之該數目係2時，感測一第三電壓。
  13. 如請求項11之方法，其中施加扭曲校正包括在該後續程式化脈衝期間施加該扭曲校正。
  14. 如請求項11之方法，其中施加該扭曲校正包括在一程式化脈衝期間增加施加至特定資料線之一電壓。
  15. 如請求項14之方法，其中施加扭曲校正包括使施加至該第一資料線之該電壓增加超過作為一選擇性緩慢程式化收斂(SSPC)技術之部分而施加之電壓之一增加。
  16. 如請求項11之方法，其中施加扭曲校正包括：當耦合至該共同存取線且毗鄰於在該後續程式化脈衝期間將受程式化抑制之該第一記憶體單元之記憶體單元之該數目係1時，將一第一扭曲校正施加至該第一資料線；及當記憶體單元之該數目係2時，將一第二扭曲校正施加至該第一資料線。
  17. 如請求項16之方法，其中該第二扭曲校正之一量值係該第一扭曲校正之一量值之兩倍大。
  18. 如請求項16之方法，其中該第二扭曲校正之一量值等於該第一扭曲校正之一量值。
  19. 如請求項11之方法，其中根據耦合至該共同存取線且毗鄰於在該後續程式化脈衝期間將受程式化抑制之該第一記憶體單元之記憶體單元之該數目施加扭曲校正包括：當耦合至該共同存取線且毗鄰於在該後續程式化脈衝期間將受程式化抑制之該第一記憶體單元之記憶體單元之 該數目係0時，不施加扭曲校正。
  20. 如請求項11之方法，其中確定耦合至該共同存取線且毗鄰於在一後續程式化脈衝期間將受程式化抑制之一第一記憶體單元之記憶體單元之該數目包括在一程式化操作之程式化脈衝之間確定記憶體單元之該數目。
  21. 如請求項11之方法，其中確定耦合至該共同存取線且毗鄰於在一後續程式化操作期間將受程式化抑制之該第一記憶體單元之記憶體單元之該數目包括在每一程式化脈衝之前確定記憶體單元之該數目。
  22. 一種用於操作一記憶體裝置之方法，其包含：使一第一資料線浮動；若耦合至一第二資料線及一選定存取線之一記憶體單元已完成程式化，則將一第一電壓施加至該第二資料線；若耦合至該第二資料線及該選定存取線之該記憶體單元尚未完成程式化，則將一第二電壓施加至該第二資料線；及感測至少部分地由於至少該第一資料線與該第二資料線之間的一電容性耦合對該第一資料線之一影響而不接收指示施加至該第二資料線之該第二電壓之一信號；使該第二資料線浮動；若耦合至該第一資料線及該選定存取線之該記憶體單元已完成程式化，則將該第一電壓施加至該第一資料線； 若耦合至該第一資料線及該選定存取線之該記憶體單元尚未完成程式化，則將該第二電壓施加至該第一資料線；感測至少部分地由於至少該第二資料線與該第一資料線之間的一電容性耦合對該第二資料線之一影響而不接收指示施加至該第一資料線之該第一電壓之一信號；根據所感測之對該第一資料線之該影響將扭曲校正施加至該第一資料線；及根據所感測之對該第二資料線之該影響將扭曲校正施加至該第二資料線。
  23. 一種記憶體裝置，其包含：一第一資料線，其與一第一記憶體單元及一第一控制元件相關聯；一第二資料線，其與一第二記憶體單元及一第二控制元件相關聯，其中該第二記憶體單元毗鄰於該第一記憶體單元；其中該第一控制元件經組態以：若該第一記憶體單元已完成程式化，則將一第一電壓施加至該第一資料線；且若該第一記憶體單元尚未完成程式化，則將一第二電壓施加至該第一資料線；且其中該第二控制元件經組態以確定至少部分地由於一電容性耦合所致的該電壓在該第一資料線上之該施加對該第二資料線之一影響而不接收指示施加至該第一資料 線之該第一電壓之一信號。
  24. 如請求項23之裝置，其中該裝置包括與一第三記憶體單元及一第三控制元件相關聯之一第三資料線，其中該第三記憶體單元毗鄰於該第二記憶體單元；其中該第三控制元件經組態以：若該第三記憶體單元已完成程式化，則將該第一電壓施加至該第三資料線；且若該第三記憶體單元尚未完成程式化，則將該第二電壓施加至該第三資料線；且其中該第二控制元件經組態以確定至少部分地由於一電容性耦合所致的該電壓在該第三資料線上之該施加對該第二資料線之一影響。
  25. 如請求項23之裝置，其中該第二控制元件經組態以在該電壓至該第一資料線之施加期間使該第二資料線浮動。
  26. 如請求項23之裝置，其中該第二控制元件經組態以確定該影響包含該第二控制元件經組態以感測至少部分地由於該電容性耦合所致的該第二資料線上之一電壓，其中該電容性耦合係在至少該第一資料線與該第二資料線之間。
  27. 如請求項23之裝置，其中該第二控制元件經組態以根據該所確定之影響而在對該第二記憶體單元之一程式化操作期間將一扭曲校正電壓施加至該第二資料線。
  28. 如請求項27之裝置，其中該扭曲校正電壓包含大致等效於至少部分地由於至少該第一資料線與該第二資料線之 間的電容性耦合而在該第二記憶體單元上之一程式化脈衝期間施加至該第二記憶體單元之一控制閘極之電壓之一增加之一電壓。
  29. 如請求項23之裝置，其中：該第二控制元件包括若干個解碼型儲存元件；且該第二控制元件經組態以在一程式化脈衝期間選擇該若干個解碼型儲存元件中之一者以將一對應電壓施加至該第二資料線。
  30. 如請求項29之裝置，其中該對應電壓選自包含如下各項之對應電壓群組：0伏；½扭曲校正電壓；扭曲校正電壓；選擇性緩慢程式化收斂(SSPC)電壓；SSPC電壓+½扭曲校正電壓；SSPC電壓+扭曲校正電壓；及抑制電壓。
  31. 如請求項23之裝置，其中：該第二控制元件包括若干個編碼型儲存元件；且該第二控制元件經組態以在一程式化脈衝期間選擇該若干個編碼型儲存元件之一組合以將一對應電壓施加至該第二資料線。
  32. 如請求項23之裝置，其中該第二控制元件位於該記憶體裝置之與該第一控制元件相對之一側上。
  33. 如請求項23之裝置，其中相對於該第一控制元件耦合至的該第一資料線之一端，該第二控制元件係耦合至該第二資料線之一相對端。
  34. 如請求項23之裝置，其中：該第二控制元件包括五個解碼型儲存元件；且該第二控制元件經組態以在一程式化脈衝期間選擇該五個解碼型儲存元件中之一者以將一對應電壓施加至該第二資料線。
  35. 如請求項34之裝置，其中該對應電壓係選自包括如下各項之該對應電壓群組：0伏；扭曲校正電壓；選擇性緩慢程式化收斂(SSPC)電壓；SSPC電壓+扭曲校正電壓；及抑制電壓。
  36. 如請求項23之裝置，其中該第一資料線係一第一位元線且其中該第二資料線係一第二位元線。
  37. 如請求項23之裝置，其中該第一控制元件及該第二控制元件包括及/或耦合至控制電路。
  38. 如請求項37之裝置，其中該控制電路包括藉由一第一切換裝置選擇性地耦合至一各別資料線之感測電路，其中該感測電路包括：一暫時資料快取(tdc)節點，其藉由一第二切換裝置選擇性地耦合至預充電電路； 該tdc節點藉由一第三切換裝置選擇性地耦合至一鎖存器；且該tdc節點耦合至一電容。
  39. 如請求項38之裝置，其中該電容係：藉由一第四切換裝置選擇性地耦合至接地；藉由一第五切換裝置選擇性地耦合至升壓電路；且藉由一第六切換裝置與另一電容選擇性地串聯耦合至接地。
  40. 一種記憶體裝置，其包含：一第一記憶體單元，其耦合至一第一資料線及一選定存取線；一第二記憶體單元，其耦合至一第二資料線及該選定存取線，其中該第二記憶體單元毗鄰於該第一記憶體單元；一第一控制元件，其相關連於該第一資料線，其中該第一控制元件經組態以根據該第一記憶體單元之一程式化狀況將複數個電壓中之一者選擇性地施加至該第一資料線；一第二控制元件，其相關連於該第二資料線，其中該第二控制元件經組態以：確定至少部分地由於施加至該第一資料線之該電壓及至少該第一資料線與一第二資料線之間的一電容性耦合對該第二資料線之一影響而不接收指示施加至該第一資料線之該電壓之一信號；及 回應於該所確定之影響，在施加至該第二記憶體單元之一後續程式化脈衝期間將扭曲校正施加至該第二資料線。
  41. 如請求項40之裝置，其中該第二控制元件經組態以在施加該複數個電壓中之該一者之同時，使該第二資料線浮動。
  42. 如請求項40之裝置，其中該裝置包括：一第三資料線，耦合至一第三記憶體單元，其中該第三記憶體單元毗鄰於該第二記憶體單元，且該第三記憶體單元耦合至該選定存取線；及一第三控制元件，其相關聯於該第三資料線，其中該第三控制元件經組態以根據一第三記憶體單元之一程式化狀況將該複數個電壓中之一者選擇性地施加至一第三資料線；其中該第二控制元件經組態以確定至少部分地由於施加至該第一資料線之該電壓及施加至該第三資料線之該電壓而對該第二資料線之一影響。
  43. 如請求項40之裝置，其中該第二控制元件經組態以確定對該第二資料線之該影響包括該第二控制元件經組態以感測該第二資料線上之一電壓，其中至少部分地藉由施加至該第一資料線之該電壓來確定該第二資料線上之該電壓。
  44. 如請求項40之裝置，其中該第二控制元件經組態以確定對該第二資料線之該影響包括該第二控制元件經組態以 在將該複數個電壓中之該一者施加至該第一資料線之同時確定該影響。
  45. 如請求項40之裝置，其中自包括程式化完成及程式化未完成之程式化狀況之群組中選擇該程式化狀況。
  46. 如請求項40之裝置，其中該第一控制元件經組態以選擇性地施加該複數個電壓中之一者包括該第一控制元件經組態以：當該第一記憶體單元之該程式化狀況係程式化未完成時，施加一第一扭曲檢測電壓；且當該第一記憶體單元之該程式化狀況係程式化完成時，施加一第二扭曲檢測電壓。
  47. 如請求項40之裝置，其中該第二控制元件經組態以將扭曲校正施加至該第二資料線包括該第二控制元件經組態以將一扭曲校正電壓施加至該第二資料線。
  48. 如請求項47之裝置，其中該第二控制元件經組態以施加該扭曲校正電壓包括該第二控制元件經組態以施加具有對應於在該第二資料線上所感測之一電壓之一量值之一電壓。
  49. 如請求項48之裝置，其中該第二控制元件經組態以施加該扭曲校正電壓包括該第二控制元件經組態以施加具有與在該第二資料線上所感測之該電壓成比例之一量值之一電壓。
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