JPH0697445A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPH0697445A JPH0697445A JP24786392A JP24786392A JPH0697445A JP H0697445 A JPH0697445 A JP H0697445A JP 24786392 A JP24786392 A JP 24786392A JP 24786392 A JP24786392 A JP 24786392A JP H0697445 A JPH0697445 A JP H0697445A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- gate electrode
- semiconductor device
- transparent
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 製造工程数を削減すると共に、ゲート電極の
断線不良の発生を低減化し、歩留まりを向上する。 【構成】 ゲート電極、ゲート絶縁膜、半導体層、ソー
ス・ドレイン電極からなる半導体素子及び前記半導体素
子のドレイン電極に接続された表示電極を透光性基板上
に形成した半導体装置において、前記ゲート電極は透明
電極上に金属膜を積層した２層構成であることを特徴と
する。
断線不良の発生を低減化し、歩留まりを向上する。 【構成】 ゲート電極、ゲート絶縁膜、半導体層、ソー
ス・ドレイン電極からなる半導体素子及び前記半導体素
子のドレイン電極に接続された表示電極を透光性基板上
に形成した半導体装置において、前記ゲート電極は透明
電極上に金属膜を積層した２層構成であることを特徴と
する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置、特にアクテ
ィブマトリックス液晶表示装置（ＬＣＤ）を駆動する薄
膜トランジスタの構造およびその製造方法に関するもの
である。
ィブマトリックス液晶表示装置（ＬＣＤ）を駆動する薄
膜トランジスタの構造およびその製造方法に関するもの
である。
【０００２】
【従来の技術】図５は従来のアクティブマトリックスＬ
ＣＤを駆動するための薄膜トランジスタの構造を示す図
である。ガラス等の透光性基板１上にトランジスタのゲ
ート電極となる金属膜３、あるいはＩＴＯ等の透明電極
からなる表示電極７をそれぞれ異なるフォトマスクを使
い、フォトリソグラフィーでパターン形成する。次い
で、金属膜３上にゲート絶縁膜４、半導体層となるａ−
Ｓｉ膜５、上部電極とオーミック接触を得るためのａ−
Ｓｉ膜６を形成した後、パターン形成し、さらにソース
電極８、ドレイン電極９を形成した後、保護用パッシベ
ーション膜１０を形成していた。
ＣＤを駆動するための薄膜トランジスタの構造を示す図
である。ガラス等の透光性基板１上にトランジスタのゲ
ート電極となる金属膜３、あるいはＩＴＯ等の透明電極
からなる表示電極７をそれぞれ異なるフォトマスクを使
い、フォトリソグラフィーでパターン形成する。次い
で、金属膜３上にゲート絶縁膜４、半導体層となるａ−
Ｓｉ膜５、上部電極とオーミック接触を得るためのａ−
Ｓｉ膜６を形成した後、パターン形成し、さらにソース
電極８、ドレイン電極９を形成した後、保護用パッシベ
ーション膜１０を形成していた。
【０００３】
【発明が解決しようとする課題】図５に示す従来の薄膜
トランジスタにあっては、表示電極７とゲート電極３と
の形成をそれぞれ異なるフォトマスクを使ってフォトリ
ソグラフィーでパターン形成しているため、製造工程数
が多くなってしまうと共に、ゲート電極の断線不良が生
じて歩留まり低下を招いてしまうという問題があった。
トランジスタにあっては、表示電極７とゲート電極３と
の形成をそれぞれ異なるフォトマスクを使ってフォトリ
ソグラフィーでパターン形成しているため、製造工程数
が多くなってしまうと共に、ゲート電極の断線不良が生
じて歩留まり低下を招いてしまうという問題があった。
【０００４】本発明は上記課題を解決するためのもの
で、製造工程数を削減すると共に、ゲート電極の断線不
良の発生を低減化し、歩留まりを向上することができる
半導体装置およびその製造方法を提供することを目的と
する。
で、製造工程数を削減すると共に、ゲート電極の断線不
良の発生を低減化し、歩留まりを向上することができる
半導体装置およびその製造方法を提供することを目的と
する。
【０００５】
【課題を解決するための手段】本発明は、ゲート電極、
ゲート絶縁膜、半導体層、ソース・ドレイン電極からな
る半導体素子及び前記半導体素子のドレイン電極に接続
された表示電極を透光性基板上に形成した半導体装置に
おいて、前記ゲート電極は透明電極上に金属膜を積層し
た２層構成であることを特徴とする。
ゲート絶縁膜、半導体層、ソース・ドレイン電極からな
る半導体素子及び前記半導体素子のドレイン電極に接続
された表示電極を透光性基板上に形成した半導体装置に
おいて、前記ゲート電極は透明電極上に金属膜を積層し
た２層構成であることを特徴とする。
【０００６】また、本発明は、透光性基板上に透明電極
を堆積し、その上に金属膜を形成した後、半導体装置を
構成するゲート電極と表示電極を同時にフォトエッチン
グによってパターン形成したことを特徴とする。
を堆積し、その上に金属膜を形成した後、半導体装置を
構成するゲート電極と表示電極を同時にフォトエッチン
グによってパターン形成したことを特徴とする。
【０００７】さらに、本発明は表示電極パターンの透明
電極上の金属膜をゲート絶縁膜のパターンを使ってエッ
チングすることを特徴とする。
電極上の金属膜をゲート絶縁膜のパターンを使ってエッ
チングすることを特徴とする。
【０００８】
【作用】本発明は透光性基板上に半導体と表示電極およ
び配線を形成した半導体装置において、最初に透明電極
を堆積形成し、その上にゲート電極用の金属膜を積層
し、表示電極となる透明電極上の金属膜をフォトエッチ
ングし、ゲート電極と表示電極を同じフォトマスクで１
回のホトリソグラフィーで形成することによりゲート電
極と表示電極の形成におけるフォトマスクを使った重ね
合わせ露光が１回省略することが可能となる。また、ゲ
ート電極は透明電極上に金属膜が形成された２層構成と
なり、どちらか一方が断線不良を起こしても他方によっ
て動作可能であるので断線不良を低減化し、歩留まりを
向上することが可能となる。
び配線を形成した半導体装置において、最初に透明電極
を堆積形成し、その上にゲート電極用の金属膜を積層
し、表示電極となる透明電極上の金属膜をフォトエッチ
ングし、ゲート電極と表示電極を同じフォトマスクで１
回のホトリソグラフィーで形成することによりゲート電
極と表示電極の形成におけるフォトマスクを使った重ね
合わせ露光が１回省略することが可能となる。また、ゲ
ート電極は透明電極上に金属膜が形成された２層構成と
なり、どちらか一方が断線不良を起こしても他方によっ
て動作可能であるので断線不良を低減化し、歩留まりを
向上することが可能となる。
【０００９】
【実施例】図１は本発明の半導体装置の層構成を示す
図、図２〜図４は図１の半導体装置の製造プロセスを示
す図である。図中、１はガラス基板、２は透明電極膜、
３は金属膜（ゲート電極）、４はＳｉＮｘ膜（ゲート絶
縁膜）５はａ−Ｓｉ膜、６はｎ型ドーピングａ−Ｓｉ
膜、７は表示電極、８はソース電極、９はドレイン電
極、１０はパッシベーション膜である。
図、図２〜図４は図１の半導体装置の製造プロセスを示
す図である。図中、１はガラス基板、２は透明電極膜、
３は金属膜（ゲート電極）、４はＳｉＮｘ膜（ゲート絶
縁膜）５はａ−Ｓｉ膜、６はｎ型ドーピングａ−Ｓｉ
膜、７は表示電極、８はソース電極、９はドレイン電
極、１０はパッシベーション膜である。
【００１０】図１に示す半導体装置は図５の半導体装置
に比して、ゲート電極が透明電極２、金属膜３の２層構
成になっている点以外は全て同じである。ゲート電極３
を透明電極２上に積層して形成することにより、後述す
るようにゲート電極３と表示電極７とを同じフォトマス
ク使って１回のフォトリソグラフィーで形成し、表示電
極７上の金属膜は後の工程で絶縁膜のパターンをマスク
としてエッチングし、従来のものに比してフォトマスク
を使った重ね合わせ露光を１回省略することができる。
また、ゲート電極３の配線がゲート電極になる金属膜３
と透明電極膜２との２層となり、２層とも断線する確率
は極めて少ないので、断線不良の発生を低減化し、歩留
まりを向上することができる。
に比して、ゲート電極が透明電極２、金属膜３の２層構
成になっている点以外は全て同じである。ゲート電極３
を透明電極２上に積層して形成することにより、後述す
るようにゲート電極３と表示電極７とを同じフォトマス
ク使って１回のフォトリソグラフィーで形成し、表示電
極７上の金属膜は後の工程で絶縁膜のパターンをマスク
としてエッチングし、従来のものに比してフォトマスク
を使った重ね合わせ露光を１回省略することができる。
また、ゲート電極３の配線がゲート電極になる金属膜３
と透明電極膜２との２層となり、２層とも断線する確率
は極めて少ないので、断線不良の発生を低減化し、歩留
まりを向上することができる。
【００１１】次に、図２〜図４により図１の半導体装置
の製造プロセスを説明する。
の製造プロセスを説明する。
【００１２】先ず図２（ａ）に示すように、透光性の基
板、すなわちガラス基板１上にＩＴＯ膜等の透明電極膜
２´を真空蒸着、スパッタ法等の方法により基板全面に
堆積する。この上に図２（ｂ）に示すように、透明電極
膜２´上にＴａ，Ｃｒ，Ａｌ，Ｔｉ等の金属膜あるいは
合金膜、複合膜３´を全面に真空蒸着、スパッタ法等の
方法によって堆積する。次いで図２（ｃ）に示すよう
に、金属膜３´を堆積した基板を通常のフォトリソ工程
によりパターンニングし、ゲート電極および表示電極の
レジストパターンを形成し、エッチングにより金属膜お
よび透明電極膜を所定のパターンにエッチングしてパタ
ーン形成する。次いで図２（ｄ）に示すように、パター
ン形成した基板上にゲート絶縁膜となるＳｉＮｘ膜４
´、半導体層になるａ−Ｓｉ膜５´、上部電極と良好な
オーミック接触を得るためのｎ+ ａ−Ｓｉ膜６´をプラ
ズマＣＶＤ法によって連続的に堆積する。
板、すなわちガラス基板１上にＩＴＯ膜等の透明電極膜
２´を真空蒸着、スパッタ法等の方法により基板全面に
堆積する。この上に図２（ｂ）に示すように、透明電極
膜２´上にＴａ，Ｃｒ，Ａｌ，Ｔｉ等の金属膜あるいは
合金膜、複合膜３´を全面に真空蒸着、スパッタ法等の
方法によって堆積する。次いで図２（ｃ）に示すよう
に、金属膜３´を堆積した基板を通常のフォトリソ工程
によりパターンニングし、ゲート電極および表示電極の
レジストパターンを形成し、エッチングにより金属膜お
よび透明電極膜を所定のパターンにエッチングしてパタ
ーン形成する。次いで図２（ｄ）に示すように、パター
ン形成した基板上にゲート絶縁膜となるＳｉＮｘ膜４
´、半導体層になるａ−Ｓｉ膜５´、上部電極と良好な
オーミック接触を得るためのｎ+ ａ−Ｓｉ膜６´をプラ
ズマＣＶＤ法によって連続的に堆積する。
【００１３】次いで図３（ａ）に示すように、通常のフ
ォトリソ工程により半導体層用のレジストパターンを形
成し、ドライエッチッグ等によりｎ+ ａ−Ｓｉ膜／ａ−
Ｓｉ膜を所定のパターンにエッチングしてパターン形成
する。次いで通常のフォトリソ工程により表示電極部を
開口するため、及びゲート電極の接続を得るためのコン
タクトホール用のレジストパターンを形成し、ドライエ
ッチング等によりＳｉＮｘ膜を所定のパターンによって
エッチングし、パターン４を形成する（図３（ｂ））。
このＳｉＮｘ膜のパターンをマスクとして表示電極（透
明電極膜）上の金属膜をエッチングにより除去し、表示
電極７を露出させる（図３（ｃ））。
ォトリソ工程により半導体層用のレジストパターンを形
成し、ドライエッチッグ等によりｎ+ ａ−Ｓｉ膜／ａ−
Ｓｉ膜を所定のパターンにエッチングしてパターン形成
する。次いで通常のフォトリソ工程により表示電極部を
開口するため、及びゲート電極の接続を得るためのコン
タクトホール用のレジストパターンを形成し、ドライエ
ッチング等によりＳｉＮｘ膜を所定のパターンによって
エッチングし、パターン４を形成する（図３（ｂ））。
このＳｉＮｘ膜のパターンをマスクとして表示電極（透
明電極膜）上の金属膜をエッチングにより除去し、表示
電極７を露出させる（図３（ｃ））。
【００１４】この基板上に金属膜を堆積し、通常のフォ
トリソ工程によりソース・ドレイン電極用のレジストパ
ターンを形成し、エッチングによりソース電極８、ドレ
イン電極９を得る（図４（ａ））。この時、ｎ+ ａ−Ｓ
ｉ膜と接する上部電極用の金属膜としては、Ｃｒ、Ｔｉ
等のｎ+ ａ−Ｓｉ膜との間にシリサイド膜を形成できる
材料が望ましく、さらに上部電極は単膜だけでなく、応
力の緩和、低抵抗化の目的で複合膜を用いても良い。次
いで、この基板のチャンネル部分にあるｎ+ ａ−Ｓｉ膜
を図４（ａ）における上部電極のパターンを使ってドラ
イエッチング等で除去する（図４（ｂ））。さらにこの
基板の上にＳｉＮｘ等の保護用のパッシベーション膜１
０を堆積し、通常のフォトリソ工程によりパッシベーシ
ョン用のレジストパターンを形成し、エッチングにより
パターン形成する（図４（ｃ））。このようにして、図
１に示す本発明の半導体装置を形成するに際し、露光プ
ロセスを１回省略することが可能となる。
トリソ工程によりソース・ドレイン電極用のレジストパ
ターンを形成し、エッチングによりソース電極８、ドレ
イン電極９を得る（図４（ａ））。この時、ｎ+ ａ−Ｓ
ｉ膜と接する上部電極用の金属膜としては、Ｃｒ、Ｔｉ
等のｎ+ ａ−Ｓｉ膜との間にシリサイド膜を形成できる
材料が望ましく、さらに上部電極は単膜だけでなく、応
力の緩和、低抵抗化の目的で複合膜を用いても良い。次
いで、この基板のチャンネル部分にあるｎ+ ａ−Ｓｉ膜
を図４（ａ）における上部電極のパターンを使ってドラ
イエッチング等で除去する（図４（ｂ））。さらにこの
基板の上にＳｉＮｘ等の保護用のパッシベーション膜１
０を堆積し、通常のフォトリソ工程によりパッシベーシ
ョン用のレジストパターンを形成し、エッチングにより
パターン形成する（図４（ｃ））。このようにして、図
１に示す本発明の半導体装置を形成するに際し、露光プ
ロセスを１回省略することが可能となる。
【００１５】
【発明の効果】以上のように本発明によれば、ゲート電
極と表示電極を同じフォトマスクを使って１回のフォト
リソグラフィーで形成し、表示電極上の金属膜は後工程
で絶縁膜パターンをマスクとして使用し、エッチング処
理することができ、フォトマスクを使った重ね合わせ露
光を従来のものに比して１回省略することが可能とな
る。また、ゲート電極の配線がゲート電極になる金属膜
と透明電極の積層となり、断線不良の発生を低減化し、
歩留まりを向上することが可能となる。
極と表示電極を同じフォトマスクを使って１回のフォト
リソグラフィーで形成し、表示電極上の金属膜は後工程
で絶縁膜パターンをマスクとして使用し、エッチング処
理することができ、フォトマスクを使った重ね合わせ露
光を従来のものに比して１回省略することが可能とな
る。また、ゲート電極の配線がゲート電極になる金属膜
と透明電極の積層となり、断線不良の発生を低減化し、
歩留まりを向上することが可能となる。
【図１】 本発明の半導体装置の層構成を示す図であ
る。
る。
【図２】 図１の半導体装置の製造プロセスを示す図で
ある。
ある。
【図３】 図１の半導体装置の製造プロセスを示す図で
ある。
ある。
【図４】 図１の半導体装置の製造プロセスを示す図で
ある。
ある。
【図５】 アクティブマトリックスＬＣＤを駆動するた
めの薄膜トランジスタの構造を示す図である。 １…ガラス基板、２…透明電極膜、３…金属膜（ゲート
電極）、４…ＳｉＮｘ膜（ゲート絶縁膜）５…ａ−Ｓｉ
膜、６…ｎ型ドーピングａ−Ｓｉ膜、７…表示電極、８
…ソース電極、９…ドレイン電極、１０…パッシベーシ
ョン膜。
めの薄膜トランジスタの構造を示す図である。 １…ガラス基板、２…透明電極膜、３…金属膜（ゲート
電極）、４…ＳｉＮｘ膜（ゲート絶縁膜）５…ａ−Ｓｉ
膜、６…ｎ型ドーピングａ−Ｓｉ膜、７…表示電極、８
…ソース電極、９…ドレイン電極、１０…パッシベーシ
ョン膜。
Claims (3)
- 【請求項１】 ゲート電極、ゲート絶縁膜、半導体層、
ソース・ドレイン電極からなる半導体素子及び前記半導
体素子のドレイン電極に接続された表示電極を透光性基
板上に形成した半導体装置において、前記ゲート電極は
透明電極上に金属膜を積層した２層構成であることを特
徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置の製造方法で
あって、透光性基板上に透明電極を堆積し、その上に金
属膜を形成した後、半導体装置を構成するゲート電極と
表示電極を同時にフォトエッチングによってパターン形
成したことを特徴とする半導体装置の製造方法。 - 【請求項３】 請求項２記載の方法において、表示電極
パターンの透明電極上の金属膜をゲート絶縁膜のパター
ンを使ってエッチングすることを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24786392A JPH0697445A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24786392A JPH0697445A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697445A true JPH0697445A (ja) | 1994-04-08 |
Family
ID=17169762
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24786392A Pending JPH0697445A (ja) | 1992-09-17 | 1992-09-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697445A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013504834A (ja) * | 2009-09-14 | 2013-02-07 | マイクロン テクノロジー， インク． | メモリキンク検査 |
-
1992
- 1992-09-17 JP JP24786392A patent/JPH0697445A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013504834A (ja) * | 2009-09-14 | 2013-02-07 | マイクロン テクノロジー， インク． | メモリキンク検査 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS62285464A (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| JP2000002892A (ja) | 液晶表示装置、マトリクスアレイ基板およびその製造方法 | |
| JP2001230321A (ja) | 配線の接触構造及びその形成方法並びにこれを含む薄膜トランジスタ基板及びその製造方法 | |
| JPH0242761A (ja) | アクティブマトリクス基板の製造方法 | |
| JPH1093102A (ja) | 薄膜トランジスタの製造方法 | |
| JP2001319876A (ja) | 写真エッチング用装置及び方法、そしてこれを利用した液晶表示装置用薄膜トランジスタ基板の製造方法 | |
| JP2002043575A (ja) | アクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法 | |
| KR20070003719A (ko) | 박막 트랜지스터 회로 장치의 제조 방법 | |
| JPH11133455A (ja) | 液晶表示装置の製造方法 | |
| JP4166300B2 (ja) | 液晶表示装置の製造方法 | |
| TW415109B (en) | Structure and fabrication of thin-film transistor (TFT) array | |
| TW474023B (en) | Thin film transistor process of liquid crystal display | |
| JPS60100173A (ja) | 液晶表示装置の製造方法 | |
| JP2674516B2 (ja) | アクティブマトリクス基板およびその製造方法 | |
| JPH0824185B2 (ja) | 薄膜トランジスタ装置とその製造方法 | |
| JPS62286271A (ja) | 薄膜トランジスタ基板の製造方法 | |
| JP4034376B2 (ja) | アクティブマトリクス方式液晶表示装置の製造方法 | |
| JPH0697445A (ja) | 半導体装置およびその製造方法 | |
| JP2003156764A (ja) | 薄膜トランジスタアレイ基板の製造方法およびそれを備える液晶表示装置 | |
| JPH022523A (ja) | 画素電極と薄膜トランジスタの形成方法 | |
| JPH0982976A (ja) | 薄膜トランジスタ、その製造方法及び液晶表示装置 | |
| JPS61187369A (ja) | 薄膜トランジスタの製造方法 | |
| JP2574837B2 (ja) | 薄膜トランジスタマトリクスとその製造方法 | |
| JPH07254714A (ja) | 液晶表示装置 | |
| JP3200638B2 (ja) | 配線形成方法 |