JP2002043575A - アクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法 - Google Patents
アクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法Info
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Abstract
線をゲート絶縁膜やITOによって覆うことで、引出し
配線の腐食等を予防でき、更には、アクティブマトリッ
クス基板の製造の際における歩留まりを向上させ、信頼
性を高める。 【解決手段】 絶縁基板11の上方に所定の間隙を隔て
て配設されたソース電極14およびドレイン電極15
と、その上に積層されるa‐Si膜17と、その上に積
層されるゲート絶縁膜18と、その上に積層されるゲー
ト電極19と、ゲート電極19のパターン面と同一のパ
ターン面を含んでゲート電極19に積層される第1の部
分と共に、ソース電極14の電極の一部から重なって形
成されて画素電極を形成する第2の部分を備えるITO
20と、ドレイン電極15に連結されるデータ線16と
を備え、このデータ線16の上方はゲート絶縁膜18に
覆われているアクティブマトリックス基板。
Description
ックス基板の製造方法等に関し、特に、パターニング工
程を削減したアクティブマトリックス基板の製造方法お
よび生成されたディスプレイパネル等に関する。
るアクティブマトリックス型液晶ディスプレイ装置で
は、ゲート電極(Y電極)とデータ電極(X電極)とをマト
リックス状に配置し、その交点に薄膜トランジスタ(T
FT)が配置されたTFTアレイ基板と、その基板と隙
間を空けて重ねられる対向基板との間に液晶を封入し、
液晶に与える電圧を薄膜トランジスタにより制御して、
液晶の電気光学効果を用いて表示を可能としている。
マトリックス基板の構造としては、従来より、トップゲ
ート型(正スタガ型)とボトムゲート型(逆スタガ型)の構
造が知られている。このトップゲート型のアクティブマ
トリックス基板では、まず、ガラス基板等の絶縁基板上
に遮光膜が備えられ、その上に酸化シリコン(SiOx)
や窒化シリコン(SiNx)等からなる絶縁膜が設けられ
ている。その上に金属電極であるドレイン電極とソース
電極がチャネル間隔を空けて備えられ、その一方に接続
する形でインジウム-すず-酸化物(Indium Tin Oxide:
ITO)による画素電極が形成される。更に、ドレイン
電極およびソース電極を覆う半導体層としてのアモルフ
ァスシリコン膜(a-Si膜)と、その上にSiOxやS
iNx等からなるゲート絶縁膜、その上にアルミニウム
(Al)等からなるゲート電極が設けられ、その上にSi
Nx等からなる保護膜(Passivation)が形成されてい
る。
ックス基板では、まず、ガラス基板等の絶縁基板上にゲ
ート電極が設けられ、その上にゲート絶縁膜とa-Si
膜が形成される。また、絶縁基板上にITOによる画素
電極が形成される。その後、ドレイン電極とソース電極
とがチャネル間隔を空けてa-Si膜上に設けられる。
このとき、ドレイン電極とソース電極との一方が画素電
極に接続されている。
造する工程として、所謂7PEP(PEP:Photo Engra
ving Process:写真蝕刻工程)構造が一般的に存在す
る。例えばトップゲート型の7PEP構造では、第1P
EPとして遮光膜を形成した後、第2PEPにてITO
のドレイン電極およびソース電極をパターニングする。
その後、第3PEPでITOによる画素電極を形成し、
第4PEPでa-Si膜と第1のゲート絶縁膜をCVD
(Chemical Vapour Deposition:化学的気相成長)で着膜
し、島状にパターニングする。その後、第5PEPで第
2のゲート絶縁膜をし、第6PEPにてゲート電極とし
ての例えばAlをスパッタリングで着膜し、パターニン
グする。最後に、第7PEPで保護膜を形成している。
造では、第1PEPでゲート電極を絶縁基板上にエッジ
形成した後、第2PEPでゲート絶縁膜とa-Si膜、
およびSiNx等からなるエッチング保護膜が形成され
る。第3PEPにてa-Si膜がパターニングされてa-
Siアイランドが形成された後、第4PEPにてITO
による画素電極が形成される。その後第5PEPにてゲ
ート電極を露出させるための穴あけが行われた後に、第
6PEPにてドレイン電極およびソース電極が形成され
る。最後に、第7PEPにてSiNx等からなる保護膜
にてドレイン電極およびソース電極が覆われ、一連の工
程が終了する。
PEP構造では工程数が非常に複雑となり、また、フォ
トマスクの枚数も多くなることから、製造工程の歩留ま
りが著しく低下し、結果として製品のコストアップに繋
がる点で好ましくない。かかる問題点を受けて、出願人
は、この製造プロセス短縮に関わる技術として、特願平
11−214603号、特願2000−4301号、特
願2000−28357号を既に提示している。ここで
は、例えばトップゲート型TFTのゲート電極形成時に
ゲート線をオーバーエッチングし、更にゲート電極形成
用のマスクを用いてアイランドカット(SiNx、a-S
i層のエッチング)を行う4PEP技術を採用してい
る。即ち、ゲート電極メッキパターンをマスクとして1
回のパターニング工程で、ゲート電極、ゲート絶縁膜及
びa-Si膜を連続してエッチングするものであり、製
造プロセスを短縮できるといった点で非常に優れている
ものと考える。
マスクを用いてアイランドカットを行うことでPEPが
削減されるが、更なる改善事項として、液晶における保
持率の向上が挙げられる。即ち、液晶に溶け込む金属イ
オンの溶け込みを減少させ、データ配線、ゲート配線が
液晶に対して剥き出しとなる部分を減らすことができれ
ば、液晶の保持率を大きく向上させることができる。ま
た、液晶に対するウィスカやゴミ等の付着を低減できれ
ば、ショート不良の発生を低減させることが可能であ
る。更には、引き出し配線の腐食を低減できれば、歩留
まりや信頼性寿命も大きく向上させることができる。
2873119号公報が存在する。この公報には、i型
半導体層のパターニングを不要とし、n+型半導体層を
ソース電極とドレイン電極のパターニングと同時に行
い、パターニングの際に使用するフォトマスクの枚数を
減らす技術について開示されている。しかしながら、か
かる公報の技術では、レイヤが多くなることから、エッ
チングが大変となり、歩留まりが逆に悪くなる。また、
ゲート電極がゲート絶縁膜のエッチングにもたないため
にITOをその上に引いているが、これではITOの工
程が余計に必要となり、製造工程の充分な簡略化が図れ
ない。
めになされたものであって、その目的とするところは、
パターニングプロセスを増やすことなく、配線をゲート
絶縁膜やITOによって覆うことで、アクティブマトリ
ックス基板の製造の際における歩留まりを向上させ、信
頼性を高めることにある。また他の目的は、ゲート絶縁
膜のパターニング、上部電極のパターニング、および画
素電極のパターニングを2回のパターニングで行い、上
記課題を解決すると共に、パターニング工程の削減を図
ることにある。
TFT構造の上部電極や配線部等を構成する金属膜構造
が液晶等に対して剥き出しになるのを防止しながら、T
FT構造のパターニングプロセスを大幅に削減する点に
特徴がある。即ち、本発明が適用されるアクティブマト
リックス基板は、絶縁基板の上方に所定の間隙を隔てて
配設されたソース電極およびドレイン電極と、このソー
ス電極およびドレイン電極に積層される半導体層と、半
導体層に積層されるゲート絶縁膜と、ゲート絶縁膜に積
層されるゲート電極と、ゲート電極と略同一形状にて積
層される第1の部分と共に、ソース電極およびドレイン
電極の何れか一方の電極の一部分上に積層される部分を
含む、例えば画素電極を形成する第2の部分を備える透
明導電層と、ソース電極およびドレイン電極の何れか一
方に連結されるデータ線とを備え、このデータ線に対し
てゲート絶縁膜が積層されていることを特徴としてい
る。ここで用いられる「略同一形状」とは、同一のパター
ニング工程にてパターニングされた後に、他の工程(浸
漬工程等)によってエッチングされた後の状態等をも含
む意味であり、例えば、透明導電層がエッチングされず
にゲート電極がエッチングされる液に漬けた後の形状等
が挙げられる。かかる場合、そのエッチング形状のずれ
は、パターニング側面に対してほぼ均等に生じた状態と
なるであろう。以下も同様である。
発明は、絶縁基板に対して順次積層されるゲート電極、
ゲート絶縁膜、半導体層、ソース電極およびドレイン電
極と、ソース電極およびドレイン電極と略同一形状にて
積層される部分を含んでソース電極およびドレイン電極
に積層されると共に、このソース電極およびドレイン電
極の何れか一方に連結して画素電極を形成する透明導電
層と、ゲート電極に連結されゲート絶縁膜が積層されて
いるゲート線とを備えたことを特徴としている。更に、
このソース電極およびドレイン電極の何れか一方に連結
されるデータ線とを更に備え、透明導電層は、このデー
タ線と略同一形状にて積層される部分を含んで構成され
ることを特徴とすることができる。これらの構成によれ
ば、ボトムゲート構造を採用した場合であっても、パタ
ーニング部を除いて上部電極や各配線が剥き出しになる
ことがなく、ショート不良が防止でき、また、引き出し
配線の腐食等を軽減することが可能となる。
リックス基板は、絶縁基板に対して積層されるゲート電
極と、このゲート電極に対して積層されるゲート絶縁膜
と、このゲート絶縁膜に対して積層される半導体層と、
この半導体層に対して積層されるソース電極およびドレ
イン電極と、このソース電極およびドレイン電極と略同
一形状にて積層される部分を含んでソース電極およびド
レイン電極に積層されるITO膜とを備えたことを特徴
としている。
縁基板に形成される薄膜トランジスタ構造と、この薄膜
トランジスタ構造のソース電極およびドレイン電極の何
れか一方に連結されて形成される画素電極と、薄膜トラ
ンジスタ構造のソース電極およびドレイン電極の何れか
一方に連結されて形成されるデータ線と、薄膜トランジ
スタ構造のゲート電極に連結されて形成されるゲート線
とを備え、薄膜トランジスタ構造を形成する上部電極の
上面はITO膜によって覆われ、データ線およびゲート
線の何れか一方の上面はゲート絶縁膜によってほぼ覆わ
れていることを特徴とすることができる。
するITO膜と同一工程で形成されたものであることを
特徴とすれば、パターニング工程を省略して製造工程を
短縮化することができる点で好ましい。また、絶縁基板
を用いて充填される液晶層とを更に備え、上部電極、デ
ータ線およびゲート線がこの液晶層と接する表面は、I
TO膜またはゲート絶縁膜によって覆われていることを
特徴とすれば、配線が液晶層に剥き出しになる領域を減
らすことができ、液晶層に対して金属イオンが溶け込ん
で、液晶の保持率を劣化させることを軽減することが可
能となる。
たは間接的に、ソース電極およびドレイン電極、半導体
層、ゲート絶縁膜、ゲート電極が順次積層されるアクテ
ィブマトリックス基板の製造方法であって、レジストマ
スクを用いてゲート絶縁膜に積層されるゲート金属をパ
ターニングする工程と、パターニングされたゲート金属
をマスクとしてゲート絶縁膜および半導体層をパターニ
ングする工程と、ITO膜を付着後、レジストマスクを
用いてこのITO膜をパターニングする工程と、パター
ニングされたITO膜をマスクとしてゲート電極をパタ
ーニングする工程とを含むことを特徴としている。
工程は、画素電極のパターン形成と共に、ゲート電極の
形成パターンを考慮してITO膜をパターニングするこ
とを特徴とすれば、無駄なパターニング工程を省くと同
時に、ゲート電極の剥き出し部分を少なくすることがで
きる点で好ましい。また、このITO膜をパターニング
する工程は、ゲート電極に連結されたゲート線の形成パ
ターンを考慮してITO膜をパターニングすることを特
徴とすれば、配線であるゲート線の剥き出し部分を少な
くすることができる点で優れている。
ると、本発明が適用されるアクティブマトリックス基板
の製造方法は、絶縁基板に対してゲート電極をパターン
形成する工程と、このゲート電極に対してゲート絶縁
膜、半導体層を順次積層した後、金属膜を形成する工程
と、形成された金属膜をパターニングすべき形状を考慮
すると共に、画素電極の形状を考慮してITO膜を積層
する工程と、積層されたITO膜をマスクとして金属膜
をパターニングしてソース電極およびドレイン電極を形
成する工程とを含むことを特徴としている。
電極およびドレイン電極の上層に保護膜を設けると共
に、この保護膜を用いて半導体層をパターニングする工
程とを更に含むことを特徴とすれば、工程を有効に利用
してパターニングを行うことができ、製造工程の短縮化
と共にコストダウンを図ることができる点で好ましい。
また、このソース電極およびドレイン電極を形成する工
程と同一工程にて、ITO膜をマスクとしてデータ線を
パターン形成することを特徴とすれば、データ線が剥き
出しになることがなく、ウィスカやゴミ等によるショー
ト不良を未然に防止することができる。更に、金属膜を
形成する工程は、ゲート絶縁膜をパターニングする形状
で金属膜を形成することを特徴とすれば、パターニング
工程を更に簡略化することが可能となる。
詳細に説明する。図1は、アクティブマトリックス基板
としての本実施の形態における薄膜トランジスタ(TF
T)構造を示す図である。ここでは、トップゲート型の
TFTを例に示し、後述する製造方法によって、製造プ
ロセスが大幅に短縮化されて形成されている。本実施の
形態におけるトップゲート型のTFTは、無アルカリガ
ラスや石英等からなる絶縁基板11上に、MoやMoC
r等のMo合金からなる遮光膜(ライトシールド)12が
設けられ、その上部を覆うように酸化シリコン(SiO
x)や窒化シリコン(SiNx)等からなるアンダーコー
ト層としての絶縁膜13が備えられている。その上に、
MoやTi,Ta、Cr、Nb、W、Ag等を用いたモ
リブデン・タングステン(Mo-W)合金等の金属膜が積
層されてなるソース電極14とドレイン電極15および
データ線16がパターン形成されている。
14とドレイン電極15、およびデータ線16の上層に
は、半導体層を形成するa-Si膜17が着膜され、更
にその上層には第1の窒化シリコン膜(第1SiNx
膜)、及びTFTチャネルのパシベーション膜としての
第2の窒化シリコン膜(第2SiNx膜)とで構成される
ゲート絶縁膜18が着膜されている。更に、a-Siア
イランドを構成するゲート絶縁膜18の上層には、Cr
やAl等の金属からなるゲート電極19が形成されてい
る。また、本実施の形態では、工程短縮を目的として、
後述するように、ゲート電極19をパターニングする前
のゲート金属をマスクとして、その下部にあるa-Si
膜17、ゲート絶縁膜18を、一度にドライエッチング
している。
上層には、画素電極に用いられる透明導電膜であるイン
ジウム-すず-酸化物(Indium Tin Oxide:ITO)20が
形成されている。また、このITO20は、ソース電極
14に接続されて画素電極として用いられる他に、本実
施の形態では、ゲート電極19の上層にも形成されてい
る。即ち、本実施の形態では、ゲート金属をパターニン
グしてゲート電極19およびゲート線(図示せず)を形成
する位置に合わせ、また、画素電極を形成する位置に対
応して、レジストマスクでITO20をパターニング
し、ゲート電極19およびゲート線は、これらの上層に
形成されたITO20をマスクとしてパターニングされ
ている。その結果として、ゲート電極19およびゲート
線の上層は、ITO20によって覆われた状態にある。
また、ソース電極14の上部もITO20によって覆わ
れている。このように、本実施の形態では、データ線1
6はゲート絶縁膜18に、ゲート線はITO20に覆わ
れていることから、液晶保持率の劣化、ゲート線とデー
タ線16との間のショート不良、引き出し線の腐食を防
止することが可能となる。尚、ゲート電極19としてア
ルミニウムを用いた場合には、ITO20として多結晶
のITOを使用することができないことから、本実施の
形態では、ITO20としてアモルファスITOやIZ
Oが用いられている。このアモルファスITOは、後で
アニーリングすることで、多結晶ITOとすることがで
きる。
トップゲート型の薄膜トランジスタ(TFT)における製
造工程を説明するための図である。図2(a)に示すよう
に、まず、ガラス基板等の絶縁基板11をブラシ洗浄
(スクラブ洗浄)等の機械的洗浄や、酸又は有機溶液等に
よる化学的洗浄などを用いて洗浄した後、ライトシール
ド用のMo合金をマグネトロンスパッタリングを用いて
所定の膜圧にて着膜させ、図示しないフォトレジストを
マスクとしてフォトエッチング加工するフォトリソグラ
フィ技術を用い、遮光膜(ライトシールド)12を形成す
る。これによって第1PEPが終了する。続いて、層間
絶縁膜として、密着力の強い酸化シリコン(SiOx)膜
からなる絶縁膜13をプラズマCVD法により着膜す
る。その後、ドレイン・ソース電極用およびデータバス
ライン用のMo合金の着膜をマグネトロンスパッタリン
グで連続着膜し、着膜後にデータバスライン及びドレイ
ン・ソース電極をフォトリソグラフィ技術によりパター
ニングし、ソース電極14、ドレイン電極15、および
データ線16を形成する。これによって第2PEPが終
了する。更に、半導体材料としてのa-Si膜17をプ
ラズマCVDで着膜し、その後、第1SiNx膜及び第
2SiNx膜からなるゲート絶縁膜18をプラズマCV
Dで順に着膜する。その後、これらのエッチングを省略
してゲート電極19およびゲート線に用いられるAl等
からなるゲート金属21をマグネトロンスパッタリング
で着膜させる。このゲート金属21は、a-Si膜17
およびゲート絶縁膜18のエッチングを考慮した形状に
てパターニングされて、TFTチャネルであるa-Si
アイランドの部分と、データ線16の上層に形成されて
いる。
Pとして、a-Si膜17およびゲート絶縁膜18がエ
ッチングされる。本実施の形態では、ゲート金属21上
のレジストをマスクとして、a-Si膜17およびゲー
ト絶縁膜18を一度にエッチングしている。その結果、
一回のリソグラフィ工程でこれらを連続してエッチング
することができるので、製造工程を大きく短縮すること
が可能である。
として、アモルファスITO膜を付着後、蓚酸などの比
較的マイルドな酸をエッチング液として、レジストマス
クでITO20が形成される。ここでは、塩酸や硝酸な
どの強酸を用いておらず、比較的マイルドな酸を用いて
いることから、エッチング中の強酸による損傷、例え
ば、アルミニウムからなるゲート電極19の腐食を防ぐ
ことができる。また、このITO20は、画素電極を形
成すると共に、次の工程にてゲート金属21およびゲー
ト線をパターニングする際に用いられる。ここで形成さ
れるITO20は、画素電極とゲート電極19、ゲート
線の形状を考慮したパターン形成がなされている。
属21とゲート線(図示せず)がパターニングされる。即
ち、本実施の形態では、ITO20をマスクとしてゲー
ト金属21をパターニングし、ゲート電極19およびゲ
ート線を形成している。
縁膜18のパターニング、上部電極であるゲート電極1
9およびゲート線のパターニング、画素電極のパターニ
ング、の3つのパターニングを2回のパターニングによ
って行うことができ、パターニングプロセスを大きく削
減できる。また、本実施の形態による工程によって、上
部電極であるゲート電極19およびゲート線の上層には
酸化物であるITO20が形成され、また、データ線1
6の上層はゲート絶縁膜18によって覆われている。そ
の結果、これら配線が液晶に剥き出しにならず、液晶の
保持率を低下させることがない。また、ウィスカやゴミ
等によるショート不良や配線の腐食を未然に防止するこ
とが可能となる。
トップゲート型のTFTを例に説明したが、実施の形態
2では、アクティブマトリックス基板としてボトムゲー
ト型のTFTを例にとって説明する。尚、実施の形態1
と同様の構成については実施の形態1と同様な符号を用
い、ここではその詳細な説明を省略する。
マトリックス基板としてのボトムゲート型のTFT構造
を説明するための図である。本実施の形態におけるボト
ムゲート型のTFTは、絶縁基板11上に、スパッタで
形成されてパターニングされたAlなどのゲート電極3
1およびゲート線32が設けられている。その上層に、
スパッタリングによるTa2O5、またはプラズマCVD
などによるSiO2、SiNxの絶縁膜からなるゲート
絶縁膜33が形成されている。a-Siアイランドを構
成するTFTチャネル部では、その上層に半導体層を形
成するa-Si膜34が形成され、更に、ゲート電極3
1の上部にあるa-Si膜34の上層に、例えばアルミ
ニウム等の金属膜からなるソース電極35とドレイン電
極36が形成されている。
とドレイン電極36およびデータ線(図示せず)の上層
に、画素電極に用いられる透明導電膜であるITO37
が形成されている。本実施の形態では、上部電極である
ソース電極35、ドレイン電極36およびデータ線は、
ITO37をマスクとしてパターン形成されている。更
に、画素電極部分を除くa-Siアイランド部分とデー
タ線部分は、例えばシリコン窒化膜からなる保護膜38
が形成されており、この保護膜38によってa-Si膜
34がパターン形成されている。
ボトムゲート型のTFTにおける製造工程を説明するた
めの図である。また、図5〜図8は、図4(a)〜(d)に
対応して平面図から製造工程を説明するための図であ
り、図5は第1PEPを平面から説明する図、図6は第
2PEPを平面から説明する図、図7は第3PEPを平
面から説明する図、図8は第4PEPを平面から説明す
る図である。
1PEPとして、洗浄された絶縁基板11の上にアルミ
ニウム等からなるゲート電極31およびゲート線32が
パターン形成される。次に、図4(b)および図6に示さ
れるように、第2PEPとして、第1PEPで形成され
たゲート電極31およびゲート線32の上層に、ゲート
絶縁膜33およびa-Si膜34が積層され、更に、そ
の上層に、上部電極であるソース電極、ドレイン電極、
およびデータ線を形成するAlパターン41が形成され
る。このAlパターン41は、ゲート絶縁膜33をパタ
ーニングする形でパターニングされている。
うに、第3PEPとして、透明導電性薄膜であるアモル
ファスITO膜を付着後、蓚酸などの比較的マイルドな
酸をエッチング液として、レジストマスクでITO37
が形成される。このITO37は、画素となる表示用の
画素電極を形成すると共に、本実施の形態では、ソース
電極35およびドレイン電極36を覆う位置、およびデ
ータ線を覆う位置に設けられる。また、レジストマスク
でITO37が形成される際に、そのITO37で覆わ
れていないAlパターン41がパターニングされる。こ
のパターニングによって、上部電極であるソース電極3
5、ドレイン電極36が形成され、また、ゲート線32
の上にあった不要なAlパターン41が除去される。こ
の工程の結果、上部電極の上にITO37が重なった状
態にて、画素電極へ繋がった構造が形成される。
うに、第4PEPとして、シリコン窒化膜からなる保護
膜38が形成される。この保護膜38によりa-Siア
イランドを構成するTFTチャネル部が保護されると共
に、データ線部分が保護される。但し、このデータ線部
分については、既にITO37によって保護されている
ことから、必ずしも保護膜38を設ける必要はない。ま
た、この保護膜38によってa-Si膜34がパターニ
ングされ、TFTチャネル部における不要なa-Si膜
34が除かれると共に、ゲート線32の上層としてのa
-Si膜34も除去される。即ち、本実施の形態では、
a-Si膜34をパターニングする形を考慮して保護膜
38のパターンを構成し、この保護膜38のパターンを
用いてa-Si膜34をパターニングしている。このよ
うに、保護膜38を残す形でa-Si膜34を同時にパ
ターニングすることによって、一つ一つの工程を有効に
利用することが可能となり、大きな工程削減を図ること
ができる。これらの一連の流れによって、アクティブマ
トリックス基板の製造工程が終了する。
び製造方法によれば、上部電極であるソース電極35、
ドレイン電極36およびデータ線をITO37によって
パターニングすることで、パターニングプロセスを大き
く省略することができる。また、上部電極の上層がIT
O37によって覆われると共に、ゲート線32の上層は
ゲート絶縁膜33によって覆われていることで、配線が
液晶に剥き出しになることがなく、これを原因とする液
晶の保持率劣化を防ぐことができる。また、引出し配線
の腐食を防止することが可能となり、同時にショート不
良を防止することができる。
パターニングプロセスを増やすことなく、配線の上面を
ゲート絶縁膜やITOによって覆うことで、引出し配線
の腐食等を低減でき、更には、アクティブマトリックス
基板の製造の際における歩留まりを向上させ、信頼性を
高めることが可能となる。
の形態における薄膜トランジスタ(TFT)構造を示す図
である。
ゲート型の薄膜トランジスタ(TFT)における製造工程
を説明するための図である。
ス基板としてのボトムゲート型のTFT構造を説明する
ための図である。
ゲート型のTFTにおける製造工程を説明するための図
である。
る。
る。
る。
る。
…絶縁膜、14…ソース電極、15…ドレイン電極、1
6…データ線、17…a-Si膜、18…ゲート絶縁
膜、19…ゲート電極、20…インジウム-すず-酸化物
(ITO)、21…ゲート金属、31…ゲート電極、32
…ゲート線、33…ゲート絶縁膜、34…a-Si膜、
35…ソース電極、36…ドレイン電極、37…IT
O、38…保護膜、41…Alパターン
Claims (17)
- 【請求項1】 絶縁基板の上方に所定の間隙を隔てて配
設されたソース電極およびドレイン電極と、 前記ソース電極および前記ドレイン電極に積層される半
導体層と、 前記半導体層に積層されるゲート絶縁膜と、 前記ゲート絶縁膜に積層されるゲート電極と、 前記ゲート電極と略同一形状にて積層される第1の部分
と共に、前記ソース電極および前記ドレイン電極の何れ
か一方の電極の一部分上に積層される部分を含む第2の
部分を備える透明導電層とを備えたことを特徴とするア
クティブマトリックス基板。 - 【請求項2】 前記ソース電極および前記ドレイン電極
の何れか一方に連結されるデータ線とを更に備え、当該
データ線に対してゲート絶縁膜が積層されていることを
特徴とする請求項1記載のアクティブマトリックス基
板。 - 【請求項3】 前記透明導電層の第2の部分は、前記ソ
ース電極および前記ドレイン電極の何れか一方の電極と
連結して画素電極を形成することを特徴とする請求項1
記載のアクティブマトリックス基板。 - 【請求項4】 絶縁基板に対して順次積層されるゲート
電極、ゲート絶縁膜、半導体層、ソース電極およびドレ
イン電極と、 前記ソース電極および前記ドレイン電極と略同一形状に
て積層される部分を含んで当該ソース電極および当該ド
レイン電極に積層されると共に、当該ソース電極および
当該ドレイン電極の何れか一方に連結して画素電極を形
成する透明導電層とを備えたことを特徴とするアクティ
ブマトリックス基板。 - 【請求項5】 前記ゲート電極に連結されるゲート線と
を更に備え、当該ゲート線に対してゲート絶縁膜が積層
されていることを特徴とする請求項4記載のアクティブ
マトリックス基板。 - 【請求項6】 前記ソース電極および前記ドレイン電極
の何れか一方に連結されるデータ線とを更に備え、 前記透明導電層は、前記データ線と略同一形状にて積層
される部分を含んで構成されることを特徴とする請求項
4記載のアクティブマトリックス基板。 - 【請求項7】 絶縁基板に対して積層されるゲート電極
と、 前記ゲート電極に対して積層されるゲート絶縁膜と、 前記ゲート絶縁膜に対して積層される半導体層と、 前記半導体層に対して積層されるソース電極およびドレ
イン電極と、 前記ソース電極および前記ドレイン電極と略同一形状に
て積層される部分を含んで当該ソース電極および当該ド
レイン電極に積層されるITO膜とを備えたことを特徴
とするアクティブマトリックス基板。 - 【請求項8】 絶縁基板に形成される薄膜トランジスタ
構造と、 前記薄膜トランジスタ構造のソース電極およびドレイン
電極の何れか一方に連結されて形成される画素電極と、 前記薄膜トランジスタ構造のソース電極およびドレイン
電極の何れか一方に連結されて形成されるデータ線と、 前記薄膜トランジスタ構造のゲート電極に連結されて形
成されるゲート線とを備え、 前記薄膜トランジスタ構造を形成する上部電極の上面は
ITO膜によってほぼ覆われ、前記データ線および前記
ゲート線の何れか一方の上面はゲート絶縁膜によってほ
ぼ覆われていることを特徴とする表示装置。 - 【請求項9】 前記ITO膜は、前記画素電極を形成す
るITO膜と同一工程で形成されたものであることを特
徴とする請求項8記載の表示装置。 - 【請求項10】 前記絶縁基板を用いて充填される液晶
層とを更に備え、 前記上部電極、データ線およびゲート線が前記液晶層と
接する上面は、前記ITO膜または前記ゲート絶縁膜に
よってほぼ覆われていることを特徴とする請求項8記載
の表示装置。 - 【請求項11】 絶縁基板に対して直接または間接的
に、ソース電極およびドレイン電極、半導体層、ゲート
絶縁膜、ゲート電極が順次積層されるアクティブマトリ
ックス基板の製造方法であって、 レジストマスクを用いて前記ゲート絶縁膜に積層される
ゲート金属をパターニングする工程と、 パターニングされた前記ゲート金属をマスクとして前記
ゲート絶縁膜および前記半導体層をパターニングする工
程と、 ITO膜を付着後、レジストマスクを用いて当該ITO
膜をパターニングする工程と、 パターニングされた前記ITO膜をマスクとして前記ゲ
ート電極をパターニングする工程とを含むことを特徴と
するアクティブマトリックス基板の製造方法。 - 【請求項12】 前記ITO膜をパターニングする工程
は、画素電極のパターン形成と共に、前記ゲート電極の
形成パターンを考慮して当該ITO膜をパターニングす
ることを特徴とする請求項11記載のアクティブマトリ
ックス基板の製造方法。 - 【請求項13】 前記ITO膜をパターニングする工程
は、前記ゲート電極に連結されたゲート線の形成パター
ンを考慮して当該ITO膜をパターニングすることを特
徴とする請求項12記載のアクティブマトリックス基板
の製造方法。 - 【請求項14】 絶縁基板に対してゲート電極をパター
ン形成する工程と、 前記ゲート電極に対してゲート絶縁膜、半導体層を順次
積層した後、金属膜を形成する工程と、 形成された前記金属膜をパターニングすべき形状を考慮
すると共に、画素電極の形状を考慮してITO膜を積層
する工程と、 積層された前記ITO膜をマスクとして前記金属膜をパ
ターニングしてソース電極およびドレイン電極を形成す
る工程とを含むことを特徴とするアクティブマトリック
ス基板の製造方法。 - 【請求項15】 前記ITO膜が積層された前記ソース
電極および前記ドレイン電極の上層に保護膜を設けると
共に、当該保護膜を用いて前記半導体層をパターニング
する工程とを更に含むことを特徴とする請求項14記載
のアクティブマトリックス基板の製造方法。 - 【請求項16】 前記ソース電極およびドレイン電極を
形成する工程と同一工程にて、前記ITO膜をマスクと
してデータ線をパターン形成することを特徴とする請求
項14記載のアクティブマトリックス基板の製造方法。 - 【請求項17】 前記金属膜を形成する工程は、前記ゲ
ート絶縁膜をパターニングする形状で当該金属膜を形成
することを特徴とする請求項14記載のアクティブマト
リックス基板の製造方法。
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