KR20170087574A - 액정 표시 장치 및 그 제조 방법 - Google Patents

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KR20170087574A
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이금희
김만진
김유준
이창열
정수정
정지영
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삼성디스플레이 주식회사
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Abstract

액정 표시 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 액정 표시 장치는 표시 영역과 표시 영역 외측에 배치되는 비표시 영역을 포함하는 제1 기판, 상기 제1 기판 상에 배치되는 게이트 전극으로서, 제1 층 게이트 전극 및 상기 제1 층 게이트 전극 상에 배치되는 제2층 게이트 전극을 포함하는 게이트 전극, 상기 제1 층 게이트 전극과 동일층에 배치되는 화소 전극, 상기 게이트 전극 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극 및 상기 드레인 전극과 상기 화소 전극을 연결하는 접속부로서, 상기 화소 전극과 동일층에 배치되는 제1 층 접속부 및 상기 제1 층 접속부 상에 배치되는 제2 층 접속부를 포함하는 접속부를 포함한다

Description

액정 표시 장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 액정 표시 장치 및 그 제조방법에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Display, OLED) 등과 같은 여러 종류의 표시 장치가 사용되고 있다.
그 중 액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극(field generating electrode)이 형성되어 있는 두 장의 기판과 그 사이에 들어 있는 액정층을 포함한다. 액정 표시 장치는 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고, 이를 통하여 액정층의 액정 분자들의 방향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
액정 표시 장치가 점차 대면적화 고해상도화 되면서, 액정 표시 장치를 정교하게 제어하기 위한 각종 배선들의 필요량이 점차적으로 증가하게 된다. 다만, 각종 배선들이 차지하는 공간이 많아지면 요구되는 비표시 영역의 면적이 증가하게 되고, 이렇게 되면 내로우 베젤(Narrow Bezel) 표시 장치의 구현이 어려워질 수 있다. 이러한 상황 속에서 내로우 베젤(Narrow Bezel)을 구현하면서도, 액정 표시 장치를 정교하게 제어할 수 있도록 하는 각종 기술적인 시도가 행해지고 있는 실정이다.
본 발명이 해결하고자 하는 과제는 비표시 영역에서 배선이 차지하는 면적을 줄여 내로우 베젤(Narrow Bezel)을 갖는 액정 표시 장치 액정 표시 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 마스크 공정 수를 줄여 전체적인 공정 비용을 절약할 수 있는 액정 표시 장치의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 액정 표시 장치는 표시 영역과 표시 영역 외측에 배치되는 비표시 영역을 포함하는 제1 기판, 상기 제1 기판 상에 배치되는 게이트 전극으로서, 제1 층 게이트 전극 및 상기 제1 층 게이트 전극 상에 배치되는 제2층 게이트 전극을 포함하는 게이트 전극, 상기 제1 층 게이트 전극과 동일층에 배치되는 화소 전극, 상기 게이트 전극 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극 및 상기 드레인 전극과 상기 화소 전극을 연결하는 접속부로서, 상기 화소 전극과 동일층에 배치되는 제1 층 접속부 및 상기 제1 층 접속부 상에 배치되는 제2 층 접속부를 포함하는 접속부를 포함한다.
또한, 상기 화소 전극과 상기 제1 층 게이트 전극은 동일한 물질로 이루어질 수 있다.
또한, 상기 화소 전극은 다결정 ITO로 이루어질 수 있다.
또한, 상기 게이트 전극은 비정질 ITO로 이루어질 수 있다.
또한, 상기 제1층 접속부는 상기 화소 전극과 일체로 형성될 수 있다.
또한, 상기 제1층 접속부의 일측벽과 상기 제2층 접속부의 일측벽은 정렬될 수 있다.
또한, 상기 제1층 접속부와 상기 제2층 접속부는 서로 상이한 물질로 이루어질 수 있다.
또한, 상기 제2층 게이트 전극과 상기 제2층 접속부는 동일한 물질로 이루어질 수 있다.
또한, 상기 반도체 패턴층은 산화물 반도체일 수 있다.
또한, 상기 드레인 전극은 상기 제2층 접속부와 접촉하고, 상기 드레인 전극의 타측벽은 상기 제2층 접속부의 타측벽과 정렬될 수 있다.
또한, 상기 비표시 영역에 배치되는 데이터 팬아울 라인을 더 포함하고, 상기 데이터 팬아웃 라인은 제1층 데이터 팬아웃 라인 및 상기 제1 층 데이터 팬아웃 라인 상에 배치되는 제2층 팬아웃 라인을 포함할 수 있다.
또한, 상기 소스 전극과 연결되는 상기 데이터 라인 및 상기 데이터 라인의 일단에 배치되는 데이터 패드를 더 포함하고, 상기 데이터 패드는 상기 제2층 데이터 팬아웃 라인과 접촉할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는 표시 영역과 표시 영역 외측에 배치되는 비표시 영역을 포함하는 제1 기판, 상기 제1 기판 상에 배치되는 게이트 전극으로서, 제1 층 게이트 전극 및 상기 제1 층 게이트 전극 상에 배치되는 제2층 게이트 전극을 포함하는 게이트 전극, 상기 제1 층 게이트 전극과 동일층에 배치되는 화소 전극, 상기 게이트 전극 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극 및 상기 드레인 전극과 상기 화소 전극을 연결하는 접속부로서, 상기 화소 전극과 동일층에 배치되는 제1 층 접속부 및 상기 제1 층 접속부 상에 배치되는 제2 층 접속부를 포함하는 접속부 및 상기 제1 기판과 대향하는 제2 기판을 포함한다.
또한, 상기 제2 기판 상에 배치되며, 상기 화소 전극과 중첩되는 컬러 필터 및 상기 소스 전극 및 상기 드레인 전극과 중첩되는 블랙 매트릭스를 더 포함할 수 있다.
또한, 상기 컬러 필터와 상기 블랙 매트릭스 상에 배치되는 공통 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법은 표시 영역과 상기 표시 영역 외측에 배치되는 비표시 영역을 포함하는 제1 기판으로서, 제1 금속층 및 제2 금속층이 순차적으로 적층된 제1 기판을 준비하는 단계, 상기 제1 금속층 및 상기 제2 금속층을 패터닝하여 상기 표시 영역에 제1층 게이트 전극 및 제2층 게이트 전극을 포함하는 게이트 전극 및 제1층 화소 패턴층 및 제2층 화소 패턴층을 포함하는 화소 패턴층을 형성하는 단계, 상기 게이트 전극 및 상기 화소 패턴층 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막을 패터닝하여 상기 제2층 화소 패턴층을 노출시키는 단계, 상기 게이트 전극 상에 반도체 패턴층을 형성하는 단계, 상기 결과물을 열처리하여 상기 제1층 화소 패턴층의 결정 구조를 변화시키는 단계 및 상기 결과물 상에 제3 금속층을 형성하고, 상기 제2층 화소 패턴층 및 상기 제3 금속층을 하나의 마스크로 일괄 식각하여 소스 전극, 드레인 전극, 화소 전극 및 상기 화소 전극과 상기 드레인 전극을 전기적으로 연결시키는 접속부를 형성하는 단계를 포함한다.
또한, 상기 제1 금속층 및 상기 제2 금속층을 패터닝하여 상기 표시 영역에 제1층 게이트 전극 및 제2층 게이트 전극을 포함하는 게이트 전극 및 제1층 화소 패턴층 및 제2층 화소 패턴층을 포함하는 화소 패턴층을 형성하는 단계는 상기 제1 금속층 및 상기 제2 금속층을 패터닝하여 상기 비표시 영역에 제1 층 데이터 팬아웃 라인 및 제2층 데이터 팬아웃 라인을 포함하는 데이터 팬아웃 라인을 형성하는 단계를 포함할 수 있다.
또한, 상기 게이트 절연막을 패터닝하여 상기 제2층 화소 패턴층을 노출시키는 단계는 상기 게이트 절연막을 패터닝하여 상기 비표시 영역에서 상기 제2층 데이터 팬아웃 라인을 노출시키는 단계를 더 포함할 수 있다.
또한, 상기 결과물 상에 제3 금속층을 형성하고, 상기 제2층 화소 패턴층 및 상기 제3 금속층을 하나의 마스크로 일괄 식각하여 소스 전극, 드레인 전극, 화소 전극 및 상기 화소 전극과 상기 드레인 전극을 전기적으로 연결시키는 접속부를 형성하는 단계는 상기 제2층 화소 패턴층 및 상기 제3 금속층을 하나의 마스크로 일괄 식각하여 상기 비표시 영역에 상기 제2층 데이터 팬아웃 라인과 접촉하는 데이터 패드를 형성하는 단계를 더 포함할 수 있다.
또한, 상기 제1층 화소 패턴층은 비정질 ITO로 이루어지고, 상기 결과물을 열처리하여 상기 제1층 화소 패턴층의 결정 구조를 변화시키는 단계는 상기 제1층 화소 패턴층의 비정질 ITO를 다결정 ITO로 변화시키는 단계를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면,
내로우 베젤을 갖는 액정 표시 장치 표시를 구현할 수 있다.
또한, 마스크 수를 줄여 공정에 필요한 비용을 절약할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 개략적인 배치도이다.
도 2는 도 1의 'A' 부분의 확대도이다.
도 3은 도 2의 Ⅰ-Ⅰ'라인을 따라 절단한 단면도이다.
도 4는 도 1의 'B'부분의 확대도이다.
도 5는 도 4의 Ⅱ-Ⅱ' 라인을 따라 절단한 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 액정 표시 장치의 단면도이다.
도 7은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 8은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 9는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 10은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 11은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 12는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 13은 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 14는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 15는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이며, 단지 하나의 구성요소를 다른 구성요소와 구별하기 위해 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수 있음은 물론이다.
이하, 첨부된 도면을 참조로 하여 본 발명의 실시예들에 대해 설명한다. 다만, 본 명세서에서는 본 발명에 따른 표시 장치를 액정 표시 장치를 예로 들어 설명하나, 이에 제한되는 것은 아니며 유기 발광 표시 장치의 경우에도 적용될 수 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 개략적인 배치도이다. 도 2는 도 1의 'A' 부분의 확대도이다. 도 3은 도 2의 Ⅰ-Ⅰ'라인을 따라 절단한 단면도이다. 도 4는 도 1의 'B'부분의 확대도이다. 도 5는 도 4의 Ⅱ-Ⅱ' 라인을 따라 절단한 단면도이다.
도 1 내지 도 4를 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 표시 영역(DA) 및 표시 영역(NDA) 외측에 배치되는 비표시 영역(NDA)을 포함하는 제1 기판(500), 제1 기판(500) 상에 배치되는 게이트 전극(GE)으로서, 제1 층 게이트 전극(GE1) 및 상기 제1 층 게이트 전극(GE1) 상에 배치되는 제2 층 게이트 전극(GE2)을 포함하는 게이트 전극(GE), 제1 층 게이트 전극(GE)과 동일층에 배치되는 화소 전극(PE), 게이트 전극(GE) 상에 서로 이격되어 배치되는 소스 전극(SE) 및 드레인 전극(DE), 드레인 전극(DE)과 화소 전극(PE)을 연결하는 접속부(CNT)로서, 화소 전극(PE)과 동일층에 배치되는 제1 층 접속부(CNT1) 및 상기 제1층 접속부(CNT1) 상에 배치되는 제2층 접속부(CNT2)를 포함하는 접속부(CNT)를 포함한다. .
제1 기판(500)은 내열성 및 투과성을 가진 물질로 형성될 수 있다. 제1 기판(500)은 예컨대, 투명 유리 또는 플라스틱으로 형성될 수 있으나, 이에 제한되는 것은 아니다. 제1 기판(500) 상에는 표시 영역(DA)과 비표시 영역(NDA)이 정의된다.
표시 영역(DA)은 디스플레이 장치에서 화상이 표시되는 영역이며, 비표시 영역(NDA)은 표시 영역(DA)에서 화상을 표시할 수 있게 하기 위해 각종 신호선들이 배치되는 영역이다.
비표시 영역(NDA)에는 데이터 라인(DL)에 데이터 신호를 제공하기 위한 복수의 데이터 드라이버(DU) 및 데이터 드라이버(DU)로부터 제공되는 신호를 데이터 라인(DL)에 전달하기 위한 복수의 데이터 팬아웃 라인(DFL)이 배치될 수 있다.
표시 영역(DA)에 대해 더 구체적으로 설명하면, 표시 영역(DA)상에는 복수의 데이터 라인(DL)과 복수의 게이트 라인(GL)이 서로 교차하여 구획하는 복수의 화소가 배치될 수 있다. 도 2는 복수의 화소 중 하나의 화소(도 1의 'A' 부분)를 확대한 것으로서, 표시 영역(DA)은 이와 실질적으로 동일한 화소를 복수개 포함할 수 있다.
제1 기판(500) 상에는 게이트 전극(GE)이 배치될 수 있다. 본 명세서에서, 게이트 전극(GE)은 게이트 라인(GL)과 함께 게이트 배선(GL, GE)으로 통칭된다.
게이트 배선(GL, GE)은 알루미늄 합금을 포함하는 알루미늄(Al) 계열의 금속, 은 합금을 포함하는 은(Ag) 계열의 금속, 구리 합금을 포함하는 구리(Cu)계열의 금속, 몰리브덴 합금을 포함하는 몰리브덴(Mo) 계열 금속, 크롬(Cr), 티타늄(Ti), 및 탄탈륨(Ta) 중 어느 하나 이상을 포함할 수 있다. 다만, 이는 예시적인 것으로 게이트 배선(GL, GE)의 재질이 이에 제한되는 것은 아니며, 원하는 표시장치를 구현하기 위해 요구되는 성능을 가진 금속 또는 고분자 물질이 게이트 배선(GL, GE)의 재료로서 이용될 수 있다.
게이트 라인(GL)은 구동에 필요한 신호를 전달받을 수 있다. 복수의 게이트 라인(GL)은 제1 방향, 예컨대, 도 2에서 x축 방향으로 연장될 수 있다.
게이트 전극(GE)은 게이트 라인(GL)으로부터 돌출되어 형성될 수 있으며, 후술하는 소스 전극(SE) 및 드레인 전극(DE)과 함께 박막 트랜지스터의 삼단자를 이룰 수 있다.
게이트 배선(GL, GE)은 단일막 구조일 수 있으나, 이에 제한되지 않으며, 이중막, 삼중막 또는 그 이상의 다중막일 수 있다.
도 2는 게이트 배선(GL, GE)이 이중막 구조인 경우를 예시한다. 구체적으로, 게이트 전극(GE)는 제1 기판(500) 상에 배치되는 제1 층 게이트 전극(GE1) 및 제1 층 게이트 전극(GE1) 상에 배치되는 제2 층 게이트 전극(GE2)을 포함할 수 있다.
제1 층 게이트 전극(GE1)과 제2 층 게이트 전극(GE2)은 서로 상이한 물질로 이루어질 수 있다. 예컨대, 제1 층 게이트 전극(GE1) ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 형성될 수 있다. 또 다른 예로, 제1 층 게이트 전극(GE1)은 비정질 ITO(Indium Tin Oxide)일 수 있다.
또한, 제2 층 게이트 전극(GE) 예컨대, 구리(Cu)계열의 금속으로 이루어질 수 있다.
하나의 화소에서 게이트 전극(GE)과 인접하도록 화소 전극이 배치될 수 있다. 화소 전극(PE)은 게이트 전극(GE)과 동일층에 배치될 수 있다. 구체적으로 화소 전극(PE)은 제1층 게이트 전극(GE1)과 동일층에 배치되며, 제1층 게이트 전극(GE1)과 실질적으로 동일한 물질로 형성될 수 있다. 다만, 화소 전극(PE)과 제1층 게이트 전극(GE1)은 그 결정구조가 상이할 수 있다. 화소 전극(PE)은 다결정 구조를 갖는 금속으로 이루어질 수 있다. 예를 들어, 제1층 게이트 전극(GE1)이 비정질 ITO(Indium Tin Oxide)인 경우, 화소 전극(PE)은 다결정 ITO(Indium Tin Oxide)일 수 있다. 이는 후술하는 몇몇 실시예에 따른 액정 표시 장치의 제조 방법에 기인한 것일 수 있다. 이에 대한 자세한 설명은 후술하기로 한다.
다만, 이에 제한되는 것은 아니며, 다른 실시예에서 제1 층 게이트 전극(GE1) 및 화소 전극(PE)은 다결정 ITO(Indium Tin Oxide)일 수 있다.
도 2는 화소 전극(PE)이 평판 형상을 가지는 경우를 예시하지만, 화소 전극의 형상은 이에 제한되지 않는다. 즉, 다른 예시적인 실시예에서 화소 전극은 하나 이상의 슬릿을 갖는 구조일 수 있다. 또한, 또 다른 예시적인 실시예에서 화소 전극은 하나 이상 배치될 수 있으며, 이 경우, 복수의 화소 전극에 서로 다른 전압이 인가될 수도 있다.
화소 전극(PE)의 일단에는 후술하는 드레인 전극(DE)과 화소 전극(PE)을 전기적으로 연결시키는 접속부(CNT)가 배치될 수 있다. 접속부(CNT)는 화소 전극(PE)과 동일층에 배치되는 제1층 접속부(CNT1), 제1층 접속부(CNT1) 상에 배치되는 제2 층 접속부(CNT2)가 배치될 수 있다.
제1층 접속부(CNT1)는 화소 전극(PE)과 동일층에 실질적으로 동일한 물질로 이루어질 수 있다. 구체적으로, 화소 전극(PE)이 다결정 ITO를 포함하는 경우, 제1층 접속부(CNT1)은 이와 동일한 다결정 ITO를 포함할 수 있다.
제1층 접속부(CNT1)는 화소 전극(PE)과 일체로 형성될 수 있다. 즉, 제1층 접속부(CNT1)은 화소 전극(PE)과 일체로 형성되어 화소 전극(PE)의 일단에 배치될 수 있다.
제2층 접속부(CNT2)는 제1층 접속부(CNT1) 상에 배치될 수 있다. 구체적으로 제2층 접속부(CNT2)는 제1층 접속부(CNT1)와 중첩될 수 있다. 제2층 접속부(CNT2)의 일측벽은 제1 층 접속부(CNT1)의 일측벽과 정렬될 수 있다.
제2층 접속부(CNT2)는 후술하는 드레인 전극(DE)과 직접적으로 접촉할 수 있다. 즉, 화소 전극(PE)은 제1층 접속부(CNT1) 및 제2층 접속부(CNT2)를 통해 드레인 전극(DE)과 전기적으로 연결될 수 있다.
제2층 접속부(CNT2)는 제1층 접속부(CNT1)와 상이한 물질로 이루어질 수 있다. 구체적으로, 제2층 접속부(CNT2)는 알루미늄 합금을 포함하는 알루미늄(Al) 계열의 금속, 은 합금을 포함하는 은(Ag) 계열의 금속, 구리 합금을 포함하는 구리(Cu)계열의 금속, 몰리브덴 합금을 포함하는 몰리브덴(Mo) 계열 금속, 크롬(Cr), 티타늄(Ti), 및 탄탈륨(Ta) 중 어느 하나 이상을 포함할 수 있다.
제2층 접속부(CNT2)는 제2층 게이트 전극(GE2)과 동일한 물질로 이루어질 수 있다. 구체적으로, 제2층 접속부(CNT2)는 제2층 게이트 전극(GE2)과 동일한 물질을 포함하며 동일층에 형성될 수 있다. 예를 들어, 제2 층 게이트 전극(GE2)과 제2층 접속부(CNT2)는 동일한 금속층을 하나의 마스크로 동시에 패터닝하여 얻어질 수 있다. 다만, 이는 예시적인 것으로 본 발명의 범위가 이와 같은 공정 상의 특징에 의해 제한되는 것은 아니다.
제1 기판(500) 및 게이트 배선(GL, GE) 상에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 게이트 배선(GL, GE)을 덮을 수 있다. 다만, 게이트 절연막(GI)은 화소 전극(PE)을 덮지 않을 수 있다. 즉, 화소 전극(PE)의 상면은 게이트 절연막(GI)에 의해 적어도 부분적으로 노출될 수 있다.
게이트 절연막(GI)은 실리콘 산화물(SiOx), 실리콘 산화물(SiNx) 등의 무기 절연물질, BCB(BenzoCycloButene), 아크릴계 물질, 및 폴리이미드와 같은 유기 절연 물질로 이루어진 군에서 선택된 어느 하나 또는 하나 이상의 물질을 혼합하여 형성할 수 있다. 다만, 이는 예시적인 것으로 게이트 절연막(GI)의 재질이 이에 제한되는 것은 아니다.
게이트 절연막(GI) 상에는 반도체 패턴층(700)이 배치될 수 있다.
반도체 패턴층(700)은 비정질 규소 또는 다결정 규소를 포함할 수 있다. 다만, 이에 제한되는 것은 아니며, 반도체 패턴층(700)은 산화물 반도체를 포함하여 이루어질 수도 있다.
반도체 패턴층(700)은 섬형, 선형 등과 같은 다양한 형상을 가질 수 있다. 반도체 패턴층(700)이 선형을 갖는 경우, 반도체 패턴층(700)은 데이터 라인(DL) 아래에 위치하여 게이트 전극(GE) 상부까지 연장될 수 있다.
반도체 패턴층(700) 상에는 후술하는 소스 전극(SE)과 드레인 전극(DE)을 전기적으로 연결시켜주는 채널부가 형성될 수 있다.
반도체 패턴층(700) 상부에는 n형 불순물이 고농도로 도핑되어 있는 오믹 컨택층(도시하지 않음)이 배치될 수 있다. 오믹 컨택층은 반도체 패턴층(700)의 전부 또는 일부와 중첩될 수 있다. 다만, 반도체 패턴층(700)이 산화물 반도체를 포함하는 예시적인 실시예에서 오믹 컨택층은 생략될 수도 있다.
반도체 패턴층(700)이 산화물 반도체인 경우, 반도체 패턴층(700)은 산화아연(ZnO)을 포함할 수 있다. 이에 더하여, 반도체 패턴층(700) 상에는 갈륨(Ga), 인듐(In), 스태튬(Sn), 지르코늄(Zr), 하프늄(Hf), 카드뮴(Cd), 은(Ag), 구리(Cu), 게르마늄(Ge), 가돌리늄(Gd), 티타늄(Ti) 및 바나듐(V)으로 이루어진 군에서 선택되는 하나 이상의 이온이 도핑될 수 있다. 예를 들어, 산화물 반도체인 반도체 패턴층(700)은 ZnO, ZnGaO, ZnInO, ZnSnO, GaInZnO, CdO, InO, GaO, SnO, AgO, CuO, GeO, GdO, HfO, TiZnO, InGaZnO 및 InTiZnO 으로 이루어진 군에서 선택된 어느 하나 이상을 포함할 수 있다. 다만, 이는 예시적인 것으로 산화물 반도체의 종류가 이에 제한되지 않음은 물론이다.
반도체 패턴층(700) 상에는 데이터 배선(DL, SE, DE)이 배치될 수 있다.
데이터 배선(DL, SE, DE)은 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다. 데이터 라인(DL)은 제2 방향, 예컨대 도 2에서 y축 방향으로 연장되어 게이트 라인(GL)과 교차할 수 있다.
소스 전극(SE)은 데이터 라인(DL)으로부터 가지 형태로 분지되어 반도체 패턴층(700) 상부까지 연장될 수 있으며, 드레인 전극(DE)은 소스 전극(SE)과 이격되어 서로 대향하도록 배치될 수 있다.
데이터 배선(DL, SE, DE)은 니켈(Ni), 코발트(Co), 티탄(Ti), 은(Ag), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 베릴륨(Be), 니오브(Nb), 금(Au), 철(Fe), 셀렌(Se) 또는 탄탈(Ta) 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 또한, 상기 금속에 티탄(Ti), 지르코늄(Zr), 텅스텐(W), 탄탈(Ta), 니오브(Nb), 백금(Pt), 하프늄(Hf), 산소(O) 및 질소(N)로 이루어진 군에서 선택된 하나 이상의 원소를 포함시켜 형성한 합금도 적용할 수 있다. 다만, 상기한 재료는 예시적인 것으로, 데이터 배선(DL, SE, DE)의 재질이 이에 제한되는 것은 아니다.
드레인 전극(DE)은 접속부(CNT)와 직접적으로 접촉할 수 있다. 이에 대해 구체적으로 설명하면, 드레인 전극(DE)의 하면은 반도체 패턴층(700), 게이트 절연막(GI), 제1 기판(500) 및 접속부(CNT)와 접촉할 수 있다. 접속부(CNT)와 관련하여 구체적으로 설명하면, 드레인 전극(DE)은 제2층 접속부(CNT2)의 상면과 접촉할 수 있다. 이에 더하여, 드레인 전극(DE)은 제1층 접속부(CNT1)의 일측벽 및 제2층 접속부(CNT2)의 일측벽과 접할 수 있다.
드레인 전극(DE)의 타측벽은 제2층 접속부(CNT2)의 타측벽과 정렬될 수 있다. 이는 드레인 전극(DE)의 타측벽과 제2층 접속부(CNT2)의 타측벽이 하나의 마스크로 동시 식각되는 것에 기인할 수 있다. 다만, 이는 예시적인 것으로, 본 발명의 범위가 이와 같은 공정 상의 특징에 의해 제한되지 않음은 물론이다.
소스 전극(SE), 반도체 패턴층(700), 드레인 전극(DE) 및 화소 전극(PE) 상에는 패시베이션막(600)이 배치될 수 있다.
패시베이션막(600)은 평탄화막으로서, 데이터 라인(DL), 소스 전극(SE), 반도체 패턴층(700) 및 드레인 전극(DE)을 덮으며, 제1 기판(500) 상에 전면적으로 형성될 수 있다. 패시베이션막(600)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다. 패시베이션막(600)은 드레인 전극(DE)의 타측벽 및 제2층 접속부(CNT2)의 타측벽을 덮을 수 있다. 이에 더하여, 패시베이션막(600)은 화소 전극(PE)의 적어도 일부를 노출시킬 수 있다.
이어서, 도 4를 참조하여, 비표시 영역(NDA)에 대해 구체적으로 설명한다.
비표시 영역(NDA)는 표시 영역(DA)의 화소를 구동하기 위해 필요한 데이터 신호를 제공하는 데이터 구동부(DU)가 배치될 수 있다. 데이터 구동부(DU)는 복수개일 수 있다. 예를 들어, 복수의 데이터 구동부(DU)는 x축 방향을 따라 정렬되어 배치될 수 있다. 다만, 이는 예시적인 것으로, 데이터 구동부(DU)의 배치가 이에 제한되는 것은 아니다.
데이터 구동부(DU)는 데이터 팬아웃 라인(DFL)을 통해 데이터 라인(DL)에 데이터 신호를 제공할 수 있다. 이를 위해, 데이터 구동부(DU)는 복수개의 데이터 팬아웃 라인(DFL)과 전기적으로 연결될 수 있다. 복수개의 데이터 팬아웃 라인(DFL)은 서로 다른 길이를 가질 수 있다. 이는 데이터 팬아웃 라인(DFL)과 이에 대응되는 데이터 라인(DL)과의 거리 차이가 상이하므로, 거리 차이에 따른 저항차를 보상해주기 위함이다. 즉, 각 데이터 라인(DL)에 전기적으로 균일한 신호를 보내기 위해, 복수개의 데이터 팬아웃 라인(DFL) 서로 상이한 길이를 가질 수 있다.
복수의 데이터 팬아웃 라인(DFL)의 일단은 대응하는 데이터 라인(DL)의 단부에 배치되는 데이터 패드부(DP)와 전기적으로 접촉할 수 있다. 데이터 패드부(DP)는 데이터 라인(DL)의 일단에 배치되며, 데이터 팬아웃 라인(DFL)과의 전기적 접속을 용이하게 하기 위해 데이터 라인(DL)의 폭에 비해 상대적으로 큰 폭을 가질 수 있다.
도 5를 참조하여, 데이터 팬아웃 라인(DFL)의 단면구조에 대해 더욱 자세히 설명하기로 한다.
데이터 팬아웃 라인(DFL)은 제1층 데이터 팬아웃 라인(DFL1) 및 제2층 데이터 팬아웃 라인(DFL2)을 포함할 수 있다. 제2층 데이터 팬아웃 라인(DFL2)은 제1층 데이터 팬아웃 라인(DFL1)과 중첩되며, 제1층 데이터 팬아웃 라인(DFL1) 상에 배치될 수 있다.
제1층 데이터 팬아웃 라인(DFL1)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체로 형성될 수 있다. 또 다른 예로, 제1 층 데이터 팬아웃 라인(DFL1)은 비정질 ITO(Indium Tin Oxide)일 수 있다.
하나의 예로 제1층 데이터 팬아웃 라인(DFL1)은 표시 영역(DA)의 제1층 게이트 전극(GE1) 및 화소 전극(PE)과 실질적으로 동일한 물질로 이루어질 수 있다. 다시 말하면, 제1층 데이터 팬아웃 라인(DFL1)은 표시 영역(DA)의 제1층 게이트 전극(GE1) 및 화소 전극(PE)과 동일층에 배치될 수 있다. 이는 제1층 데이터 팬아웃 라인(DFL1)과 표시 영역(DA)의 제1층 게이트 전극(GE1) 및 화소 전극(PE)이 하나의 마스크로 동시에 형성됨에 기인한 것일 수 있으나, 본 발명의 범위가 이와 같은 공정 상의 특징에 의해 제한되는 것은 아니다.
제2층 데이터 팬아웃 라인(DFL2)은 예컨대, 구리(Cu)계열의 금속으로 이루어질 수 있다. 제2층 데이터 팬아웃 라인(DFL2)은 표시 영역(DA)의 제2층 게이트 전극(GE2) 및 제2층 접속부(CNT2)와 실질적으로 동일한 물질로 형성될 수 있다. 이는 제2층 데이터 팬아웃 라인(DFL2), 표시 영역(DA)의 제2층 게이트 전극(GE2) 및 제2층 접속부(CNT2)가 하나의 마스크로 동시에 형성됨에 기인한 것일 수 있으나, 본 발명의 범위가 이와 같은 공정 상의 특징에 의해 제한되는 것은 아니다.
제1층 데이터 팬아웃 라인(DFL1)의 측벽과 제2층 데이터 팬아웃 라인(DFL2)의 측벽은 서로 정렬될 수 있다.
제1층 데이터 팬아웃 라인(DFL1)의 측벽과 제2층 데이터 팬아웃 라인(DFL2) 상에는 게이트 절연막(GI)이 배치될 수 있다. 게이트 절연막(GI)은 표시 영역(DA)에 배치되는 게이트 절연막(GI)과 실질적으로 동일할 수 있다. 하나의 예로, 표시 영역(DA)에 배치되는 게이트 절연막(GI)과 비표시 영역(NDA)에 배치되는 게이트 절연막(GI)은 하나의 공정으로 동시에 형성할 수 있다.
게이트 절연막(GI)은 제2층 데이터 팬아웃 라인(DFL2)의 상면을 적어도 부분적으로 노출시킬 수 있다. 게이트 절연막(GI)에 의해 노출된 제2층 데이터 팬아웃 라인(DLF2)의 상면은 데이터 패드(DP)와 접촉할 수 있다. 이에 따라, 데이터 팬아웃 라인(DFL)과 데이터 라인(DL)이 전기적으로 연결될 수 있다. 이와 같이 데이터 패드(DP)와 데이터 팬아웃 라인(DFL)을 직접적으로 접촉시키는 경우, 데이터 라인(DL)과 데이터 팬아웃 라인(DLF)을 연결하기 위해 별도의 브릿지를 설치할 필요가 없어, 비표시 영역(NDA)에서 브릿지를 설치하기 위해 소비되는 공간을 절약할 수 있다. 이에 의해 비표시 영역(NDA)의 면적을 전체적으로 감소시키는 것이 가능하며, 이에 따라 내로우 베젤(Narrow Bezel) 표시 장치를 구현할 수 있다.
도 6은 본 발명의 다른 실시예에 따른 액정 표시 장치의 단면도이다.
도 6을 참조하면, 본 발명의 다른 실시예에 따른 액정 표시 장치는 표시 영역(DA) 및 표시 영역(NDA) 외측에 배치되는 비표시 영역(NDA)을 포함하는 제1 기판(500), 제1 기판(500) 상에 배치되는 게이트 전극(GE)으로서, 제1 층 게이트 전극(GE1) 및 상기 제1 층 게이트 전극(GE1) 상에 배치되는 제2 층 게이트 전극(GE2)을 포함하는 게이트 전극(GE), 제1 층 게이트 전극(GE)과 동일층에 배치되는 화소 전극(PE), 게이트 전극(GE) 상에 서로 이격되어 배치되는 소스 전극(SE) 및 드레인 전극(DE), 드레인 전극(DE)과 화소 전극(PE)을 연결하는 접속부(CNT)로서, 화소 전극(PE)과 동일층에 배치되는 제1 층 접속부(CNT1) 및 상기 제1층 접속부(CNT1) 상에 배치되는 제2층 접속부(CNT2)를 포함하는 접속부(CNT) 및 제1 기판(500)과 대향하는 제2 기판(1000)을 포함한다.
제1 기판(500), 게이트 전극(GE), 화소 전극(PE), 소스 전극(SE), 드레인 전극(DE) 및 접속부(CNT)에 대한 것은 앞서 본 발명의 몇몇 실시예에 따른 액정 표시 장치에서 설명한 것과 실질적으로 동일하다. 따라서, 이에 대한 자세한 설명은 생략하기로 한다.
제1 기판(500)과 대향되도록 제2 기판(1000)이 배치될 수 있다.
제2 기판(1000)은 내열성 및 투과성을 가진 물질로 형성될 수 있다. 제2 기판(1000)은 예컨대, 투명 유리 또는 플라스틱으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
제2 기판(1000) 상에는 블랙 매트릭스(BM)와 컬러 필터(CF)가 배치될 수 있다. 블랙 매트릭스(BM)는 각 화소 사이의 빛샘과 인접한 화소 사이의 광 간섭을 억제하는 역할을 할 수 있다. 블랙 매트릭스(BM)는 제1 기판(500) 상에 배치되는 소스 전극(SE), 드레인 전극(DE) 및 반도체 패턴층(700)과 중첩되도록 배치될 수 있다. 이에 더하여, 블랙 매트릭스(BM)는 데이터 라인(DL) 및/또는 게이트 라인(GL)을 덮을 수도 있다.
컬러 필터(CF)는 각 화소의 화소 전극(PE)과 중첩되도록 배치될 수 있다. 컬러 필터(CF)는 적색 컬러 필터, 청색 컬러 필터 및 녹색 컬러 필터로 이루어진 군에서 선택된 어느 하나 이상의 컬러 필터를 포함할 수 있다.
컬러 필터(CF)와 블랙 매트릭스(BM) 상에는 오버코트막(OC)이 배치될 수 있다. 오버코트막(OC)은 유기 또는 무기 절연 물질을 포함하여 이루어질 수 있다. 오버코트막(OC)은 제2 기판(1000)의 전 영역에 걸쳐 형성될 수 있으며, 평탄화막으로서 기능할 수 있다.
오버 코트막(OC) 상에는 공통 전극(CE)이 배치될 수 있다. 공통 전극(CE)은 패터닝되지 않은 전면 전극일 수 있다. 공통 전극(CE)에는 공통 전압이 인가될 수 있다. 공통 전극(CE)과 화소 전극(PE)에 서로 다른 전압이 인가되면 공통 전극(CE)과 화소 전극(PE) 사이에 일정한 전계가 형성되며, 이를 이용하여, 제1 기판(500)과 제2 기판(1000) 사이에 배치되는 액정의 움직임을 제어할 수 있다.
이하에서는, 본 발명의 몇몇 실시예에 따른 액정 표시 장치의 제조 방법에 대해 설명하기로 한다. 이하에서 설명하는 구성의 일부는 앞서 본 발명의 몇몇 실시예에 따른 어레이 기판 또는 액정 표시 장치의 구성과 실질적으로 동일할 수 있으며, 중복 설명을 피하기 위해 일부 구성에 대한 설명은 생략될 수 있다.
도 7 내지 도 15는 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법을 설명하기 위한 단면도이다.
도 7 내지 도 15를 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치의 제조 방법은 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 제1 기판(500)으로서, 제1 금속층(100) 및 제2 금속층(200)이 순차적으로 적층된 제1 기판(500)을 준비하는 단계, 제1 금속층(100) 및 제2 금속층(200)을 패터닝하여 표시 영역(DA)에 제1층 게이트 전극(GE1) 및 제2층 게이트 전극(GE2)를 포함하는 게이트 전극(GE) 및 제1층 화소 패턴층(PP1) 및 제2층 화소패턴층(PP2)을 포함하는 화소 패턴층(PP)를 형성하는 단계, 게이트 전극(GE) 및 화소 패턴층(PP) 상에 게이트 절연막(GI)을 형성하는 단계, 게이트 절연막(GI)을 패터닝하여 제2층 화소 패턴층(PP2)를 노출시키는 단계, 게이트 전극(GE) 상에 반도체 패턴층(700)을 형성하는 단계, 상기 결과물을 열처리하여 상기 제1층 화소 패턴층(PP1)의 결정 구조를 변화시키는 단계 및 상기 결과물 상에 제3 금속층(300)을 형성하고, 제2층 화소 패턴층(PP2)과 제3 금속층(300)을 하나의 마스크로 일괄 식각하여 표시 영역(DA)에 소스 전극(SE), 드레인 전극(DE), 화소 전극(PE) 및 드레인 전극(DE) 과 화소 전극(PE)을 전기적으로 연결하는 접속부(CNT)를 형성하는 단계를 포함한다.
먼저, 도 7을 참조하면, 표시 영역(DA)과 비표시 영역(NDA)을 포함하는 제1 기판(500)으로서, 제1 금속층(100) 및 제2 금속층(200)이 순차적으로 적층된 제1 기판(500)을 준비하는 단계가 진행된다.
제1 금속층(100)은 제1 기판(500)의 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 전면적으로 형성될 수 있다. 제1 금속층(100)은 예컨대, ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체일 수 있다. 다른 예로, 제1 금속층(100)은 비정질 ITO(Indium Tin Oxide)일 수 있다.
제1 금속층(100)은 예컨대, 화학기상증착(CVD) 또는 스퍼터링 등의 방식으로 형성될 수 있다.
제1 금속층(100)은 후에 패터닝되어 표시 영역(DA)에서 제1층 게이트 전극(GE1), 화소 전극(PE), 제1층 접속부(CNT1)를 형성할 수 있다. 또한, 제1 금속층(100)은 후에 패터닝되어 비표시 영역(NDA)에서 제1층 데이터 팬아웃 라인(DFL1)을 형성할 수 있다.
제2 금속층(200)은 제1 기판(500)의 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 전면적으로 형성될 수 있다. 제2 금속층(200)은 예컨대, 구리 계열(Cu)의 금속으로 이루어질 수 있다.
제2 금속층(200)은 예컨대, 화학기상증착(CVD) 또는 스퍼터링 등의 방식으로 형성될 수 있다.
제2 금속층(200)은 후에 패터닝되어 표시 영역(DA)에서 제2층 게이트 전극(GE2), 제2층 접속부(CNT2)를 형성할 수 있다. 또한, 제2 금속층(200)은 후에 패터닝되어 비표시 영역(NDA)에서 제2층 데이터 팬아웃 라인(DFL2)을 형성할 수 있다.
이어서, 도 8을 참조하면, 제1 금속층(100) 및 제2 금속층(200)을 패터닝하여 표시 영역(DA)에 제1층 게이트 전극(GE1) 및 제2층 게이트 전극(GE2)를 포함하는 게이트 전극(GE) 및 제1층 화소 패턴층(PP1) 및 제2층 화소패턴층(PP2)을 포함하는 화소 패턴층(PP)를 형성하는 단계가 진행될 수 있다.
제1층 게이트 전극(GE1) 및 제2층 게이트 전극(GE1)은 앞서 본 발명의 몇몇 실시예에 다른 액정 표시 장치에서 설명한 것과 실질적으로 동일할 수 있다. 따라서 이에 대한 자세한 설명은 생략하기로한다.
제1층 화소 패턴층(PP1)은 후에 패터닝되어 표시 영역(DA)에서 화소 전극(PE) 및 제1층 접속부(CNT1)를 형성할 수 있다.
제2층 화소 패턴층(PP2)은 후에 패터닝되어 표시 영역(DA)에서 제2층 접속부(CNT2)를 형성할 수 있다.
이에 더하여, 제1 금속층(100) 및 제2 금속층(200)을 패터닝하여 표시 영역(DA)에 제1층 게이트 전극(GE1) 및 제2층 게이트 전극(GE2)를 포함하는 게이트 전극(GE) 및 제1층 화소 패턴층(PP1) 및 제2층 화소패턴층(PP2)을 포함하는 화소 패턴층(PP)를 형성하는 단계는 제1 금속층(100) 및 제2 금속층(200)을 패터닝하여 비표시 영역(NDA)에 제1층 데이터 팬아웃 라인(DFL1) 및 제2층 데이터 팬아웃 라인(DFL2)을 형성하는 단계를 포함할 수 있다.
제1 금속층(100) 및 제2 금속층(200)을 패터닝하여 표시 영역(DA)에 제1층 게이트 전극(GE1) 및 제2층 게이트 전극(GE2)를 포함하는 게이트 전극(GE) 및 제1층 화소 패턴층(PP1) 및 제2층 화소패턴층(PP2)을 포함하는 화소 패턴층(PP)를 형성하는 단계와 제1 금속층(100) 및 제2 금속층(200)을 패터닝하여 비표시 영역(NDA)에 제1층 데이터 팬아웃 라인(DFL1) 및 제2층 데이터 팬아웃 라인(DFL2)을 형성하는 단계는 실질적으로 동시에 행해질 수 있다. 다만, 이에 제한되는 것은 아니며, 양자를 순차적으로 또는 별개의 공정에서 독립적으로 형성할 수도 있다.
이어서, 도 9를 참조하면, 게이트 전극(GE) 및 화소 패턴층(PP) 상에 게이트 절연막(GI)을 형성하는 단계가 진행될 수 있다.
게이트 절연막(GI)은 앞서 본 발명의 몇몇 실시예에 따른 액정 표시 장치에서 설명한 것과 실질적으로 동일할 수 있다. 게이트 절연막(GI)은 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 형성될 수 있다. 구체적으로 게이트 절연막(GI)은 게이트 전극(GE), 화소 패턴층(PP) 및 데이터 팬아웃 라인(DFL)을 덮을 수 있다.
이어서, 도 10을 참조하면, 게이트 절연막(GI)을 패터닝하여 제2층 화소 패턴층(PP2)를 노출시키는 단계가 진행된다.
게이트 절연막(GI)을 패터닝하는 것은 예컨대, 사진 식각 방식에 의할 수 있다.
이에 더하여, 게이트 절연막(GI)을 패터닝하여 제2층 화소 패턴층(PP2)를 노출시키는 단계는 게이트 절연막(GI)을 패터닝하여 비표시 영역(NDA)에서 제2층 데이터 팬아웃 라인(DFL2)을 적어도 부분적으로 노출시키는 단계를 포함할 수 있다.
게이트 절연막(GI)을 패터닝하여 제2층 화소 패턴층(PP2)를 노출시키는 단계와 게이트 절연막(GI)을 패터닝하여 비표시 영역(NDA)에서 제2층 데이터 팬아웃 라인(DFL2)을 적어도 부분적으로 노출시키는 단계는 실질적으로 동시에 이루어질 수 있다. 다만, 이에 제한되는 것은 아니며, 양자는 순차적으로 또는 별개의 공정에서 독립적으로 행하여 질 수도 있다.
이어서, 도 11을 참조하면, 게이트 전극(GE) 상에 반도체 패턴층(700)을 형성하는 단계가 진행될 수 있다. 구체적으로, 반도체 패턴층(700)은 게이트 전극(GE)과 적어도 부분적으로 중첩되도록 게이트 절연막(GI) 상에 형성될 수 있다.
반도체 패턴층(700)의 형성은 예를 들어, 반도체층을 전면적으로 형성하고 이를 패터닝하는 방식을 이용할 수 있다. 구체적으로, 반도체층을 식각하고, 감광막 패턴을 이용하여 습식 또는 건식 식각 방식으로 반도체층을 패터닝할 수 있다.
이어서, 도 12를 참조하면, 상기 결과물을 열처리하여 상기 제1층 화소 패턴층(PP1)의 결정 구조를 변화시키는 단계가 진행된다.
제1층 화소 패턴층(PP1)을 열처리 하여 제1층 화소 패턴층(PP1)의 결정 구조를 변화시킬 수 있다. 구체적으로 비정질 구조를 갖는 제1 화소 패턴층(PP1)을 다결정 구조로 변화시킬 수 있다. 구체적으로, 제1 화소 패턴층(PP1)이 비정질 ITO로 이루어진 경우, 이를 열처리 하여 제1 화소 패턴층(PP1)을 다정질 ITO로 변화시킬 수 있다. 이에 더하여, 상기 열처리의 결과로서 제1층 게이트 전극(GE1) 및 비표시 영역(NDA)의 제1층 데이터 팬아웃 라인(DFL1)의 결정구조도 변할 수 있다. 즉, 제1층 게이트 전극(GE1) 및 비표시 영역(NDA)의 제1층 데이터 팬아웃 라인(DFL1)이 비정질 ITO로 이루어진 경우 상기 열처리의 결과로서, 제1층 게이트 전극(GE1) 및 비표시 영역(NDA)의 제1층 데이터 팬아웃 라인(DFL1)이 다결정 ITO로 변화할 수 있다. 다만, 다른 예에서, 제1 화소 패턴층(PP1)은 다정질 ITO로 이루어지지만, 제1층 게이트 전극(GE1) 및 비표시 영역(NDA)의 제1층 데이터 팬아웃 라인(DFL1)은 비정질ITO로 이루어질 수도 있다.
이어서, 도 13 및 도 14를 참조하면, 상기 결과물 상에 제3 금속층(300)을 형성하고, 제2층 화소 패턴층(PP2)과 제3 금속층(300)을 하나의 마스크로 일괄 식각하여 표시 영역(DA)에 소스 전극(SE), 드레인 전극(DE), 화소 전극(PE) 및 드레인 전극(DE) 과 화소 전극(PE)을 전기적으로 연결하는 접속부(CNT)를 형성하는 단계를 포함한다.
제3 금속층(300)은 제1 기판(500)의 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 전면적으로 형성될 수 있다. 제3 금속층(300)은 예컨대, 니켈(Ni), 코발트(Co), 티탄(Ti), 은(Ag), 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 베릴륨(Be), 니오브(Nb), 금(Au), 철(Fe), 셀렌(Se) 또는 탄탈(Ta) 등으로 이루어진 단일막 또는 다중막 구조를 가질 수 있다. 또한, 상기 금속에 티탄(Ti), 지르코늄(Zr), 텅스텐(W), 탄탈(Ta), 니오브(Nb), 백금(Pt), 하프늄(Hf), 산소(O) 및 질소(N)로 이루어진 군에서 선택된 하나 이상의 원소를 포함시켜 형성한 합금도 적용할 수 있다.
제3 금속층(300)은 예컨대, 화학기상증착(CVD) 또는 스퍼터링 등의 방식으로 형성될 수 있다.
제3 금속층(300)은 후에 패터닝되어 표시 영역(DA)에서 소스 전극(SE), 드레인 전극(DE) 및 데이터 라인(DL)을 형성할 수 있다. 이에 더하여, 제3 금속층(300)은 패터닝되어 비표시 영역(NDA)에서 데이터 패드(DP)를 형성할 수 있다.
이어서, 제3 금속층(300) 및 제2층 화소 패턴층(PP2)을 하나의 마스크로 일괄 식각하는 단계가 진행될 수 있다. 예를 들어, 제3 금속층(300) 및 제2층 화소 패턴층(PP2)은 동일 마스크 및 동일한 에천트를 이용하여 일괄 식각될 수 있다. 다만, 이 경우에도, 제1층 화소 패턴층(PP1)은 식각되지 않고 잔류하여 화소 전극(PE)을 형성할 수 있다.
이에 더하여, 제2층 화소 패턴층(PP2) 중 드레인 전극(DE)과 중첩되는 부분은 드레인 전극(DE)으로 인하여 식각되지 않고 잔류할 수 있다. 제2층 화소 패턴층(PP2)에서 식각되지 않고 잔류한 부분은 제2층 접속부(CNT2)를 형성할 수 있다. 제2층 접속부(CNT2)는 드레인 전극(DE)을 형성하기 위한 마스크에 의해 식각되지 않고 잔류한 것이다. 이에 따라, 제2층 접속부(CNT2)의 타측벽과 드레인 전극(DE)의 타측벽은 서로 정렬될 수 있다.
제2층 접속부(CNT2)와 중첩된 제1층 화소 패턴층(PP1)은 제1층 접속부(CNT1)를 형성할 수 있다. 즉, 제1층 화소 패턴층(PP1)은 잔류하여 제1층 접속부(CNT1) 및 화소 전극(PE)를 형성할 수 있다.
결과적으로, 제3 금속층(300) 및 제2층 화소 패턴층(PP2)을 하나의 마스크로 일괄 식각함으로써, 표시 영역(DA)에 소스 전극(SE), 드레인 전극(DE), 데이터 라인(DL), 화소 전극(PE) 및 접속부(CNT)를 형성하고, 비표시 영역(DA)에 데이터 패드(DP)를 형성할 수 있다.
이에 의하면, 별도의 마스크 공정 없이 표시 영역(DA)에 소스 전극(SE), 드레인 전극(DE), 데이터 라인(DL), 화소 전극(PE) 및 접속부(CNT)를 형성하고, 비표시 영역(DA)에 데이터 패드(DP)를 동시에 형성함으로써, 공정에 소요되는 마스크를 줄일 수 있고, 이에 따라 공정에 소요되는 비용을 절감할 수 있다.
이어서, 도 15를 참조하면, 상기 결과물 상에 패시베이션막(600)을 형성하는 단계가 진행될 수 있다. 패시베이션막(600)은 앞서 본 발명의 몇몇 실시예에 따른 액정 표시 장치에서 설명한 것과 실질적으로 동일할 수 있다. 따라서, 이에 대한 자세한 설명은 생략하기로 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이지 않는 것으로 이해해야 한다.
DA: 표시 영역
NDA: 비표시 영역
DL: 데이터 라인
GL: 게이트 라인
GE: 게이트 전극
SE: 소스 전극
DE: 드레인 전극
PE: 화소 전극
CNT: 접속부
DFL: 데이터 팬아웃 라인
CF: 컬러 필터
GI: 게이트 절연막
1000: 제2 기판
OC: 오버코트막
CE: 공통 전극
DP: 데이터 패드

Claims (21)

  1. 표시 영역과 상기 표시 영역 외측에 배치되는 비표시 영역을 포함하는 제1 기판;
    상기 제1 기판 상에 배치되는 게이트 전극으로서, 제1 층 게이트 전극 및 상기 제1 층 게이트 전극 상에 배치되는 제2층 게이트 전극을 포함하는 게이트 전극;
    상기 제1 층 게이트 전극과 동일층에 배치되는 화소 전극;
    상기 게이트 전극 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극; 및
    상기 드레인 전극과 상기 화소 전극을 연결하는 접속부로서, 상기 화소 전극과 동일층에 배치되는 제1 층 접속부 및 상기 제1 층 접속부 상에 배치되는 제2 층 접속부를 포함하는 접속부;를 포함하는 액정 표시 장치.
  2. 제1 항에 있어서,
    상기 화소 전극과 상기 제1층 게이트 전극은 동일한 물질로 이루어지는 액정 표시 장치.
  3. 제1 항에 있어서,
    상기 화소 전극은 다결정 구조를 갖는 금속을 포함하는 액정 표시 장치.
  4. 제1 항에 있어서,
    상기 화소 전극은 다결정 ITO로 이루어지는 액정 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 층 게이트 전극은 비정질 ITO로 이루어지는 액정 표시 장치.
  6. 제1 항에 있어서,
    상기 제1층 접속부는 상기 화소 전극과 일체로 형성되는 액정 표시 장치.
  7. 제1 항에 있어서,
    상기 제1층 접속부의 일측벽과 상기 제2층 접속부의 일측벽은 정렬되는 액정 표시 장치.
  8. 제1 항에 있어서,
    상기 제1층 접속부와 상기 제2층 접속부는 서로 상이한 물질로 이루어지는 액정 표시 장치.
  9. 제1 항에 있어서,
    상기 제2층 게이트 전극과 상기 제2층 접속부는 동일한 물질로 이루어지는 액정 표시 장치.
  10. 제1 항에 있어서,
    상기 반도체 패턴층은 산화물 반도체인 액정 표시 장치.
  11. 제1 항에 있어서,
    상기 드레인 전극은 상기 제2층 접속부와 접촉하고, 상기 드레인 전극의 타측벽은 상기 제2 층 접속부의 타측벽과 정렬되는 액정 표시 장치.
  12. 제1 항에 있어서,
    상기 비표시 영역에 배치되는 데이터 팬아웃 라인을 더 포함하고, 상기 데이터 팬아웃 라인은 제1층 데이터 팬아웃 라인 및 상기 제1층 데이터 팬아웃 라인 상에 배치되는 제2 층 데이터 팬아웃 라인을 포함하는 액정 표시 장치.
  13. 제12 항에 있어서,
    상기 소스 전극과 연결되는 데이터 라인 및 상기 데이터 라인의 일단에 배치되는 데이터 패드를 더 포함하고, 상기 데이터 패드는 상기 제2층 데이터 팬아웃 라인과 접촉하는 액정 표시 장치.
  14. 표시 영역과 상기 표시 영역 외측에 배치되는 비표시 영역을 포함하는 제1 기판;
    상기 제1 기판 상에 배치되는 게이트 전극으로서, 제1 층 게이트 전극 및 상기 제1 층 게이트 전극 상에 배치되는 제2층 게이트 전극을 포함하는 게이트 전극;
    상기 제1 층 게이트 전극과 동일층에 배치되는 화소 전극;
    상기 게이트 전극 상에 서로 이격되어 배치되는 소스 전극 및 드레인 전극;
    상기 드레인 전극과 상기 화소 전극을 연결하는 접속부로서, 상기 화소 전극과 동일층에 배치되는 제1 층 접속부 및 상기 제1 층 접속부 상에 배치되는 제2 층 접속부를 포함하는 접속부; 및
    상기 제1 기판과 대향하는 제2 기판을 포함하는 액정 표시 장치.
  15. 제14 랑에 있어서,
    상기 제2 기판 상에 배치되며, 상기 화소 전극과 중첩되는 컬러 필터 및 상기 소스 전극 및 상기 드레인 전극과 중첩되는 블랙 매트릭스를 더 포함하는 액정 표시 장치.
  16. 제15 항에 있어서,
    상기 컬러 필터와 상기 블랙 매트릭스 상에 배치되는 공통 전극을 더 포함하는 액정 표시 장치.
  17. 표시 영역과 상기 표시 영역 외측에 배치되는 비표시 영역을 포함하는 제1 기판으로서, 제1 금속층 및 제2 금속층이 순차적으로 적층된 제1 기판을 준비하는 단계;
    상기 제1 금속층 및 제2 금속층을 패터닝하여 상기 표시 영역에 제1층 게이트 전극 및 제2층 게이트 전극을 포함하는 게이트 전극 및 제1층 화소 패턴층 및 제2 층 화소 패턴층을 포함하는 화소 패턴층을 형성하는 단계;
    상기 게이트 전극 및 상기 화소 패턴층 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 패터닝하여 상기 제2층 화소 패턴층을 노출시키는 단계;
    상기 게이트 전극 상에 반도체 패턴층을 형성하는 단계;
    상기 결과물을 열처리하여 상기 제1층 화소 패턴층의 결정 구조를 변화시키는 단계; 및
    상기 결과물 상에 제3 금속층을 형성하고, 상기 제2층 화소패턴층 및 상기 제3 금속층을 하나의 마스크로 일괄 식각하여 소스 전극, 드레인 전극, 화소 전극 및 상기 화소 전극과 상기 드레인 전극을 전기적으로 연결시키는 접속부를 형성하는 단계;를 포함하는 액정 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 제1 금속층 및 제2 금속층을 패터닝하여 상기 표시 영역에 제1층 게이트 전극 및 제2층 게이트 전극을 포함하는 게이트 전극 및 제1층 화소 패턴층 및 제2 층 화소 패턴층을 포함하는 화소 패턴층을 형성하는 단계는 상기 제1 금속층 및 제2 금속층을 패터닝하여 상기 비표시 영역에 제1층 데이터 팬아웃 라인 및 제2층 데이터 팬아웃 라인을 포함하는 데이터 팬아웃 라인을 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 게이트 절연막을 패터닝하여 상기 제2층 화소 패턴층을 노출시키는 단계는 상기 게이트 절연막을 패터닝하여 상기 비표시 영역에서 상기 제2층 데이터 팬아웃 라인을 노출시키는 단계를 더 포함하는 액정 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 결과물 상에 제3 금속층을 형성하고, 상기 제2층 화소패턴층 및 상기 제3 금속층을 하나의 마스크로 일괄 식각하여 소스 전극, 드레인 전극, 화소 전극 및 상기 화소 전극과 상기 드레인 전극을 전기적으로 연결시키는 접속부를 형성하는 단계는 상기 제2층 화소패턴층 및 상기 제3 금속층을 하나의 마스크로 일괄 식각하여 상기 비표시 영역에 상기 제2층 데이터 팬아웃라인과 접촉하는 데이터 패드를 형성하는 단계를 포함하는 액정 표시 장치의 제조 방법.
  21. 제17 항에 있어서,
    상기 제1층 화소 패턴층은 비정질 ITO로 이루어지고, 상기 결과물을 열처리하여 상기 제1층 화소 패턴층의 결정 구조를 변화시키는 단계는 상기 제1층 화소 패턴층의 비정질 ITO를 다결정 ITO로 변화시키는 단계를 포함하는 액정 표시 장치의 제조 방법.
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