JP2712417B2 - 薄膜トランジスタマトリクス - Google Patents

Description

【発明の詳細な説明】 〔概要〕 薄膜トランジスタマトリクスに関し、 ゲート絶縁膜や動作半導体層にピンホールやクラック
があっても、断線等の欠陥を生じないようにすることを
目的とし、 透明絶縁性基板上に、ゲート電極とゲート絶縁膜と動
作半導体層とソースおよびドレインの各電極との積層体
よたなる逆スタガード型の薄膜トランジスタがマトリク
ス状に配列され、かつ、複数本のドレインバスラインが
前記マトリクスの列に対応して、前記ゲート絶縁膜より
も上の層に形成された構成において、前記ゲート電極が
耐弗酸性を有する金属材料により形成されるとともに、
前記ドレインバスライン下層の前記透明絶縁性基板とゲ
ート絶縁膜間に、前記ゲート電極と同一材料からなるエ
ッチング防止膜を介在させたことを特徴とする。

〔産業上の利用分野〕

本発明は液晶ディスプレイやエレクトロルミネッセン
ス等の画素駆動に用いる、薄膜トランジスタ（TFT）マ
トリクスに関する。

薄膜トランジスタマトリクスにおいては、ドレインバ
スライン，ゲートバスラインやTFTの各部は高い信頼性
を持つものでなければならない。その理由は、例えばド
レインバスラインに断線が生じると、それに接続された
すべてのTFTに正常な電圧が印加不可能となり、ライン
欠陥となる重大な欠陥を生じるからである。

〔従来の技術〕

従来の動作半導体層にアモルファスシリコン（ａ−S
i）を用いた自己整合型のTFTマトリクスの製造工程を第
３図（ａ）〜（ｋ），（ｌ）〜（ｖ）及び第４図に示
す。なお同図の（ｌ）〜（ｖ）は（ａ）〜（ｋ）のＡ−
Ａ矢視部断面を示す図である。

〔第３図（ａ），（ｌ）参照〕 ガラス基板１の上にTi膜からなるゲート電極Ｇとこれ
に接続するゲートバスラインGBを形成する。この両者は
一体化した一つのパターンであるので、以下ゲート電極
ＧとゲートバスラインGBをゲートパターンと略称する。

〔第３図（ｂ），（ｍ）参照〕 次いで、この上層にゲート絶縁膜としてSiN膜2,動作
半導体層としてａ−Si層3,保護絶縁膜としてSiO₂膜4,密
着層としてａ−Si層５を、プラズマ気相化学成長（Ｐ−
CVD）法で連続成膜する。

〔第３図（ｃ），（ｎ）参照〕 この上部にフォトレジストを塗布し、これにガラス基
板１の裏面より紫外線を照射し、更に、マスク露光法に
より（ｃ）のハッチ部を除く領域を露光することによ
り、ゲートパターンに自己整合したレジスト膜６を形成
する。

〔第３図（ｄ），（ｏ）参照〕 上記レジスト膜６をマスクとして、リアクティブ・イ
オン・エッチング（RIE）法によりａ−Si層５の露出部
を、次いで、弗酸系エッチング液によりSiO₂膜４の露出
部をエッチング除去する。

〔第３図（ｅ），（ｐ）参照〕 次いで上記レジスト膜６を残したまま、Ｐ−CVD法に
てn^*ａ−Si層７を成膜し、その上にTi膜８を真空蒸着法
にて成膜する。

〔第３図（ｆ），（ｑ）参照〕 上記レジスト膜６をアセトンで除去することにより、
その上に付着したn^*ｓ−Si層７とTi膜８をリフトオフす
る。

〔第３図（ｇ），（ｒ）参照〕 次いで、素子分離のためのレジスト膜９を形成する。

〔第３図（ｈ），（ｓ）参照〕 このレジスト膜９をマスクとしてプラズマエッチング
法により、上記Ti膜8,n^*ａ−Si層7,a−Si層３の露出部
を除去して、各素子を分離した後、レジスト膜９を除去
する。以上でソース電極Ｓおよびドレイン電極Ｄが形成
される。

〔第３図（ｉ），（ｔ）参照〕 次いで上記ゲートバスラインGB上に、層間絶縁膜とし
てポリイミド膜10を形成する。

〔第３図（ｊ），（ｕ）参照〕 次いで、Cr膜11/Al膜12の積層膜からなるドレインバ
スラインDBを形成する。

〔第３図（ｋ），（ｖ）参照〕 次いで画素電極を形成すべき領域を開口部とするレジ
スト膜（図示せず）を形成した後、ITO膜を成膜し、上
記レジスト膜とともにその上に付着したITO膜を除去し
て、画素電極Ｅを形成する。以上でTFTマトリクス製造
の基本工程が終了する。

〔発明が解決しようとする課題〕

従来のTFTマトリクスの構造では、第４図に見られる
ように、ドレインバスラインDBの下部に動作半導体層
（ａ−Si層３）やゲート絶縁膜（SiN膜２）にピンホー
ルやクラック等の欠陥があった場合、第３図（ｄ），
（ｏ）に示す工程で、上記ピンホール21やクラックから
しみこんだ弗酸系エッチング液により、ガラス基板１が
エッチングされる。そのため、ゲート絶縁膜２の下がア
ンダーカットされてゲート絶縁膜等の浮きが生じ、その
結果製造工程の途中でSiN膜（ゲート絶縁膜）２が剥離
したり、或いは段差を生じる等、断線を引き起こすおそ
れのある欠陥を生じる。

この欠陥がドレインバスラインDBの下で起こった場合
には、ドレインバスラインDBの断線を生じるので、特に
深刻である。

本発明は、たとえゲート絶縁膜や動作半導体層にピン
ホールやクラックがあっても、ドレインバスライン断線
の欠陥を生じないようにすることを目的とする。

〔課題を解決するための手段〕

本発明は第１図に示す如く、ゲート電極Ｇを弗酸に侵
されない材質からなる膜とするとともに、ドレインバス
ライン形成領域下層の透明絶縁性基板１とゲート絶縁膜
２との間に、ゲート電極Ｇと同一材料のエッチング防止
膜50を介在させた構成とする。

〔作用〕

上記構成としたことにより、第１図に見られるよう
に、エッチング防止膜50上にピンホールがあっても、こ
こから弗酸液がしみこんだエッチング液によるエンチン
グは、上記エッチング防止膜50で停止し、ガラス基板の
ような透明絶縁性基板１を侵すことはない。従って、エ
ッチング防止膜50をドレインバスライン形成領域に設け
ておくことにより、ドレインバスラインDBの断線発生を
防止できる。

なお上記エッチング防止膜50は、ゲートパターンの形
成時に用いるフォトマスクのパターンを、一部変更する
のみで実施でき、またゲート電極Ｇと同一材料を用いて
いるので、ゲート電極Ｇの成膜工程により得られた膜を
そのまま利用できる。従って、本発明を実施するにあた
って製造工程および作業は何ら変える必要はない。

更に、エッチング防止膜50の材質をゲート電極Ｇと同
一とすることにより、薄膜トランジスタの特性に悪影響
を及ぼすおそれがないという利点を有する。

〔実施例〕

以下本発明の一実施例を、その製造工程とともに、第
２図（ａ）〜（ｖ）により説明する。なお、上記第３図
の場合と同じく、第２図の（ｌ）〜（ｖ）は（ａ）〜
（ｋ）のＢ−Ｂ矢視部断面を示す図である。

〔第２図（ａ），（ｌ）参照〕 まず透明絶縁性基板としてガラス基板１上に、弗酸
（HF）に侵されない材質の膜，例えばNi（ニッケル）80
％とCr（クロム）20％のニクロム膜を成膜し、これをマ
スク露光法を用いてパターニングして、ゲート電極G,ゲ
ートバスラインGB,及びエッチング防止膜（以下これを
単に防止膜と略記する）50を形成する。

上記弗酸に侵されない材質として、Si（シリコン）合
金,Mo（モリブデン）或いはＷ（タングステン）等を用
いることもできる。

上記防止膜50を設ける位置は、ドレインバスラインを
配設する領域とする。また、この防止膜50のパターニン
グは、ゲートパターンを形成するためのフォトマスクの
パターンを一部変更するだけで良く、作業も全く変更す
る必要はない。

〔第２図（ｂ），（ｍ）参照〕 この後の工程は従来と何ら変える必要はない。即ち、
ゲート絶縁膜としてSiN膜2,動作半導体層としてａ−Si
層3,保護絶縁膜としてSiO₂膜4,密着層としてａ−Si層５
をＰ−CVD法により連続成膜する。

〔第２図（ｃ），（ｎ）参照〕 次いでその上層にフォトレジストを塗布し、ガラス基
板１の裏面より露光し、更に、同図（ｃ）のハッチ部を
除く領域にマスク露光法により紫外線を照射して、ゲー
トパターンに自己整合したレジスト膜６を形成する。本
工程のマスク露光に用いるフォトマスクは、従来のもの
と同一パターンを使用する。

〔第２図（ｄ），（ｏ）参照〕 上記レジスト膜６をマスクとしてリアクティブ・イオ
ン・エンチング法によりａ−Si層５の露出部を、弗酸系
エッチング液を用いてSiO₂膜４の露出部を除去する。

前記第１図に示すようなピンホール50が防止膜50の上
に存在しても、防止膜50がピンホール50からしみこんだ
弗酸系のエッチング液に侵されないので、望ましくない
エッチングはここで停止し、その下層のガラス基板１が
侵されることはなく、従って、この後工程で形成される
ドレインバスラインDBの断線を生じることはない。

〔第２図（ｅ），（ｐ）参照〕 次いで上記レジスト膜６を残したまま、Ｐ−CVD法に
てn^*ａ−Si層７を成膜し、その上にTi膜８を真空蒸着法
にて成膜する。

〔第２図（ｆ），（ｑ）参照〕 上記レジスト膜６をアセトンで除去することにより、
その上に付着したn^*ａ−Si層７とTi膜８をリフトオフす
る。

〔第２図（ｇ），（ｒ）参照〕 次いで、素子分離のためのレジスト膜９を形成する。

〔第２図（ｈ），（ｓ）参照〕 このレジスト膜９をマスクとしてプラズマエッチング
法により、上記Ti膜8,n^*ａ−Si層7,a−Si層３の露出部
を除去して、各素子を分離した後、レジスト膜９を除去
する。以上でソース電極およびドレイン電極Ｄが形成さ
れる。

〔第２図（ｉ），（ｔ）参照〕 次いで上記ゲートバスラインGB上に、層間絶縁膜とし
てポリイミド膜10を形成する。

〔第３図（ｊ），（ｕ）参照〕 次いで、Cr膜11/Al膜12の積層膜からなるドレインバ
スラインDBを形成する。

〔第３図（ｋ），（ｖ）参照〕 次いで画素電極を形成すべき領域を開口部とするレジ
スト膜（図示せず）を形成した後、ITO膜を成膜し、上
記レジスト膜とともにその上に付着したITO膜を除去し
て、画素電極Ｅを形成する。以上で本実施例の基本工程
が終了する。

以上述べた本実施例の製造に際し、第２図（ｄ），
（ｏ）の工程において、たとえゲート絶縁膜２や動作半
導体層３にピンホールやクラックがあっても、望ましく
ないエッチングは本実施例で設けたエッチング防止膜50
で停止し、ガラス基板１が侵されることはない。従っ
て、本実施例では、ドレインバスラインDBの断線等の発
生を効果的に防止する。

しかも上記説明から明らかなように、本実施例の構成
を実現するには、単に第２図（ａ），（ｌ）の工程にお
いて、ゲートパターンを形成するのに使用するフォトマ
スクのパターンを変更するのみでよく、製造工程および
作業は従来と何ら変える必要はない。従って本発明を実
施するのに何の支障も生じない。

更に、ドレインバスラインDBとエンチング防止膜50と
をレーザービーム照射等の方法によって接続すれば、ド
レインバスラインDBの低抵抗化を図ることもでき、ま
た、ドレインバスラインDBが何らかの原因でエンチング
防止膜50の上で断線した場合には、この断線箇所の両側
でドレインバスラインDBとエッチング防止膜50とを接続
することにより、断線救済も可能であり、従って、エッ
チング防止膜50をドレインバスラインDBの冗長構成手段
として用いることも出来る。エッチング防止膜はこの
他、ドレインバスラインの低抵抗化手段としても使用で
きる。

〔発明の効果〕

以上説明した如く本発明によれば、バスラインに断線
欠陥を生じない信頼性の高いパネルが容易に得られ、製
造歩留が向上し、製造コストの低減が図れる効果があ
る。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図（ａ）〜（ｖ）は本発明一実施例説明図、 第３図（ａ）〜（ｖ）は従来の問題点説明図、 第４図は従来のTFTの構造説明図である。 図において、１は透明絶縁性基板（ガラス基板）、２は
ゲート絶縁膜（SiN膜）、３は動作半導体層（ａ−Si
層）、４は保護絶縁膜（SiO₂）、５は密着層（ａ−Si
膜）、６および９はレジスト膜、７はコンタクト層（n⁺
ａ−Si層）、８は金属膜（Ti膜）、10はポリイミド膜、
11はCr膜、12はAl膜、Ｇはゲート電極、Ｓはソース電
極、Ｄはドレイン電極、GBはゲートバスライン、DBはド
レインバスラインを示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 滝沢 英明 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 市村 照彦 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭58−48483（ＪＰ，Ａ) 特開 昭60−46587（ＪＰ，Ａ) 特開 昭60−129781（ＪＰ，Ａ) 特開 昭61−292614（ＪＰ，Ａ) 特開 平２−83536（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】透明絶縁性基板（１）上に、ゲート電極
   （Ｇ）とゲート絶縁膜（２）と動作半導体層（３）とソ
   ースおよびドレインの各電極（S,D）との積層体よたな
   る逆スタガード型の薄膜トランジスタがマトリクス状に
   配列され、かつ、複数本のドレインバスライン（DB）が
   前記マトリクスの列に対応して、前記ゲート絶縁膜
   （２）よりも上の層に形成された構成において、 前記ゲート電極（Ｇ）が耐弗酸性を有する金属材料によ
   り形成されるとともに、 前記ドレインバスライン（DB）下層の前記透明絶縁性基
   板（１）とゲート絶縁膜（２）間に、前記ゲート電極と
   同一材料からなるエッチング防止膜（50）を介在させた
   ことを特徴とする薄膜トランジスタマトリクス。