JP2873119B2 - アクティブマトリックス基板の製造方法 - Google Patents
アクティブマトリックス基板の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明はアクティブマトリックス
基板の製造方法に関し、特に順スタガー型の薄膜トラン
ジスタを有するアクティブマトリックス基板の製造方法
に関する。
基板の製造方法に関し、特に順スタガー型の薄膜トラン
ジスタを有するアクティブマトリックス基板の製造方法
に関する。
【０００２】
【従来の技術】従来、アクティブマトリックス型液晶表
示装置などに用いられるアクティブマトリックス基板に
は、画素電極となる透明導電層がトランジスタの上方に
位置するタイプのものとトランジスタの下方に位置する
タイプのものとがあるが、それぞれのアクティブマトリ
ックス基板の製造方法を図２および図３に示す。
示装置などに用いられるアクティブマトリックス基板に
は、画素電極となる透明導電層がトランジスタの上方に
位置するタイプのものとトランジスタの下方に位置する
タイプのものとがあるが、それぞれのアクティブマトリ
ックス基板の製造方法を図２および図３に示す。
【０００３】図２は透明導電層がトランジスタの下方に
位置するタイプのものである。まず、同図（ａ）に示す
ように、ガラスなどから成る絶縁基板２１上に、画素電
極となる透明導電層２２とゲート電極となる金属層２３
とを真空蒸着法やスパッタリング法などにより形成し、
この金属層２３をエッチングによって所定のパターンに
形成する。次に、同図（ｂ）に示すように、透明導電層
２２をエッチングによって所定のパターンに形成する。
次に、同図（ｃ）に示すように、ゲート絶縁層となる絶
縁層２４、２５、チャネル領域となるｉ型半導体層２
６、およびエッチングのストッパー層として作用する窒
化シリコン層２７を形成する。次に、同図（ｄ）に示す
ように、窒化シリコン層２７がゲート電極２３上にのみ
残るようにパターニングする。次に、同図（ｅ）に示す
ように、ｎ+ 型半導体層などからなるオーミックコンタ
クト層２８を例えばプラズマＣＶＤ法などで形成する。
次に、同図（ｆ）に示すように、トランジスタの側部に
コンタクトホール２９を形成する。次に、同図（ｇ）に
示すように、ソース・ドレイン電極となる金属層３０、
３１を形成する。次に、同図（ｈ）に示すように、ゲー
ト電極２３上の金属層３０、３１とオーミックコンタク
ト層２８をエッチングで分離して、ソースとドレインを
形成する。このエッチングの際には、窒化シリコン層２
７がストッパー層となる。最後に、窒化シリコンなどか
ら成るパシベーション層３２を形成して完成する。この
ように従来のアクティブマトリックス基板の製造方法で
は、半導体層２６上の全面にオーミックコンタクト層２
８とソース・ドレイン電極となる金属層３０を設けて、
中央部分をフッ硝酸溶液などでエッチング除去すること
により、ソース電極、ドレイン電極、およびオーミック
コンタクト層２８を分割するが、このオーミックコンタ
クト層２８を分割する際に、半導体層２６がオーバーエ
ッチングによって消失しないようにすると共に、オーミ
ックコンタクト層２８の一部が残ってトランジスタのＯ
ＦＦ抵抗が低下するのを防止するために、半導体層２６
上にストッパー層２７を形成してオーミックコンタクト
層２８と金属層３０、３１の所定部分が完全にエッチン
グされるようにしていた。
位置するタイプのものである。まず、同図（ａ）に示す
ように、ガラスなどから成る絶縁基板２１上に、画素電
極となる透明導電層２２とゲート電極となる金属層２３
とを真空蒸着法やスパッタリング法などにより形成し、
この金属層２３をエッチングによって所定のパターンに
形成する。次に、同図（ｂ）に示すように、透明導電層
２２をエッチングによって所定のパターンに形成する。
次に、同図（ｃ）に示すように、ゲート絶縁層となる絶
縁層２４、２５、チャネル領域となるｉ型半導体層２
６、およびエッチングのストッパー層として作用する窒
化シリコン層２７を形成する。次に、同図（ｄ）に示す
ように、窒化シリコン層２７がゲート電極２３上にのみ
残るようにパターニングする。次に、同図（ｅ）に示す
ように、ｎ+ 型半導体層などからなるオーミックコンタ
クト層２８を例えばプラズマＣＶＤ法などで形成する。
次に、同図（ｆ）に示すように、トランジスタの側部に
コンタクトホール２９を形成する。次に、同図（ｇ）に
示すように、ソース・ドレイン電極となる金属層３０、
３１を形成する。次に、同図（ｈ）に示すように、ゲー
ト電極２３上の金属層３０、３１とオーミックコンタク
ト層２８をエッチングで分離して、ソースとドレインを
形成する。このエッチングの際には、窒化シリコン層２
７がストッパー層となる。最後に、窒化シリコンなどか
ら成るパシベーション層３２を形成して完成する。この
ように従来のアクティブマトリックス基板の製造方法で
は、半導体層２６上の全面にオーミックコンタクト層２
８とソース・ドレイン電極となる金属層３０を設けて、
中央部分をフッ硝酸溶液などでエッチング除去すること
により、ソース電極、ドレイン電極、およびオーミック
コンタクト層２８を分割するが、このオーミックコンタ
クト層２８を分割する際に、半導体層２６がオーバーエ
ッチングによって消失しないようにすると共に、オーミ
ックコンタクト層２８の一部が残ってトランジスタのＯ
ＦＦ抵抗が低下するのを防止するために、半導体層２６
上にストッパー層２７を形成してオーミックコンタクト
層２８と金属層３０、３１の所定部分が完全にエッチン
グされるようにしていた。
【０００４】上述のアクティブマトリックス基板の製造
方法では、図２（ａ）（ｂ）（ｄ）（ｆ）（ｈ）の各工
程でエッチングを行うことから、フォトマスクは五枚必
要である。
方法では、図２（ａ）（ｂ）（ｄ）（ｆ）（ｈ）の各工
程でエッチングを行うことから、フォトマスクは五枚必
要である。
【０００５】また、透明導電層がトランジスタの上方に
位置するタイプのアクティブマトリックス基板の製造方
法を図３に示す。まず、同図（ａ）に示すように、絶縁
基板５１上に、ゲート電極となる金属層５２を形成して
パターニングする。次に、同図（ｂ）に示すように、金
属層５２の表面を陽極酸化して、金属酸化層５３を形成
する。次に、同図（ｃ）に示すように、ゲート絶縁層と
なる絶縁層５４、チャネル領域となるｉ型半導体層５
５、およびエッチングのストッパー層として機能する窒
化シリコン層５６を形成する。次に、同図（ｄ）に示す
ように、ゲート電極５３上にのみ窒化シリコン層５６が
残るように、窒化シリコン層５６の大部分をエッチング
する。次に、同図（ｅ）に示すように、オーミックコン
タクト層５７を形成する。次に、同図（ｆ）に示すよう
に、オーミックコンタクト層５７とｉ型半導体層５５の
周辺部をエッチングなどにより除去する。次に、同図
（ｇ）に示すように、ソース・ドレイン電極となる金属
層５８を形成して、パターニングする。なお、この工程
では、後述する透明導電層５９が半導体層５５、５７と
接触しないようにするために、半導体層５５、５７の周
辺部が金属層５８で完全に被覆されるように金属層５８
をパターニングする。次に同図（ｈ）に示すように、画
素電極となる透明導電層５９を形成してパターニングす
る。最後に、同図（ｉ）に示すように、窒化シリコン層
などから成るパシベーション層６０を形成して完成す
る。
位置するタイプのアクティブマトリックス基板の製造方
法を図３に示す。まず、同図（ａ）に示すように、絶縁
基板５１上に、ゲート電極となる金属層５２を形成して
パターニングする。次に、同図（ｂ）に示すように、金
属層５２の表面を陽極酸化して、金属酸化層５３を形成
する。次に、同図（ｃ）に示すように、ゲート絶縁層と
なる絶縁層５４、チャネル領域となるｉ型半導体層５
５、およびエッチングのストッパー層として機能する窒
化シリコン層５６を形成する。次に、同図（ｄ）に示す
ように、ゲート電極５３上にのみ窒化シリコン層５６が
残るように、窒化シリコン層５６の大部分をエッチング
する。次に、同図（ｅ）に示すように、オーミックコン
タクト層５７を形成する。次に、同図（ｆ）に示すよう
に、オーミックコンタクト層５７とｉ型半導体層５５の
周辺部をエッチングなどにより除去する。次に、同図
（ｇ）に示すように、ソース・ドレイン電極となる金属
層５８を形成して、パターニングする。なお、この工程
では、後述する透明導電層５９が半導体層５５、５７と
接触しないようにするために、半導体層５５、５７の周
辺部が金属層５８で完全に被覆されるように金属層５８
をパターニングする。次に同図（ｈ）に示すように、画
素電極となる透明導電層５９を形成してパターニングす
る。最後に、同図（ｉ）に示すように、窒化シリコン層
などから成るパシベーション層６０を形成して完成す
る。
【０００６】上述のアクティブマトリックス基板の製造
方法では、図３（ａ）（ｄ）（ｆ）（ｇ）（ｈ）の各工
程でフォトマスクが必要であり、最低五枚必要である。
方法では、図３（ａ）（ｄ）（ｆ）（ｇ）（ｈ）の各工
程でフォトマスクが必要であり、最低五枚必要である。
【０００７】上述のように、従来のアクティブマトリッ
クス基板の製造方法では、トランジスタの機能上は不必
要なエッチングのストッパー層２７、５６の形成が必要
で、フォトマスクを多く使うために、フォトプロセスに
時間がかかり量産性が悪いという問題があった。特に、
このような薄膜トランジスタを多数形成するデバイスで
は、製造工程の煩雑化によって歩留りが著しく低下する
ことから、製造工程はできるだけ簡略化することが望ま
れている。
クス基板の製造方法では、トランジスタの機能上は不必
要なエッチングのストッパー層２７、５６の形成が必要
で、フォトマスクを多く使うために、フォトプロセスに
時間がかかり量産性が悪いという問題があった。特に、
このような薄膜トランジスタを多数形成するデバイスで
は、製造工程の煩雑化によって歩留りが著しく低下する
ことから、製造工程はできるだけ簡略化することが望ま
れている。
【０００８】
【課題を解決するための手段】本発明は、このような従
来技術の問題点に鑑みてなされたものであり、その特徴
とするところは、（ａ）基板上に、画素電極および画像
信号線となる第１の透明導電層、ソース電極とドレイン
電極となる第１の金属層、およびトランジスタのオーミ
ックコンタクト層となるｎ+ 型半導体層を順次積層し、
（ｂ）該第１の透明導電層、第１の金属層、およびｎ+
型半導体層の所定部分を前記ソース電極とドレイン電極
が分割されるようにエッチング除去し、（ｃ）次に、ト
ランジスタのチャネル領域となるｉ型半導体層、ゲート
絶縁層となる絶縁層、ゲート電極となる第２の金属層、
および走査信号線となる第２の透明導電層を順次積層
し、（ｄ）該第２の金属層と第２の透明導電層の所定部
分をエッチング除去し、（ｅ）次に、保護層を形成し、
（ｆ）前記画素電極上の前記保護層、第１の金属層、ｎ
+ 型半導体層、ｉ型半導体層、および絶縁層をエッチン
グ除去する工程を含んで成る点にある。
来技術の問題点に鑑みてなされたものであり、その特徴
とするところは、（ａ）基板上に、画素電極および画像
信号線となる第１の透明導電層、ソース電極とドレイン
電極となる第１の金属層、およびトランジスタのオーミ
ックコンタクト層となるｎ+ 型半導体層を順次積層し、
（ｂ）該第１の透明導電層、第１の金属層、およびｎ+
型半導体層の所定部分を前記ソース電極とドレイン電極
が分割されるようにエッチング除去し、（ｃ）次に、ト
ランジスタのチャネル領域となるｉ型半導体層、ゲート
絶縁層となる絶縁層、ゲート電極となる第２の金属層、
および走査信号線となる第２の透明導電層を順次積層
し、（ｄ）該第２の金属層と第２の透明導電層の所定部
分をエッチング除去し、（ｅ）次に、保護層を形成し、
（ｆ）前記画素電極上の前記保護層、第１の金属層、ｎ
+ 型半導体層、ｉ型半導体層、および絶縁層をエッチン
グ除去する工程を含んで成る点にある。
【０００９】
【作用】上記のような構成にすると、ｉ型半導体層のパ
ターニングが不要でエッチングのストッパー層が不要に
なると共に、ｎ+ 型半導体層をソース電極とドレイン電
極のパーニングと同時に行うことができるようになり、
パターニングの際に使用するフォトマスクの枚数を減ら
すことができる。また、薄膜トランジスタと付加容量を
同時に形成でき製造工程が簡略化される。また、信号配
線を透明導電層で形成することができ、信号配線と駆動
用回路とをマイクロバンプボンディング法によって接続
することが可能となる。さらに、ゲート電極を保護膜で
被覆した後に、ゲート絶縁膜とチャネル層をパターニン
グすることから、ゲート電極とチャネル層間のリーク電
流を防止できる。
ターニングが不要でエッチングのストッパー層が不要に
なると共に、ｎ+ 型半導体層をソース電極とドレイン電
極のパーニングと同時に行うことができるようになり、
パターニングの際に使用するフォトマスクの枚数を減ら
すことができる。また、薄膜トランジスタと付加容量を
同時に形成でき製造工程が簡略化される。また、信号配
線を透明導電層で形成することができ、信号配線と駆動
用回路とをマイクロバンプボンディング法によって接続
することが可能となる。さらに、ゲート電極を保護膜で
被覆した後に、ゲート絶縁膜とチャネル層をパターニン
グすることから、ゲート電極とチャネル層間のリーク電
流を防止できる。
【００１０】
【実施例】以下、本発明を添付図面に基づき詳細に説明
する。図１は、本発明に係るアクティブマトリックス基
板の製造方法の一実施例を示す図であり、２０はガラス
などから成る絶縁基板である。
する。図１は、本発明に係るアクティブマトリックス基
板の製造方法の一実施例を示す図であり、２０はガラス
などから成る絶縁基板である。
【００１１】まず、同図（ａ）に示すように、基板２０
上に、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタ
ル（Ｔａ）などの遮光用金属層１を真空蒸着法やスパッ
タリング法などによって、厚み２０００Å程度に形成し
て、島状にパターニングする。すなわち、第１の遮光用
金属層１ａは後述するトランジスタの下部に位置し、第
２の遮光用金属層１ｂは付加容量部分の下部に位置する
ようにパターニングする。遮光用金属層１を設けると、
トランジスタおよび付加容量内の半導体層に光が当たっ
てキャリアが発生するのを防止できる。
上に、アルミニウム（Ａｌ）、クロム（Ｃｒ）、タンタ
ル（Ｔａ）などの遮光用金属層１を真空蒸着法やスパッ
タリング法などによって、厚み２０００Å程度に形成し
て、島状にパターニングする。すなわち、第１の遮光用
金属層１ａは後述するトランジスタの下部に位置し、第
２の遮光用金属層１ｂは付加容量部分の下部に位置する
ようにパターニングする。遮光用金属層１を設けると、
トランジスタおよび付加容量内の半導体層に光が当たっ
てキャリアが発生するのを防止できる。
【００１２】次に、同図（ｂ）に示すように、下地絶縁
層２、画素電極および画像信号線となる第１の透明導電
層３、ソース・ドレイン電極となる第１の金属層４、お
よびオーミックコンタクト層となるｎ+ 型半導体層５を
形成する。下地絶縁層２は、酸化タンタル（Ｔａ
ＯX ）、窒化シリコン（ＳｉＮX ）などから成り、酸化
タンタルの場合はスパッタリングや陽極酸化などによっ
て、また窒化シリコンの場合はプラズマＣＶＤ法などに
よって、それぞれ厚み２０００Å程度に形成される。第
１の透明導電層３は、酸化錫、酸化インジウム錫などを
用いたスパッタリング法によって厚み１０００Å程度に
形成される。ソース・ドレイン電極となる第１の金属層
４は、アルミニウム、クロム、チタンなどを用いて、真
空蒸着法やスパッタリング法で厚み４０００Å程度に形
成される。さらにｎ+ 型半導体層５はプラズマＣＶＤ法
などによって、厚み１０００Å程度に形成される。な
お、ｎ+ 型半導体層５は、リン（Ｐ）をドープしたマグ
ネシウムシリサイド（Ｍｇ2 Ｓｉ）などで構成してもよ
い。このようにｎ+ 型半導体層５は、リン（Ｐ）をドー
プしたマグネシウムシリサイド（Ｍｇ2 Ｓｉ）で構成す
ると、ｎ+ 型半導体層５をスパッタリング法で形成で
き、金属層と同一装置で同時に成膜できる。したがっ
て、ＣＶＤプロセスを一つ減らすことができる。また、
ドレイン電極部の第１の透明導電層３は、画像信号線と
なる。
層２、画素電極および画像信号線となる第１の透明導電
層３、ソース・ドレイン電極となる第１の金属層４、お
よびオーミックコンタクト層となるｎ+ 型半導体層５を
形成する。下地絶縁層２は、酸化タンタル（Ｔａ
ＯX ）、窒化シリコン（ＳｉＮX ）などから成り、酸化
タンタルの場合はスパッタリングや陽極酸化などによっ
て、また窒化シリコンの場合はプラズマＣＶＤ法などに
よって、それぞれ厚み２０００Å程度に形成される。第
１の透明導電層３は、酸化錫、酸化インジウム錫などを
用いたスパッタリング法によって厚み１０００Å程度に
形成される。ソース・ドレイン電極となる第１の金属層
４は、アルミニウム、クロム、チタンなどを用いて、真
空蒸着法やスパッタリング法で厚み４０００Å程度に形
成される。さらにｎ+ 型半導体層５はプラズマＣＶＤ法
などによって、厚み１０００Å程度に形成される。な
お、ｎ+ 型半導体層５は、リン（Ｐ）をドープしたマグ
ネシウムシリサイド（Ｍｇ2 Ｓｉ）などで構成してもよ
い。このようにｎ+ 型半導体層５は、リン（Ｐ）をドー
プしたマグネシウムシリサイド（Ｍｇ2 Ｓｉ）で構成す
ると、ｎ+ 型半導体層５をスパッタリング法で形成で
き、金属層と同一装置で同時に成膜できる。したがっ
て、ＣＶＤプロセスを一つ減らすことができる。また、
ドレイン電極部の第１の透明導電層３は、画像信号線と
なる。
【００１３】次に、同図（ｃ）に示すように、第１の透
明導電層３、第１の金属層４、およびｎ+ 型半導体層５
を、上記遮光用金属層１ａの周辺部と第１の遮光用金属
層１ａから第２の遮光用金属層１ｂにかけて残るように
エッチング除去する。アルミニウムやチタンをエッチン
グする場合は燐酸が、クロムをエッチングする場合は硝
酸第二セリウムアンモニウム水溶液が、透明導電層３を
エッチングする場合は亜鉛を触媒とする塩硝酸系エッチ
ング液が、金属層４およびｎ+ 型半導体層５をエッチン
グする場合は弗硝酸の水溶液などが好適に用いられる。
明導電層３、第１の金属層４、およびｎ+ 型半導体層５
を、上記遮光用金属層１ａの周辺部と第１の遮光用金属
層１ａから第２の遮光用金属層１ｂにかけて残るように
エッチング除去する。アルミニウムやチタンをエッチン
グする場合は燐酸が、クロムをエッチングする場合は硝
酸第二セリウムアンモニウム水溶液が、透明導電層３を
エッチングする場合は亜鉛を触媒とする塩硝酸系エッチ
ング液が、金属層４およびｎ+ 型半導体層５をエッチン
グする場合は弗硝酸の水溶液などが好適に用いられる。
【００１４】次に、同図（ｄ）に示すように、ｉ型半導
体層６、ゲート絶縁層となる絶縁層７、ゲート電極とな
る第２の金属層８、走査信号線となる第２の透明導電層
９を順次積層する。ｉ型半導体層６はプラズマＣＶＤ法
などによって厚み５００Å程度に形成される。ゲート絶
縁層となる絶縁層７は、窒化シリコン層の一層構造、あ
るいは窒化シリコン層と酸化タンタル層の二層構造のも
ので形成される。窒化シリコン層は、プラズマＣＶＤ法
などで厚み２０００Å程度に形成され、酸化タンタル層
はスパッタリングや陽極酸化によって厚み２０００Å程
度に形成される。ゲート電極となる第２の金属層８は、
アルミニウム、クロム、チタンなどを用いて、真空蒸着
法やスパッタリング法で厚み２０００Å程度に形成さ
れ、走査信号線となる第２の透明導電層９は、酸化錫や
酸化インジウム錫などを用いたスパッタリング法によっ
て厚み２０００Å程度に形成される。
体層６、ゲート絶縁層となる絶縁層７、ゲート電極とな
る第２の金属層８、走査信号線となる第２の透明導電層
９を順次積層する。ｉ型半導体層６はプラズマＣＶＤ法
などによって厚み５００Å程度に形成される。ゲート絶
縁層となる絶縁層７は、窒化シリコン層の一層構造、あ
るいは窒化シリコン層と酸化タンタル層の二層構造のも
ので形成される。窒化シリコン層は、プラズマＣＶＤ法
などで厚み２０００Å程度に形成され、酸化タンタル層
はスパッタリングや陽極酸化によって厚み２０００Å程
度に形成される。ゲート電極となる第２の金属層８は、
アルミニウム、クロム、チタンなどを用いて、真空蒸着
法やスパッタリング法で厚み２０００Å程度に形成さ
れ、走査信号線となる第２の透明導電層９は、酸化錫や
酸化インジウム錫などを用いたスパッタリング法によっ
て厚み２０００Å程度に形成される。
【００１５】次に、同図（ｅ）に示すように、ゲート電
極となる第２の金属層８と走査信号線となる第２の透明
導電層９を、第１の遮光用金属層１ａと第２の遮光用金
属層１ｂの上の部分のみを残してエッチング除去する。
用いられるエッチング液は、同図（ｃ）の工程で用いら
れるエッチング液と同一である。
極となる第２の金属層８と走査信号線となる第２の透明
導電層９を、第１の遮光用金属層１ａと第２の遮光用金
属層１ｂの上の部分のみを残してエッチング除去する。
用いられるエッチング液は、同図（ｃ）の工程で用いら
れるエッチング液と同一である。
【００１６】次に、同図（ｆ）に示すように、保護層１
０を形成する。この保護層１０は、窒化シリコンや酸化
タンタルなどから成り、窒化シリコン層はプラズマＣＶ
Ｄ法により、酸化タンタル層はスパッタリング法によ
り、厚み２０００Å程度に形成される。
０を形成する。この保護層１０は、窒化シリコンや酸化
タンタルなどから成り、窒化シリコン層はプラズマＣＶ
Ｄ法により、酸化タンタル層はスパッタリング法によ
り、厚み２０００Å程度に形成される。
【００１７】最後に、同図（ｇ）に示すように、保護層
１０と、第１の金属層４、ｎ+ 型半導体層５、ｉ型半導
体層６、および第２の絶縁層７を、上記第２の遮光用金
属層１ｂの周辺部と、この第２の遮光用金属層１ｂから
第１の遮光用金属層１ａ部分にかけてエッチング除去す
る。用いられるエッチング液は、同図（ｃ）の工程で用
いられるエッチング液と同一である。
１０と、第１の金属層４、ｎ+ 型半導体層５、ｉ型半導
体層６、および第２の絶縁層７を、上記第２の遮光用金
属層１ｂの周辺部と、この第２の遮光用金属層１ｂから
第１の遮光用金属層１ａ部分にかけてエッチング除去す
る。用いられるエッチング液は、同図（ｃ）の工程で用
いられるエッチング液と同一である。
【００１８】上述のように形成すると、第１の遮光用金
属層１ａ上にスイッチング用のトランジスタ１１が形成
され、第２の遮光用金属層１ｂ上に、第１の透明導電層
３と第２の透明導電層９を電極とする付加容量１２が形
成され、スイッチング用トランジスタ１１と付加容量１
２との間に画素１３が形成される。なお、図示されてい
ないが、付加容量１２部分の第２の透明導電層９は、画
素電極１３と対峙して設けられる対向電極（不図示）に
接続される。この付加容量１２は、液晶材料（不図示）
への印加電圧を一定時間保持するために形成される。
属層１ａ上にスイッチング用のトランジスタ１１が形成
され、第２の遮光用金属層１ｂ上に、第１の透明導電層
３と第２の透明導電層９を電極とする付加容量１２が形
成され、スイッチング用トランジスタ１１と付加容量１
２との間に画素１３が形成される。なお、図示されてい
ないが、付加容量１２部分の第２の透明導電層９は、画
素電極１３と対峙して設けられる対向電極（不図示）に
接続される。この付加容量１２は、液晶材料（不図示）
への印加電圧を一定時間保持するために形成される。
【００１９】また、薄膜トランジスタ１１のドレイン電
極４下部の第１の透明導電層３からドレイン電極４に画
像信号を供給すると共に、ゲート電極８上部の第２の透
明導電層９から走査信号を供給し、走査信号によって薄
膜トランジスタ１１をオンして画像信号を画素電極３に
供給するものである。このように、走査信号線と画像信
号線を透明導電層で形成すると、駆動回路（ＩＣチッ
プ）とマイクロバンプボンディング法で接続できるよう
になる。すなわち、マイクロバンプボンディング法は、
接触による導通であるため、信号線が金属の場合表面が
酸化されて接触抵抗が増大して良好に接続できないが、
信号線に酸化錫や酸化インジウム錫を用いるとこのよう
な酸化による接触抵抗の増大はなく、マイクロバンプボ
ンディング法での接続が可能となる。
極４下部の第１の透明導電層３からドレイン電極４に画
像信号を供給すると共に、ゲート電極８上部の第２の透
明導電層９から走査信号を供給し、走査信号によって薄
膜トランジスタ１１をオンして画像信号を画素電極３に
供給するものである。このように、走査信号線と画像信
号線を透明導電層で形成すると、駆動回路（ＩＣチッ
プ）とマイクロバンプボンディング法で接続できるよう
になる。すなわち、マイクロバンプボンディング法は、
接触による導通であるため、信号線が金属の場合表面が
酸化されて接触抵抗が増大して良好に接続できないが、
信号線に酸化錫や酸化インジウム錫を用いるとこのよう
な酸化による接触抵抗の増大はなく、マイクロバンプボ
ンディング法での接続が可能となる。
【００２０】上述のように、薄膜トランジスタ１１の下
部と付加容量１２の下部に遮光用金属層１ａ、１ｂを設
けて、ｉ型半導体層６にキャリアが発生する（光が照射
されるとキャリアが発生する）のを防止することが望ま
しいが、ｉ型半導体層６を光感度の低いもので形成する
場合は、遮光用金属層１および下地絶縁層２は必ずしも
必要でない。すなわち、基板温度を４００℃程度の比較
的高温に維持して、且つ膜厚が２００Å以下となるよう
に薄く形成すればｉ型半導体層６の光感度を低くするこ
とができる。基板温度を高温にしてｉ型半導体層６を形
成するとｎ型に偏るため、ボロン（Ｂ）を微量（１〜５
ｐｐｍ）ドープして、フェルミレベルを中央に戻せばよ
い。
部と付加容量１２の下部に遮光用金属層１ａ、１ｂを設
けて、ｉ型半導体層６にキャリアが発生する（光が照射
されるとキャリアが発生する）のを防止することが望ま
しいが、ｉ型半導体層６を光感度の低いもので形成する
場合は、遮光用金属層１および下地絶縁層２は必ずしも
必要でない。すなわち、基板温度を４００℃程度の比較
的高温に維持して、且つ膜厚が２００Å以下となるよう
に薄く形成すればｉ型半導体層６の光感度を低くするこ
とができる。基板温度を高温にしてｉ型半導体層６を形
成するとｎ型に偏るため、ボロン（Ｂ）を微量（１〜５
ｐｐｍ）ドープして、フェルミレベルを中央に戻せばよ
い。
【００２１】
【発明の効果】以上のように、本発明に係るアクティブ
マトリックス基板の製造方法によれば、（ａ）基板上
に、画素電極および画像信号線となる第１の透明導電
層、ソース電極とドレイン電極となる第１の金属層、お
よびトランジスタのオーミックコンタクト層となるｎ+
型半導体層を順次積層し、（ｂ）該第１の透明導電層、
第１の金属層、およびｎ+ 型半導体層の所定部分を前記
ソース電極とドレイン電極が分割されるようにエッチン
グ除去し、（ｃ）次に、トランジスタのチャネル領域と
なるｉ型半導体層、ゲート絶縁層となる絶縁層、ゲート
電極となる第２の金属層、および走査信号線となる第２
の透明導電層を順次積層し、（ｄ）該第２の金属層と第
２の透明導電層の所定部分をエッチング除去し、（ｅ）
次に、保護層を形成し、（ｆ）前記画素電極上の前記保
護層、第１の金属層、ｎ+ 型半導体層、ｉ型半導体層、
および絶縁層をエッチング除去する工程を含んで成るこ
とから、ｉ型半導体層のパターニングが不要になると共
に、ｎ+ 型半導体層をソース電極とドレイン電極のパタ
ーニングと同時に行うことができるようになり、パター
ニングの際に使用するフォトマスクの枚数を減らすこと
ができると共に、製造工程が簡略化される。
マトリックス基板の製造方法によれば、（ａ）基板上
に、画素電極および画像信号線となる第１の透明導電
層、ソース電極とドレイン電極となる第１の金属層、お
よびトランジスタのオーミックコンタクト層となるｎ+
型半導体層を順次積層し、（ｂ）該第１の透明導電層、
第１の金属層、およびｎ+ 型半導体層の所定部分を前記
ソース電極とドレイン電極が分割されるようにエッチン
グ除去し、（ｃ）次に、トランジスタのチャネル領域と
なるｉ型半導体層、ゲート絶縁層となる絶縁層、ゲート
電極となる第２の金属層、および走査信号線となる第２
の透明導電層を順次積層し、（ｄ）該第２の金属層と第
２の透明導電層の所定部分をエッチング除去し、（ｅ）
次に、保護層を形成し、（ｆ）前記画素電極上の前記保
護層、第１の金属層、ｎ+ 型半導体層、ｉ型半導体層、
および絶縁層をエッチング除去する工程を含んで成るこ
とから、ｉ型半導体層のパターニングが不要になると共
に、ｎ+ 型半導体層をソース電極とドレイン電極のパタ
ーニングと同時に行うことができるようになり、パター
ニングの際に使用するフォトマスクの枚数を減らすこと
ができると共に、製造工程が簡略化される。
【００２２】また、上記のような構成にすると、信号配
線を透明導電層で形成することができ、信号配線と駆動
用回路とをマイクロバンプボンディング法によって接続
することが可能となる。
線を透明導電層で形成することができ、信号配線と駆動
用回路とをマイクロバンプボンディング法によって接続
することが可能となる。
【００２３】さらに、本発明に係るアクティブマトリッ
クス基板の製造方法によれば、第２の金属層と第２の透
明導電層の所定部分をエッチング除去して、保護層を形
成した後に、この保護層と、第１の金属層、ｎ+ 型半導
体層、ｉ型半導体層、および絶縁層の所定部分をエッチ
ング除去することから、ゲート電極とｉ型半導体層間に
リーク電流が発生することを極力低減でき、特性の良好
な薄膜トランジスタを得ることができる。
クス基板の製造方法によれば、第２の金属層と第２の透
明導電層の所定部分をエッチング除去して、保護層を形
成した後に、この保護層と、第１の金属層、ｎ+ 型半導
体層、ｉ型半導体層、および絶縁層の所定部分をエッチ
ング除去することから、ゲート電極とｉ型半導体層間に
リーク電流が発生することを極力低減でき、特性の良好
な薄膜トランジスタを得ることができる。
【図１】（ａ）〜（ｇ）は、本発明に係るアクティブマ
トリックス基板の製造方法の各工程を示す図である。
トリックス基板の製造方法の各工程を示す図である。
【図２】（ａ）〜（ｈ）は、従来のアクティブマトリッ
クス基板の製造工程を示す図である。
クス基板の製造工程を示す図である。
【図３】（ａ）〜（ｉ）は、従来の他のアクティブマト
リックス基板の製造工程を示す図である。
リックス基板の製造工程を示す図である。
１・・・遮光用金属層、２・・・下地絶縁層、３・・・
第１の透明導電層、４・・・第１の金属層、５・・・ｎ
+ 型半導体層、６・・・ｉ型半導体層、７・・・絶縁
層、８・・・第２の金属層、９・・・第２の透明導電
層、１０・・・保護層、２０・・・基板。
第１の透明導電層、４・・・第１の金属層、５・・・ｎ
+ 型半導体層、６・・・ｉ型半導体層、７・・・絶縁
層、８・・・第２の金属層、９・・・第２の透明導電
層、１０・・・保護層、２０・・・基板。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G02F 1/136 500
Claims (1)
- 【請求項１】 （ａ）基板上に、画素電極および画像信
号線となる第１の透明導電層、ソース電極とドレイン電
極となる第１の金属層、およびトランジスタのオーミッ
クコンタクト層となるｎ+ 型半導体層を順次積層し、
（ｂ）該第１の透明導電層、第１の金属層、およびｎ+
型半導体層の所定部分を前記ソース電極とドレイン電極
が分割されるようにエッチング除去し、（ｃ）次に、ト
ランジスタのチャネル領域となるｉ型半導体層、ゲート
絶縁層となる絶縁層、ゲート電極となる第２の金属層、
および走査信号線となる第２の透明導電層を順次積層
し、（ｄ）該第２の金属層と第２の透明導電層の所定部
分をエッチング除去し、（ｅ）次に、保護層を形成し、
（ｆ）前記画素電極上の前記保護層、第１の金属層、ｎ
+型半導体層、ｉ型半導体層、および絶縁層をエッチン
グ除去する工程を含んで成るアクティブマトリックス基
板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27567791A JP2873119B2 (ja) | 1991-10-23 | 1991-10-23 | アクティブマトリックス基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27567791A JP2873119B2 (ja) | 1991-10-23 | 1991-10-23 | アクティブマトリックス基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05113580A JPH05113580A (ja) | 1993-05-07 |
| JP2873119B2 true JP2873119B2 (ja) | 1999-03-24 |
Family
ID=17558810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27567791A Expired - Fee Related JP2873119B2 (ja) | 1991-10-23 | 1991-10-23 | アクティブマトリックス基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2873119B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707513B2 (en) | 2000-07-10 | 2004-03-16 | International Business Machines Corporation | Active matrix substrate and manufacturing method thereof |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100271039B1 (ko) | 1997-10-24 | 2000-11-01 | 구본준, 론 위라하디락사 | 액정표시장치의 기판의 제조방법(method of manufacturing liquid crystal display) |
| KR100271042B1 (ko) * | 1997-11-11 | 2000-11-01 | 구본준, 론 위라하디락사 | 액정표시장치의 기판의 제조방법(substrate of a liquid crystal display and method of manufuc turing the same) |
| KR100264888B1 (ko) * | 1997-12-12 | 2000-09-01 | 구본준 | 액정표시장치제조방법 |
| US6204081B1 (en) | 1999-05-20 | 2001-03-20 | Lg Lcd, Inc. | Method for manufacturing a substrate of a liquid crystal display device |
| KR100348995B1 (ko) * | 1999-09-08 | 2002-08-17 | 엘지.필립스 엘시디 주식회사 | 4 마스크를 이용한 액정표시소자의 제조방법 및 그에 따른 액정표시소자 |
| JP5408829B2 (ja) * | 1999-12-28 | 2014-02-05 | ゲットナー・ファンデーション・エルエルシー | アクティブマトリックス基板の製造方法 |
| KR20010109789A (ko) * | 2000-06-02 | 2001-12-12 | 윤종용 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
| KR100705616B1 (ko) * | 2000-12-30 | 2007-04-11 | 비오이 하이디스 테크놀로지 주식회사 | 박막트랜지스터 액정표시장치의 제조방법 |
-
1991
- 1991-10-23 JP JP27567791A patent/JP2873119B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6707513B2 (en) | 2000-07-10 | 2004-03-16 | International Business Machines Corporation | Active matrix substrate and manufacturing method thereof |
| US6859252B2 (en) | 2000-07-10 | 2005-02-22 | International Business Machines Corporation | Active matrix substrate and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05113580A (ja) | 1993-05-07 |
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|---|---|---|---|
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